【課題】プロセスマージンを大きく取れる配線配置構造を提供する。
【解決手段】基板上に形成された複数の第１配線６を含む第１配線層と、第１配線層上に形成され、第１配線６に接続された複数のビアコンタクト１０を含むコンタクト層と、コンタクト層上に形成され、ビアコンタクト１０に接続された複数の第２配線１４を含む第２配線層とを備える半導体装置において、コンタクトピッチは、第１配線６の最小配線ピッチ、又は、第２配線１４の最小配線ピッチ、よりも大きくなるようにする。 （もっと読む）

【課題】多入力セルにおいて同時スイッチングが発生している可能性の有無を高速に判定し、同時スイッチングを考慮した遅延要因の解析を高精度かつ高速に行なえるようにする。
【解決手段】遅延試験時に信号が伝播した活性化パスが複数存在する場合、抽出部１１により２以上の活性化パスが入力されている多入力セルが抽出される。抽出された多入力セルについて、判定部１２により、２以上の活性化パスにおける各信号の多入力セルへの入力タイミングに基づき、多入力セルにおいて同時スイッチングが発生している可能性の有無が判定される。そして、解析部１３により、判定部１２による判定結果および遅延試験の結果に基づき、同時スイッチングの発生状況が遅延要因の一つとして解析される。 （もっと読む）

【課題】チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供する。
【解決手段】本発明の一形態に係る半導体装置５０は、半導体チップ１００と、半導体チップ１００上面の中央部のチップ中央領域１２０に形成された複数の外部接続用パッド１０２及び複数の検査用パッド１０４と、複数の外部接続用パッド１０２上に形成されたバンプ１０５とを備える。 （もっと読む）

【課題】信号配線が電源配線と長距離に亘って並走することを回避して、信号配線の寄生容量を低減してノイズの影響を低減する半導体装置の配線構造及びそれを備えた半導体装置を提供すること。
【解決手段】第１方向Ｘ１に延びる複数の第１配線１Ｖから構成される第１配線層１１０と、第１配線層１１０の上に配設され、第１方向Ｘ１に交差する第２方向Ｘ２に延びる複数の第２配線２Ｖから構成される第２配線層１２０とを備え、第１配線層１１０および第２配線層１２０は、第１方向Ｘ１および第２方向Ｘ２により規定される平面内に設定された配線領域Ｒ内に配設され、第１配線１Ｖは、配線領域Ｒの第１方向Ｘ１における一端から他端までの全長よりも短い長さでそれぞれ形成され、第２配線２Ｖは、配線領域Ｒの第２方向Ｘ２における一端から他端までの全長よりも短い長さでそれぞれ形成されている半導体装置１００の配線構造。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 （もっと読む）

【課題】実際に即した配線ＯＣＶｐ係数を用い、タイミング解析の精度を向上させる。
【解決手段】配線ＯＣＶｐ係数を用いて配線遅延値を補正することにより、設計回路に含まれる第１パスと第２パスとの間の遅延差を検証する。配線ＯＣＶｐ係数の変動成分ΔＯＣＶｐは、配線のグローバルばらつきに起因するΔＯＣＶｐ＿λと、同層の配線のローカルばらつきに起因するΔＯＣＶｐ＿θと、異層間の配線のローカルばらつきに起因するΔＯＣＶｐ＿ωと、を含む。ΔＯＣＶｐ＿λは、それぞれのパスを構成する配線の各配線層における配線長に依存する。ΔＯＣＶｐ＿θは、上記配線長に加えてパス間距離に依存する。ΔＯＣＶｐ＿ωは、上記配線長に加えてチップサイズに依存する。それら配線長、パス間距離、及びチップサイズを示すデータを読み出し、読み出されたデータを用いて配線ＯＣＶｐ係数を算出し、算出された配線ＯＣＶｐ係数を配線遅延値に適用する。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させる。
【解決手段】本製造方法では、対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値により閾値を算出し、算出された閾値と目標閾値との差を算出し、トランジスタの閾値とゲート長との関数関係にしたがって、閾値と目標閾値との差に対応するゲート長の変更量を算出し、対象経路上のトランジスタのゲート長を変更量だけ縮小し、ゲート長が縮小されたトランジスタを含む回路の設計情報から回路が製造される。 （もっと読む）

【課題】半導体集積回路装置の性能を下げることなく、コスト低減及び小型化を図ることができる半導体集積回路装置を提供する。
【解決手段】内部回路と、外部から入力された入力信号を内部回路に供給及び内部回路から供給された出力信号を外部に出力する入出力回路と、を有する半導体集積回路装置であって、内部回路に駆動電圧を供給するための内部回路用電源端子と、入出力回路に駆動電圧を供給するための入出力回路用電源端子と、内部回路及び入出力回路に共通のグランド電圧を供給するための共通グランド端子と、を有し、内部回路用電源端子、入出力回路用電源端子、及び共通グランド端子が隣り合って配置されることによって当該３つの端子から単位端子群が形成されていること。 （もっと読む）

【課題】クラックからの水分侵入に起因する金属配線端面の腐食防止、あるいは金属配線端面の腐食が生じている場合でも該腐食が液晶表示装置を駆動する液晶表示部分を構成するゲート線等の金属配線にまで到達することを防止する技術を提供する。
【解決手段】基板の上に、複数の金属配線が同一平面上に形成され、金属配線の上に絶縁膜が形成された積層構造を有し、切り出し加工により切断端面が露出している第１の金属配線を有する配線構造であって、
第１の金属配線の線幅をＸ（μｍ）、
第１の金属配線の長さをＹ（μｍ）としたとき、
（１）若しくは（２）、および／または下記（３）の要件を満足することを特徴とする配線構造。
（１）Ｘ≦２０μｍ
（２）Ｘ＞２０μｍのときは、Ｙ≧１０Ｘ−１６０、
（３）第１の金属配線の切断端面から、第１の金属配線に隣接する第２の金属配線までの間において、第１の金属配線は絶縁膜の存在しない領域Ｚを有する。 （もっと読む）

【課題】タイミング最適化後のタイミング、および面積を見積もることにより、タイミング最適化後のセルの配置変更を大幅に低減し、レイアウト設計にかかる期間を短縮する。
【解決手段】ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。タイミング制約２を満たすことが困難なパスにあるセルは、近接配置し、逆に容易なパスは離して配置する。その際、面積増加も見積もり、配線混雑が発生しないようにする。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）

【課題】配線のしやすさを損なうことなく、ビアの不良による歩留まりの低下を抑制可能な半導体回路の設計装置および設計方法を提供する。
【解決手段】半導体回路の設計方法は、論理回路を構成するセルの配置およびセル間の配線を行い、複数箇所にビアが設けられる配線を含むレイアウトパターンを生成するステップ（ステップＳ１、Ｓ２）と、ビアから、配線上の信号を受信するレシーバセルまでの負荷容量をビア毎に算出するステップ（ステップＳ４）と、ビアごとの、負荷容量に基づいて、負荷容量が大きいビアを優先的に低抵抗のビアに置換するステップ（ステップＳ６、Ｓ７）を備える。 （もっと読む）

【課題】基本データパスセルに基づいてＳｅＯＩ（絶縁体上半導体）基板上に製造された半導体デバイスに関する。
【解決手段】本発明は、第１の態様によれば、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域（Ｓ_７）と、ドレイン領域（Ｄ_７）と、ソースおよびドレイン領域によって境界付けられたチャネル領域（Ｃ_７）とを有し、チャネル領域の上に形成された表面ゲート制御領域（ＧＡ_７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ_７）は、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域（ＧＮ_２）を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルに関する。 （もっと読む）

【課題】検証精度を高めることのできるエレクトロマイグレーション検証装置を提供する。
【解決手段】前記複数の矩形図形が段差状に接続されている部分をオフセット接続部として識別し、前記オフセット接続部を示すオフセット接続部データを生成する、識別部と、前記オフセット接続部データに基づいて、前記オフセット接続部における最小配線幅を算出し、前記最小配線幅を示す最小幅データを生成する、最小幅算出部と、前記オフセット接続部を流れる電流値と、前記最小配線幅とに基づいて、前記オフセット接続部における電流密度を算出し、算出された電流密度を示す電流密度データを生成する、電流密度算出部と、前記電流密度データに基づいて、前記電流密度を予め設定された基準値と比較し、比較結果に基づいて、エレクトロマイグレーションが発生するか否かを判定する、判定部と、を具備する。 （もっと読む）

【課題】従来技術の半導体集積回路では、タイミング調整に工数がかかるという問題があった。
【解決手段】本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。そして、論理セル群１１〜１５と対応するＩＯバッファ２１〜２６とを結合する配線のそれぞれが略同じ長さを有することを特徴とする。 （もっと読む）

【課題】配線長やビア数に起因する不良の流出を削減すること。
【解決手段】本発明では、複数のセルと複数の信号線とを含む回路の接続を表す第１の回路情報に基づいてレイアウトを実行し（Ｓ２１）、その回路情報を第２の回路情報とすると共に、レイアウトの実行結果から、複数の信号線の各々の配線長と、複数の信号線の各々が経由するビアホールの数であるビア数とを抽出する（Ｓ２２）。第２の回路情報に対して故障シミュレーションを実行し、故障の検出ができないノードである故障未検出ポイントを抽出する（Ｓ２３）。故障未検出ポイントのそれぞれに対して、配線長及びビア数を用いて重み付けを施し（Ｓ２４）。故障未検出ポイントの中から、重み付けの結果を表す算出値が設定値を超える故障未検出ポイントを選択し、その故障未検出ポイントに対してテストポイントを挿入する（Ｓ２５）。 （もっと読む）

【課題】ハードマクロのレイアウト設計時に空き領域を削減して、ハードマクロのサイズを小さくすること。
【解決手段】半導体集積回路のハードマクロのレイアウト設計方法において、コンピュータが、中継用セルを配置する領域を規定するとともに該中継用セルが有する入出力端子に相当する箇所を配線禁止領域として含むレイアウトセルをハードマクロ上に配置する工程と、前記ハードマクロを構成する機能ブロックを配置する工程と、前記配線禁止領域を回避しつつ前記機能ブロックに対する配線を配置する工程と、を含む。 （もっと読む）

【課題】電子回路の小型化を実現する。
【解決手段】ＭＯＳトランジスタ２０が、格子状に形成されたゲート電極２２と、ゲート電極２２で囲まれたソース領域２３およびドレイン領域２４と、ゲート電極２２の格子の一方向に沿って配置され、ソース領域２３およびドレイン領域２４とコンタクトを介して接続するソース用メタル配線２７およびドレイン用メタル配線２８を有する。ソース領域２３およびドレイン領域２４のそれぞれは、各メタル配線の長さ方向に長辺を有する長方形状に形成される。ソース用メタル配線２７およびドレイン用メタル配線２８は、その長さ方向にジグザグ形状に形成されて、それぞれソース用コンタクト２５およびドレイン用コンタクト２６に接続する。 （もっと読む）