スタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法
【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法に関する。
【背景技術】
【０００２】
ＳＯＣ（System On Chip）等の半導体装置は、スタンダードセルを使用して設計される。下記の特許文献１〜７は、スタンダードセルを使用して設計される半導体装置において、チップ面積を小さくするための技術を開示している。
【０００３】
特開２００１−１５６０２号公報（特許文献１）は、ｐ型拡散層によって構成されたＶＤＤ端子と、ｎ型拡散層によって構成されたＶＳＳ端子と、金属層によって構成された入力端子および出力端子とを備え、上記の各拡散層と金属層とをコンタクトホールによって接続するスダンタードセルを開示している。
【０００４】
特開２００１−１８９４２７号公報（特許文献２）は、ＧＮＤ配線を第１メタル層に配置し、ＶＤＤ幹線を第２メタル層に配置するスタンダードセルを開示している。
【０００５】
特開２００５−２３６１０７号公報（特許文献３）は、回路の上層に配置された基幹電源メタル層と、基幹電源メタル層の下側で回路基板上に形成されたトランジスタ素子層と、基幹電源メタル層からトランジスタ素子層に電源電圧を供給する内部配線層とを備えるスタンダードセルを開示している。
【０００６】
特開平８−２２２６４０号公報（特許文献４）は、ｎ型基板の上辺に設けられ電源用導体と接続されたｎ型高濃度領域と、ｐ型ウェルの下辺に設けられグランド用導体と接続されたｐ型高濃度領域とを備え、セル列方向に隣接するスタンダードセルとの間において、ｎ型高濃度領域およびｐ型高濃度領域を連続させたスタンダードセルを開示している。
【０００７】
特開２００８−４７９０号公報（特許文献５）は、ＶＤＤ幹線およびＧＮＤ幹線の間に設けられたアクティブ領域と、アクティブ領域に形成された複数のトランジスタと、アクティブ領域からＶＤＤ幹線およびＧＮＤ幹線の下まで延出させた接続部とを備え、接続部とＶＤＤ幹線とを接続し、接続部とＧＮＤ幹線とを接続したスタンダードセルを開示している。
【０００８】
特開平７−２４９７４７号公報（特許文献６）は、ｎ型チャネルトランジスタおよびｐ型チャネルトランジスタが、ドレイン電極領域と接地電極領域との間でチャネル幅方向に配置されたスタンダードセルを開示している。
【０００９】
特開２００９−１５８７２８号公報（特許文献７）は、半導体基板と、半導体基板表面に形成されたコンタクト領域と、半導体基板上に形成された層間絶縁膜と、層間絶縁膜内にコンタクト領域まで達する線状に延設された開口溝と、開口溝内に埋設されコンタクト領域に電気的に接続された導電層とを備えるスタンダードセルを開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−１５６０２号公報
【特許文献２】特開２００１−１８９４２７号公報
【特許文献３】特開２００５−２３６１０７号公報
【特許文献４】特開平８−２２２６４０号公報
【特許文献５】特開２００８−４７９０号公報
【特許文献６】特開平７−２４９７４７号公報
【特許文献７】特開２００９−１５８７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、チップ面積をさらに小さくすることができるスタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に基づく半導体装置は、半導体基板の表面に形成された第１および第２スタンダードセルを備える半導体装置である。
【００１３】
上記第１スタンダードセルは、上記半導体基板の上記表面に形成された帯状の第１不純物拡散領域と、上記半導体基板の上記表面に形成され、上記第１不純物拡散領域に対向する第１機能素子領域と、上記半導体基板の上記表面の上方に配設され、上記第１不純物拡散領域の上方において上記第１不純物拡散領域に沿うように延在する第１幹線部および上記第１幹線部から上記第１機能素子領域の上方に向かって延在する第１延在部を含む第１金属層と、を有する。
【００１４】
上記第２スタンダードセルは、上記半導体基板の上記表面に形成され、上記第１不純物拡散領域に連続する帯状の第２不純物拡散領域と、上記半導体基板の上記表面に形成され、上記第２不純物拡散領域に対向する第２機能素子領域と、上記半導体基板の上記表面における上記第２不純物拡散領域および上記第２機能素子領域の間に形成され、上記第２不純物拡散領域および上記第２機能素子領域を電気的に接続する接続用不純物拡散領域と、を有する。
【００１５】
上記第１金属層および上記第２機能素子領域は、上記第１幹線部、上記第１不純物拡散領域、上記第２不純物拡散領域、および上記接続用不純物拡散領域を通して電気的に接続されている。
【００１６】
本発明に基づくスタンダードセルは、半導体基板の表面に形成された第１および第２スタンダードセルを含むスダンタードセルである。
【００１７】
上記第１スタンダードセルは、上記半導体基板の上記表面に形成された第１機能素子領域と、上記半導体基板の上記表面に形成され、上記第１機能素子領域の両側を挟んで対向して配置される帯状の第１不純物拡散領域と、上記半導体基板の上記表面の上方に配設され、各々の上記第１不純物拡散領域の上方において各々の上記第１不純物拡散領域に沿うように延在する幹線部および各々の上記幹線部から上記第１機能素子領域の上方に向かって延在する延在部を含む金属層と、を有する。
【００１８】
上記第２スタンダードセルは、上記半導体基板の上記表面に形成された第２機能素子領域と、上記半導体基板の上記表面に形成され、上記第２機能素子領域の両側を挟んで対向して配置されるとともに、上記第１不純物拡散領域にそれぞれ連続する帯状の第２不純物拡散領域と、上記半導体基板の上記表面に形成され、各々の上記第２不純物拡散領域と上記第２機能素子領域との間を電気的に接続する接続用不純物拡散領域と、を有する。
【００１９】
上記金属層および上記第２機能素子領域は、上記幹線部、上記第１不純物拡散領域、上記第２不純物拡散領域、および上記接続用不純物拡散領域を通して電気的に接続されている。
【００２０】
本発明に基づくスタンダードセルの配置配線方法は、上記に記載の半導体装置におけるスタンダードセル、または上記に記載のスタンダードセルの配置配線方法であって、次の各工程を備えている。上記第２スタンダードセルのパターン情報が格納されたセルライブラリを準備する。所定の回路接続情報を配置配線システムに入力する。上記配置配線システムが、上記第２スタンダードセル以外の所定のスタンダードセルの上記パターン情報を上記セルライブラリから読み出し、上記回路接続情報に対応するように複数の上記スタンダードセルの上記パターン情報を配置する。
【００２１】
さらに、複数の上記スタンダードセル間を結ぶ配線の密度が所定値を超える配線混雑領域の発生を検出する。上記配置配線システムが、上記第２スタンダードセルの上記パターン情報を上記セルライブラリから読み出し、上記配線混雑領域に含まれる上記スタンダードセルを上記第２スタンダードセルに置換する。
【発明の効果】
【００２２】
本発明によれば、チップ面積をさらに小さくすることができるスタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１における半導体装置の全体的な構成を示す平面図である。
【図２】図１におけるＩＩ線で囲まれる領域の拡大平面図である。
【図３】実施の形態１の半導体装置における複数のスタンダードセルの一部を示す平面図である。
【図４】図３におけるＩＶ−ＩＶ線に関する矢視断面図である。
【図５】図３におけるＶ−Ｖ線に関する矢視断面図である。
【図６】図３における矢印ＶＩ方向からスタンダードセルを見た斜視図である。
【図７】実施の形態１の他の形態における複数のスタンダードセルの一部を示す平面図である。
【図８】実施の形態２における複数のスタンダードセルの一部を示す平面図である。
【図９】実施の形態３における複数のスタンダードセルの一部を示す平面図である。
【図１０】実施の形態４における配置配線方法の構成を模式的に示す図である。
【図１１】実施の形態４における配置配線方法の各ステップを示す図である。
【図１２】実施の形態４におけるステップＳＴ４が完了した状態の一例を示す平面図である。
【図１３】実施の形態４におけるステップＳＴ７が完了した状態の一例を示す平面図である。
【図１４】実施の形態４におけるステップＳＴ４Ａが完了した状態の一例を示す平面図である。
【発明を実施するための形態】
【００２４】
本発明に基づいた各実施の形態におけるスタンダードセル、スタンダードセルを備えた半導体装置およびスタンダードセルの配置配線方法について、以下、図面を参照しながら説明する。各実施の形態の説明において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。各実施の形態の説明において、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００２５】
［実施の形態１：半導体装置ＳＤ１］
図１〜図６を参照して、本実施の形態における半導体装置ＳＤ１について説明する。図１は、半導体装置ＳＤ１の全体的な構成を示す平面図である。図１を参照して、半導体装置ＳＤ１は、その表面に、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＡＮＡＬＯＧ、ＬＯＧＩＣ（以下、論理回路領域ＬＣＲと称する）、および入出力領域Ｉ／Ｏ等を備えている。
【００２６】
図２は、図１におけるＩＩ線で囲まれる領域の拡大平面図であり、半導体装置ＳＤ１における論理回路領域ＬＣＲを示している。図２を参照して、論理回路領域ＬＣＲは、スタンダードセル領域ＣＥＬＲ、スタンダードセル領域ＣＥＬＲの周囲に位置する入出力領域Ｉ／Ｏ、および外部との入出力に用いられるパッド（図示せず）等を有している。
【００２７】
スタンダードセル領域ＣＥＬＲは、半導体基板ＳＳの表面に規定されている。スタンダードセルＳＣは、スタンダードセル領域ＣＥＬＲ内における半導体基板ＳＳの表面に形成されている。各スタンダードセルＳＣは、略マトリックス状に配列されている。
【００２８】
（スタンダードセルＳＣ）
図３は、スタンダードセルＳＣ１（第１スタンダードセル）およびスタンダードセルＳＣ２（第２スタンダードセル）を示す平面図である。図４は、図３におけるＩＶ−ＩＶ線に関する矢視断面図である。図５は、図３におけるＶ−Ｖ線に関する矢視断面図である。図６は、図３における矢印ＶＩ方向からスタンダードセルＳＣ１，ＳＣ２を見た斜視図である。
【００２９】
図３を参照して、半導体装置ＳＤ１は、スタンダードセルＳＣ１，ＳＣ２を備えている。スタンダードセルＳＣ１，ＳＣ２は、半導体装置ＳＤ１における複数のスタンダードセルＳＣの一部である。スタンダードセルＳＣ１，ＳＣ２の各々は、一例としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を呈している。
【００３０】
（スタンダードセルＳＣ１）
スタンダードセルＳＣ１は、半導体基板ＳＳ、ｎ型ウェル領域Ｗｎ、ｐ型ウェル領域Ｗｐ、帯状のｎ＋型拡散領域Ａｎ１１（第１不純物拡散領域）、帯状のｐ＋型拡散領域Ａｐ１２、絶縁層ＩＬ１〜ＩＬ３（図４参照）、機能素子領域ＦＥ１（第１機能素子領域）、金属層ＭＴ１、金属層ＭＴ２，金属層ＭＴ１１（第１金属層）、金属層ＭＴ１２、および複数の導電層ＣＬを有している。
【００３１】
図５を参照して、ｐ型ウェル領域Ｗｐは、半導体基板ＳＳの表面を含むように半導体基板ＳＳに形成されている。ｎ型ウェル領域Ｗｎは、ｐ型ウェル領域Ｗｐの表面に選択的に形成されている。
【００３２】
図３を再び参照して、スタンダードセルＳＣ１は平面視矩形状に構成されている。スタンダードセルＳＣ１は、対向する外縁ＥＥ１１および外縁ＥＥ１２を有している。外縁ＥＥ１１，ＥＥ１２は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に沿って延在している。またスタンダードセルＳＣ１は、外縁ＥＥ１１および外縁ＥＥ１２に連続し、紙面上下方向に延在し且つ対向する外縁をも有している。当該外縁は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に対して垂直な方向に沿って延在している。
【００３３】
ｎ＋型拡散領域Ａｎ１１は、外縁ＥＥ１１に沿ってｎ型ウェル領域Ｗｎの表面に形成されている（図５参照）。ｐ＋型拡散領域Ａｐ１２は、外縁ＥＥ１２に沿ってｐ型ウェル領域Ｗｐの表面に形成されている。各拡散領域Ａｎ１１，Ａｐ１２の各表面には、シリサイド層ＳＬ３（図５参照）が形成されている。シリサイド層ＳＬ３は、図３および図６には記載していない。
【００３４】
（機能素子領域ＦＥ１）
機能素子領域ＦＥ１は、半導体基板ＳＳの表面に形成され、ｎ＋型拡散領域Ａｎ１１とｐ＋型拡散領域Ａｐ１２との間に位置している。機能素子領域ＦＥ１およびｎ＋型拡散領域Ａｎ１１は、間隔を空けて対向している。機能素子領域ＦＥ１およびｐ＋型拡散領域Ａｐ１２も、間隔を空けて対向している。
【００３５】
機能素子領域ＦＥ１は、ｎチャネルＭＯＳ型のトランジスタＮＴ１と、ｐチャネルＭＯＳ型のトランジスタＰＴ１とを含んでいる。トランジスタＮＴ１は、ｐ型ウェル領域Ｗｐの表面に形成されている。トランジスタＰＴ１は、ｎ型ウェル領域Ｗｎの表面に形成されている。
【００３６】
絶縁層ＩＬ１は、半導体基板ＳＳの表面に形成されている。絶縁層ＩＬ１は、たとえばＳＴＩ（Shallow Trench Isolation）である。トランジスタＮＴ１およびｐ＋型拡散領域Ａｐ１２は、絶縁層ＩＬ１によって分離されている。トランジスタＰＴ１およびｎ＋型拡散領域Ａｎ１１も、絶縁層ＩＬ１によって分離されている。
【００３７】
図４を参照して、トランジスタＮＴ１は、ｐ型ウェル領域Ｗｐ、ｎ型のソースドレイン領域ＳＤＲ１，ＳＤＲ２、ｎ型のエクステンション領域ＥＴ、ゲート電極層ＧＷ、ゲート絶縁層ＩＬ４、サイドウォールＳＷ、およびシリサイド層ＳＬ１，ＳＬ２から構成されている。サイドウォールＳＷおよびシリサイド層ＳＬ１，ＳＬ２は、図３および図６には記載していない。
【００３８】
ソースドレイン領域ＳＤＲ１およびソースドレイン領域ＳＤＲ２は、ｐ型ウェル領域Ｗｐの表面に形成され、間隔を空けて対向している。
【００３９】
エクステンション領域ＥＴは、ソースドレイン領域ＳＤＲ１およびソースドレイン領域ＳＤＲ２の間の領域（以下、チャネル領域と称する）に形成されている。一方のエクステンション領域ＥＴはソースドレイン領域ＳＤＲ１に重なっており、他方のエクステンション領域ＥＴはソースドレイン領域ＳＤＲ２に重なっている。各エクステンション領域ＥＴは、次述する各サイドウォールＳＷの下方を含むように延在している。
【００４０】
チャネル領域の表面に、ゲート絶縁層ＩＬ４が形成されている。ゲート絶縁層ＩＬ４の表面に、ゲート電極層ＧＷが形成されている。ゲート電極層ＧＷの表面に、シリサイド層ＳＬ２が形成されている。ゲート電極層ＧＷの両側面に、サイドウォールＳＷがそれぞれ形成されている。
【００４１】
トランジスタＮＴ１およびトランジスタＰＴ１（図３参照）は、導電型が異なる他は略同様に構成される。なお、トランジスタＮＴ１およびトランジスタＰＴ１におけるチャネル領域の幅、長さ、深さ等については、各トランジスタＮＴ１，ＰＴ１の仕様に応じて、それぞれ同様に構成されていても、それぞれ異なって構成されていてもよい。ゲート電極層ＧＷ、ゲート絶縁層ＩＬ４、サイドウォールＳＷ、およびシリサイド層ＳＬ２は、トランジスタＮＴ１およびトランジスタＰＴ１の双方の構成要素として共通している。
【００４２】
図４を参照して、絶縁層ＩＬ１は、上述とおり半導体基板ＳＳの表面に形成されている。各ソースドレイン領域ＳＤＲ１，ＳＤＲ２（シリサイド層ＳＬ１）の表面およびゲート電極層ＧＷの表面は、絶縁層ＩＬ１の表面に（次述する絶縁層ＩＬ２側に向かって）露出している。
【００４３】
絶縁層ＩＬ２は、絶縁層ＩＬ１、各ソースドレイン領域ＳＤＲ１，ＳＤＲ２、およびゲート電極層ＧＷの各表面を覆うように形成されている。絶縁層ＩＬ２および次述する絶縁層ＩＬ３は、図３および図６には記載していない。
【００４４】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面から各ソースドレイン領域ＳＤＲ１，ＳＤＲ２（シリサイド層ＳＬ１）の表面に到達する複数のコンタクトホールが形成されている。これらの各コンタクトホールの内部に、導電層ＣＬが形成されている。
【００４５】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面からゲート電極層ＧＷ（シリサイド層ＳＬ２）の表面に到達するコンタクトホールも形成されている（図３参照）。このコンタクトホールの内部にも、導電層ＣＬが形成されている。
【００４６】
絶縁層ＩＬ３は、絶縁層ＩＬ２およびこれらの導電層ＣＬの各表面を覆うように形成されている。絶縁層ＩＬ３には、複数の配線用溝が形成されている。各配線用溝の内部の一部において、各導電層ＣＬの表面が露出している。各配線用溝の平面形状は、後述する各金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２（図３参照）の形状に対応している。
【００４７】
図５を参照して、ｎ＋型拡散領域Ａｎ１１（シリサイド層ＳＬ３）の表面およびｐ＋型拡散領域Ａｐ１２（シリサイド層ＳＬ３）の表面も、絶縁層ＩＬ１の表面に（絶縁層ＩＬ２側に向かって）露出している。絶縁層ＩＬ２は、各拡散領域Ａｎ１１，Ａｐ１２の各表面を覆うように形成されている。
【００４８】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面から各拡散領域Ａｎ１１，Ａｐ１２（シリサイド層ＳＬ３）の表面に到達する複数のコンタクトホールが形成されている。これらのコンタクトホールの内部に、導電層ＣＬが形成されている。
【００４９】
絶縁層ＩＬ３は、絶縁層ＩＬ２およびこれらの導電層ＣＬの各表面を覆うように形成されている。絶縁層ＩＬ３には、複数の配線用溝が形成されている。各配線溝の内部の一部において、各導電層ＣＬの表面が露出している。各配線用溝の平面形状は、次述する各金属層ＭＴ１１，ＭＴ１２（図３参照）の形状に対応している。
【００５０】
（金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２）
図３および図６を参照して、各金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２は、上記の各配線用溝の内部に形成されている。各金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２は、半導体基板ＳＳの表面の上方（絶縁層ＩＬ３が形成されている高さ）に位置している。
【００５１】
金属層ＭＴ１は、トランジスタＰＴ１のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ１の各上方を跨ぐように配設されている。金属層ＭＴ１は、各ソースドレイン領域ＳＤＲ１の各表面に形成された導電層ＣＬを通して、トランジスタＰＴ１のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ１を電気的に接続している。
【００５２】
金属層ＭＴ２は、ゲート電極層ＧＷの上方の一部を含むように配設されている。金属層ＭＴ２は、ゲート電極層ＧＷの表面に形成された導電層ＣＬを通して、ゲート電極層ＧＷに電気的に接続されている。金属層ＭＴ２は、信号線に相当する。
【００５３】
金属層ＭＴ１１は、幹線部ＴＰ１１（第１幹線部）および延在部ＥＰ１１（第１延在部）を有している。幹線部ＴＰ１１は、ｎ＋型拡散領域Ａｎ１１の上方においてｎ＋型拡散領域Ａｎ１１に沿うように延在している。延在部ＥＰ１１は、幹線部ＴＰ１１からトランジスタＰＴ１のソースドレイン領域ＳＤＲ２の上方に向かって延在している。
【００５４】
金属層ＭＴ１１は、ｎ＋型拡散領域Ａｎ１１およびトランジスタＰＴ１のソースドレイン領域ＳＤＲ２の各表面に形成された導電層ＣＬを通して、ｎ＋型拡散領域Ａｎ１１およびトランジスタＰＴ１のソースドレイン領域ＳＤＲ２を電気的に接続している。金属層ＭＴ１１は、電源線に相当する。
【００５５】
金属層ＭＴ１１を通して、トランジスタＰＴ１のソースドレイン領域ＳＤＲ２にＶＤＤ電位を印加することができる。金属層ＭＴ１１を通して、ｎ＋型拡散領域Ａｎ１１の電位を固定することができる。
【００５６】
金属層ＭＴ１２は、幹線部ＴＰ１２および延在部ＥＰ１２を有している。幹線部ＴＰ１２は、ｐ＋型拡散領域Ａｐ１２の上方においてｐ＋型拡散領域Ａｐ１２に沿うように延在している。延在部ＥＰ１２は、幹線部ＴＰ１２からトランジスタＮＴ１のソースドレイン領域ＳＤＲ２の上方に向かって延在している。
【００５７】
金属層ＭＴ１２は、ｐ＋型拡散領域Ａｐ１２およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ２の各表面に形成された導電層ＣＬを通して、ｐ＋型拡散領域Ａｐ１２およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ２を電気的に接続している。金属層ＭＴ１２も、電源線に相当する。
【００５８】
金属層ＭＴ１２を通して、トランジスタＮＴ１のソースドレイン領域ＳＤＲ２にＧＮＤ電位を印加することができる。金属層ＭＴ１２を通して、ｐ＋型拡散領域Ａｐ１２の電位を固定することができる。
【００５９】
（スタンダードセルＳＣ２）
図３を主として参照して、スタンダードセルＳＣ２は、半導体基板ＳＳ、ｎ型ウェル領域Ｗｎ、ｐ型ウェル領域Ｗｐ、帯状のｎ＋型拡散領域Ａｎ２１（第２不純物拡散領域）、帯状のｐ＋型拡散領域Ａｐ２２、絶縁層ＩＬ１〜ＩＬ３（図４参照）、機能素子領域ＦＥ２（第２機能素子領域）、ｎ＋型拡散領域ＣＲ２１（接続用不純物拡散領域）、ｐ＋型拡散領域ＣＲ２２、金属層ＭＴ１、金属層ＭＴ２、および複数の導電層ＣＬを有している。
【００６０】
スタンダードセルＳＣ１と同様に、ｐ型ウェル領域Ｗｐは、半導体基板ＳＳの表面を含むように半導体基板ＳＳに形成されている。ｎ型ウェル領域Ｗｎは、ｐ型ウェル領域Ｗｐの表面に選択的に形成されている。
【００６１】
スタンダードセルＳＣ２は、平面視矩形状に構成されている。スタンダードセルＳＣ２は、スタンダードセルＳＣ１の幹線部ＴＰ１１，ＴＰ１２が延びる方向側において、スタンダードセルＳＣ１に隣接している。スタンダードセルＳＣ２は、対向する外縁ＥＥ２１および外縁ＥＥ２２を有している。外縁ＥＥ２１，ＥＥ２２は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に沿って延在している。またスタンダードセルＳＣ２は、外縁ＥＥ２１および外縁ＥＥ２２に連続し、紙面上下方向に延在し且つ対向する外縁をも有している。当該外縁は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に対して垂直な方向に沿って延在している。
【００６２】
ｎ＋型拡散領域Ａｎ２１は、外縁ＥＥ２１に沿ってｎ型ウェル領域Ｗｎの表面に形成されている。ｎ＋型拡散領域Ａｎ２１は、スタンダードセルＳＣ１におけるｎ＋型拡散領域Ａｎ１１に連続し、ｎ＋型拡散領域Ａｎ１１に電気的に接続されている。
【００６３】
ｐ＋型拡散領域Ａｐ２２は、外縁ＥＥ２２に沿ってｐ型ウェル領域Ｗｐの表面に形成されている。ｐ＋型拡散領域Ａｐ２２は、スタンダードセルＳＣ１におけるｐ＋型拡散領域Ａｐ１２に連続し、ｐ＋型拡散領域Ａｐ１２に電気的に接続されている。
【００６４】
各拡散領域Ａｎ２１，Ａｐ２２の各表面には、スタンダードセルＳＣ１における各拡散領域Ａｎ１１，Ａｐ１２と同様に、シリサイド層（図示せず）が形成されている。
【００６５】
（機能素子領域ＦＥ２）
機能素子領域ＦＥ２は、半導体基板ＳＳの表面に形成され、ｎ＋型拡散領域Ａｎ２１とｐ＋型拡散領域Ａｐ２２との間に位置している。機能素子領域ＦＥ２およびｎ＋型拡散領域Ａｎ２１は、間隔を空けて対向している。機能素子領域ＦＥ２およびｐ＋型拡散領域Ａｐ２２も、間隔を空けて対向している。
【００６６】
機能素子領域ＦＥ２は、ｎチャネルＭＯＳ型のトランジスタＮＴ２と、ｐチャネルＭＯＳ型のトランジスタＰＴ２とを含んでいる。トランジスタＮＴ２は、スタンダードセルＳＣ１におけるトランジスタＮＴ１と略同様に構成される。トランジスタＰＴ２は、スタンダードセルＳＣ１におけるトランジスタＰＴ１と略同様に構成される。なお、各トランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２におけるチャネル領域の幅、長さ、深さ等については、各トランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２の仕様に応じて、それぞれ同様に構成されていても、それぞれ異なって構成されていてもよい。
【００６７】
ｎ＋型拡散領域ＣＲ２１は、半導体基板ＳＳの表面に形成され、ｎ＋型拡散領域Ａｎ２１とトランジスタＰＴ２との間に位置している。ｎ＋型拡散領域ＣＲ２１は、ｎ＋型拡散領域Ａｎ２１と、トランジスタＰＴ２のソースドレイン領域ＳＤＲ２とを電気的に接続している。ｎ＋型拡散領域ＣＲ２１の表面には、シリサイド層（図示せず）が形成されているとよい。ｎ＋型拡散領域Ａｎ２１とトランジスタＰＴ２との間は、ｎ＋型拡散領域ＣＲ２１が形成されている領域の他は絶縁層ＩＬ１によって分離されている。
【００６８】
ｐ＋型拡散領域ＣＲ２２は、半導体基板ＳＳの表面に形成され、ｐ＋型拡散領域Ａｐ２２とトランジスタＮＴ２との間に位置している。ｐ＋型拡散領域ＣＲ２２は、ｐ＋型拡散領域Ａｐ２２と、トランジスタＮＴ２のソースドレイン領域ＳＤＲ２とを電気的に接続している。ｐ＋型拡散領域ＣＲ２２の表面には、シリサイド層（図示せず）が形成されているとよい。ｐ＋型拡散領域Ａｐ２２とトランジスタＮＴ２との間は、ｐ＋型拡散領域ＣＲ２２が形成されている領域の他は絶縁層ＩＬ１によって分離されている。
【００６９】
図４を参照して、絶縁層ＩＬ１は、半導体基板ＳＳの表面に形成されている。各ソースドレイン領域ＳＤＲ１，ＳＤＲ２（シリサイド層ＳＬ１）の表面およびゲート電極層ＧＷの表面は、絶縁層ＩＬ１の表面に（次述する絶縁層ＩＬ２側に向かって）露出している。
【００７０】
絶縁層ＩＬ２は、絶縁層ＩＬ１、各ソースドレイン領域ＳＤＲ１，ＳＤＲ２、およびゲート電極層ＧＷの各表面を覆うように形成されている。絶縁層ＩＬ２および次述する絶縁層ＩＬ３は、図３および図６には記載していない。
【００７１】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面から各ソースドレイン領域ＳＤＲ１（シリサイド層ＳＬ１）の表面に到達する複数のコンタクトホールが形成されている。これらの各コンタクトホールの内部に、導電層ＣＬが形成されている。
【００７２】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面からゲート電極層ＧＷ（シリサイド層ＳＬ２）の表面に到達するコンタクトホールも形成されている（図３参照）。このコンタクトホールの内部にも、導電層ＣＬが形成されている。
【００７３】
絶縁層ＩＬ３は、絶縁層ＩＬ２およびこれらの導電層ＣＬの各表面を覆うように形成されている。絶縁層ＩＬ３には、複数の配線用溝が形成されている。各配線用溝の内部の一部において、各導電層ＣＬの表面が露出している。各配線用溝の平面形状は、後述する各金属層ＭＴ１，ＭＴ２（図３参照）の形状に対応している。
【００７４】
ｎ＋型拡散領域Ａｎ２１（シリサイド層）の表面およびｐ＋型拡散領域Ａｐ２２（シリサイド層）の表面も、絶縁層ＩＬ１の表面に（絶縁層ＩＬ２側に向かって）露出している。絶縁層ＩＬ２は、各拡散領域Ａｎ２１，Ａｐ２２の表面を覆うように形成されている。絶縁層ＩＬ３は、絶縁層ＩＬ２の表面を覆うように形成されている。
【００７５】
（金属層ＭＴ１，ＭＴ２）
図３を参照して、各金属層ＭＴ１，ＭＴ２は、上記の各配線用溝の内部に形成されている。各金属層ＭＴ１，ＭＴ２は、半導体基板ＳＳの表面の上方（絶縁層ＩＬ３が形成されている高さ）に位置している。
【００７６】
金属層ＭＴ１は、トランジスタＰＴ２のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ２のソースドレイン領域ＳＤＲ１の各上方を跨ぐように配設されている。金属層ＭＴ１は、各ソースドレイン領域ＳＤＲ１の各表面に形成された導電層ＣＬを通して、トランジスタＰＴ２のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ２のソースドレイン領域ＳＤＲ１を電気的に接続している。
【００７７】
金属層ＭＴ２は、ゲート電極層ＧＷの上方の一部を含むように配設されている。金属層ＭＴ２は、ゲート電極層ＧＷの表面に形成された導電層ＣＬを通して、ゲート電極層ＧＷに電気的に接続されている。金属層ＭＴ２は、信号線に相当する。
【００７８】
ここで、スタンダードセルＳＣ１における金属層ＭＴ１１は、スタンダードセルＳＣ２におけるトランジスタＰＴ２のソースドレイン領域ＳＤＲ２に電気的に接続されている。その電流経路は、金属層ＭＴ１１の幹線部ＴＰ１１、金属層ＭＴ１１の幹線部ＴＰ１１とｎ＋型拡散領域Ａｎ１１との間に形成された導電層ＣＬ、ｎ＋型拡散領域Ａｎ１１、ｎ＋型拡散領域Ａｎ２１、およびｎ＋型拡散領域ＣＲ２１の順で構成される。
【００７９】
この電気的接続によって、金属層ＭＴ１１を通して、スタンダードセルＳＣ２におけるトランジスタＰＴ２のソースドレイン領域ＳＤＲ２にＶＤＤ電位を印加することができる。金属層ＭＴ１１を通して、スタンダードセルＳＣ２におけるｎ＋型拡散領域Ａｎ２１の電位を固定することができる。ｎ＋型拡散領域Ａｎ２１およびｎ＋型拡散領域ＣＲ２１等の各表面にシリサイド層が形成されていることによって、この電流経路における電気抵抗値を低減することが可能となる。
【００８０】
同様に、スタンダードセルＳＣ１における金属層ＭＴ１２は、スタンダードセルＳＣ２におけるトランジスタＮＴ２のソースドレイン領域ＳＤＲ２に電気的に接続されている。その電流経路は、金属層ＭＴ１２の幹線部ＴＰ１２、金属層ＭＴ１２の幹線部ＴＰ１２とｐ＋型拡散領域Ａｐ１２との間に形成された導電層ＣＬ、ｐ＋型拡散領域Ａｐ１２、ｐ＋型拡散領域Ａｐ２２、およびｐ＋型拡散領域ＣＲ２２の順で構成される。
【００８１】
この電気的接続によって、金属層ＭＴ１２を通して、スタンダードセルＳＣ２におけるトランジスタＮＴ２のソースドレイン領域ＳＤＲ２にＧＮＤ電位を印加することができる。金属層ＭＴ１２を通して、スタンダードセルＳＣ２におけるｐ＋型拡散領域Ａｐ２２の電位を固定することができる。ｐ＋型拡散領域Ａｐ２２およびｐ＋型拡散領域ＣＲ２２等の各表面にシリサイド層が形成されていることによって、この電流経路における電気抵抗を低減することが可能となる。
【００８２】
（効果）
スタンダードセルＳＣ２は、ｎ＋型拡散領域Ａｎ２１の上方（絶縁層ＩＬ３が形成されている高さ）に、機能素子領域ＦＥ２にＶＤＤ電位を印加するための金属層（電源線）を有していない。換言すると、ｎ＋型拡散領域Ａｎ２１の上方には、スタンダードセルＳＣ２の機能素子領域ＦＥ２にＶＤＤ電位を印加するための金属層が形成されていない「空き領域」が存在している。
【００８３】
同様に、ｐ＋型拡散領域Ａｐ２２の上方（絶縁層ＩＬ３が形成されている高さ）にも、機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層（電源線）が形成されていない空き領域が存在している。
【００８４】
本実施の形態における半導体装置ＳＤ１によれば、これらの空き領域を活用して、これらの空き領域を含むように他の複数のスタンダードセル間を接続する金属層（図示せず）を配設することができる。半導体装置ＳＤ１によれば、他の複数のスタンダードセル間を接続する金属層を配設するためのリソースを増加させることができる。他の複数のスタンダードセル間を接続する金属層を、上述の絶縁層ＩＬ３が形成されている高さに配設することにより、この金属層と金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２とを同一の工程において形成することもできる。
【００８５】
仮に、スタンダードセルＳＣ２がこの空き領域を有していないとする。各拡散領域Ａｎ２１，Ａｐ２２の上方には、スタンダードセルＳＣ２の機能素子領域ＦＥ２にＶＤＤ電位またはＧＮＤ電位を印加するための金属層が配設される。この場合、この金属層を迂回するように他の複数のスタンダードセル間を接続する他の金属層を配設する必要がある。迂回するように配設された他の金属層によって、チップ面積が増大する。特に、近年のスタンダードセルの高集積化に伴い、他の金属層の迂回経路は、平面方向だけでなく高さ方向にも複雑に広がり、チップ面積が増大するだけでなく、設計上の自由度も低くなる。
【００８６】
本実施の形態における半導体装置ＳＤ１によれば、他の複数のスタンダードセル間を接続する金属層が上記の空き領域を含むように配設されることによって、この金属層が迂回する距離（この金属層の全長）を短くすることができる。半導体装置ＳＤ１によれば、空き領域を活用することによってチップ面積が増大することを抑制でき、チップ面積がより小さい半導体装置を得ることが可能となる。半導体装置ＳＤ１によれば、スタンダードセルを配列するための設計上の自由度を高めることもできる。半導体装置ＳＤ１によれば、スタンダードセルの高集積化を図ることも可能となる。
【００８７】
半導体装置ＳＤ１によれば、空き領域を活用することによって他の複数のスタンダードセル間を接続する金属層の長さを短くすることもできる。他の複数のスタンダードセル間を接続する金属層の電流経路が短くなるため、当該金属層における電気抵抗値を低減することができる。半導体装置ＳＤ１によれば、空き領域を活用することによって、他の複数のスタンダードセルに形成されたトランジスタ素子をより高速に動作させることも可能となる。
【００８８】
半導体装置ＳＤ１において、トランジスタＰＴ１にＶＤＤ電位を印加するための電流経路は、金属層ＭＴ１１（幹線部ＴＰ１１、延在部ＥＰ１１）および導電層ＣＬによって構成される。一方、トランジスタＰＴ２にＶＤＤ電位を印加するための電流経路は、金属層ＭＴ１１、導電層ＣＬ、ｎ＋型拡散領域Ａｎ１１、ｎ＋型拡散領域Ａｎ２１、およびｎ＋型拡散領域ＣＲ２１である。
【００８９】
金属層ＭＴ１１とトランジスタＰＴ２との間の電気抵抗は、金属層ＭＴ１１とトランジスタＰＴ１との間の電気抵抗よりも大きい。金属層ＭＴ１１とトランジスタＰＴ２との間には、金属層ＭＴ１１とトランジスタＰＴ１との間に比べてより大きな電圧降下が発生する。同様に、金属層ＭＴ１２とトランジスタＮＴ２との間の電気抵抗は、金属層ＭＴ１２とトランジスタＮＴ１との間の電気抵抗に比べてより大きな電圧降下が発生する。
【００９０】
スタンダードセルＳＣ２における当該電圧降下が許容できる範囲内となるように、使用する電圧または回路構成等の仕様に基づいて、スタンダードセルＳＣ１，ＳＣ２の構成および配置などを決定するとよい。
【００９１】
［実施の形態１の他の構成：半導体装置ＳＤ１Ａ］
図３を参照して、上述の実施の形態１の半導体装置ＳＤ１においては、上記の空き領域が、ｎ＋型拡散領域Ａｎ２１の上方およびｐ＋型拡散領域Ａｐ２２の上方に存在している。上記の空き領域は、ｎ＋型拡散領域Ａｎ２１の上方またはｐ＋型拡散領域Ａｐ２２のいずれか一方にのみ存在していてもよい。
【００９２】
図７を参照して、具体的には、半導体装置ＳＤ１ＡのスタンダードセルＳＣ２Ａのように、空き領域はｐ＋型拡散領域Ａｐ２２の上方にのみ存在していてもよい。スタンダードセルＳＣ２Ａにおいては、金属層ＭＴ１１の幹線部ＴＰ１１をｎ＋型拡散領域Ａｎ２１の上方に向かって延長するように幹線部ＴＰ２１が形成されている。
【００９３】
幹線部ＴＰ２１とｎ＋型拡散領域Ａｎ２１との間に、複数の導電層ＣＬが形成されている。スタンダードセルＳＣ１の延在部ＥＰ１１と同様に、幹線部ＴＰ２１からトランジスタＰＴ２のソースドレイン領域ＳＤＲ２の上方に向かって延在する延在部ＥＰ２１が形成されている。
【００９４】
延在部ＥＰ２１とトランジスタＰＴ２のソースドレイン領域ＳＤＲ２との間に、複数の導電層ＣＬが形成されている。スタンダードセルＳＣ２Ａにおいては、トランジスタＰＴ２とｎ＋型拡散領域Ａｎ２１とは、絶縁層ＩＬ１によって分離されている。
【００９５】
幹線部ＴＰ２１および延在部ＥＰ２１を通して、トランジスタＰＴ２のソースドレイン領域ＳＤＲ２にＶＤＤ電圧を印加する。幹線部ＴＰ２１および延在部ＥＰ２１を通して、ｎ＋型拡散領域Ａｎ２１の電位を固定する。
【００９６】
空き領域がｐ＋型拡散領域Ａｐ２２の上方にのみ存在している場合であっても、この空き領域を活用して、この空き領域を含むように他の複数のスタンダードセル間を接続する金属層（図示せず）を配設することができる。空き領域を活用することによって、チップ面積が増大することを抑制でき、チップ面積がより小さい半導体装置を得ることが可能となる。他の複数のスタンダードセル間を接続する金属層を、上述の絶縁層ＩＬ３が形成されている高さに配設することにより、この金属層と金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２とを同一の工程において形成することができる。
【００９７】
［実施の形態２：半導体装置ＳＤ２］
図８を参照して、本実施の形態における半導体装置ＳＤ２について説明する。半導体装置ＳＤ２は、金属層ＭＴ２０Ａと、半導体基板ＳＳの表面に形成されたスタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂとを備えている。
【００９８】
スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂは、上述の実施の形態１の半導体装置ＳＤ１におけるスタンダードセルＳＣ１（図３左側参照）と略同様に構成される。スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂにおける各機能素子領域ＦＥ１、およびスタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３も、上述の実施の形態１の半導体装置ＳＤ１のスタンダードセルＳＣ１（図３左側参照）における各機能素子領域ＦＥ１と略同様に構成される。
【００９９】
図８においては、図示上の便宜のため、スタンダードセルＳＣ１における外縁ＥＥ１１，ＥＥ１２（図３参照）、および外縁ＥＥ１１，ＥＥ１２に連続する（紙面上下方向に延在する）外縁に対応するＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂの外縁を記載していない。記載していない外縁は、それぞれ、スタンダードセルＳＣ１における外縁ＥＥ１１，ＥＥ１２（図３参照）、および外縁ＥＥ１１，ＥＥ１２に連続する（図３紙面上下方向に延在する）外縁と同様に規定される。後述するスタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおいても同様である。また、後述する図９，図１２〜図１４においても同様である。
【０１００】
スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂにおける各機能素子領域ＦＥ１、およびスタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３は、半導体基板ＳＳの表面に形成されている。
【０１０１】
スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂは、上述の実施の形態１の他の構成の半導体装置におけるスタンダードセルＳＣ２Ａ（図７右側参照）と略同様に構成される。スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおける各機能素子領域ＦＥ２も、上述の実施の形態１の他の構成の半導体装置ＳＤ１ＡのスタンダードセルＳＣ２Ａ（図７右側参照）における各機能素子領域ＦＥ２と略同様に構成される。スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおける各機能素子領域ＦＥ２は、半導体基板ＳＳの表面に形成されている。
【０１０２】
スタンダードセルＳＣ１０Ａ，ＳＣ２０Ａは相互に隣接し、スタンダードセルＳＣ２０Ａ，ＳＣ３０Ａも相互に隣接している。スタンダードセルＳＣ１０Ｂ，ＳＣ２０Ｂは相互に隣接し、スタンダードセルＳＣ２０Ｂ，ＳＣ３０Ｂも相互に隣接している。
【０１０３】
スタンダードセルＳＣ１０ＡおよびスタンダードセルＳＣ１０Ｂは、ｐ＋型拡散領域Ａｐ１２（第１不純物拡散領域）を挟んで略線対称に構成されている。ｐ＋型拡散領域Ａｐ１２は、スタンダードセルＳＣ１０ＡおよびスタンダードセルＳＣ１０Ｂの双方の構成要素として共通している。
【０１０４】
ｐ＋型拡散領域Ａｐ１２と、スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂにおける各機能素子領域ＦＥ１とは、間隔を空けて対向している。電源線（ＶＤＤ電位）に相当する金属層ＭＴ１２は、スタンダードセルＳＣ１０ＡおよびスタンダードセルＳＣ１０Ｂの双方の構成要素として共通している。
【０１０５】
スタンダードセルＳＣ２０ＡおよびスタンダードセルＳＣ２０Ｂは、ｐ＋型拡散領域Ａｐ２２（第２不純物拡散領域）を挟んで略線対称に構成されている。ｐ＋型拡散領域Ａｐ２２は、スタンダードセルＳＣ２０ＡおよびスタンダードセルＳＣ２０Ｂの双方の構成要素として共通している。
【０１０６】
ｐ＋型拡散領域Ａｐ２２と、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおける各機能素子領域ＦＥ２とは、間隔を空けて対向している。金属層ＭＴ１２、金属層ＭＴ３２、ｐ＋型拡散領域Ａｐ１２、ｐ＋型拡散領域Ａｐ２２、ｐ＋型拡散領域Ａｐ３２、およびｐ＋型拡散領域ＣＲ２２を通して、スタンダードセルＳＣ２０ＡのトランジスタＮＴ２のソースドレイン領域ＳＤＲ２、およびスタンダードセルＳＣ２０ＢのトランジスタＮＴ２のソースドレイン領域ＳＤＲ２の各々にＧＮＤ電位が印加される。
【０１０７】
スタンダードセルＳＣ３０ＡおよびスタンダードセルＳＣ３０Ｂは、ｐ＋型拡散領域Ａｐ３２（第３不純物拡散領域）を挟んで略線対称に構成されている。ｐ＋型拡散領域Ａｐ３２は、スタンダードセルＳＣ３０ＡおよびスタンダードセルＳＣ３０Ｂの双方の構成要素として共通している。
【０１０８】
ｐ＋型拡散領域Ａｐ３２と、スタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３（第３機能素子領域）とは、間隔を空けて対向している。電源線（ＶＤＤ電位）に相当する金属層ＭＴ３２は、スタンダードセルＳＣ３０ＡおよびスタンダードセルＳＣ３０Ｂの双方の構成要素として共通している。
【０１０９】
スタンダードセルＳＣ１０Ａにおけるｎ＋型拡散領域Ａｎ１１、スタンダードセルＳＣ２０Ａにおけるｎ＋型拡散領域Ａｎ２１、およびスタンダードセルＳＣ３０Ａにおけるｎ＋型拡散領域Ａｎ３１は連続している。ｎ＋型拡散領域Ａｎ３１は、ｎ＋型拡散領域Ａｎ２１を挟んでｎ＋型拡散領域Ａｎ１１の反対側に位置している。これらは相互に電気的に接続されている。
【０１１０】
スタンダードセルＳＣ１０Ａにおけるｐ＋型拡散領域Ａｐ１２、スタンダードセルＳＣ２０Ａにおけるｐ＋型拡散領域Ａｐ２２、およびスタンダードセルＳＣ３０Ａにおけるｐ＋型拡散領域Ａｐ３２は連続している。ｐ＋型拡散領域Ａｐ３２は、ｐ＋型拡散領域Ａｐ２２を挟んでｐ＋型拡散領域Ａｐ１２の反対側に位置している。これらは相互に電気的に接続されている。
【０１１１】
スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂは、ｐ＋型拡散領域Ａｐ２２の上方（絶縁層ＩＬ３が形成されている高さ）に、各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層（電源線）を有していない。換言すると、ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層が形成されていない「空き領域」が存在している。この空き領域を活用して、この空き領域を含むように次述する金属層ＭＴ２０Ａが配設されている。
【０１１２】
（金属層ＭＴ２０Ａ）
金属層ＭＴ２０Ａは、半導体基板ＳＳの表面の上方（たとえば、絶縁層ＩＬ３が形成されている高さ）に位置している。金属層ＭＴ２０Ａは、幹線部ＴＰ２１（第２幹線部）、延在部ＥＰ２１（第２延在部）、延在部ＥＰ３１Ａ（第３延在部）、および延在部ＥＰ３１Ｂを有している。
【０１１３】
幹線部ＴＰ２１は、ｐ＋型拡散領域Ａｐ２２の上方においてｐ＋型拡散領域Ａｐ２２に沿うように延在している。延在部ＥＰ２１は平面視Ｌ字状に構成され、幹線部ＴＰ２１からスタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１の上方に到達するまで延在している。延在部ＥＰ２１は、導電層ＣＬを通して、スタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１におけるゲート電極層ＧＷと電気的に接続されている。
【０１１４】
延在部ＥＰ３１Ａは平面視Ｌ字状に構成され、幹線部ＴＰ２１からスタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３の上方に到達するまで延在している。延在部ＥＰ３１Ａは、導電層ＣＬを通して、スタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３におけるゲート電極層ＧＷと電気的に接続されている。
【０１１５】
延在部ＥＰ３１Ｂは平面視Ｌ字状に構成され、幹線部ＴＰ２１からスタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３の上方に到達するまで延在している。延在部ＥＰ３１Ｂは、導電層ＣＬを通して、スタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３におけるゲート電極層ＧＷと電気的に接続されている。
【０１１６】
金属層ＭＴ２０Ａは、スタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１と、スタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３とを電気的に接続している。金属層ＭＴ２０Ａは、スタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１と、スタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３とを電気的に接続している。
【０１１７】
（効果）
ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層が形成されていない空き領域が存在している。この空き領域を活用して、この空き領域を含むように金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同じ層高さに金属層ＭＴ２０Ａが配設されている。金属層ＭＴ２０Ａを、金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同一の工程において形成することができる。
【０１１８】
仮に、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂがこの空き領域を有していないとする。ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための一の金属層が配設される。
【０１１９】
この場合、たとえばスタンダードセルＳＣ１０Ａにおける機能素子領域ＦＥ１およびスタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３を電気的に接続するためには、上記一の金属層を迂回するように、他の金属層を配設する必要がある。スタンダードセルＳＣ１０Ａにおける機能素子領域ＦＥ１およびスタンダードセルＳＣ３０Ｂについても同様である。
【０１２０】
半導体装置ＳＤ２によれば、空き領域を活用することによってチップ面積が増大することを抑制でき、チップ面積がより小さい半導体装置を得ることが可能となる。半導体装置ＳＤ２によれば、スタンダードセルを配列するための設計上の自由度を高めることもできる。半導体装置ＳＤ２によれば、スタンダードセルの高集積化を図ることも可能となる。
【０１２１】
半導体装置ＳＤ２によれば、空き領域を活用することによって金属層ＭＴ２０Ａの長さを短くすることもできる。金属層ＭＴ２０Ａにおける電流経路が短くなるため、金属層ＭＴ２０Ａにおける電気抵抗値を低減することができる。半導体装置ＳＤ２によれば、空き領域を活用することによって、スタンダードセルＳＣ１０Ａの各機能素子領域ＦＥ１、およびスタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂの各機能素子領域ＦＥ３に形成された各トランジスタ素子をより高速に動作させることも可能となる。
【０１２２】
［実施の形態２の他の構成］
上述の実施の形態２の半導体装置ＳＤ２においては、金属層ＭＴ２０Ａが、スタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３の双方に接続されているが、いずれか一方であってもよい。
【０１２３】
上述の実施の形態２の半導体装置ＳＤ２においては、金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２，ＭＴ２０Ａは、絶縁層ＩＬ３に設けられた各配線用溝の内部に形成され、これらは略同一平面状に位置している。
【０１２４】
金属層ＭＴ２０Ａが延在している平面高さは、半導体基板ＳＳの表面の上方であれば、金属層ＭＴ１１，ＭＴ１２，ＭＴ３２が形成されている平面高さ以下であってもよい。より好適には、金属層ＭＴ２０Ａの幹線部ＴＰ２１が延在している平面高さが、金属層ＭＴ１１，ＭＴ１２，ＭＴ３２が形成されている平面高さ以下であるとよい。金属層ＭＴ２０Ａが延在している平面高さが低ければ低いほど、上記の空き領域をより多く確保することができ、他の複数のスタンダードセル間を接続する金属層を配設するためのリソースを増加させることが可能となる。
【０１２５】
金属層ＭＴ２０Ａは、金属層ＭＴ２０Ａの下面がゲート電極層ＧＷの表面に接するように配設されていてもよい。この場合、金属層ＭＴ２０Ａとゲート電極層ＧＷとは、導電層ＣＬを介さずに電気的に接続されることが可能となる。
【０１２６】
［実施の形態３：半導体装置ＳＤ３］
図９を参照して、本実施の形態における半導体装置ＳＤ３について説明する。半導体装置ＳＤ３は、金属層ＭＴ２０Ｂと、半導体基板ＳＳの表面に形成されたスタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂとを備えている。
【０１２７】
各スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂは、上述の実施の形態２の半導体装置ＳＤ２における各スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂ（図８参照）と略同様に構成される。
【０１２８】
（金属層ＭＴ２０Ｂ）
金属層ＭＴ２０Ｂは、半導体基板ＳＳの表面の上方（たとえば、絶縁層ＩＬ３が形成されている高さ）に位置している。金属層ＭＴ２０Ｂは、スタンダードセルＳＣ２０Ａにおける機能素子領域ＦＥ２と、スタンダードセルＳＣ２０Ｂにおける機能素子領域ＦＥ２とを結ぶ方向と平行な方向に延在する部分を有している。当該部分は、ｐ＋型拡散領域Ａｐ２２の上方においてｐ＋型拡散領域Ａｐ２２を跨いでいる。
【０１２９】
金属層ＭＴ２０Ｂの一方（図９紙面上方側）の端部は、平面視Ｌ字状に構成され、スタンダードセルＳＣ２０Ａの機能素子領域ＦＥ２の上方に到達するまで延在している。金属層ＭＴ２０Ｂの一方の端部は、導電層ＣＬを通して、スタンダードセルＳＣ２０Ａの機能素子領域ＦＥ２におけるゲート電極層ＧＷと電気的に接続されている。
【０１３０】
金属層ＭＴ２０Ｂの他方（図９紙面下方側）の端部は、平面視Ｔ字状に構成され、スタンダードセルＳＣ２０Ｂの機能素子領域ＦＥ２の上方、およびスタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３の上方に到達するまで延在している。金属層ＭＴ２０Ｂの他方の端部は、導電層ＣＬを通して、スタンダードセルＳＣ２０Ｂの機能素子領域ＦＥ２におけるゲート電極層ＧＷ、およびスタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３におけるゲート電極層ＧＷと電気的に接続されている。
【０１３１】
（効果）
ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層が形成されていない空き領域が存在している。この空き領域を活用して、この空き領域を含むように金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同じ層高さに金属層ＭＴ２０Ｂが配設されている。金属層ＭＴ２０Ｂを、金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同一の工程において形成することができる。半導体装置ＳＤ３によれば、上述の実施の形態２における半導体装置ＳＤ２と同様の効果を得ることができる。
【０１３２】
［実施の形態３の他の構成］
上述の実施の形態３の半導体装置ＳＤ３においては、金属層ＭＴ２０Ｂが、スタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂの各機能素子領域ＦＥ２，ＦＥ３の双方に接続されているが、いずれか一方であってもよい。
【０１３３】
金属層ＭＴ２０Ｂが延在している高さは、半導体基板ＳＳの表面の上方であれば、金属層ＭＴ１１，ＭＴ１２，ＭＴ３２が形成されている平面高さ以下であるとよい。より好適には、金属層ＭＴ２０Ｂがｐ＋型拡散領域Ａｐ２２を跨いでいる部分の平面高さが、金属層ＭＴ１１，ＭＴ３２が形成されている平面高さ以下であるとよい。金属層ＭＴ２０Ｂは、金属層ＭＴ２０Ｂの下面がゲート電極層ＧＷの表面に接するように配設されていてもよい。
【０１３４】
［実施の形態４］
図１０〜図１４を参照して、本実施の形態におけるスタンダードセルの配置配線方法ＳＴ（図１１参照）について説明する。配置配線方法ＳＴは、上述の実施の形態１〜実施の形態３（各他の構成を含む）の半導体装置におけるスタンダードセルの配置配線方法である。
【０１３５】
図１０は、配置配線方法ＳＴの構成を模式的に示す図である。配置配線方法ＳＴにおいては、まず、配置配線システムＳＹＳ、セルライブラリファイルＣＬＹ、回路接続情報ファイルＣＣＹ、制約情報ファイルＣＲＩ、パラメータファイルＰＦＬ、および表示装置ＩＮＤが準備される。
【０１３６】
配置配線システムＳＹＳは、所定のコマンドを受けて、複数のスタンダードセルおよび各電源線の配置を設計する。配置配線システムＳＹＳは、所定の他のコマンドを受けて、複数のスタンダードセルおよび各電源線を結ぶ配線を設計する。
【０１３７】
セルライブラリファイルＣＬＹは、上述の各実施の形態における各スタンダードセルのパターン情報を格納している。セルライブラリファイルＣＬＹは、上述の実施の形態１におけるスタンダードセルＳＣ２（図３右側参照）のパターン情報、または上述の実施の形態１の他の構成におけるスタンダードセルＳＣ２Ａ（図７右側参照）のパターン情報を格納している。
【０１３８】
回路接続情報ファイルＣＣＹは、設計対象である半導体装置を構成する回路情報および各回路間の接続情報（回路図）を格納している。制約情報ファイルＣＲＩは、配置配線に関する各種の制約情報（後述するチップサイズ、配線密度の許容範囲など）を格納している。パラメータファイルＰＦＬは、設計対象である半導体装置に含まれる各トランジスタ素子の動作周波数、動作温度範囲、ｐ型拡散領域、ｎ型拡散領域、および各金属層の層抵抗等の各情報を格納している。表示装置ＩＮＤは、配置配線の経過および結果を表示する。
【０１３９】
図１１を参照して、配置配線方法ＳＴにおける各ステップＳＴ１〜ＳＴ８について説明する。
【０１４０】
ステップＳＴ１において、配置配線システムＳＹＳ、セルライブラリファイルＣＬＹ、回路接続情報ファイルＣＣＹ、制約情報ファイルＣＲＩ、パラメータファイルＰＦＬ、および表示装置ＩＮＤが準備される。
【０１４１】
ステップＳＴ２において、設計対象である半導体装置の所望の機能に応じて設計された所定の回路接続情報が、回路接続情報ファイルＣＣＹから配置配線システムＳＹＳに入力される。
【０１４２】
ステップＳＴ３において、配置配線システムＳＹＳは、上記の回路接続情報に対応するスタンダードセルのパターン情報をセルライブラリファイルＣＬＹから読み出す。ステップＳＴ３において配置配線システムＳＹＳが読み出すスタンダードセルのパターン情報には、上記の実施の形態１におけるスタンダードセルＳＣ２（図３右側参照）のパターン情報および上記の実施の形態１の他の形態におけるスタンダードセルＳＣ２Ａ（図７右側参照）は含まれていない。
【０１４３】
配置配線システムＳＹＳは、読み出したスタンダードセルのパターン情報を、上記の回路接続情報に対応するようにセル毎に配置する。このとき、チップサイズは予め所定の大きさに設定（固定）されているとよい。
【０１４４】
ステップＳＴ４において、配置配線システムＳＹＳは、各スタンダードセル間における信号線および電源線を、上記の回路接続情報に対応するように配線する。図１２は、配置配線方法ＳＴにおけるステップＳＴ４が完了した状態の一例を示している。
【０１４５】
図１２を参照して、スタンダードセルＳＣ１０〜ＳＣ１８を含む各スタンダードセルは、半導体基板ＳＳの表面に形成されている。スタンダードセルＳＣ１０〜ＳＣ１８は、上述の実施の形態１におけるスタンダードセルＳＣ１（図３参照）と略同様に構成される。ｎ＋型拡散領域Ａｎおよびｐ＋型拡散領域Ａｐは、半導体基板ＳＳの表面において交互に等間隔で形成され、相互に平行な位置関係となっている。
【０１４６】
金属層ＭＴ１０Ａ，ＭＴ１０Ｃ，ＭＴ１０Ｅは、ｎ＋型拡散領域Ａｎの各上方においてｎ＋型拡散領域Ａｎに沿うようにそれぞれ延在している。金属層ＭＴ１０Ｂ，ＭＴ１０Ｄ，ＭＴ１０Ｆは、ｐ＋型拡散領域Ａｐの各上方においてｐ＋型拡散領域Ａｐに沿うようにそれぞれ延在している。
【０１４７】
金属層ＭＴ１００は、スタンダードセルＳＣ１０，ＳＣ１１，ＳＣ１２，ＳＣ１５，ＳＣ１８の各金属層ＭＴ２（信号線）を電気的に接続している。金属層ＭＴ１００は、金属層ＭＴ１０Ｃ，ＭＴ１０Ｄを跨ぐように、金属層ＭＴ１０Ｃ，ＭＴ１０Ｄの上方に配設されている。さらに、金属層ＭＴ１００は各金属層ＭＴ２の上方の一部を含むように配設されている。金属層ＭＴ１００と各金属層ＭＴ２とは、金属層ＭＴ１００と各金属層ＭＴ２の間に形成された導電層ＣＬによって電気的に接続されている。
【０１４８】
金属層ＭＴ１０１は、スタンダードセルＳＣ１３，ＳＣ１６の各金属層ＭＴ２（信号線）を電気的に接続している。金属層ＭＴ１０１は、金属層ＭＴ１０Ｄを跨ぐように金属層ＭＴ１０Ｄの上方に配設されている。金属層ＭＴ１０１は、各金属層ＭＴ２の上方の一部を含むように配設されている。金属層ＭＴ１０１と各金属層ＭＴ２は、金属層ＭＴ１０１と各金属層ＭＴ２の間に形成された導電層ＣＬによって電気的に接続されている。
【０１４９】
ステップＳＴ５（図１１参照）において、配置配線システムＳＹＳは、複数のスタンダードセル（スタンダードセルＳＣ１０〜ＳＣ１８を含む）間を結ぶ配線の密度を測定する。配置配線システムＳＹＳは、この配線密度と、制約情報ファイルＣＲＩ（図１０参照）に予め設定された所定値（許容範囲）とを対比する。
【０１５０】
この配線密度が所定値を超える領域が存在していた場合、配置配線システムＳＹＳはその領域を配線混雑領域として検出する。配置配線システムＳＹＳは、表示装置ＩＮＤにその結果を表示させる。なお、複数のスタンダードセル間を結ぶ配線の密度がすべて所定値以下である場合、配置配線方法ＳＴは終了する（ステップＳＴ８）。
【０１５１】
本実施の形態においては、ステップＳＴ６において、配置配線システムＳＹＳが金属層ＭＴ１００，ＭＴ１０１が配設されている領域を配線混雑領域として検出する。
【０１５２】
ステップＳＴ７において、配置配線システムＳＹＳは、配線混雑領域内におけるスタンダードセルＳＣ１１，ＳＣ１２，ＳＣ１４，ＳＣ１５，ＳＣ１７，ＳＣ１８のそれぞれを再配置する。具体的には、配置配線システムＳＹＳは、上記の実施の形態１におけるスタンダードセルＳＣ２（図３右側参照）のパターン情報および上記の実施の形態１の他の形態におけるスタンダードセルＳＣ２Ａ（図７右側参照）のパターン情報を読み出し、スタンダードセルＳＣ１１，ＳＣ１２，ＳＣ１４，ＳＣ１５，ＳＣ１７，ＳＣ１８のそれぞれを置換する。
【０１５３】
スタンダードセルＳＣ１１，ＳＣ１２，ＳＣ１４，ＳＣ１５，ＳＣ１７，ＳＣ１８は、スタンダードセルＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１４Ａ，ＳＣ１５Ａ，ＳＣ１７Ａ，ＳＣ１８Ａ（図１３参照）に置換される。
【０１５４】
スタンダードセルＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１７Ａ，ＳＣ１８Ａは、上述の実施の形態１の他の構成におけるスタンダードセルＳＣ２Ａと略同様に構成される。スタンダードセルＳＣ１４Ａ，ＳＣ１５Ａは、上述の実施の形態１におけるスタンダードセルＳＣ２と略同様に構成される。
【０１５５】
スタンダードセルＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１４Ａ，ＳＣ１５Ａ，ＳＣ１７Ａ，ＳＣ１８Ａの各機能素子領域ＦＥにおけるソースドレイン領域ＳＤＲと、各拡散領域Ａｎ，Ａｐとは、拡散領域ＣＲを通してそれぞれ電気的に接続されている。
【０１５６】
スタンダードセルＳＣ１１ＡとスタンダードセルＳＣ１４Ａとの間に位置するｎ＋型拡散領域Ａｎの上方、およびスタンダードセルＳＣ１２ＡとスタンダードセルＳＣ１５Ａとの間に位置するｎ＋型拡散領域Ａｎの上方には空き領域が存在している。
【０１５７】
同様に、スタンダードセルＳＣ１４ＡとスタンダードセルＳＣ１７Ａとの間に位置するｐ＋型拡散領域Ａｐの上方、およびスタンダードセルＳＣ１５ＡとスタンダードセルＳＣ１８Ａとの間に位置するｐ＋型拡散領域Ａｐの上方には空き領域が存在している。
【０１５８】
ステップＳＴ４Ａ（図１１参照）において、配置配線システムＳＹＳは、上述の空き領域を活用して、各スタンダードセル間における信号線および電源線を上記の回路接続情報に対応するように再び配線する。図１４は、配置配線方法ＳＴにおけるステップＳＴ４Ａが完了した状態の一例を示している。
【０１５９】
図１４を参照して、スタンダードセルＳＣ１０，ＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１５Ａ，ＳＣ１８Ａの各金属層ＭＴ２（信号線）が、金属層ＭＴ１００Ａによって電気的に接続されている。各金属層ＭＴ２と金属層ＭＴ１００Ａとは直接連結されることによって電気的に接続され、各金属層ＭＴ２と各ゲート電極層ＧＷとは導電層ＣＬを通して電気的に接続されている。金属層ＭＴ１００Ａは、上述の空き領域を活用して、ｎ＋型拡散領域Ａｎおよびｐ＋型拡散領域Ａｐを跨ぐようにｎ＋型拡散領域Ａｎおよびｐ＋型拡散領域Ａｐの各上方に配設されている。金属層ＭＴ１００Ａは、金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆと同一の工程において形成するとよい。
【０１６０】
同様に、スタンダードセルＳＣ１３，ＳＣ１６の各金属層ＭＴ２（信号線）が、金属層ＭＴ１０１Ａによって電気的に接続されている。各金属層ＭＴ２と金属層ＭＴ１０１Ａとは直接連結されることによって電気的に接続され、各金属層ＭＴ２と各ゲート電極層ＧＷとは導電層ＣＬを通して電気的に接続されている。金属層ＭＴ１０１Ａは、上述の空き領域を活用して、ｐ＋型拡散領域Ａｐを跨ぐようにｐ＋型拡散領域Ａｐの上方に配設されている。
【０１６１】
ステップＳＴ５（図１１参照）において、配置配線システムＳＹＳは、複数のスタンダードセル間を結ぶ配線の密度を再び測定する。配置配線システムＳＹＳは、すべての配線密度が所定値（許容範囲）以下となるように、再び上記のステップＳＴ６，ＳＴ７を繰り返すとよい。複数のスタンダードセル間の配線密度がすべて所定値以下となった場合、配置配線方法ＳＴは終了する（ステップＳＴ８）。
【０１６２】
（効果）
本実施の形態における配置配線方法ＳＴによると、配線混雑領域付近におけるスタンダードセルが、上述のスタンダードセルＳＣ２またはスタンダードセルＳＣ２Ａに置換される。他の複数のスタンダードセル間を接続する金属層が上記の空き領域を含むように配設されることによって、この金属層が迂回する距離（この金属層の全長）を短くすることができる。配置配線方法ＳＴを使用して得られた半導体装置においては、空き領域を活用することによってチップ面積の増大が抑制される。
【０１６３】
金属層ＭＴ１００Ａと金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆとを同一の高さ（たとえば上述の絶縁層ＩＬ３が形成されている高さ）に配設することにより、金属層ＭＴ１００Ａを、金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆと同一の工程において形成することが可能となる。すなわち、金属層ＭＴ１００Ａおよび金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆを形成するためにたとえば絶縁層ＩＬ３に予めパターニングされた配線溝に対して、一回のまたは連続した処理により、金属層ＭＴ１００Ａおよび金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆを形成することが可能となる。その結果、金属層ＭＴ１００Ａと金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆとが同一の高さに配設される場合、一回のまたは連続した処理によってこれらを形成することによって、製造時間を短縮することが可能となる。
【０１６４】
配置配線方法ＳＴを使用することにより、チップ面積がより小さい半導体装置を得ることが可能となる。配置配線方法ＳＴを使用することにより、スタンダードセルを配列するための設計上の自由度を高めることもできる。配置配線方法ＳＴを使用することにより、スタンダードセルの高集積化を図ることも可能となる。
【０１６５】
［実施の形態４の他の構成］
上述の実施の形態４のステップＳＴ３において、配置配線システムＳＹＳが読み出すスタンダードセルのパターン情報には、上述の実施の形態１におけるスタンダードセルＳＣ２および上述の実施の形態１の他の構成におけるスタンダードセルＳＣ２Ａは含まれていない。ステップＳＴ３において、配置配線システムＳＹＳが読み出すスタンダードセルのパターン情報には、上記のスタンダードセルＳＣ２，ＳＣ２Ａが含まれていてもよい。
【０１６６】
この場合、配置配線システムＳＹＳは、ステップＳＴ３においてスタンダードセルＳＣ２，ＳＣ２Ａを選択肢に含んだ上で、読み出した複数のスタンダードセルのパターン情報を、上記の回路接続情報に対応するようにセル毎に配置する。スタンダードセルＳＣ２，ＳＣ２Ａは、たとえば入力が４以上となるセルに対して適用されるとよい。当該構成によれば、上記の配線混雑領域の発生が未然に抑制された状態で、半導体装置が設計される。
【０１６７】
図１１を参照して、上述の実施の形態４の配置配線方法ＳＴにおいては、ステップＳＴ４Ａが完了した後、すべての配線密度が所定値（許容範囲）以下となるように再びステップＳＴ５〜ＳＴ７を繰り返される態様を説明した。配置配線方法ＳＴにおいては、ステップＳＴ４Ａが完了した時点で配置配線方法ＳＴが終了してもよい（ステップＳＴ８）。配線密度を再び測定するか否かは、たとえば表示装置ＩＮＤ（図１０参照）を通して入力される所定のコマンドを待って決定されるとよい。
【０１６８】
以上、本発明に基づいた各実施の形態におけるスタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法について説明したが、今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
【０１６９】
たとえば、上記の各実施の形態においては、ＮＯＴゲート機能を有するＣＭＯＳ構造を構成する半導体装置を基に説明したが、本発明における実施の形態はこれに限られない。本発明における実施の形態は、ＮＯＲゲート機能を有する複数のトランジスタ素子、またはＮＡＮＤゲート機能を有する複数のトランジスタ素子など、種々の論理回路を構成する半導体装置にも適用することができる。
【０１７０】
したがって、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１７１】
本発明は、複数のスタンダードセルを有する半導体装置、および複数のスタンダードセルを配置しこれらを配線するための方法に特に有利に適用され得る。
【符号の説明】
【０１７２】
Ａｎ，Ａｎ１１，Ａｎ２１，Ａｎ３１，Ａｐ，Ａｐ１２，Ａｐ２２，Ａｐ３２，ＣＲ，ＣＲ２１，ＣＲ２２ 拡散領域、ＣＣＹ 回路接続情報ファイル、ＣＥＬＲ スタンダードセル領域、ＣＬ 導電層、ＣＬＹ セルライブラリファイル、ＣＲＩ 制約情報ファイル、ＥＥ１１，ＥＥ１２，ＥＥ２１，ＥＥ２２ 外縁、ＥＰ１１，ＥＰ１２，ＥＰ２１，ＥＰ３１Ａ，ＥＰ３１Ｂ 延在部、ＥＴ エクステンション領域、ＦＥ 機能素子領域、ＦＥ１〜ＦＥ３ 機能素子領域、ＧＷ ゲート電極層、ＩＬ１〜ＩＬ３ 絶縁層、ＩＬ４ ゲート絶縁層、ＩＮＤ 表示装置、Ｉ／Ｏ 入出力領域、ＬＣＲ 論理回路領域、ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｅ，ＭＴ１１，ＭＴ１２，ＭＴ３２，ＭＴ２０Ａ，ＭＴ２０Ｂ，ＭＴ１００，ＭＴ１００Ａ，ＭＴ１０１，ＭＴ１０１Ａ 金属層、ＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２ トランジスタ、ＰＦＬ パラメータファイル、ＳＣ，ＳＣ１，ＳＣ２，ＳＣ２Ａ，ＳＣ１０〜ＳＣ１８，ＳＣ１０Ａ〜ＳＣ１２Ａ，ＳＣ１４Ａ，ＳＣ１５Ａ，ＳＣ１７Ａ，ＳＣ１８Ａ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂ スタンダードセル、ＳＤ１，ＳＤ１Ａ，ＳＤ２，ＳＤ３ 半導体装置、ＳＤＲ，ＳＤＲ１，ＳＤＲ２ ソースドレイン領域、ＳＬ１〜ＳＬ３ シリサイド層、ＳＳ 半導体基板、ＳＴ 配置配線方法、ＳＴ１〜ＳＴ８，ＳＴ４Ａ ステップ、ＳＷ サイドウォール、ＳＹＳ 配置配線システム、ＴＰ１１，ＴＰ１２，ＴＰ２１ 幹線部、ＶＩ 矢印、Ｗｎ，Ｗｐ ウェル領域。
【技術分野】
【０００１】
本発明は、スタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法に関する。
【背景技術】
【０００２】
ＳＯＣ（System On Chip）等の半導体装置は、スタンダードセルを使用して設計される。下記の特許文献１〜７は、スタンダードセルを使用して設計される半導体装置において、チップ面積を小さくするための技術を開示している。
【０００３】
特開２００１−１５６０２号公報（特許文献１）は、ｐ型拡散層によって構成されたＶＤＤ端子と、ｎ型拡散層によって構成されたＶＳＳ端子と、金属層によって構成された入力端子および出力端子とを備え、上記の各拡散層と金属層とをコンタクトホールによって接続するスダンタードセルを開示している。
【０００４】
特開２００１−１８９４２７号公報（特許文献２）は、ＧＮＤ配線を第１メタル層に配置し、ＶＤＤ幹線を第２メタル層に配置するスタンダードセルを開示している。
【０００５】
特開２００５−２３６１０７号公報（特許文献３）は、回路の上層に配置された基幹電源メタル層と、基幹電源メタル層の下側で回路基板上に形成されたトランジスタ素子層と、基幹電源メタル層からトランジスタ素子層に電源電圧を供給する内部配線層とを備えるスタンダードセルを開示している。
【０００６】
特開平８−２２２６４０号公報（特許文献４）は、ｎ型基板の上辺に設けられ電源用導体と接続されたｎ型高濃度領域と、ｐ型ウェルの下辺に設けられグランド用導体と接続されたｐ型高濃度領域とを備え、セル列方向に隣接するスタンダードセルとの間において、ｎ型高濃度領域およびｐ型高濃度領域を連続させたスタンダードセルを開示している。
【０００７】
特開２００８−４７９０号公報（特許文献５）は、ＶＤＤ幹線およびＧＮＤ幹線の間に設けられたアクティブ領域と、アクティブ領域に形成された複数のトランジスタと、アクティブ領域からＶＤＤ幹線およびＧＮＤ幹線の下まで延出させた接続部とを備え、接続部とＶＤＤ幹線とを接続し、接続部とＧＮＤ幹線とを接続したスタンダードセルを開示している。
【０００８】
特開平７−２４９７４７号公報（特許文献６）は、ｎ型チャネルトランジスタおよびｐ型チャネルトランジスタが、ドレイン電極領域と接地電極領域との間でチャネル幅方向に配置されたスタンダードセルを開示している。
【０００９】
特開２００９−１５８７２８号公報（特許文献７）は、半導体基板と、半導体基板表面に形成されたコンタクト領域と、半導体基板上に形成された層間絶縁膜と、層間絶縁膜内にコンタクト領域まで達する線状に延設された開口溝と、開口溝内に埋設されコンタクト領域に電気的に接続された導電層とを備えるスタンダードセルを開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−１５６０２号公報
【特許文献２】特開２００１−１８９４２７号公報
【特許文献３】特開２００５−２３６１０７号公報
【特許文献４】特開平８−２２２６４０号公報
【特許文献５】特開２００８−４７９０号公報
【特許文献６】特開平７−２４９７４７号公報
【特許文献７】特開２００９−１５８７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、チップ面積をさらに小さくすることができるスタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に基づく半導体装置は、半導体基板の表面に形成された第１および第２スタンダードセルを備える半導体装置である。
【００１３】
上記第１スタンダードセルは、上記半導体基板の上記表面に形成された帯状の第１不純物拡散領域と、上記半導体基板の上記表面に形成され、上記第１不純物拡散領域に対向する第１機能素子領域と、上記半導体基板の上記表面の上方に配設され、上記第１不純物拡散領域の上方において上記第１不純物拡散領域に沿うように延在する第１幹線部および上記第１幹線部から上記第１機能素子領域の上方に向かって延在する第１延在部を含む第１金属層と、を有する。
【００１４】
上記第２スタンダードセルは、上記半導体基板の上記表面に形成され、上記第１不純物拡散領域に連続する帯状の第２不純物拡散領域と、上記半導体基板の上記表面に形成され、上記第２不純物拡散領域に対向する第２機能素子領域と、上記半導体基板の上記表面における上記第２不純物拡散領域および上記第２機能素子領域の間に形成され、上記第２不純物拡散領域および上記第２機能素子領域を電気的に接続する接続用不純物拡散領域と、を有する。
【００１５】
上記第１金属層および上記第２機能素子領域は、上記第１幹線部、上記第１不純物拡散領域、上記第２不純物拡散領域、および上記接続用不純物拡散領域を通して電気的に接続されている。
【００１６】
本発明に基づくスタンダードセルは、半導体基板の表面に形成された第１および第２スタンダードセルを含むスダンタードセルである。
【００１７】
上記第１スタンダードセルは、上記半導体基板の上記表面に形成された第１機能素子領域と、上記半導体基板の上記表面に形成され、上記第１機能素子領域の両側を挟んで対向して配置される帯状の第１不純物拡散領域と、上記半導体基板の上記表面の上方に配設され、各々の上記第１不純物拡散領域の上方において各々の上記第１不純物拡散領域に沿うように延在する幹線部および各々の上記幹線部から上記第１機能素子領域の上方に向かって延在する延在部を含む金属層と、を有する。
【００１８】
上記第２スタンダードセルは、上記半導体基板の上記表面に形成された第２機能素子領域と、上記半導体基板の上記表面に形成され、上記第２機能素子領域の両側を挟んで対向して配置されるとともに、上記第１不純物拡散領域にそれぞれ連続する帯状の第２不純物拡散領域と、上記半導体基板の上記表面に形成され、各々の上記第２不純物拡散領域と上記第２機能素子領域との間を電気的に接続する接続用不純物拡散領域と、を有する。
【００１９】
上記金属層および上記第２機能素子領域は、上記幹線部、上記第１不純物拡散領域、上記第２不純物拡散領域、および上記接続用不純物拡散領域を通して電気的に接続されている。
【００２０】
本発明に基づくスタンダードセルの配置配線方法は、上記に記載の半導体装置におけるスタンダードセル、または上記に記載のスタンダードセルの配置配線方法であって、次の各工程を備えている。上記第２スタンダードセルのパターン情報が格納されたセルライブラリを準備する。所定の回路接続情報を配置配線システムに入力する。上記配置配線システムが、上記第２スタンダードセル以外の所定のスタンダードセルの上記パターン情報を上記セルライブラリから読み出し、上記回路接続情報に対応するように複数の上記スタンダードセルの上記パターン情報を配置する。
【００２１】
さらに、複数の上記スタンダードセル間を結ぶ配線の密度が所定値を超える配線混雑領域の発生を検出する。上記配置配線システムが、上記第２スタンダードセルの上記パターン情報を上記セルライブラリから読み出し、上記配線混雑領域に含まれる上記スタンダードセルを上記第２スタンダードセルに置換する。
【発明の効果】
【００２２】
本発明によれば、チップ面積をさらに小さくすることができるスタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１における半導体装置の全体的な構成を示す平面図である。
【図２】図１におけるＩＩ線で囲まれる領域の拡大平面図である。
【図３】実施の形態１の半導体装置における複数のスタンダードセルの一部を示す平面図である。
【図４】図３におけるＩＶ−ＩＶ線に関する矢視断面図である。
【図５】図３におけるＶ−Ｖ線に関する矢視断面図である。
【図６】図３における矢印ＶＩ方向からスタンダードセルを見た斜視図である。
【図７】実施の形態１の他の形態における複数のスタンダードセルの一部を示す平面図である。
【図８】実施の形態２における複数のスタンダードセルの一部を示す平面図である。
【図９】実施の形態３における複数のスタンダードセルの一部を示す平面図である。
【図１０】実施の形態４における配置配線方法の構成を模式的に示す図である。
【図１１】実施の形態４における配置配線方法の各ステップを示す図である。
【図１２】実施の形態４におけるステップＳＴ４が完了した状態の一例を示す平面図である。
【図１３】実施の形態４におけるステップＳＴ７が完了した状態の一例を示す平面図である。
【図１４】実施の形態４におけるステップＳＴ４Ａが完了した状態の一例を示す平面図である。
【発明を実施するための形態】
【００２４】
本発明に基づいた各実施の形態におけるスタンダードセル、スタンダードセルを備えた半導体装置およびスタンダードセルの配置配線方法について、以下、図面を参照しながら説明する。各実施の形態の説明において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。各実施の形態の説明において、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００２５】
［実施の形態１：半導体装置ＳＤ１］
図１〜図６を参照して、本実施の形態における半導体装置ＳＤ１について説明する。図１は、半導体装置ＳＤ１の全体的な構成を示す平面図である。図１を参照して、半導体装置ＳＤ１は、その表面に、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＡＮＡＬＯＧ、ＬＯＧＩＣ（以下、論理回路領域ＬＣＲと称する）、および入出力領域Ｉ／Ｏ等を備えている。
【００２６】
図２は、図１におけるＩＩ線で囲まれる領域の拡大平面図であり、半導体装置ＳＤ１における論理回路領域ＬＣＲを示している。図２を参照して、論理回路領域ＬＣＲは、スタンダードセル領域ＣＥＬＲ、スタンダードセル領域ＣＥＬＲの周囲に位置する入出力領域Ｉ／Ｏ、および外部との入出力に用いられるパッド（図示せず）等を有している。
【００２７】
スタンダードセル領域ＣＥＬＲは、半導体基板ＳＳの表面に規定されている。スタンダードセルＳＣは、スタンダードセル領域ＣＥＬＲ内における半導体基板ＳＳの表面に形成されている。各スタンダードセルＳＣは、略マトリックス状に配列されている。
【００２８】
（スタンダードセルＳＣ）
図３は、スタンダードセルＳＣ１（第１スタンダードセル）およびスタンダードセルＳＣ２（第２スタンダードセル）を示す平面図である。図４は、図３におけるＩＶ−ＩＶ線に関する矢視断面図である。図５は、図３におけるＶ−Ｖ線に関する矢視断面図である。図６は、図３における矢印ＶＩ方向からスタンダードセルＳＣ１，ＳＣ２を見た斜視図である。
【００２９】
図３を参照して、半導体装置ＳＤ１は、スタンダードセルＳＣ１，ＳＣ２を備えている。スタンダードセルＳＣ１，ＳＣ２は、半導体装置ＳＤ１における複数のスタンダードセルＳＣの一部である。スタンダードセルＳＣ１，ＳＣ２の各々は、一例としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を呈している。
【００３０】
（スタンダードセルＳＣ１）
スタンダードセルＳＣ１は、半導体基板ＳＳ、ｎ型ウェル領域Ｗｎ、ｐ型ウェル領域Ｗｐ、帯状のｎ＋型拡散領域Ａｎ１１（第１不純物拡散領域）、帯状のｐ＋型拡散領域Ａｐ１２、絶縁層ＩＬ１〜ＩＬ３（図４参照）、機能素子領域ＦＥ１（第１機能素子領域）、金属層ＭＴ１、金属層ＭＴ２，金属層ＭＴ１１（第１金属層）、金属層ＭＴ１２、および複数の導電層ＣＬを有している。
【００３１】
図５を参照して、ｐ型ウェル領域Ｗｐは、半導体基板ＳＳの表面を含むように半導体基板ＳＳに形成されている。ｎ型ウェル領域Ｗｎは、ｐ型ウェル領域Ｗｐの表面に選択的に形成されている。
【００３２】
図３を再び参照して、スタンダードセルＳＣ１は平面視矩形状に構成されている。スタンダードセルＳＣ１は、対向する外縁ＥＥ１１および外縁ＥＥ１２を有している。外縁ＥＥ１１，ＥＥ１２は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に沿って延在している。またスタンダードセルＳＣ１は、外縁ＥＥ１１および外縁ＥＥ１２に連続し、紙面上下方向に延在し且つ対向する外縁をも有している。当該外縁は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に対して垂直な方向に沿って延在している。
【００３３】
ｎ＋型拡散領域Ａｎ１１は、外縁ＥＥ１１に沿ってｎ型ウェル領域Ｗｎの表面に形成されている（図５参照）。ｐ＋型拡散領域Ａｐ１２は、外縁ＥＥ１２に沿ってｐ型ウェル領域Ｗｐの表面に形成されている。各拡散領域Ａｎ１１，Ａｐ１２の各表面には、シリサイド層ＳＬ３（図５参照）が形成されている。シリサイド層ＳＬ３は、図３および図６には記載していない。
【００３４】
（機能素子領域ＦＥ１）
機能素子領域ＦＥ１は、半導体基板ＳＳの表面に形成され、ｎ＋型拡散領域Ａｎ１１とｐ＋型拡散領域Ａｐ１２との間に位置している。機能素子領域ＦＥ１およびｎ＋型拡散領域Ａｎ１１は、間隔を空けて対向している。機能素子領域ＦＥ１およびｐ＋型拡散領域Ａｐ１２も、間隔を空けて対向している。
【００３５】
機能素子領域ＦＥ１は、ｎチャネルＭＯＳ型のトランジスタＮＴ１と、ｐチャネルＭＯＳ型のトランジスタＰＴ１とを含んでいる。トランジスタＮＴ１は、ｐ型ウェル領域Ｗｐの表面に形成されている。トランジスタＰＴ１は、ｎ型ウェル領域Ｗｎの表面に形成されている。
【００３６】
絶縁層ＩＬ１は、半導体基板ＳＳの表面に形成されている。絶縁層ＩＬ１は、たとえばＳＴＩ（Shallow Trench Isolation）である。トランジスタＮＴ１およびｐ＋型拡散領域Ａｐ１２は、絶縁層ＩＬ１によって分離されている。トランジスタＰＴ１およびｎ＋型拡散領域Ａｎ１１も、絶縁層ＩＬ１によって分離されている。
【００３７】
図４を参照して、トランジスタＮＴ１は、ｐ型ウェル領域Ｗｐ、ｎ型のソースドレイン領域ＳＤＲ１，ＳＤＲ２、ｎ型のエクステンション領域ＥＴ、ゲート電極層ＧＷ、ゲート絶縁層ＩＬ４、サイドウォールＳＷ、およびシリサイド層ＳＬ１，ＳＬ２から構成されている。サイドウォールＳＷおよびシリサイド層ＳＬ１，ＳＬ２は、図３および図６には記載していない。
【００３８】
ソースドレイン領域ＳＤＲ１およびソースドレイン領域ＳＤＲ２は、ｐ型ウェル領域Ｗｐの表面に形成され、間隔を空けて対向している。
【００３９】
エクステンション領域ＥＴは、ソースドレイン領域ＳＤＲ１およびソースドレイン領域ＳＤＲ２の間の領域（以下、チャネル領域と称する）に形成されている。一方のエクステンション領域ＥＴはソースドレイン領域ＳＤＲ１に重なっており、他方のエクステンション領域ＥＴはソースドレイン領域ＳＤＲ２に重なっている。各エクステンション領域ＥＴは、次述する各サイドウォールＳＷの下方を含むように延在している。
【００４０】
チャネル領域の表面に、ゲート絶縁層ＩＬ４が形成されている。ゲート絶縁層ＩＬ４の表面に、ゲート電極層ＧＷが形成されている。ゲート電極層ＧＷの表面に、シリサイド層ＳＬ２が形成されている。ゲート電極層ＧＷの両側面に、サイドウォールＳＷがそれぞれ形成されている。
【００４１】
トランジスタＮＴ１およびトランジスタＰＴ１（図３参照）は、導電型が異なる他は略同様に構成される。なお、トランジスタＮＴ１およびトランジスタＰＴ１におけるチャネル領域の幅、長さ、深さ等については、各トランジスタＮＴ１，ＰＴ１の仕様に応じて、それぞれ同様に構成されていても、それぞれ異なって構成されていてもよい。ゲート電極層ＧＷ、ゲート絶縁層ＩＬ４、サイドウォールＳＷ、およびシリサイド層ＳＬ２は、トランジスタＮＴ１およびトランジスタＰＴ１の双方の構成要素として共通している。
【００４２】
図４を参照して、絶縁層ＩＬ１は、上述とおり半導体基板ＳＳの表面に形成されている。各ソースドレイン領域ＳＤＲ１，ＳＤＲ２（シリサイド層ＳＬ１）の表面およびゲート電極層ＧＷの表面は、絶縁層ＩＬ１の表面に（次述する絶縁層ＩＬ２側に向かって）露出している。
【００４３】
絶縁層ＩＬ２は、絶縁層ＩＬ１、各ソースドレイン領域ＳＤＲ１，ＳＤＲ２、およびゲート電極層ＧＷの各表面を覆うように形成されている。絶縁層ＩＬ２および次述する絶縁層ＩＬ３は、図３および図６には記載していない。
【００４４】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面から各ソースドレイン領域ＳＤＲ１，ＳＤＲ２（シリサイド層ＳＬ１）の表面に到達する複数のコンタクトホールが形成されている。これらの各コンタクトホールの内部に、導電層ＣＬが形成されている。
【００４５】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面からゲート電極層ＧＷ（シリサイド層ＳＬ２）の表面に到達するコンタクトホールも形成されている（図３参照）。このコンタクトホールの内部にも、導電層ＣＬが形成されている。
【００４６】
絶縁層ＩＬ３は、絶縁層ＩＬ２およびこれらの導電層ＣＬの各表面を覆うように形成されている。絶縁層ＩＬ３には、複数の配線用溝が形成されている。各配線用溝の内部の一部において、各導電層ＣＬの表面が露出している。各配線用溝の平面形状は、後述する各金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２（図３参照）の形状に対応している。
【００４７】
図５を参照して、ｎ＋型拡散領域Ａｎ１１（シリサイド層ＳＬ３）の表面およびｐ＋型拡散領域Ａｐ１２（シリサイド層ＳＬ３）の表面も、絶縁層ＩＬ１の表面に（絶縁層ＩＬ２側に向かって）露出している。絶縁層ＩＬ２は、各拡散領域Ａｎ１１，Ａｐ１２の各表面を覆うように形成されている。
【００４８】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面から各拡散領域Ａｎ１１，Ａｐ１２（シリサイド層ＳＬ３）の表面に到達する複数のコンタクトホールが形成されている。これらのコンタクトホールの内部に、導電層ＣＬが形成されている。
【００４９】
絶縁層ＩＬ３は、絶縁層ＩＬ２およびこれらの導電層ＣＬの各表面を覆うように形成されている。絶縁層ＩＬ３には、複数の配線用溝が形成されている。各配線溝の内部の一部において、各導電層ＣＬの表面が露出している。各配線用溝の平面形状は、次述する各金属層ＭＴ１１，ＭＴ１２（図３参照）の形状に対応している。
【００５０】
（金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２）
図３および図６を参照して、各金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２は、上記の各配線用溝の内部に形成されている。各金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２は、半導体基板ＳＳの表面の上方（絶縁層ＩＬ３が形成されている高さ）に位置している。
【００５１】
金属層ＭＴ１は、トランジスタＰＴ１のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ１の各上方を跨ぐように配設されている。金属層ＭＴ１は、各ソースドレイン領域ＳＤＲ１の各表面に形成された導電層ＣＬを通して、トランジスタＰＴ１のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ１を電気的に接続している。
【００５２】
金属層ＭＴ２は、ゲート電極層ＧＷの上方の一部を含むように配設されている。金属層ＭＴ２は、ゲート電極層ＧＷの表面に形成された導電層ＣＬを通して、ゲート電極層ＧＷに電気的に接続されている。金属層ＭＴ２は、信号線に相当する。
【００５３】
金属層ＭＴ１１は、幹線部ＴＰ１１（第１幹線部）および延在部ＥＰ１１（第１延在部）を有している。幹線部ＴＰ１１は、ｎ＋型拡散領域Ａｎ１１の上方においてｎ＋型拡散領域Ａｎ１１に沿うように延在している。延在部ＥＰ１１は、幹線部ＴＰ１１からトランジスタＰＴ１のソースドレイン領域ＳＤＲ２の上方に向かって延在している。
【００５４】
金属層ＭＴ１１は、ｎ＋型拡散領域Ａｎ１１およびトランジスタＰＴ１のソースドレイン領域ＳＤＲ２の各表面に形成された導電層ＣＬを通して、ｎ＋型拡散領域Ａｎ１１およびトランジスタＰＴ１のソースドレイン領域ＳＤＲ２を電気的に接続している。金属層ＭＴ１１は、電源線に相当する。
【００５５】
金属層ＭＴ１１を通して、トランジスタＰＴ１のソースドレイン領域ＳＤＲ２にＶＤＤ電位を印加することができる。金属層ＭＴ１１を通して、ｎ＋型拡散領域Ａｎ１１の電位を固定することができる。
【００５６】
金属層ＭＴ１２は、幹線部ＴＰ１２および延在部ＥＰ１２を有している。幹線部ＴＰ１２は、ｐ＋型拡散領域Ａｐ１２の上方においてｐ＋型拡散領域Ａｐ１２に沿うように延在している。延在部ＥＰ１２は、幹線部ＴＰ１２からトランジスタＮＴ１のソースドレイン領域ＳＤＲ２の上方に向かって延在している。
【００５７】
金属層ＭＴ１２は、ｐ＋型拡散領域Ａｐ１２およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ２の各表面に形成された導電層ＣＬを通して、ｐ＋型拡散領域Ａｐ１２およびトランジスタＮＴ１のソースドレイン領域ＳＤＲ２を電気的に接続している。金属層ＭＴ１２も、電源線に相当する。
【００５８】
金属層ＭＴ１２を通して、トランジスタＮＴ１のソースドレイン領域ＳＤＲ２にＧＮＤ電位を印加することができる。金属層ＭＴ１２を通して、ｐ＋型拡散領域Ａｐ１２の電位を固定することができる。
【００５９】
（スタンダードセルＳＣ２）
図３を主として参照して、スタンダードセルＳＣ２は、半導体基板ＳＳ、ｎ型ウェル領域Ｗｎ、ｐ型ウェル領域Ｗｐ、帯状のｎ＋型拡散領域Ａｎ２１（第２不純物拡散領域）、帯状のｐ＋型拡散領域Ａｐ２２、絶縁層ＩＬ１〜ＩＬ３（図４参照）、機能素子領域ＦＥ２（第２機能素子領域）、ｎ＋型拡散領域ＣＲ２１（接続用不純物拡散領域）、ｐ＋型拡散領域ＣＲ２２、金属層ＭＴ１、金属層ＭＴ２、および複数の導電層ＣＬを有している。
【００６０】
スタンダードセルＳＣ１と同様に、ｐ型ウェル領域Ｗｐは、半導体基板ＳＳの表面を含むように半導体基板ＳＳに形成されている。ｎ型ウェル領域Ｗｎは、ｐ型ウェル領域Ｗｐの表面に選択的に形成されている。
【００６１】
スタンダードセルＳＣ２は、平面視矩形状に構成されている。スタンダードセルＳＣ２は、スタンダードセルＳＣ１の幹線部ＴＰ１１，ＴＰ１２が延びる方向側において、スタンダードセルＳＣ１に隣接している。スタンダードセルＳＣ２は、対向する外縁ＥＥ２１および外縁ＥＥ２２を有している。外縁ＥＥ２１，ＥＥ２２は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に沿って延在している。またスタンダードセルＳＣ２は、外縁ＥＥ２１および外縁ＥＥ２２に連続し、紙面上下方向に延在し且つ対向する外縁をも有している。当該外縁は、スタンダードセルＳＣ１，ＳＣ２が配列されている方向（図３紙面左右方向）に対して垂直な方向に沿って延在している。
【００６２】
ｎ＋型拡散領域Ａｎ２１は、外縁ＥＥ２１に沿ってｎ型ウェル領域Ｗｎの表面に形成されている。ｎ＋型拡散領域Ａｎ２１は、スタンダードセルＳＣ１におけるｎ＋型拡散領域Ａｎ１１に連続し、ｎ＋型拡散領域Ａｎ１１に電気的に接続されている。
【００６３】
ｐ＋型拡散領域Ａｐ２２は、外縁ＥＥ２２に沿ってｐ型ウェル領域Ｗｐの表面に形成されている。ｐ＋型拡散領域Ａｐ２２は、スタンダードセルＳＣ１におけるｐ＋型拡散領域Ａｐ１２に連続し、ｐ＋型拡散領域Ａｐ１２に電気的に接続されている。
【００６４】
各拡散領域Ａｎ２１，Ａｐ２２の各表面には、スタンダードセルＳＣ１における各拡散領域Ａｎ１１，Ａｐ１２と同様に、シリサイド層（図示せず）が形成されている。
【００６５】
（機能素子領域ＦＥ２）
機能素子領域ＦＥ２は、半導体基板ＳＳの表面に形成され、ｎ＋型拡散領域Ａｎ２１とｐ＋型拡散領域Ａｐ２２との間に位置している。機能素子領域ＦＥ２およびｎ＋型拡散領域Ａｎ２１は、間隔を空けて対向している。機能素子領域ＦＥ２およびｐ＋型拡散領域Ａｐ２２も、間隔を空けて対向している。
【００６６】
機能素子領域ＦＥ２は、ｎチャネルＭＯＳ型のトランジスタＮＴ２と、ｐチャネルＭＯＳ型のトランジスタＰＴ２とを含んでいる。トランジスタＮＴ２は、スタンダードセルＳＣ１におけるトランジスタＮＴ１と略同様に構成される。トランジスタＰＴ２は、スタンダードセルＳＣ１におけるトランジスタＰＴ１と略同様に構成される。なお、各トランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２におけるチャネル領域の幅、長さ、深さ等については、各トランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２の仕様に応じて、それぞれ同様に構成されていても、それぞれ異なって構成されていてもよい。
【００６７】
ｎ＋型拡散領域ＣＲ２１は、半導体基板ＳＳの表面に形成され、ｎ＋型拡散領域Ａｎ２１とトランジスタＰＴ２との間に位置している。ｎ＋型拡散領域ＣＲ２１は、ｎ＋型拡散領域Ａｎ２１と、トランジスタＰＴ２のソースドレイン領域ＳＤＲ２とを電気的に接続している。ｎ＋型拡散領域ＣＲ２１の表面には、シリサイド層（図示せず）が形成されているとよい。ｎ＋型拡散領域Ａｎ２１とトランジスタＰＴ２との間は、ｎ＋型拡散領域ＣＲ２１が形成されている領域の他は絶縁層ＩＬ１によって分離されている。
【００６８】
ｐ＋型拡散領域ＣＲ２２は、半導体基板ＳＳの表面に形成され、ｐ＋型拡散領域Ａｐ２２とトランジスタＮＴ２との間に位置している。ｐ＋型拡散領域ＣＲ２２は、ｐ＋型拡散領域Ａｐ２２と、トランジスタＮＴ２のソースドレイン領域ＳＤＲ２とを電気的に接続している。ｐ＋型拡散領域ＣＲ２２の表面には、シリサイド層（図示せず）が形成されているとよい。ｐ＋型拡散領域Ａｐ２２とトランジスタＮＴ２との間は、ｐ＋型拡散領域ＣＲ２２が形成されている領域の他は絶縁層ＩＬ１によって分離されている。
【００６９】
図４を参照して、絶縁層ＩＬ１は、半導体基板ＳＳの表面に形成されている。各ソースドレイン領域ＳＤＲ１，ＳＤＲ２（シリサイド層ＳＬ１）の表面およびゲート電極層ＧＷの表面は、絶縁層ＩＬ１の表面に（次述する絶縁層ＩＬ２側に向かって）露出している。
【００７０】
絶縁層ＩＬ２は、絶縁層ＩＬ１、各ソースドレイン領域ＳＤＲ１，ＳＤＲ２、およびゲート電極層ＧＷの各表面を覆うように形成されている。絶縁層ＩＬ２および次述する絶縁層ＩＬ３は、図３および図６には記載していない。
【００７１】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面から各ソースドレイン領域ＳＤＲ１（シリサイド層ＳＬ１）の表面に到達する複数のコンタクトホールが形成されている。これらの各コンタクトホールの内部に、導電層ＣＬが形成されている。
【００７２】
絶縁層ＩＬ２には、絶縁層ＩＬ２の表面からゲート電極層ＧＷ（シリサイド層ＳＬ２）の表面に到達するコンタクトホールも形成されている（図３参照）。このコンタクトホールの内部にも、導電層ＣＬが形成されている。
【００７３】
絶縁層ＩＬ３は、絶縁層ＩＬ２およびこれらの導電層ＣＬの各表面を覆うように形成されている。絶縁層ＩＬ３には、複数の配線用溝が形成されている。各配線用溝の内部の一部において、各導電層ＣＬの表面が露出している。各配線用溝の平面形状は、後述する各金属層ＭＴ１，ＭＴ２（図３参照）の形状に対応している。
【００７４】
ｎ＋型拡散領域Ａｎ２１（シリサイド層）の表面およびｐ＋型拡散領域Ａｐ２２（シリサイド層）の表面も、絶縁層ＩＬ１の表面に（絶縁層ＩＬ２側に向かって）露出している。絶縁層ＩＬ２は、各拡散領域Ａｎ２１，Ａｐ２２の表面を覆うように形成されている。絶縁層ＩＬ３は、絶縁層ＩＬ２の表面を覆うように形成されている。
【００７５】
（金属層ＭＴ１，ＭＴ２）
図３を参照して、各金属層ＭＴ１，ＭＴ２は、上記の各配線用溝の内部に形成されている。各金属層ＭＴ１，ＭＴ２は、半導体基板ＳＳの表面の上方（絶縁層ＩＬ３が形成されている高さ）に位置している。
【００７６】
金属層ＭＴ１は、トランジスタＰＴ２のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ２のソースドレイン領域ＳＤＲ１の各上方を跨ぐように配設されている。金属層ＭＴ１は、各ソースドレイン領域ＳＤＲ１の各表面に形成された導電層ＣＬを通して、トランジスタＰＴ２のソースドレイン領域ＳＤＲ１およびトランジスタＮＴ２のソースドレイン領域ＳＤＲ１を電気的に接続している。
【００７７】
金属層ＭＴ２は、ゲート電極層ＧＷの上方の一部を含むように配設されている。金属層ＭＴ２は、ゲート電極層ＧＷの表面に形成された導電層ＣＬを通して、ゲート電極層ＧＷに電気的に接続されている。金属層ＭＴ２は、信号線に相当する。
【００７８】
ここで、スタンダードセルＳＣ１における金属層ＭＴ１１は、スタンダードセルＳＣ２におけるトランジスタＰＴ２のソースドレイン領域ＳＤＲ２に電気的に接続されている。その電流経路は、金属層ＭＴ１１の幹線部ＴＰ１１、金属層ＭＴ１１の幹線部ＴＰ１１とｎ＋型拡散領域Ａｎ１１との間に形成された導電層ＣＬ、ｎ＋型拡散領域Ａｎ１１、ｎ＋型拡散領域Ａｎ２１、およびｎ＋型拡散領域ＣＲ２１の順で構成される。
【００７９】
この電気的接続によって、金属層ＭＴ１１を通して、スタンダードセルＳＣ２におけるトランジスタＰＴ２のソースドレイン領域ＳＤＲ２にＶＤＤ電位を印加することができる。金属層ＭＴ１１を通して、スタンダードセルＳＣ２におけるｎ＋型拡散領域Ａｎ２１の電位を固定することができる。ｎ＋型拡散領域Ａｎ２１およびｎ＋型拡散領域ＣＲ２１等の各表面にシリサイド層が形成されていることによって、この電流経路における電気抵抗値を低減することが可能となる。
【００８０】
同様に、スタンダードセルＳＣ１における金属層ＭＴ１２は、スタンダードセルＳＣ２におけるトランジスタＮＴ２のソースドレイン領域ＳＤＲ２に電気的に接続されている。その電流経路は、金属層ＭＴ１２の幹線部ＴＰ１２、金属層ＭＴ１２の幹線部ＴＰ１２とｐ＋型拡散領域Ａｐ１２との間に形成された導電層ＣＬ、ｐ＋型拡散領域Ａｐ１２、ｐ＋型拡散領域Ａｐ２２、およびｐ＋型拡散領域ＣＲ２２の順で構成される。
【００８１】
この電気的接続によって、金属層ＭＴ１２を通して、スタンダードセルＳＣ２におけるトランジスタＮＴ２のソースドレイン領域ＳＤＲ２にＧＮＤ電位を印加することができる。金属層ＭＴ１２を通して、スタンダードセルＳＣ２におけるｐ＋型拡散領域Ａｐ２２の電位を固定することができる。ｐ＋型拡散領域Ａｐ２２およびｐ＋型拡散領域ＣＲ２２等の各表面にシリサイド層が形成されていることによって、この電流経路における電気抵抗を低減することが可能となる。
【００８２】
（効果）
スタンダードセルＳＣ２は、ｎ＋型拡散領域Ａｎ２１の上方（絶縁層ＩＬ３が形成されている高さ）に、機能素子領域ＦＥ２にＶＤＤ電位を印加するための金属層（電源線）を有していない。換言すると、ｎ＋型拡散領域Ａｎ２１の上方には、スタンダードセルＳＣ２の機能素子領域ＦＥ２にＶＤＤ電位を印加するための金属層が形成されていない「空き領域」が存在している。
【００８３】
同様に、ｐ＋型拡散領域Ａｐ２２の上方（絶縁層ＩＬ３が形成されている高さ）にも、機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層（電源線）が形成されていない空き領域が存在している。
【００８４】
本実施の形態における半導体装置ＳＤ１によれば、これらの空き領域を活用して、これらの空き領域を含むように他の複数のスタンダードセル間を接続する金属層（図示せず）を配設することができる。半導体装置ＳＤ１によれば、他の複数のスタンダードセル間を接続する金属層を配設するためのリソースを増加させることができる。他の複数のスタンダードセル間を接続する金属層を、上述の絶縁層ＩＬ３が形成されている高さに配設することにより、この金属層と金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２とを同一の工程において形成することもできる。
【００８５】
仮に、スタンダードセルＳＣ２がこの空き領域を有していないとする。各拡散領域Ａｎ２１，Ａｐ２２の上方には、スタンダードセルＳＣ２の機能素子領域ＦＥ２にＶＤＤ電位またはＧＮＤ電位を印加するための金属層が配設される。この場合、この金属層を迂回するように他の複数のスタンダードセル間を接続する他の金属層を配設する必要がある。迂回するように配設された他の金属層によって、チップ面積が増大する。特に、近年のスタンダードセルの高集積化に伴い、他の金属層の迂回経路は、平面方向だけでなく高さ方向にも複雑に広がり、チップ面積が増大するだけでなく、設計上の自由度も低くなる。
【００８６】
本実施の形態における半導体装置ＳＤ１によれば、他の複数のスタンダードセル間を接続する金属層が上記の空き領域を含むように配設されることによって、この金属層が迂回する距離（この金属層の全長）を短くすることができる。半導体装置ＳＤ１によれば、空き領域を活用することによってチップ面積が増大することを抑制でき、チップ面積がより小さい半導体装置を得ることが可能となる。半導体装置ＳＤ１によれば、スタンダードセルを配列するための設計上の自由度を高めることもできる。半導体装置ＳＤ１によれば、スタンダードセルの高集積化を図ることも可能となる。
【００８７】
半導体装置ＳＤ１によれば、空き領域を活用することによって他の複数のスタンダードセル間を接続する金属層の長さを短くすることもできる。他の複数のスタンダードセル間を接続する金属層の電流経路が短くなるため、当該金属層における電気抵抗値を低減することができる。半導体装置ＳＤ１によれば、空き領域を活用することによって、他の複数のスタンダードセルに形成されたトランジスタ素子をより高速に動作させることも可能となる。
【００８８】
半導体装置ＳＤ１において、トランジスタＰＴ１にＶＤＤ電位を印加するための電流経路は、金属層ＭＴ１１（幹線部ＴＰ１１、延在部ＥＰ１１）および導電層ＣＬによって構成される。一方、トランジスタＰＴ２にＶＤＤ電位を印加するための電流経路は、金属層ＭＴ１１、導電層ＣＬ、ｎ＋型拡散領域Ａｎ１１、ｎ＋型拡散領域Ａｎ２１、およびｎ＋型拡散領域ＣＲ２１である。
【００８９】
金属層ＭＴ１１とトランジスタＰＴ２との間の電気抵抗は、金属層ＭＴ１１とトランジスタＰＴ１との間の電気抵抗よりも大きい。金属層ＭＴ１１とトランジスタＰＴ２との間には、金属層ＭＴ１１とトランジスタＰＴ１との間に比べてより大きな電圧降下が発生する。同様に、金属層ＭＴ１２とトランジスタＮＴ２との間の電気抵抗は、金属層ＭＴ１２とトランジスタＮＴ１との間の電気抵抗に比べてより大きな電圧降下が発生する。
【００９０】
スタンダードセルＳＣ２における当該電圧降下が許容できる範囲内となるように、使用する電圧または回路構成等の仕様に基づいて、スタンダードセルＳＣ１，ＳＣ２の構成および配置などを決定するとよい。
【００９１】
［実施の形態１の他の構成：半導体装置ＳＤ１Ａ］
図３を参照して、上述の実施の形態１の半導体装置ＳＤ１においては、上記の空き領域が、ｎ＋型拡散領域Ａｎ２１の上方およびｐ＋型拡散領域Ａｐ２２の上方に存在している。上記の空き領域は、ｎ＋型拡散領域Ａｎ２１の上方またはｐ＋型拡散領域Ａｐ２２のいずれか一方にのみ存在していてもよい。
【００９２】
図７を参照して、具体的には、半導体装置ＳＤ１ＡのスタンダードセルＳＣ２Ａのように、空き領域はｐ＋型拡散領域Ａｐ２２の上方にのみ存在していてもよい。スタンダードセルＳＣ２Ａにおいては、金属層ＭＴ１１の幹線部ＴＰ１１をｎ＋型拡散領域Ａｎ２１の上方に向かって延長するように幹線部ＴＰ２１が形成されている。
【００９３】
幹線部ＴＰ２１とｎ＋型拡散領域Ａｎ２１との間に、複数の導電層ＣＬが形成されている。スタンダードセルＳＣ１の延在部ＥＰ１１と同様に、幹線部ＴＰ２１からトランジスタＰＴ２のソースドレイン領域ＳＤＲ２の上方に向かって延在する延在部ＥＰ２１が形成されている。
【００９４】
延在部ＥＰ２１とトランジスタＰＴ２のソースドレイン領域ＳＤＲ２との間に、複数の導電層ＣＬが形成されている。スタンダードセルＳＣ２Ａにおいては、トランジスタＰＴ２とｎ＋型拡散領域Ａｎ２１とは、絶縁層ＩＬ１によって分離されている。
【００９５】
幹線部ＴＰ２１および延在部ＥＰ２１を通して、トランジスタＰＴ２のソースドレイン領域ＳＤＲ２にＶＤＤ電圧を印加する。幹線部ＴＰ２１および延在部ＥＰ２１を通して、ｎ＋型拡散領域Ａｎ２１の電位を固定する。
【００９６】
空き領域がｐ＋型拡散領域Ａｐ２２の上方にのみ存在している場合であっても、この空き領域を活用して、この空き領域を含むように他の複数のスタンダードセル間を接続する金属層（図示せず）を配設することができる。空き領域を活用することによって、チップ面積が増大することを抑制でき、チップ面積がより小さい半導体装置を得ることが可能となる。他の複数のスタンダードセル間を接続する金属層を、上述の絶縁層ＩＬ３が形成されている高さに配設することにより、この金属層と金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２とを同一の工程において形成することができる。
【００９７】
［実施の形態２：半導体装置ＳＤ２］
図８を参照して、本実施の形態における半導体装置ＳＤ２について説明する。半導体装置ＳＤ２は、金属層ＭＴ２０Ａと、半導体基板ＳＳの表面に形成されたスタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂとを備えている。
【００９８】
スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂは、上述の実施の形態１の半導体装置ＳＤ１におけるスタンダードセルＳＣ１（図３左側参照）と略同様に構成される。スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂにおける各機能素子領域ＦＥ１、およびスタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３も、上述の実施の形態１の半導体装置ＳＤ１のスタンダードセルＳＣ１（図３左側参照）における各機能素子領域ＦＥ１と略同様に構成される。
【００９９】
図８においては、図示上の便宜のため、スタンダードセルＳＣ１における外縁ＥＥ１１，ＥＥ１２（図３参照）、および外縁ＥＥ１１，ＥＥ１２に連続する（紙面上下方向に延在する）外縁に対応するＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂの外縁を記載していない。記載していない外縁は、それぞれ、スタンダードセルＳＣ１における外縁ＥＥ１１，ＥＥ１２（図３参照）、および外縁ＥＥ１１，ＥＥ１２に連続する（図３紙面上下方向に延在する）外縁と同様に規定される。後述するスタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおいても同様である。また、後述する図９，図１２〜図１４においても同様である。
【０１００】
スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂにおける各機能素子領域ＦＥ１、およびスタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３は、半導体基板ＳＳの表面に形成されている。
【０１０１】
スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂは、上述の実施の形態１の他の構成の半導体装置におけるスタンダードセルＳＣ２Ａ（図７右側参照）と略同様に構成される。スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおける各機能素子領域ＦＥ２も、上述の実施の形態１の他の構成の半導体装置ＳＤ１ＡのスタンダードセルＳＣ２Ａ（図７右側参照）における各機能素子領域ＦＥ２と略同様に構成される。スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおける各機能素子領域ＦＥ２は、半導体基板ＳＳの表面に形成されている。
【０１０２】
スタンダードセルＳＣ１０Ａ，ＳＣ２０Ａは相互に隣接し、スタンダードセルＳＣ２０Ａ，ＳＣ３０Ａも相互に隣接している。スタンダードセルＳＣ１０Ｂ，ＳＣ２０Ｂは相互に隣接し、スタンダードセルＳＣ２０Ｂ，ＳＣ３０Ｂも相互に隣接している。
【０１０３】
スタンダードセルＳＣ１０ＡおよびスタンダードセルＳＣ１０Ｂは、ｐ＋型拡散領域Ａｐ１２（第１不純物拡散領域）を挟んで略線対称に構成されている。ｐ＋型拡散領域Ａｐ１２は、スタンダードセルＳＣ１０ＡおよびスタンダードセルＳＣ１０Ｂの双方の構成要素として共通している。
【０１０４】
ｐ＋型拡散領域Ａｐ１２と、スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂにおける各機能素子領域ＦＥ１とは、間隔を空けて対向している。電源線（ＶＤＤ電位）に相当する金属層ＭＴ１２は、スタンダードセルＳＣ１０ＡおよびスタンダードセルＳＣ１０Ｂの双方の構成要素として共通している。
【０１０５】
スタンダードセルＳＣ２０ＡおよびスタンダードセルＳＣ２０Ｂは、ｐ＋型拡散領域Ａｐ２２（第２不純物拡散領域）を挟んで略線対称に構成されている。ｐ＋型拡散領域Ａｐ２２は、スタンダードセルＳＣ２０ＡおよびスタンダードセルＳＣ２０Ｂの双方の構成要素として共通している。
【０１０６】
ｐ＋型拡散領域Ａｐ２２と、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂにおける各機能素子領域ＦＥ２とは、間隔を空けて対向している。金属層ＭＴ１２、金属層ＭＴ３２、ｐ＋型拡散領域Ａｐ１２、ｐ＋型拡散領域Ａｐ２２、ｐ＋型拡散領域Ａｐ３２、およびｐ＋型拡散領域ＣＲ２２を通して、スタンダードセルＳＣ２０ＡのトランジスタＮＴ２のソースドレイン領域ＳＤＲ２、およびスタンダードセルＳＣ２０ＢのトランジスタＮＴ２のソースドレイン領域ＳＤＲ２の各々にＧＮＤ電位が印加される。
【０１０７】
スタンダードセルＳＣ３０ＡおよびスタンダードセルＳＣ３０Ｂは、ｐ＋型拡散領域Ａｐ３２（第３不純物拡散領域）を挟んで略線対称に構成されている。ｐ＋型拡散領域Ａｐ３２は、スタンダードセルＳＣ３０ＡおよびスタンダードセルＳＣ３０Ｂの双方の構成要素として共通している。
【０１０８】
ｐ＋型拡散領域Ａｐ３２と、スタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３（第３機能素子領域）とは、間隔を空けて対向している。電源線（ＶＤＤ電位）に相当する金属層ＭＴ３２は、スタンダードセルＳＣ３０ＡおよびスタンダードセルＳＣ３０Ｂの双方の構成要素として共通している。
【０１０９】
スタンダードセルＳＣ１０Ａにおけるｎ＋型拡散領域Ａｎ１１、スタンダードセルＳＣ２０Ａにおけるｎ＋型拡散領域Ａｎ２１、およびスタンダードセルＳＣ３０Ａにおけるｎ＋型拡散領域Ａｎ３１は連続している。ｎ＋型拡散領域Ａｎ３１は、ｎ＋型拡散領域Ａｎ２１を挟んでｎ＋型拡散領域Ａｎ１１の反対側に位置している。これらは相互に電気的に接続されている。
【０１１０】
スタンダードセルＳＣ１０Ａにおけるｐ＋型拡散領域Ａｐ１２、スタンダードセルＳＣ２０Ａにおけるｐ＋型拡散領域Ａｐ２２、およびスタンダードセルＳＣ３０Ａにおけるｐ＋型拡散領域Ａｐ３２は連続している。ｐ＋型拡散領域Ａｐ３２は、ｐ＋型拡散領域Ａｐ２２を挟んでｐ＋型拡散領域Ａｐ１２の反対側に位置している。これらは相互に電気的に接続されている。
【０１１１】
スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂは、ｐ＋型拡散領域Ａｐ２２の上方（絶縁層ＩＬ３が形成されている高さ）に、各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層（電源線）を有していない。換言すると、ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層が形成されていない「空き領域」が存在している。この空き領域を活用して、この空き領域を含むように次述する金属層ＭＴ２０Ａが配設されている。
【０１１２】
（金属層ＭＴ２０Ａ）
金属層ＭＴ２０Ａは、半導体基板ＳＳの表面の上方（たとえば、絶縁層ＩＬ３が形成されている高さ）に位置している。金属層ＭＴ２０Ａは、幹線部ＴＰ２１（第２幹線部）、延在部ＥＰ２１（第２延在部）、延在部ＥＰ３１Ａ（第３延在部）、および延在部ＥＰ３１Ｂを有している。
【０１１３】
幹線部ＴＰ２１は、ｐ＋型拡散領域Ａｐ２２の上方においてｐ＋型拡散領域Ａｐ２２に沿うように延在している。延在部ＥＰ２１は平面視Ｌ字状に構成され、幹線部ＴＰ２１からスタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１の上方に到達するまで延在している。延在部ＥＰ２１は、導電層ＣＬを通して、スタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１におけるゲート電極層ＧＷと電気的に接続されている。
【０１１４】
延在部ＥＰ３１Ａは平面視Ｌ字状に構成され、幹線部ＴＰ２１からスタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３の上方に到達するまで延在している。延在部ＥＰ３１Ａは、導電層ＣＬを通して、スタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３におけるゲート電極層ＧＷと電気的に接続されている。
【０１１５】
延在部ＥＰ３１Ｂは平面視Ｌ字状に構成され、幹線部ＴＰ２１からスタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３の上方に到達するまで延在している。延在部ＥＰ３１Ｂは、導電層ＣＬを通して、スタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３におけるゲート電極層ＧＷと電気的に接続されている。
【０１１６】
金属層ＭＴ２０Ａは、スタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１と、スタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３とを電気的に接続している。金属層ＭＴ２０Ａは、スタンダードセルＳＣ１０Ａの機能素子領域ＦＥ１と、スタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３とを電気的に接続している。
【０１１７】
（効果）
ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層が形成されていない空き領域が存在している。この空き領域を活用して、この空き領域を含むように金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同じ層高さに金属層ＭＴ２０Ａが配設されている。金属層ＭＴ２０Ａを、金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同一の工程において形成することができる。
【０１１８】
仮に、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂがこの空き領域を有していないとする。ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための一の金属層が配設される。
【０１１９】
この場合、たとえばスタンダードセルＳＣ１０Ａにおける機能素子領域ＦＥ１およびスタンダードセルＳＣ３０Ａの機能素子領域ＦＥ３を電気的に接続するためには、上記一の金属層を迂回するように、他の金属層を配設する必要がある。スタンダードセルＳＣ１０Ａにおける機能素子領域ＦＥ１およびスタンダードセルＳＣ３０Ｂについても同様である。
【０１２０】
半導体装置ＳＤ２によれば、空き領域を活用することによってチップ面積が増大することを抑制でき、チップ面積がより小さい半導体装置を得ることが可能となる。半導体装置ＳＤ２によれば、スタンダードセルを配列するための設計上の自由度を高めることもできる。半導体装置ＳＤ２によれば、スタンダードセルの高集積化を図ることも可能となる。
【０１２１】
半導体装置ＳＤ２によれば、空き領域を活用することによって金属層ＭＴ２０Ａの長さを短くすることもできる。金属層ＭＴ２０Ａにおける電流経路が短くなるため、金属層ＭＴ２０Ａにおける電気抵抗値を低減することができる。半導体装置ＳＤ２によれば、空き領域を活用することによって、スタンダードセルＳＣ１０Ａの各機能素子領域ＦＥ１、およびスタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂの各機能素子領域ＦＥ３に形成された各トランジスタ素子をより高速に動作させることも可能となる。
【０１２２】
［実施の形態２の他の構成］
上述の実施の形態２の半導体装置ＳＤ２においては、金属層ＭＴ２０Ａが、スタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂにおける各機能素子領域ＦＥ３の双方に接続されているが、いずれか一方であってもよい。
【０１２３】
上述の実施の形態２の半導体装置ＳＤ２においては、金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２，ＭＴ２０Ａは、絶縁層ＩＬ３に設けられた各配線用溝の内部に形成され、これらは略同一平面状に位置している。
【０１２４】
金属層ＭＴ２０Ａが延在している平面高さは、半導体基板ＳＳの表面の上方であれば、金属層ＭＴ１１，ＭＴ１２，ＭＴ３２が形成されている平面高さ以下であってもよい。より好適には、金属層ＭＴ２０Ａの幹線部ＴＰ２１が延在している平面高さが、金属層ＭＴ１１，ＭＴ１２，ＭＴ３２が形成されている平面高さ以下であるとよい。金属層ＭＴ２０Ａが延在している平面高さが低ければ低いほど、上記の空き領域をより多く確保することができ、他の複数のスタンダードセル間を接続する金属層を配設するためのリソースを増加させることが可能となる。
【０１２５】
金属層ＭＴ２０Ａは、金属層ＭＴ２０Ａの下面がゲート電極層ＧＷの表面に接するように配設されていてもよい。この場合、金属層ＭＴ２０Ａとゲート電極層ＧＷとは、導電層ＣＬを介さずに電気的に接続されることが可能となる。
【０１２６】
［実施の形態３：半導体装置ＳＤ３］
図９を参照して、本実施の形態における半導体装置ＳＤ３について説明する。半導体装置ＳＤ３は、金属層ＭＴ２０Ｂと、半導体基板ＳＳの表面に形成されたスタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂとを備えている。
【０１２７】
各スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂは、上述の実施の形態２の半導体装置ＳＤ２における各スタンダードセルＳＣ１０Ａ，ＳＣ１０Ｂ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂ（図８参照）と略同様に構成される。
【０１２８】
（金属層ＭＴ２０Ｂ）
金属層ＭＴ２０Ｂは、半導体基板ＳＳの表面の上方（たとえば、絶縁層ＩＬ３が形成されている高さ）に位置している。金属層ＭＴ２０Ｂは、スタンダードセルＳＣ２０Ａにおける機能素子領域ＦＥ２と、スタンダードセルＳＣ２０Ｂにおける機能素子領域ＦＥ２とを結ぶ方向と平行な方向に延在する部分を有している。当該部分は、ｐ＋型拡散領域Ａｐ２２の上方においてｐ＋型拡散領域Ａｐ２２を跨いでいる。
【０１２９】
金属層ＭＴ２０Ｂの一方（図９紙面上方側）の端部は、平面視Ｌ字状に構成され、スタンダードセルＳＣ２０Ａの機能素子領域ＦＥ２の上方に到達するまで延在している。金属層ＭＴ２０Ｂの一方の端部は、導電層ＣＬを通して、スタンダードセルＳＣ２０Ａの機能素子領域ＦＥ２におけるゲート電極層ＧＷと電気的に接続されている。
【０１３０】
金属層ＭＴ２０Ｂの他方（図９紙面下方側）の端部は、平面視Ｔ字状に構成され、スタンダードセルＳＣ２０Ｂの機能素子領域ＦＥ２の上方、およびスタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３の上方に到達するまで延在している。金属層ＭＴ２０Ｂの他方の端部は、導電層ＣＬを通して、スタンダードセルＳＣ２０Ｂの機能素子領域ＦＥ２におけるゲート電極層ＧＷ、およびスタンダードセルＳＣ３０Ｂの機能素子領域ＦＥ３におけるゲート電極層ＧＷと電気的に接続されている。
【０１３１】
（効果）
ｐ＋型拡散領域Ａｐ２２の上方には、スタンダードセルＳＣ２０Ａ，ＳＣ２０Ｂの各機能素子領域ＦＥ２にＧＮＤ電位を印加するための金属層が形成されていない空き領域が存在している。この空き領域を活用して、この空き領域を含むように金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同じ層高さに金属層ＭＴ２０Ｂが配設されている。金属層ＭＴ２０Ｂを、金属層ＭＴ１，ＭＴ２，ＭＴ１１，ＭＴ１２，ＭＴ３２と同一の工程において形成することができる。半導体装置ＳＤ３によれば、上述の実施の形態２における半導体装置ＳＤ２と同様の効果を得ることができる。
【０１３２】
［実施の形態３の他の構成］
上述の実施の形態３の半導体装置ＳＤ３においては、金属層ＭＴ２０Ｂが、スタンダードセルＳＣ３０Ａ，ＳＣ３０Ｂの各機能素子領域ＦＥ２，ＦＥ３の双方に接続されているが、いずれか一方であってもよい。
【０１３３】
金属層ＭＴ２０Ｂが延在している高さは、半導体基板ＳＳの表面の上方であれば、金属層ＭＴ１１，ＭＴ１２，ＭＴ３２が形成されている平面高さ以下であるとよい。より好適には、金属層ＭＴ２０Ｂがｐ＋型拡散領域Ａｐ２２を跨いでいる部分の平面高さが、金属層ＭＴ１１，ＭＴ３２が形成されている平面高さ以下であるとよい。金属層ＭＴ２０Ｂは、金属層ＭＴ２０Ｂの下面がゲート電極層ＧＷの表面に接するように配設されていてもよい。
【０１３４】
［実施の形態４］
図１０〜図１４を参照して、本実施の形態におけるスタンダードセルの配置配線方法ＳＴ（図１１参照）について説明する。配置配線方法ＳＴは、上述の実施の形態１〜実施の形態３（各他の構成を含む）の半導体装置におけるスタンダードセルの配置配線方法である。
【０１３５】
図１０は、配置配線方法ＳＴの構成を模式的に示す図である。配置配線方法ＳＴにおいては、まず、配置配線システムＳＹＳ、セルライブラリファイルＣＬＹ、回路接続情報ファイルＣＣＹ、制約情報ファイルＣＲＩ、パラメータファイルＰＦＬ、および表示装置ＩＮＤが準備される。
【０１３６】
配置配線システムＳＹＳは、所定のコマンドを受けて、複数のスタンダードセルおよび各電源線の配置を設計する。配置配線システムＳＹＳは、所定の他のコマンドを受けて、複数のスタンダードセルおよび各電源線を結ぶ配線を設計する。
【０１３７】
セルライブラリファイルＣＬＹは、上述の各実施の形態における各スタンダードセルのパターン情報を格納している。セルライブラリファイルＣＬＹは、上述の実施の形態１におけるスタンダードセルＳＣ２（図３右側参照）のパターン情報、または上述の実施の形態１の他の構成におけるスタンダードセルＳＣ２Ａ（図７右側参照）のパターン情報を格納している。
【０１３８】
回路接続情報ファイルＣＣＹは、設計対象である半導体装置を構成する回路情報および各回路間の接続情報（回路図）を格納している。制約情報ファイルＣＲＩは、配置配線に関する各種の制約情報（後述するチップサイズ、配線密度の許容範囲など）を格納している。パラメータファイルＰＦＬは、設計対象である半導体装置に含まれる各トランジスタ素子の動作周波数、動作温度範囲、ｐ型拡散領域、ｎ型拡散領域、および各金属層の層抵抗等の各情報を格納している。表示装置ＩＮＤは、配置配線の経過および結果を表示する。
【０１３９】
図１１を参照して、配置配線方法ＳＴにおける各ステップＳＴ１〜ＳＴ８について説明する。
【０１４０】
ステップＳＴ１において、配置配線システムＳＹＳ、セルライブラリファイルＣＬＹ、回路接続情報ファイルＣＣＹ、制約情報ファイルＣＲＩ、パラメータファイルＰＦＬ、および表示装置ＩＮＤが準備される。
【０１４１】
ステップＳＴ２において、設計対象である半導体装置の所望の機能に応じて設計された所定の回路接続情報が、回路接続情報ファイルＣＣＹから配置配線システムＳＹＳに入力される。
【０１４２】
ステップＳＴ３において、配置配線システムＳＹＳは、上記の回路接続情報に対応するスタンダードセルのパターン情報をセルライブラリファイルＣＬＹから読み出す。ステップＳＴ３において配置配線システムＳＹＳが読み出すスタンダードセルのパターン情報には、上記の実施の形態１におけるスタンダードセルＳＣ２（図３右側参照）のパターン情報および上記の実施の形態１の他の形態におけるスタンダードセルＳＣ２Ａ（図７右側参照）は含まれていない。
【０１４３】
配置配線システムＳＹＳは、読み出したスタンダードセルのパターン情報を、上記の回路接続情報に対応するようにセル毎に配置する。このとき、チップサイズは予め所定の大きさに設定（固定）されているとよい。
【０１４４】
ステップＳＴ４において、配置配線システムＳＹＳは、各スタンダードセル間における信号線および電源線を、上記の回路接続情報に対応するように配線する。図１２は、配置配線方法ＳＴにおけるステップＳＴ４が完了した状態の一例を示している。
【０１４５】
図１２を参照して、スタンダードセルＳＣ１０〜ＳＣ１８を含む各スタンダードセルは、半導体基板ＳＳの表面に形成されている。スタンダードセルＳＣ１０〜ＳＣ１８は、上述の実施の形態１におけるスタンダードセルＳＣ１（図３参照）と略同様に構成される。ｎ＋型拡散領域Ａｎおよびｐ＋型拡散領域Ａｐは、半導体基板ＳＳの表面において交互に等間隔で形成され、相互に平行な位置関係となっている。
【０１４６】
金属層ＭＴ１０Ａ，ＭＴ１０Ｃ，ＭＴ１０Ｅは、ｎ＋型拡散領域Ａｎの各上方においてｎ＋型拡散領域Ａｎに沿うようにそれぞれ延在している。金属層ＭＴ１０Ｂ，ＭＴ１０Ｄ，ＭＴ１０Ｆは、ｐ＋型拡散領域Ａｐの各上方においてｐ＋型拡散領域Ａｐに沿うようにそれぞれ延在している。
【０１４７】
金属層ＭＴ１００は、スタンダードセルＳＣ１０，ＳＣ１１，ＳＣ１２，ＳＣ１５，ＳＣ１８の各金属層ＭＴ２（信号線）を電気的に接続している。金属層ＭＴ１００は、金属層ＭＴ１０Ｃ，ＭＴ１０Ｄを跨ぐように、金属層ＭＴ１０Ｃ，ＭＴ１０Ｄの上方に配設されている。さらに、金属層ＭＴ１００は各金属層ＭＴ２の上方の一部を含むように配設されている。金属層ＭＴ１００と各金属層ＭＴ２とは、金属層ＭＴ１００と各金属層ＭＴ２の間に形成された導電層ＣＬによって電気的に接続されている。
【０１４８】
金属層ＭＴ１０１は、スタンダードセルＳＣ１３，ＳＣ１６の各金属層ＭＴ２（信号線）を電気的に接続している。金属層ＭＴ１０１は、金属層ＭＴ１０Ｄを跨ぐように金属層ＭＴ１０Ｄの上方に配設されている。金属層ＭＴ１０１は、各金属層ＭＴ２の上方の一部を含むように配設されている。金属層ＭＴ１０１と各金属層ＭＴ２は、金属層ＭＴ１０１と各金属層ＭＴ２の間に形成された導電層ＣＬによって電気的に接続されている。
【０１４９】
ステップＳＴ５（図１１参照）において、配置配線システムＳＹＳは、複数のスタンダードセル（スタンダードセルＳＣ１０〜ＳＣ１８を含む）間を結ぶ配線の密度を測定する。配置配線システムＳＹＳは、この配線密度と、制約情報ファイルＣＲＩ（図１０参照）に予め設定された所定値（許容範囲）とを対比する。
【０１５０】
この配線密度が所定値を超える領域が存在していた場合、配置配線システムＳＹＳはその領域を配線混雑領域として検出する。配置配線システムＳＹＳは、表示装置ＩＮＤにその結果を表示させる。なお、複数のスタンダードセル間を結ぶ配線の密度がすべて所定値以下である場合、配置配線方法ＳＴは終了する（ステップＳＴ８）。
【０１５１】
本実施の形態においては、ステップＳＴ６において、配置配線システムＳＹＳが金属層ＭＴ１００，ＭＴ１０１が配設されている領域を配線混雑領域として検出する。
【０１５２】
ステップＳＴ７において、配置配線システムＳＹＳは、配線混雑領域内におけるスタンダードセルＳＣ１１，ＳＣ１２，ＳＣ１４，ＳＣ１５，ＳＣ１７，ＳＣ１８のそれぞれを再配置する。具体的には、配置配線システムＳＹＳは、上記の実施の形態１におけるスタンダードセルＳＣ２（図３右側参照）のパターン情報および上記の実施の形態１の他の形態におけるスタンダードセルＳＣ２Ａ（図７右側参照）のパターン情報を読み出し、スタンダードセルＳＣ１１，ＳＣ１２，ＳＣ１４，ＳＣ１５，ＳＣ１７，ＳＣ１８のそれぞれを置換する。
【０１５３】
スタンダードセルＳＣ１１，ＳＣ１２，ＳＣ１４，ＳＣ１５，ＳＣ１７，ＳＣ１８は、スタンダードセルＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１４Ａ，ＳＣ１５Ａ，ＳＣ１７Ａ，ＳＣ１８Ａ（図１３参照）に置換される。
【０１５４】
スタンダードセルＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１７Ａ，ＳＣ１８Ａは、上述の実施の形態１の他の構成におけるスタンダードセルＳＣ２Ａと略同様に構成される。スタンダードセルＳＣ１４Ａ，ＳＣ１５Ａは、上述の実施の形態１におけるスタンダードセルＳＣ２と略同様に構成される。
【０１５５】
スタンダードセルＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１４Ａ，ＳＣ１５Ａ，ＳＣ１７Ａ，ＳＣ１８Ａの各機能素子領域ＦＥにおけるソースドレイン領域ＳＤＲと、各拡散領域Ａｎ，Ａｐとは、拡散領域ＣＲを通してそれぞれ電気的に接続されている。
【０１５６】
スタンダードセルＳＣ１１ＡとスタンダードセルＳＣ１４Ａとの間に位置するｎ＋型拡散領域Ａｎの上方、およびスタンダードセルＳＣ１２ＡとスタンダードセルＳＣ１５Ａとの間に位置するｎ＋型拡散領域Ａｎの上方には空き領域が存在している。
【０１５７】
同様に、スタンダードセルＳＣ１４ＡとスタンダードセルＳＣ１７Ａとの間に位置するｐ＋型拡散領域Ａｐの上方、およびスタンダードセルＳＣ１５ＡとスタンダードセルＳＣ１８Ａとの間に位置するｐ＋型拡散領域Ａｐの上方には空き領域が存在している。
【０１５８】
ステップＳＴ４Ａ（図１１参照）において、配置配線システムＳＹＳは、上述の空き領域を活用して、各スタンダードセル間における信号線および電源線を上記の回路接続情報に対応するように再び配線する。図１４は、配置配線方法ＳＴにおけるステップＳＴ４Ａが完了した状態の一例を示している。
【０１５９】
図１４を参照して、スタンダードセルＳＣ１０，ＳＣ１１Ａ，ＳＣ１２Ａ，ＳＣ１５Ａ，ＳＣ１８Ａの各金属層ＭＴ２（信号線）が、金属層ＭＴ１００Ａによって電気的に接続されている。各金属層ＭＴ２と金属層ＭＴ１００Ａとは直接連結されることによって電気的に接続され、各金属層ＭＴ２と各ゲート電極層ＧＷとは導電層ＣＬを通して電気的に接続されている。金属層ＭＴ１００Ａは、上述の空き領域を活用して、ｎ＋型拡散領域Ａｎおよびｐ＋型拡散領域Ａｐを跨ぐようにｎ＋型拡散領域Ａｎおよびｐ＋型拡散領域Ａｐの各上方に配設されている。金属層ＭＴ１００Ａは、金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆと同一の工程において形成するとよい。
【０１６０】
同様に、スタンダードセルＳＣ１３，ＳＣ１６の各金属層ＭＴ２（信号線）が、金属層ＭＴ１０１Ａによって電気的に接続されている。各金属層ＭＴ２と金属層ＭＴ１０１Ａとは直接連結されることによって電気的に接続され、各金属層ＭＴ２と各ゲート電極層ＧＷとは導電層ＣＬを通して電気的に接続されている。金属層ＭＴ１０１Ａは、上述の空き領域を活用して、ｐ＋型拡散領域Ａｐを跨ぐようにｐ＋型拡散領域Ａｐの上方に配設されている。
【０１６１】
ステップＳＴ５（図１１参照）において、配置配線システムＳＹＳは、複数のスタンダードセル間を結ぶ配線の密度を再び測定する。配置配線システムＳＹＳは、すべての配線密度が所定値（許容範囲）以下となるように、再び上記のステップＳＴ６，ＳＴ７を繰り返すとよい。複数のスタンダードセル間の配線密度がすべて所定値以下となった場合、配置配線方法ＳＴは終了する（ステップＳＴ８）。
【０１６２】
（効果）
本実施の形態における配置配線方法ＳＴによると、配線混雑領域付近におけるスタンダードセルが、上述のスタンダードセルＳＣ２またはスタンダードセルＳＣ２Ａに置換される。他の複数のスタンダードセル間を接続する金属層が上記の空き領域を含むように配設されることによって、この金属層が迂回する距離（この金属層の全長）を短くすることができる。配置配線方法ＳＴを使用して得られた半導体装置においては、空き領域を活用することによってチップ面積の増大が抑制される。
【０１６３】
金属層ＭＴ１００Ａと金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆとを同一の高さ（たとえば上述の絶縁層ＩＬ３が形成されている高さ）に配設することにより、金属層ＭＴ１００Ａを、金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆと同一の工程において形成することが可能となる。すなわち、金属層ＭＴ１００Ａおよび金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆを形成するためにたとえば絶縁層ＩＬ３に予めパターニングされた配線溝に対して、一回のまたは連続した処理により、金属層ＭＴ１００Ａおよび金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆを形成することが可能となる。その結果、金属層ＭＴ１００Ａと金属層ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｆとが同一の高さに配設される場合、一回のまたは連続した処理によってこれらを形成することによって、製造時間を短縮することが可能となる。
【０１６４】
配置配線方法ＳＴを使用することにより、チップ面積がより小さい半導体装置を得ることが可能となる。配置配線方法ＳＴを使用することにより、スタンダードセルを配列するための設計上の自由度を高めることもできる。配置配線方法ＳＴを使用することにより、スタンダードセルの高集積化を図ることも可能となる。
【０１６５】
［実施の形態４の他の構成］
上述の実施の形態４のステップＳＴ３において、配置配線システムＳＹＳが読み出すスタンダードセルのパターン情報には、上述の実施の形態１におけるスタンダードセルＳＣ２および上述の実施の形態１の他の構成におけるスタンダードセルＳＣ２Ａは含まれていない。ステップＳＴ３において、配置配線システムＳＹＳが読み出すスタンダードセルのパターン情報には、上記のスタンダードセルＳＣ２，ＳＣ２Ａが含まれていてもよい。
【０１６６】
この場合、配置配線システムＳＹＳは、ステップＳＴ３においてスタンダードセルＳＣ２，ＳＣ２Ａを選択肢に含んだ上で、読み出した複数のスタンダードセルのパターン情報を、上記の回路接続情報に対応するようにセル毎に配置する。スタンダードセルＳＣ２，ＳＣ２Ａは、たとえば入力が４以上となるセルに対して適用されるとよい。当該構成によれば、上記の配線混雑領域の発生が未然に抑制された状態で、半導体装置が設計される。
【０１６７】
図１１を参照して、上述の実施の形態４の配置配線方法ＳＴにおいては、ステップＳＴ４Ａが完了した後、すべての配線密度が所定値（許容範囲）以下となるように再びステップＳＴ５〜ＳＴ７を繰り返される態様を説明した。配置配線方法ＳＴにおいては、ステップＳＴ４Ａが完了した時点で配置配線方法ＳＴが終了してもよい（ステップＳＴ８）。配線密度を再び測定するか否かは、たとえば表示装置ＩＮＤ（図１０参照）を通して入力される所定のコマンドを待って決定されるとよい。
【０１６８】
以上、本発明に基づいた各実施の形態におけるスタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法について説明したが、今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
【０１６９】
たとえば、上記の各実施の形態においては、ＮＯＴゲート機能を有するＣＭＯＳ構造を構成する半導体装置を基に説明したが、本発明における実施の形態はこれに限られない。本発明における実施の形態は、ＮＯＲゲート機能を有する複数のトランジスタ素子、またはＮＡＮＤゲート機能を有する複数のトランジスタ素子など、種々の論理回路を構成する半導体装置にも適用することができる。
【０１７０】
したがって、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１７１】
本発明は、複数のスタンダードセルを有する半導体装置、および複数のスタンダードセルを配置しこれらを配線するための方法に特に有利に適用され得る。
【符号の説明】
【０１７２】
Ａｎ，Ａｎ１１，Ａｎ２１，Ａｎ３１，Ａｐ，Ａｐ１２，Ａｐ２２，Ａｐ３２，ＣＲ，ＣＲ２１，ＣＲ２２ 拡散領域、ＣＣＹ 回路接続情報ファイル、ＣＥＬＲ スタンダードセル領域、ＣＬ 導電層、ＣＬＹ セルライブラリファイル、ＣＲＩ 制約情報ファイル、ＥＥ１１，ＥＥ１２，ＥＥ２１，ＥＥ２２ 外縁、ＥＰ１１，ＥＰ１２，ＥＰ２１，ＥＰ３１Ａ，ＥＰ３１Ｂ 延在部、ＥＴ エクステンション領域、ＦＥ 機能素子領域、ＦＥ１〜ＦＥ３ 機能素子領域、ＧＷ ゲート電極層、ＩＬ１〜ＩＬ３ 絶縁層、ＩＬ４ ゲート絶縁層、ＩＮＤ 表示装置、Ｉ／Ｏ 入出力領域、ＬＣＲ 論理回路領域、ＭＴ１，ＭＴ２，ＭＴ１０Ａ〜ＭＴ１０Ｅ，ＭＴ１１，ＭＴ１２，ＭＴ３２，ＭＴ２０Ａ，ＭＴ２０Ｂ，ＭＴ１００，ＭＴ１００Ａ，ＭＴ１０１，ＭＴ１０１Ａ 金属層、ＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２ トランジスタ、ＰＦＬ パラメータファイル、ＳＣ，ＳＣ１，ＳＣ２，ＳＣ２Ａ，ＳＣ１０〜ＳＣ１８，ＳＣ１０Ａ〜ＳＣ１２Ａ，ＳＣ１４Ａ，ＳＣ１５Ａ，ＳＣ１７Ａ，ＳＣ１８Ａ，ＳＣ２０Ａ，ＳＣ２０Ｂ，ＳＣ３０Ａ，ＳＣ３０Ｂ スタンダードセル、ＳＤ１，ＳＤ１Ａ，ＳＤ２，ＳＤ３ 半導体装置、ＳＤＲ，ＳＤＲ１，ＳＤＲ２ ソースドレイン領域、ＳＬ１〜ＳＬ３ シリサイド層、ＳＳ 半導体基板、ＳＴ 配置配線方法、ＳＴ１〜ＳＴ８，ＳＴ４Ａ ステップ、ＳＷ サイドウォール、ＳＹＳ 配置配線システム、ＴＰ１１，ＴＰ１２，ＴＰ２１ 幹線部、ＶＩ 矢印、Ｗｎ，Ｗｐ ウェル領域。
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された第１および第２スタンダードセルを備える半導体装置であって、
前記第１スタンダードセルは、
前記半導体基板の前記表面に形成された帯状の第１不純物拡散領域と、
前記半導体基板の前記表面に形成され、前記第１不純物拡散領域に対向する第１機能素子領域と、
前記半導体基板の前記表面の上方に配設され、前記第１不純物拡散領域の上方において前記第１不純物拡散領域に沿うように延在する第１幹線部および前記第１幹線部から前記第１機能素子領域の上方に向かって延在する第１延在部を含む第１金属層と、を有し、
前記第２スタンダードセルは、
前記半導体基板の前記表面に形成され、前記第１不純物拡散領域に連続する帯状の第２不純物拡散領域と、
前記半導体基板の前記表面に形成され、前記第２不純物拡散領域に対向する第２機能素子領域と、
前記半導体基板の前記表面における前記第２不純物拡散領域および前記第２機能素子領域の間に形成され、前記第２不純物拡散領域および前記第２機能素子領域を電気的に接続する接続用不純物拡散領域と、を有し、
前記第１金属層および前記第２機能素子領域は、前記第１幹線部、前記第１不純物拡散領域、前記第２不純物拡散領域、および前記接続用不純物拡散領域を通して電気的に接続されている、
半導体装置。
【請求項２】
前記半導体基板の前記表面に形成された第３スタンダードセルをさらに備え、
前記第３スタンダードセルは、
前記半導体基板の前記表面に形成され、前記第２不純物拡散領域を挟んで前記第１不純物拡散領域の反対側に位置し、前記第２不純物拡散領域に連続する帯状の第３不純物拡散領域と、
前記半導体基板の前記表面に形成され、前記第３不純物拡散領域に対向する第３機能素子領域と、を有し、
前記半導体基板の前記表面の上方に第２金属層が配設され、
前記第２金属層は、
前記第２不純物拡散領域の上方において前記第２不純物拡散領域に沿うように延在する第２幹線部と、
前記第２幹線部から前記第１機能素子領域の上方に向かって延在する第２延在部と、
前記第２幹線部から前記第３機能素子領域の上方に向かって延在する第３延在部と、を有し、
前記第１機能素子領域および前記第３機能素子領域は、前記第２幹線部、前記第２延在部および前記第３延在部を通して電気的に接続され、
前記第２金属層の前記第２幹線部が延在している平面高さは、前記第１金属層が形成されている平面高さ以下である、
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記表面に形成された第３スタンダードセルをさらに備え、
前記第３スタンダードセルは、
前記半導体基板の前記表面に形成され、前記第２不純物拡散領域を挟んで前記第２機能素子領域の反対側に位置し、前記第２不純物拡散領域に対向する第３機能素子領域を有し、
前記半導体基板の前記表面の上方において前記第２不純物拡散領域を跨ぐように、前記第２機能素子領域および前記第３機能素子領域を電気的に接続する第２金属層が延設され、
前記第２金属層が前記第２不純物拡散領域を跨ぐように延在している平面高さは、前記第１金属層が形成されている平面高さ以下である、
請求項１に記載の半導体装置。
【請求項４】
半導体基板の表面に形成された第１および第２スタンダードセルを含むスタンダードセルであって、
前記第１スタンダードセルは、
前記半導体基板の前記表面に形成された第１機能素子領域と、
前記半導体基板の前記表面に形成され、前記第１機能素子領域の両側を挟んで対向して配置される帯状の第１不純物拡散領域と、
前記半導体基板の前記表面の上方に配設され、各々の前記第１不純物拡散領域の上方において各々の前記第１不純物拡散領域に沿うように延在する幹線部および各々の前記幹線部から前記第１機能素子領域の上方に向かって延在する延在部を含む金属層と、を有し、
前記第２スタンダードセルは、
前記半導体基板の前記表面に形成された第２機能素子領域と、
前記半導体基板の前記表面に形成され、前記第２機能素子領域の両側を挟んで対向して配置されるとともに、前記第１不純物拡散領域にそれぞれ連続する帯状の第２不純物拡散領域と、
前記半導体基板の前記表面に形成され、各々の前記第２不純物拡散領域と前記第２機能素子領域との間を電気的に接続する接続用不純物拡散領域と、を有し、
前記金属層および前記第２機能素子領域は、前記幹線部、前記第１不純物拡散領域、前記第２不純物拡散領域、および前記接続用不純物拡散領域を通して電気的に接続されている、
スタンダードセル。
【請求項５】
請求項１〜３のいずれかに記載の半導体装置におけるスタンダードセル、または請求項４に記載のスタンダードセルの配置配線方法であって、
前記第２スタンダードセルのパターン情報が格納されたセルライブラリを準備する工程と、
所定の回路接続情報を配置配線システムに入力する工程と、
前記配置配線システムが、前記第２スタンダードセル以外の所定のスタンダードセルの前記パターン情報を前記セルライブラリから読み出し、前記回路接続情報に対応するように複数の前記スタンダードセルの前記パターン情報を配置する工程と、
複数の前記スタンダードセル間を結ぶ配線の密度が所定値を超える配線混雑領域の発生を検出する工程と、
前記配置配線システムが、前記第２スタンダードセルの前記パターン情報を前記セルライブラリから読み出し、前記配線混雑領域に含まれる前記スタンダードセルを前記第２スタンダードセルに置換する工程と、を備える、
スタンダードセルの配置配線方法。
【請求項１】
半導体基板の表面に形成された第１および第２スタンダードセルを備える半導体装置であって、
前記第１スタンダードセルは、
前記半導体基板の前記表面に形成された帯状の第１不純物拡散領域と、
前記半導体基板の前記表面に形成され、前記第１不純物拡散領域に対向する第１機能素子領域と、
前記半導体基板の前記表面の上方に配設され、前記第１不純物拡散領域の上方において前記第１不純物拡散領域に沿うように延在する第１幹線部および前記第１幹線部から前記第１機能素子領域の上方に向かって延在する第１延在部を含む第１金属層と、を有し、
前記第２スタンダードセルは、
前記半導体基板の前記表面に形成され、前記第１不純物拡散領域に連続する帯状の第２不純物拡散領域と、
前記半導体基板の前記表面に形成され、前記第２不純物拡散領域に対向する第２機能素子領域と、
前記半導体基板の前記表面における前記第２不純物拡散領域および前記第２機能素子領域の間に形成され、前記第２不純物拡散領域および前記第２機能素子領域を電気的に接続する接続用不純物拡散領域と、を有し、
前記第１金属層および前記第２機能素子領域は、前記第１幹線部、前記第１不純物拡散領域、前記第２不純物拡散領域、および前記接続用不純物拡散領域を通して電気的に接続されている、
半導体装置。
【請求項２】
前記半導体基板の前記表面に形成された第３スタンダードセルをさらに備え、
前記第３スタンダードセルは、
前記半導体基板の前記表面に形成され、前記第２不純物拡散領域を挟んで前記第１不純物拡散領域の反対側に位置し、前記第２不純物拡散領域に連続する帯状の第３不純物拡散領域と、
前記半導体基板の前記表面に形成され、前記第３不純物拡散領域に対向する第３機能素子領域と、を有し、
前記半導体基板の前記表面の上方に第２金属層が配設され、
前記第２金属層は、
前記第２不純物拡散領域の上方において前記第２不純物拡散領域に沿うように延在する第２幹線部と、
前記第２幹線部から前記第１機能素子領域の上方に向かって延在する第２延在部と、
前記第２幹線部から前記第３機能素子領域の上方に向かって延在する第３延在部と、を有し、
前記第１機能素子領域および前記第３機能素子領域は、前記第２幹線部、前記第２延在部および前記第３延在部を通して電気的に接続され、
前記第２金属層の前記第２幹線部が延在している平面高さは、前記第１金属層が形成されている平面高さ以下である、
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記表面に形成された第３スタンダードセルをさらに備え、
前記第３スタンダードセルは、
前記半導体基板の前記表面に形成され、前記第２不純物拡散領域を挟んで前記第２機能素子領域の反対側に位置し、前記第２不純物拡散領域に対向する第３機能素子領域を有し、
前記半導体基板の前記表面の上方において前記第２不純物拡散領域を跨ぐように、前記第２機能素子領域および前記第３機能素子領域を電気的に接続する第２金属層が延設され、
前記第２金属層が前記第２不純物拡散領域を跨ぐように延在している平面高さは、前記第１金属層が形成されている平面高さ以下である、
請求項１に記載の半導体装置。
【請求項４】
半導体基板の表面に形成された第１および第２スタンダードセルを含むスタンダードセルであって、
前記第１スタンダードセルは、
前記半導体基板の前記表面に形成された第１機能素子領域と、
前記半導体基板の前記表面に形成され、前記第１機能素子領域の両側を挟んで対向して配置される帯状の第１不純物拡散領域と、
前記半導体基板の前記表面の上方に配設され、各々の前記第１不純物拡散領域の上方において各々の前記第１不純物拡散領域に沿うように延在する幹線部および各々の前記幹線部から前記第１機能素子領域の上方に向かって延在する延在部を含む金属層と、を有し、
前記第２スタンダードセルは、
前記半導体基板の前記表面に形成された第２機能素子領域と、
前記半導体基板の前記表面に形成され、前記第２機能素子領域の両側を挟んで対向して配置されるとともに、前記第１不純物拡散領域にそれぞれ連続する帯状の第２不純物拡散領域と、
前記半導体基板の前記表面に形成され、各々の前記第２不純物拡散領域と前記第２機能素子領域との間を電気的に接続する接続用不純物拡散領域と、を有し、
前記金属層および前記第２機能素子領域は、前記幹線部、前記第１不純物拡散領域、前記第２不純物拡散領域、および前記接続用不純物拡散領域を通して電気的に接続されている、
スタンダードセル。
【請求項５】
請求項１〜３のいずれかに記載の半導体装置におけるスタンダードセル、または請求項４に記載のスタンダードセルの配置配線方法であって、
前記第２スタンダードセルのパターン情報が格納されたセルライブラリを準備する工程と、
所定の回路接続情報を配置配線システムに入力する工程と、
前記配置配線システムが、前記第２スタンダードセル以外の所定のスタンダードセルの前記パターン情報を前記セルライブラリから読み出し、前記回路接続情報に対応するように複数の前記スタンダードセルの前記パターン情報を配置する工程と、
複数の前記スタンダードセル間を結ぶ配線の密度が所定値を超える配線混雑領域の発生を検出する工程と、
前記配置配線システムが、前記第２スタンダードセルの前記パターン情報を前記セルライブラリから読み出し、前記配線混雑領域に含まれる前記スタンダードセルを前記第２スタンダードセルに置換する工程と、を備える、
スタンダードセルの配置配線方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−２３８６８９（Ｐ２０１１−２３８６８９Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０７４０９（Ｐ２０１０−１０７４０９）
【出願日】平成２２年５月７日（２０１０．５．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月７日（２０１０．５．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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