絶縁層の下の埋め込み裏面制御ゲートを有するＳｅＯＩ基板上のデータパスセル
【課題】基本データパスセルに基づいてＳｅＯＩ（絶縁体上半導体）基板上に製造された半導体デバイスに関する。
【解決手段】本発明は、第１の態様によれば、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域（Ｓ７）と、ドレイン領域（Ｄ７）と、ソースおよびドレイン領域によって境界付けられたチャネル領域（Ｃ７）とを有し、チャネル領域の上に形成された表面ゲート制御領域（ＧＡ７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ７）は、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域（ＧＮ２）を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルに関する。
【解決手段】本発明は、第１の態様によれば、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域（Ｓ７）と、ドレイン領域（Ｄ７）と、ソースおよびドレイン領域によって境界付けられたチャネル領域（Ｃ７）とを有し、チャネル領域の上に形成された表面ゲート制御領域（ＧＡ７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ７）は、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域（ＧＮ２）を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルに関する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、マイクロエレクトロニクスの分野に関し、より詳しくは、基本データパスセルに基づいてＳｅＯＩ（絶縁体上半導体）基板上に製造された半導体デバイスに関する。
【背景技術】
【０００２】
集積回路の設計は、所定の論理機能を有する複数の基本セルを集積することに基づく。一般に、設計の２つのタイプを区別することができる。
【０００３】
設計の第１のタイプによれば、汎用の約１０００通りのあらかじめ設計されたセルを含むライブラリが使用される。この場合、これらは、「標準セル」と呼ばれる。
【０００４】
設計の第２のタイプによれば、用いられる環境に特に適合されたセルが設計される。この場合、これらは、「データパス」セルと呼ばれる。
【０００５】
所与の回路に対してその回路のために特に開発されたデータパスセルを用いることは、より良い性能特性（通常は、速度、電力消費、および占有面積の点から）を達成することが可能になることが理解されよう。しかし設計コストは、高くなる。
【０００６】
したがって通常、データパスセルは、例えばマイクロプロセッサ用に、最適化された性能特性を必要とする高速回路のみに用いられる。これらのセルは、比較的複雑な基本機能の高度の繰り返しが見られる演算ユニットを製造するために特に設計される。例としては、加算器、乗算器などが挙げられる。
【０００７】
性能（速度、電力消費）の改善、および小型化は、本発明の応用分野において継続する要件である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】T. Sakurai, "Closed-form Expressions for Interconnection Delay, Coupling, and Crosstalk in VLSI's", IEEE Transactions On Electron Devices, Vol. 40, No. 1, January 1993
【発明の概要】
【０００９】
本発明の目的はこれらの要件を満たすことであり、この目的のために、本発明の第１の態様は、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域と、ドレイン領域と、ソース領域およびドレイン領域によって境界付けられたチャネル領域とを有し、チャネル領域の上に形成された表面ゲート制御領域をさらに含むセルにおいて、少なくとも１つのトランジスタは、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルである。
【００１０】
このセルの非限定的ないくつかの好ましい特徴は、以下の通りである。
−裏面ゲート線は、複数のトランジスタの裏面ゲート領域を接続する。
−裏面ゲート線は、トランジスタの行に沿って、絶縁層の下のバルク基板内に延びる。
−裏面ゲート領域は、反対の導電型のウェルによってバルク基板から分離される。
−裏面ゲート領域は、トランジスタのチャネルと同じ導電型を有する。
【００１１】
もう１つの態様によれば本発明は、本発明の第１の態様によるデータパスセルを備える絶縁体上半導体の基板上に製造された集積回路に関する。
【００１２】
別の態様によれば本発明は、本発明の第１の態様によるデータパスセルを駆動する方法に関し、この方法では裏面ゲート領域は、トランジスタがオフ状態のときは第１の電位に接続され、トランジスタがオン状態のときは第２の電位に接続される。
【００１３】
他の態様によれば本発明は、データパスセルを設計する方法に関し、この方法ではセルは、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合され、方法は、
−そのキャパシタンスを低減するために、セルのトランジスタの物理的幅を縮小するステップと、
−トランジスタに裏面制御ゲートを追加するステップであって、前記ゲートは、オン状態で用いられるときにそのコンダクタンスを増加するためにバルク基板内に配置される、ステップと
を含む。
【００１４】
本発明の他の特徴、目的、および利点は、非限定的な例示として述べられる本発明の好ましい実施形態の以下の詳細な説明を、添付の図面を参照して読むことによって、より明瞭に明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】本発明を実施することによる伝播遅延の点からの可能な向上を示す図である。
【図２】裏面制御ゲートの製造を示す図である。
【図３】バルク基板上のＣＭＯＳデータパスセルと、本発明の第１の態様の１つの可能な実施形態によるＳｅＯＩ基板上のＣＭＯＳデータパスセルとを比較するための図である。
【発明を実施するための形態】
【００１６】
本発明は、複数のデータパスセルを備える集積回路に関する。データパスセルのそれぞれは、その回路のために特に開発され、その結果それ自体の動作環境に高度に適合される。
【００１７】
通常、データパスセルは、入力段と出力段とを備える。これはまた、入力段と出力段を接続する１つまたは複数の中間段を含むことができる。
【００１８】
回路の速度を最大にするために、様々な対策をとることができる。
【００１９】
まず第一に、データパスセルを互いに接続する電気的接続の長さ、またはデータパスセルの段を互いに接続する電気的接続の長さを短くすることができる。その結果、接続の負荷キャパシタンスは低減され、抵抗は低減される。
【００２０】
低いインピーダンスを有する外向きの段を設けることもできる。その場合、出力段は、１つまたは複数の出力の電気的接続、および後続データパスセルの入力段を、急速に充電するのに十分な導通のレベルを有する。
【００２１】
通常、これは大きなトランジスタ、特に大きな幅を有するトランジスタの使用を強いることになる。
【００２２】
しかし出力段はまた、負荷（データパスセルの入力段、または１つまたは複数の中間段に対する）となり、この負荷は、出力段を構成するトランジスタの寸法が大きいほど重くなることに留意すべきである。さらにその電力消費は、静的および動的条件下の両方で、その寸法に比例する。
【００２３】
回路の速度を最大にする別の手段は、低キャパシタンス入力段を設けるものである。これは、セルの入力段の寸法を小さくすることによって達成される。それにより、先行セルの負荷は低減される。
【００２４】
しかし寸法を小さくすることにより、この入力段が、１つまたは複数の中間段、または出力段を有効に充電するのに十分な導通のレベルをもたなくなるリスクを生じる。
【００２５】
さらに、過度な小型化から、結果として性能のばらつきを生じ得る。この場合特に、並列データパスセルがかなり異なる速度を有するリスクがある。
【００２６】
より一般的にはいずれの段も、後続段または後続セルに対しての出力段、および先行段または先行セルに対しての入力段の両方となる。
【００２７】
したがって、キャパシタンスを低減するため（および、したがって１つまたは複数の先行段の負荷を低減するため）の小さな寸法のトランジスタと、抵抗を低くするため（および、したがって１つまたは複数の後続段を有効に充電するため）の大きな寸法のトランジスタとの間で妥協を求めなければならないことが理解されよう。
【００２８】
本発明との関連において、それぞれの段は、ＳｅＯＩ基板上、特にＳＯＩ（シリコンオンインシュレータ）上に製造された、複数のＦＥＴトランジスタ（ＦＥＴは、電界効果トランジスタを意味する）からなる。各トランジスタは、ソース領域と、ドレイン領域と、ソース領域をドレイン領域から分離するチャネル領域とを有する。トランジスタはまた、ゲート誘電体層によってチャネルから分離された表面制御ゲートを有する。
【００２９】
本発明はまた、少なくとも１つのトランジスタのチャネルに面したバルク基板内に、裏面制御ゲートを配置することを提案する。
【００３０】
図２は、ＳｅＯＩ基板上に製造されたｎＭＯＳトランジスタＴ１〜Ｔ７の行の断面図を示す。この断面図では、絶縁層は参照符号ＢＯＸを有する（ＢＯＸは、埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ）を意味する）。
【００３１】
この図２では、トランジスタのチャネルは完全に空乏化され、ソース領域Ｓおよびドレイン領域Ｄは共に絶縁層ＢＯＸに接触する。
【００３２】
しかし本発明はまた、ソース領域およびドレイン領域が薄層内にまっすぐに延びない、部分的に空乏化される技術にも拡張される。この場合、裏面制御ゲートは、ソース領域とドレイン領域の間のチャネル領域から遠くなるので、全体として有効性が低くなることに留意されたい。
【００３３】
見やすいように図２は、同じ寸法を有するトランジスタを示す。
【００３４】
しかし図２は、単に説明のために示される。実際には、データパスセルのトランジスタは必ずしも行に配置されず、必ずしも同じ寸法ではなく（所与の行に沿ったものを含み）、それらは個々の裏面制御ゲートまたは共通の裏面制御ゲートを有することができ、裏面制御ゲートに印加される電位は異なってもよく、異ならなくてもよい。
【００３５】
トランジスタＴ７を参照すると、これはＳｅＯＩ基板の薄層内に、ソース領域Ｓ７と、ドレイン領域Ｄ７と、ソースとドレインの間にあるチャネル領域Ｃ７とを有する。トランジスタＴ７はさらに、それ自体は知られているやり方で常法によりチャネルの上に配置された表面制御ゲートＧＡ７と、表面制御ゲート領域ＧＡ７とチャネルＣ７の間に置かれたゲート誘電体層１０とを含む。
【００３６】
トランジスタＴ７はさらに、バルク基板内に配置され絶縁層ＢＯＸによってチャネルＣ７から分離された裏面制御ゲートＧＮ２を含む。したがってトランジスタＴ７は２つの制御ゲートすなわち、常法により用いられる表面制御ゲートＧＡ７と、本発明により提案される裏面制御ゲートＧＮ２とを有し、裏面制御ゲートＧＮ２は特に、それ自体の寸法を増加する必要なしにトランジスタの導通を増大するために用いるためのものである。
【００３７】
図２は、様々な可能な状況を示すための図である。この図２では、
−トランジスタＴ１は、ｐ＋型の裏面制御ゲートＧＰ１を有し、
−トランジスタＴ２は、ｎ＋型の裏面制御ゲートＧＮ１を有し、
−トランジスタＴ３は、裏面制御ゲートをもたず、
−トランジスタＴ４〜Ｔ６は、ｐ＋型の共通の裏面制御ゲートＧＰ２を有し、
−トランジスタＴ７は、ｎ＋型の裏面制御ゲートＧＮ２を有する。
【００３８】
図２に示されるように、トランジスタに個々に関連付けられた裏面制御ゲートは、トランジスタのチャネルのみに面して延びるように、絶縁層の下のバルク基板内に配置することができる（トランジスタＴ１、Ｔ２、およびＴ７を参照）。
【００３９】
裏面制御ゲートは複数のトランジスタに共通とすることができ、前記複数のトランジスタのチャネルの下で絶縁層の下のバルク基板内に位置することができる（トランジスタＴ４〜Ｔ６の場合）。
【００４０】
裏面制御ゲートは、例えば絶縁層ＢＯＸの下にドーパントを注入することによって形成される。
【００４１】
裏面制御ゲートは、反対の導電型のウェルＣＮ１、ＣＰ１、ＣＮ２、ＣＰ２によってバルク基板から分離される（ｐ＋型裏面制御ゲートＧＰ１、ＧＰ２用にｎ型ウェルＣＮ１、ＣＮ２、ｎ＋型裏面制御ゲートＧＮ１、ＧＮ２用にｐ−型ウェルＣＰ１、ＣＰ２）。
【００４２】
ウェル電圧は、裏面制御ゲートとウェルの間の電極ノードによって生成される寄生ダイオードが常に逆バイアスされるように選択され、このダイオードは、裏面制御ゲートをウェルから、およびそれが含み得るいずれのもの（特に他の裏面制御ゲート）から分離する。実際に、複数の同じ型の裏面制御ゲートに共通のウェルを設けることはもちろん可能である。
【００４３】
ウェルの代替またはそれに追加して、裏面制御ゲートをバルク基板から分離するように、絶縁層ＢＯＸの下に、バルク基板へ深さ方向に延びる横方向分離領域を設けることが可能であることに留意されたい。このような場合には裏面制御ゲートは、トランジスタのチャネルに面して正確に配置されなくてもよい。
【００４４】
さらに代替的実施形態（図示せず）によれば、絶縁層ＢＯＸの下のバルク基板内を基礎とした第２の絶縁層も、裏面制御ゲートのバルク基板からの分離に完全にまたは部分的に寄与することができる。
【００４５】
トランジスタの裏面制御ゲートを正または負にバイアスすることにより（典型的には、＋０．３Ｖまたは−０．３Ｖにより）、トランジスタの特性を個々に変更することができる。具体的には、トランジスタの閾値電圧をシフトすることができる。ここで閾値電圧を変更することは、トランジスタのチャネルの物理的幅を変更することと等価である。
【００４６】
したがって本発明との関連において、トランジスタのチャネルの物理的幅は一度限りで画定されるが、裏面制御ゲートを駆動する方法を選択することによって、そのチャネルの見かけの（実効的な）幅を変更することが可能となる。
【００４７】
ｎ型導電性のチャネルと、ｐ型導電性の裏面制御ゲート（この場合は裏面制御ゲートは、仕事関数を有すると言われる）とを有するトランジスタは、非常に高い閾値電圧を有する。この閾値電圧は、裏面制御ゲートに正電圧を印加することによって低くすることができる。
【００４８】
ｎ型導電性のチャネルと、ｎ型導電性の裏面制御ゲート（この場合は裏面制御ゲートは、仕事関数をもたないと言われる）とを有するトランジスタは、公称閾値電圧を有し、これは裏面制御ゲートに正電圧を印加することによって低くすることができる。
【００４９】
この裏面制御ゲートを通じたトランジスタの閾値電圧の変化は、Ｖｔｈ＝Ｖｔ０−αＶＢＧによって定式化することができ、ここでＶｔｈはトランジスタの閾値電圧、ＶＢＧは裏面制御ゲートに印加される電圧、Ｖｔ０は公称閾値電圧（これは、ｎ型またはｐ型の裏面制御ゲートが用いられるかどうかに従って仕事関数によってシフトすることができる）、およびαはトランジスタの幾何形状に関連する係数を表す。
【００５０】
係数αは特に、α＝３ｔｏｘ１／（ｔＳｉ＋３ｔｏｘ２）としてモデル化することができ、ｔｏｘ１は表面制御ゲートをチャネルから分離するゲートの誘電体層の厚さを示し、ｔｏｘ２は裏面制御ゲートをチャネルから分離する絶縁層の厚さを示し、ｔＳｉは薄層の厚さを示す。
【００５１】
したがって、トランジスタに関連付けられた裏面制御ゲートのドーピングの型は、公称閾値電圧をシフトする場合もありシフトしない場合もあり、裏面制御ゲートのバイアスは閾値電圧の調整を可能にすることが理解されよう。
【００５２】
したがって、（閾値電圧を低減することにより）トランジスタのオン状態での導通電流ＩＯＮの増加、および（閾値電圧を増加することにより）トランジスタのオフ状態でのリーク電流ＩＯＦＦの低減から、利益を得ることが可能となる。
【００５３】
したがって本発明との関連において、トランジスタが、本発明を実施しなかった場合（バルク基板上に製造されたＣＭＯＳデータパスセルの場合）にこのトランジスタが有することになる物理的幅よりも小さな物理的幅を有するように選択することが好ましい。それによりこのトランジスタが属する段のキャパシタンスは低減される。このようにして、１つまたは複数の先行段の負荷は低減される。
【００５４】
それにより、一定の導通のレベルに対して、先行段の負荷を約３３％低減することが可能となる。
【００５５】
裏面制御ゲートの使用により一般に、一定のコンダクタンスに対してトランジスタの幅を１／２に縮小することが可能になる（これは４５ｎｍリソグラフィから始まり、なぜならその前のリソグラフィの場合は厚さの比および電圧が適さないからである）。トランジスタの幅が１／２に縮小されれば、その入力容量もこの率だけ低減されるが、同様に求められ得る出力コンダクタンスは改善されない。したがって二次因子
【００５６】
【数１】
が通常は好ましいことが直観的に見積もられる。しかしデータパスセルはその状況において最適化され、キャパシタンスまたは抵抗を単独に最適化することが望ましい場合があり得ることに留意されたい。
【００５７】
確かに、導通電流の増加から利益を得るためにトランジスタの裏面制御ゲートに対応することが可能である（それによりチャネルの実効幅は、物理的幅を変更せずに増加される）。したがって、このトランジスタが属する段の抵抗を低減（コンダクタンスを増大）することが可能である。このようにして１つまたは複数の後続段を有効に負荷させることができる。
【００５８】
それによりトランジスタのサイズを大きくする必要なしに、３２ｎｍ技術ノードにて、約３３％のインピーダンス低減を得ることが可能である（この低減は次世代技術ではさらに大きくする必要がある）。
【００５９】
もちろんこれらの２つの対応は、一緒に実施することが好ましい。このような場合、データパスセルの占有面積は、約１５から２５％縮小することができる。
【００６０】
論文（例えば、非特許文献１参照）から引用した以下の式は、出力段と入力段の間の伝播遅延Ｔｖを示す。
【００６１】
【数２】
この式において、
−ＲｉｎｔおよびＣｉｎｔは、それぞれ電気的接続の抵抗およびキャパシタンスを表し、これらはリソグラフィ（以下で考察する実施例では３２ｎｍ）、および接続の長さ（実施例では１０ｎｍと１０μｍの間）に応じて変化し、
−Ｒｂｕｆは、電気的接続の入り口での出力段のインピーダンスを表し、
−Ｃｂｕｆは、電気的接続の他端での入力段のキャパシタンスを表す。
【００６２】
図１の曲線ＣａおよびＣｌは、それぞれアナログ信号の振幅の９０％の伝播に対する、およびデジタル信号の振幅の５０％伝播に対する、伝播遅延（ｐｓ）を接続長さ（ｎｍ）の関数として示す。
【００６３】
本発明の例示的実施形態では、ＣｂｕｆおよびＲｂｕｆは、３３％低減される。曲線ＣａｉおよびＣｌｉは、それぞれアナログおよびデジタルの場合の伝播遅延の大幅な低減（約５５％）を示す。
【００６４】
これらのパラメータの１つまたは両方、すなわちＣｂｕｆ（トランジスタの寸法の縮小により）と、Ｒｂｕｆ（裏面制御ゲートにより）とを変化させることが可能であることが理解されよう。
【００６５】
それにより３２ｎｍ技術ノードでは、速度はおよそ２倍にすることができる。しかし控えめに約２５から３３％の速度の増加を見積もることができる。
【００６６】
上記のように、データパスセルの占有面積は、約１５から２５％縮小することができる。
【００６７】
本発明はまた、リーク、およびしたがって電力消費を低減する利点をもたらす。このリークの低減は、より小さなトランジスタの使用によるものであり、またトランジスタがオフ状態のときに裏面制御ゲートを適切に制御することによって得ることができる（リーク電流ＩＯＦＦの低減）。
【００６８】
電力消費はしたがって、オン状態で約２５から３３％低減することができる。これは、従来のＣＭＯＳ技術での、すなわち裏面制御ゲートの駆動がない場合のデータパスセルと比べて、オフ状態において１／１０から１／２０程度に低減される。
【００６９】
この電力消費における低減は、明らかに、より小さなトランジスタがより少ない電力を消費する限りにおいて、一定の動作周波数にて当てはまることが理解されよう。しかしトランジスタは著しく高速になり、より高い周波数を想定することもできる。より高い周波数は結局はより高い電力消費を伴うが、使用率も相応に高くなる。
【００７０】
本発明はさらに、より高い動作周波数を達成することを可能にする利点を有する。控えめな見積もりでは、約３０から５０％の周波数増加となる。
【００７１】
本発明によるデータパスセルの裏面制御ゲートを有するトランジスタを動作させる一方法は、トランジスタがオフ状態にあるときに裏面制御ゲートに第１の電位を印加し、トランジスタがオン状態にあるときに第２の電位を印加するものである。
【００７２】
より詳細には、裏面制御ゲートがローまたはオフ状態にあるとき、例えば接地に接続されたときは、トランジスタは低速にて低リークで動作する。信号がない、すなわちオフ状態では、電力消費は低減される。
【００７３】
裏面制御ゲートがハイまたはオン状態にあるとき、例えば公称電源電圧ＶＤＤに接続されているときは、動作速度は増加される。
【００７４】
裏面制御ゲートの駆動と、トランジスタの物理的寸法との適切な妥協を行うことにより、占有面積の２０％低減と、性能の２０％向上の両方を同時に達成することが可能である。もちろん各セルは、これらのパラメータの一方または他方のすべての利点から利益を得るように設計することができる。
【００７５】
上記の説明では、実施例としてデータパスセルの単一のトランジスタのみを取り上げた。実際には、セルのトランジスタのすべて、または一部が裏面制御ゲートを有することができる。
【００７６】
さらに裏面ゲート線は、複数のトランジスタの裏面制御ゲートを接続することをできる。具体的には、共通の裏面ゲート線は、１つの同じ行に沿って配置されたトランジスタの裏面制御ゲートを接続することができる。
【００７７】
図３は、バルクＣＭＯＳ技術での全加算器データパスセル（図３の左側）と、本発明の可能な一実施形態による同じセル（右側）との比較を示す。本発明によるセルのトランジスタは行に配置され、裏面ゲート線ＢＧ１〜ＢＧ６は、各行に沿って絶縁層の下のバルク基板内に延びる。
【００７８】
本発明によるセルは、動作速度は少なくとも約２０％高く、占有面積は約２０％小さく、電力消費はアクティブモードでは約２０％低減され、非アクティブモードでは１／１０未満に低減される。
【００７９】
図３に示される実施例のトポロジーはまた、フォトレジストマスクの露光波長未満に寸法を縮小することによって引き起こされる異常および変形を制限するように、規則的な構成をもたらす点で有利である。この規則的な構成は、特に単一のポリシリコン方位（製作ツールに対して単一次元の公差のみをもたらす）、および単一のポリシリコンピッチ（光学現象の、より良い制御をもたらす）に基づく。
【００８０】
さらに、セルは活性領域の群のみからなり、それによってフォトリソグラフィ操作が簡単になる。
【００８１】
図３に示される実施例では、いずれの１つの行のトランジスタも同じ寸法（特に同じ幅）を有する。しかし本発明は、このような場合に限定されず、任意の１つの行に沿った異なる物理的寸法（特に異なる幅）を有するトランジスタも包含する。
【００８２】
さらに、各トランジスタ（または、各群のトランジスタ、特に各行のトランジスタ）は、単に各裏面制御ゲートに異なる電位を印加することによって、専用の「スケールファクタ」を有することができる。
【００８３】
本発明は、その第１の態様によるデータパスセルに限定されず、このようなセルを備える集積回路、このようなセルを駆動する方法、およびこのようなセルを設計する方法であって、セルの少なくとも１つのトランジスタの物理的幅が、そのキャパシタンスを低減するために縮小され、そのコンダクタンスを増加するためにそのトランジスタに裏面制御ゲートが追加される、方法にも拡張されることが理解されよう。
【技術分野】
【０００１】
本発明の分野は、マイクロエレクトロニクスの分野に関し、より詳しくは、基本データパスセルに基づいてＳｅＯＩ（絶縁体上半導体）基板上に製造された半導体デバイスに関する。
【背景技術】
【０００２】
集積回路の設計は、所定の論理機能を有する複数の基本セルを集積することに基づく。一般に、設計の２つのタイプを区別することができる。
【０００３】
設計の第１のタイプによれば、汎用の約１０００通りのあらかじめ設計されたセルを含むライブラリが使用される。この場合、これらは、「標準セル」と呼ばれる。
【０００４】
設計の第２のタイプによれば、用いられる環境に特に適合されたセルが設計される。この場合、これらは、「データパス」セルと呼ばれる。
【０００５】
所与の回路に対してその回路のために特に開発されたデータパスセルを用いることは、より良い性能特性（通常は、速度、電力消費、および占有面積の点から）を達成することが可能になることが理解されよう。しかし設計コストは、高くなる。
【０００６】
したがって通常、データパスセルは、例えばマイクロプロセッサ用に、最適化された性能特性を必要とする高速回路のみに用いられる。これらのセルは、比較的複雑な基本機能の高度の繰り返しが見られる演算ユニットを製造するために特に設計される。例としては、加算器、乗算器などが挙げられる。
【０００７】
性能（速度、電力消費）の改善、および小型化は、本発明の応用分野において継続する要件である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】T. Sakurai, "Closed-form Expressions for Interconnection Delay, Coupling, and Crosstalk in VLSI's", IEEE Transactions On Electron Devices, Vol. 40, No. 1, January 1993
【発明の概要】
【０００９】
本発明の目的はこれらの要件を満たすことであり、この目的のために、本発明の第１の態様は、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域と、ドレイン領域と、ソース領域およびドレイン領域によって境界付けられたチャネル領域とを有し、チャネル領域の上に形成された表面ゲート制御領域をさらに含むセルにおいて、少なくとも１つのトランジスタは、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルである。
【００１０】
このセルの非限定的ないくつかの好ましい特徴は、以下の通りである。
−裏面ゲート線は、複数のトランジスタの裏面ゲート領域を接続する。
−裏面ゲート線は、トランジスタの行に沿って、絶縁層の下のバルク基板内に延びる。
−裏面ゲート領域は、反対の導電型のウェルによってバルク基板から分離される。
−裏面ゲート領域は、トランジスタのチャネルと同じ導電型を有する。
【００１１】
もう１つの態様によれば本発明は、本発明の第１の態様によるデータパスセルを備える絶縁体上半導体の基板上に製造された集積回路に関する。
【００１２】
別の態様によれば本発明は、本発明の第１の態様によるデータパスセルを駆動する方法に関し、この方法では裏面ゲート領域は、トランジスタがオフ状態のときは第１の電位に接続され、トランジスタがオン状態のときは第２の電位に接続される。
【００１３】
他の態様によれば本発明は、データパスセルを設計する方法に関し、この方法ではセルは、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合され、方法は、
−そのキャパシタンスを低減するために、セルのトランジスタの物理的幅を縮小するステップと、
−トランジスタに裏面制御ゲートを追加するステップであって、前記ゲートは、オン状態で用いられるときにそのコンダクタンスを増加するためにバルク基板内に配置される、ステップと
を含む。
【００１４】
本発明の他の特徴、目的、および利点は、非限定的な例示として述べられる本発明の好ましい実施形態の以下の詳細な説明を、添付の図面を参照して読むことによって、より明瞭に明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】本発明を実施することによる伝播遅延の点からの可能な向上を示す図である。
【図２】裏面制御ゲートの製造を示す図である。
【図３】バルク基板上のＣＭＯＳデータパスセルと、本発明の第１の態様の１つの可能な実施形態によるＳｅＯＩ基板上のＣＭＯＳデータパスセルとを比較するための図である。
【発明を実施するための形態】
【００１６】
本発明は、複数のデータパスセルを備える集積回路に関する。データパスセルのそれぞれは、その回路のために特に開発され、その結果それ自体の動作環境に高度に適合される。
【００１７】
通常、データパスセルは、入力段と出力段とを備える。これはまた、入力段と出力段を接続する１つまたは複数の中間段を含むことができる。
【００１８】
回路の速度を最大にするために、様々な対策をとることができる。
【００１９】
まず第一に、データパスセルを互いに接続する電気的接続の長さ、またはデータパスセルの段を互いに接続する電気的接続の長さを短くすることができる。その結果、接続の負荷キャパシタンスは低減され、抵抗は低減される。
【００２０】
低いインピーダンスを有する外向きの段を設けることもできる。その場合、出力段は、１つまたは複数の出力の電気的接続、および後続データパスセルの入力段を、急速に充電するのに十分な導通のレベルを有する。
【００２１】
通常、これは大きなトランジスタ、特に大きな幅を有するトランジスタの使用を強いることになる。
【００２２】
しかし出力段はまた、負荷（データパスセルの入力段、または１つまたは複数の中間段に対する）となり、この負荷は、出力段を構成するトランジスタの寸法が大きいほど重くなることに留意すべきである。さらにその電力消費は、静的および動的条件下の両方で、その寸法に比例する。
【００２３】
回路の速度を最大にする別の手段は、低キャパシタンス入力段を設けるものである。これは、セルの入力段の寸法を小さくすることによって達成される。それにより、先行セルの負荷は低減される。
【００２４】
しかし寸法を小さくすることにより、この入力段が、１つまたは複数の中間段、または出力段を有効に充電するのに十分な導通のレベルをもたなくなるリスクを生じる。
【００２５】
さらに、過度な小型化から、結果として性能のばらつきを生じ得る。この場合特に、並列データパスセルがかなり異なる速度を有するリスクがある。
【００２６】
より一般的にはいずれの段も、後続段または後続セルに対しての出力段、および先行段または先行セルに対しての入力段の両方となる。
【００２７】
したがって、キャパシタンスを低減するため（および、したがって１つまたは複数の先行段の負荷を低減するため）の小さな寸法のトランジスタと、抵抗を低くするため（および、したがって１つまたは複数の後続段を有効に充電するため）の大きな寸法のトランジスタとの間で妥協を求めなければならないことが理解されよう。
【００２８】
本発明との関連において、それぞれの段は、ＳｅＯＩ基板上、特にＳＯＩ（シリコンオンインシュレータ）上に製造された、複数のＦＥＴトランジスタ（ＦＥＴは、電界効果トランジスタを意味する）からなる。各トランジスタは、ソース領域と、ドレイン領域と、ソース領域をドレイン領域から分離するチャネル領域とを有する。トランジスタはまた、ゲート誘電体層によってチャネルから分離された表面制御ゲートを有する。
【００２９】
本発明はまた、少なくとも１つのトランジスタのチャネルに面したバルク基板内に、裏面制御ゲートを配置することを提案する。
【００３０】
図２は、ＳｅＯＩ基板上に製造されたｎＭＯＳトランジスタＴ１〜Ｔ７の行の断面図を示す。この断面図では、絶縁層は参照符号ＢＯＸを有する（ＢＯＸは、埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ）を意味する）。
【００３１】
この図２では、トランジスタのチャネルは完全に空乏化され、ソース領域Ｓおよびドレイン領域Ｄは共に絶縁層ＢＯＸに接触する。
【００３２】
しかし本発明はまた、ソース領域およびドレイン領域が薄層内にまっすぐに延びない、部分的に空乏化される技術にも拡張される。この場合、裏面制御ゲートは、ソース領域とドレイン領域の間のチャネル領域から遠くなるので、全体として有効性が低くなることに留意されたい。
【００３３】
見やすいように図２は、同じ寸法を有するトランジスタを示す。
【００３４】
しかし図２は、単に説明のために示される。実際には、データパスセルのトランジスタは必ずしも行に配置されず、必ずしも同じ寸法ではなく（所与の行に沿ったものを含み）、それらは個々の裏面制御ゲートまたは共通の裏面制御ゲートを有することができ、裏面制御ゲートに印加される電位は異なってもよく、異ならなくてもよい。
【００３５】
トランジスタＴ７を参照すると、これはＳｅＯＩ基板の薄層内に、ソース領域Ｓ７と、ドレイン領域Ｄ７と、ソースとドレインの間にあるチャネル領域Ｃ７とを有する。トランジスタＴ７はさらに、それ自体は知られているやり方で常法によりチャネルの上に配置された表面制御ゲートＧＡ７と、表面制御ゲート領域ＧＡ７とチャネルＣ７の間に置かれたゲート誘電体層１０とを含む。
【００３６】
トランジスタＴ７はさらに、バルク基板内に配置され絶縁層ＢＯＸによってチャネルＣ７から分離された裏面制御ゲートＧＮ２を含む。したがってトランジスタＴ７は２つの制御ゲートすなわち、常法により用いられる表面制御ゲートＧＡ７と、本発明により提案される裏面制御ゲートＧＮ２とを有し、裏面制御ゲートＧＮ２は特に、それ自体の寸法を増加する必要なしにトランジスタの導通を増大するために用いるためのものである。
【００３７】
図２は、様々な可能な状況を示すための図である。この図２では、
−トランジスタＴ１は、ｐ＋型の裏面制御ゲートＧＰ１を有し、
−トランジスタＴ２は、ｎ＋型の裏面制御ゲートＧＮ１を有し、
−トランジスタＴ３は、裏面制御ゲートをもたず、
−トランジスタＴ４〜Ｔ６は、ｐ＋型の共通の裏面制御ゲートＧＰ２を有し、
−トランジスタＴ７は、ｎ＋型の裏面制御ゲートＧＮ２を有する。
【００３８】
図２に示されるように、トランジスタに個々に関連付けられた裏面制御ゲートは、トランジスタのチャネルのみに面して延びるように、絶縁層の下のバルク基板内に配置することができる（トランジスタＴ１、Ｔ２、およびＴ７を参照）。
【００３９】
裏面制御ゲートは複数のトランジスタに共通とすることができ、前記複数のトランジスタのチャネルの下で絶縁層の下のバルク基板内に位置することができる（トランジスタＴ４〜Ｔ６の場合）。
【００４０】
裏面制御ゲートは、例えば絶縁層ＢＯＸの下にドーパントを注入することによって形成される。
【００４１】
裏面制御ゲートは、反対の導電型のウェルＣＮ１、ＣＰ１、ＣＮ２、ＣＰ２によってバルク基板から分離される（ｐ＋型裏面制御ゲートＧＰ１、ＧＰ２用にｎ型ウェルＣＮ１、ＣＮ２、ｎ＋型裏面制御ゲートＧＮ１、ＧＮ２用にｐ−型ウェルＣＰ１、ＣＰ２）。
【００４２】
ウェル電圧は、裏面制御ゲートとウェルの間の電極ノードによって生成される寄生ダイオードが常に逆バイアスされるように選択され、このダイオードは、裏面制御ゲートをウェルから、およびそれが含み得るいずれのもの（特に他の裏面制御ゲート）から分離する。実際に、複数の同じ型の裏面制御ゲートに共通のウェルを設けることはもちろん可能である。
【００４３】
ウェルの代替またはそれに追加して、裏面制御ゲートをバルク基板から分離するように、絶縁層ＢＯＸの下に、バルク基板へ深さ方向に延びる横方向分離領域を設けることが可能であることに留意されたい。このような場合には裏面制御ゲートは、トランジスタのチャネルに面して正確に配置されなくてもよい。
【００４４】
さらに代替的実施形態（図示せず）によれば、絶縁層ＢＯＸの下のバルク基板内を基礎とした第２の絶縁層も、裏面制御ゲートのバルク基板からの分離に完全にまたは部分的に寄与することができる。
【００４５】
トランジスタの裏面制御ゲートを正または負にバイアスすることにより（典型的には、＋０．３Ｖまたは−０．３Ｖにより）、トランジスタの特性を個々に変更することができる。具体的には、トランジスタの閾値電圧をシフトすることができる。ここで閾値電圧を変更することは、トランジスタのチャネルの物理的幅を変更することと等価である。
【００４６】
したがって本発明との関連において、トランジスタのチャネルの物理的幅は一度限りで画定されるが、裏面制御ゲートを駆動する方法を選択することによって、そのチャネルの見かけの（実効的な）幅を変更することが可能となる。
【００４７】
ｎ型導電性のチャネルと、ｐ型導電性の裏面制御ゲート（この場合は裏面制御ゲートは、仕事関数を有すると言われる）とを有するトランジスタは、非常に高い閾値電圧を有する。この閾値電圧は、裏面制御ゲートに正電圧を印加することによって低くすることができる。
【００４８】
ｎ型導電性のチャネルと、ｎ型導電性の裏面制御ゲート（この場合は裏面制御ゲートは、仕事関数をもたないと言われる）とを有するトランジスタは、公称閾値電圧を有し、これは裏面制御ゲートに正電圧を印加することによって低くすることができる。
【００４９】
この裏面制御ゲートを通じたトランジスタの閾値電圧の変化は、Ｖｔｈ＝Ｖｔ０−αＶＢＧによって定式化することができ、ここでＶｔｈはトランジスタの閾値電圧、ＶＢＧは裏面制御ゲートに印加される電圧、Ｖｔ０は公称閾値電圧（これは、ｎ型またはｐ型の裏面制御ゲートが用いられるかどうかに従って仕事関数によってシフトすることができる）、およびαはトランジスタの幾何形状に関連する係数を表す。
【００５０】
係数αは特に、α＝３ｔｏｘ１／（ｔＳｉ＋３ｔｏｘ２）としてモデル化することができ、ｔｏｘ１は表面制御ゲートをチャネルから分離するゲートの誘電体層の厚さを示し、ｔｏｘ２は裏面制御ゲートをチャネルから分離する絶縁層の厚さを示し、ｔＳｉは薄層の厚さを示す。
【００５１】
したがって、トランジスタに関連付けられた裏面制御ゲートのドーピングの型は、公称閾値電圧をシフトする場合もありシフトしない場合もあり、裏面制御ゲートのバイアスは閾値電圧の調整を可能にすることが理解されよう。
【００５２】
したがって、（閾値電圧を低減することにより）トランジスタのオン状態での導通電流ＩＯＮの増加、および（閾値電圧を増加することにより）トランジスタのオフ状態でのリーク電流ＩＯＦＦの低減から、利益を得ることが可能となる。
【００５３】
したがって本発明との関連において、トランジスタが、本発明を実施しなかった場合（バルク基板上に製造されたＣＭＯＳデータパスセルの場合）にこのトランジスタが有することになる物理的幅よりも小さな物理的幅を有するように選択することが好ましい。それによりこのトランジスタが属する段のキャパシタンスは低減される。このようにして、１つまたは複数の先行段の負荷は低減される。
【００５４】
それにより、一定の導通のレベルに対して、先行段の負荷を約３３％低減することが可能となる。
【００５５】
裏面制御ゲートの使用により一般に、一定のコンダクタンスに対してトランジスタの幅を１／２に縮小することが可能になる（これは４５ｎｍリソグラフィから始まり、なぜならその前のリソグラフィの場合は厚さの比および電圧が適さないからである）。トランジスタの幅が１／２に縮小されれば、その入力容量もこの率だけ低減されるが、同様に求められ得る出力コンダクタンスは改善されない。したがって二次因子
【００５６】
【数１】
が通常は好ましいことが直観的に見積もられる。しかしデータパスセルはその状況において最適化され、キャパシタンスまたは抵抗を単独に最適化することが望ましい場合があり得ることに留意されたい。
【００５７】
確かに、導通電流の増加から利益を得るためにトランジスタの裏面制御ゲートに対応することが可能である（それによりチャネルの実効幅は、物理的幅を変更せずに増加される）。したがって、このトランジスタが属する段の抵抗を低減（コンダクタンスを増大）することが可能である。このようにして１つまたは複数の後続段を有効に負荷させることができる。
【００５８】
それによりトランジスタのサイズを大きくする必要なしに、３２ｎｍ技術ノードにて、約３３％のインピーダンス低減を得ることが可能である（この低減は次世代技術ではさらに大きくする必要がある）。
【００５９】
もちろんこれらの２つの対応は、一緒に実施することが好ましい。このような場合、データパスセルの占有面積は、約１５から２５％縮小することができる。
【００６０】
論文（例えば、非特許文献１参照）から引用した以下の式は、出力段と入力段の間の伝播遅延Ｔｖを示す。
【００６１】
【数２】
この式において、
−ＲｉｎｔおよびＣｉｎｔは、それぞれ電気的接続の抵抗およびキャパシタンスを表し、これらはリソグラフィ（以下で考察する実施例では３２ｎｍ）、および接続の長さ（実施例では１０ｎｍと１０μｍの間）に応じて変化し、
−Ｒｂｕｆは、電気的接続の入り口での出力段のインピーダンスを表し、
−Ｃｂｕｆは、電気的接続の他端での入力段のキャパシタンスを表す。
【００６２】
図１の曲線ＣａおよびＣｌは、それぞれアナログ信号の振幅の９０％の伝播に対する、およびデジタル信号の振幅の５０％伝播に対する、伝播遅延（ｐｓ）を接続長さ（ｎｍ）の関数として示す。
【００６３】
本発明の例示的実施形態では、ＣｂｕｆおよびＲｂｕｆは、３３％低減される。曲線ＣａｉおよびＣｌｉは、それぞれアナログおよびデジタルの場合の伝播遅延の大幅な低減（約５５％）を示す。
【００６４】
これらのパラメータの１つまたは両方、すなわちＣｂｕｆ（トランジスタの寸法の縮小により）と、Ｒｂｕｆ（裏面制御ゲートにより）とを変化させることが可能であることが理解されよう。
【００６５】
それにより３２ｎｍ技術ノードでは、速度はおよそ２倍にすることができる。しかし控えめに約２５から３３％の速度の増加を見積もることができる。
【００６６】
上記のように、データパスセルの占有面積は、約１５から２５％縮小することができる。
【００６７】
本発明はまた、リーク、およびしたがって電力消費を低減する利点をもたらす。このリークの低減は、より小さなトランジスタの使用によるものであり、またトランジスタがオフ状態のときに裏面制御ゲートを適切に制御することによって得ることができる（リーク電流ＩＯＦＦの低減）。
【００６８】
電力消費はしたがって、オン状態で約２５から３３％低減することができる。これは、従来のＣＭＯＳ技術での、すなわち裏面制御ゲートの駆動がない場合のデータパスセルと比べて、オフ状態において１／１０から１／２０程度に低減される。
【００６９】
この電力消費における低減は、明らかに、より小さなトランジスタがより少ない電力を消費する限りにおいて、一定の動作周波数にて当てはまることが理解されよう。しかしトランジスタは著しく高速になり、より高い周波数を想定することもできる。より高い周波数は結局はより高い電力消費を伴うが、使用率も相応に高くなる。
【００７０】
本発明はさらに、より高い動作周波数を達成することを可能にする利点を有する。控えめな見積もりでは、約３０から５０％の周波数増加となる。
【００７１】
本発明によるデータパスセルの裏面制御ゲートを有するトランジスタを動作させる一方法は、トランジスタがオフ状態にあるときに裏面制御ゲートに第１の電位を印加し、トランジスタがオン状態にあるときに第２の電位を印加するものである。
【００７２】
より詳細には、裏面制御ゲートがローまたはオフ状態にあるとき、例えば接地に接続されたときは、トランジスタは低速にて低リークで動作する。信号がない、すなわちオフ状態では、電力消費は低減される。
【００７３】
裏面制御ゲートがハイまたはオン状態にあるとき、例えば公称電源電圧ＶＤＤに接続されているときは、動作速度は増加される。
【００７４】
裏面制御ゲートの駆動と、トランジスタの物理的寸法との適切な妥協を行うことにより、占有面積の２０％低減と、性能の２０％向上の両方を同時に達成することが可能である。もちろん各セルは、これらのパラメータの一方または他方のすべての利点から利益を得るように設計することができる。
【００７５】
上記の説明では、実施例としてデータパスセルの単一のトランジスタのみを取り上げた。実際には、セルのトランジスタのすべて、または一部が裏面制御ゲートを有することができる。
【００７６】
さらに裏面ゲート線は、複数のトランジスタの裏面制御ゲートを接続することをできる。具体的には、共通の裏面ゲート線は、１つの同じ行に沿って配置されたトランジスタの裏面制御ゲートを接続することができる。
【００７７】
図３は、バルクＣＭＯＳ技術での全加算器データパスセル（図３の左側）と、本発明の可能な一実施形態による同じセル（右側）との比較を示す。本発明によるセルのトランジスタは行に配置され、裏面ゲート線ＢＧ１〜ＢＧ６は、各行に沿って絶縁層の下のバルク基板内に延びる。
【００７８】
本発明によるセルは、動作速度は少なくとも約２０％高く、占有面積は約２０％小さく、電力消費はアクティブモードでは約２０％低減され、非アクティブモードでは１／１０未満に低減される。
【００７９】
図３に示される実施例のトポロジーはまた、フォトレジストマスクの露光波長未満に寸法を縮小することによって引き起こされる異常および変形を制限するように、規則的な構成をもたらす点で有利である。この規則的な構成は、特に単一のポリシリコン方位（製作ツールに対して単一次元の公差のみをもたらす）、および単一のポリシリコンピッチ（光学現象の、より良い制御をもたらす）に基づく。
【００８０】
さらに、セルは活性領域の群のみからなり、それによってフォトリソグラフィ操作が簡単になる。
【００８１】
図３に示される実施例では、いずれの１つの行のトランジスタも同じ寸法（特に同じ幅）を有する。しかし本発明は、このような場合に限定されず、任意の１つの行に沿った異なる物理的寸法（特に異なる幅）を有するトランジスタも包含する。
【００８２】
さらに、各トランジスタ（または、各群のトランジスタ、特に各行のトランジスタ）は、単に各裏面制御ゲートに異なる電位を印加することによって、専用の「スケールファクタ」を有することができる。
【００８３】
本発明は、その第１の態様によるデータパスセルに限定されず、このようなセルを備える集積回路、このようなセルを駆動する方法、およびこのようなセルを設計する方法であって、セルの少なくとも１つのトランジスタの物理的幅が、そのキャパシタンスを低減するために縮小され、そのコンダクタンスを増加するためにそのトランジスタに裏面制御ゲートが追加される、方法にも拡張されることが理解されよう。
【特許請求の範囲】
【請求項１】
データパスセルであって、前記セルは、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特に前記セル自体の環境に適合され、前記セルは電界効果トランジスタのアレイを備え、各トランジスタは前記薄層内に、ソース領域（Ｓ７）と、ドレイン領域（Ｄ７）と、前記ソース領域および前記ドレイン領域によって境界付けられたチャネル領域（Ｃ７）とを有し、前記チャネル領域の上に形成された表面ゲート制御領域（ＧＡ７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ７）は、前記チャネル領域の下の前記バルク基板内に形成された裏面ゲート制御領域（ＧＮ２）を有し、前記裏面ゲート領域は前記トランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセル。
【請求項２】
前記裏面ゲート線（ＢＧ１〜ＢＧ６）は、複数のトランジスタの前記裏面ゲート領域を接続することを特徴とする請求項１に記載のセル。
【請求項３】
前記裏面ゲート線（ＢＧ１〜ＢＧ６）は、トランジスタの行に沿って、前記絶縁層の下の前記バルク基板内に延びることを特徴とする請求項２に記載のセル。
【請求項４】
前記裏面ゲート領域は、反対の導電型のウェルによって前記バルク基板から分離されることを特徴とする請求項１に記載のセル。
【請求項５】
前記裏面ゲート領域は、前記トランジスタの前記チャネルと同じ導電型を有することを特徴とする請求項１に記載のセル。
【請求項６】
集積回路であって、請求項１から５のいずれか一項に記載のデータパスセルを備える絶縁体上半導体の基板上に製造されたことを特徴とする集積回路。
【請求項７】
請求項１に記載のセルを駆動する方法であって、前記裏面ゲート領域は、前記トランジスタがオフ状態のときは第１の電位に接続され、前記トランジスタがオン状態のときは第２の電位に接続されることを特徴とする方法。
【請求項８】
データパスセルを設計する方法であって、前記セルは、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特に前記セル自体の環境に適合され、前記方法は、
前記セルのキャパシタンスを低減するために、前記セルのトランジスタの物理的幅を縮小するステップと、
前記トランジスタに裏面制御ゲートを追加するステップであって、前記ゲートは、オン状態で用いられるときに前記セルのコンダクタンスを増加するために前記バルク基板内に配置される、ステップと
を含むことを特徴とする方法。
【請求項１】
データパスセルであって、前記セルは、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特に前記セル自体の環境に適合され、前記セルは電界効果トランジスタのアレイを備え、各トランジスタは前記薄層内に、ソース領域（Ｓ７）と、ドレイン領域（Ｄ７）と、前記ソース領域および前記ドレイン領域によって境界付けられたチャネル領域（Ｃ７）とを有し、前記チャネル領域の上に形成された表面ゲート制御領域（ＧＡ７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ７）は、前記チャネル領域の下の前記バルク基板内に形成された裏面ゲート制御領域（ＧＮ２）を有し、前記裏面ゲート領域は前記トランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセル。
【請求項２】
前記裏面ゲート線（ＢＧ１〜ＢＧ６）は、複数のトランジスタの前記裏面ゲート領域を接続することを特徴とする請求項１に記載のセル。
【請求項３】
前記裏面ゲート線（ＢＧ１〜ＢＧ６）は、トランジスタの行に沿って、前記絶縁層の下の前記バルク基板内に延びることを特徴とする請求項２に記載のセル。
【請求項４】
前記裏面ゲート領域は、反対の導電型のウェルによって前記バルク基板から分離されることを特徴とする請求項１に記載のセル。
【請求項５】
前記裏面ゲート領域は、前記トランジスタの前記チャネルと同じ導電型を有することを特徴とする請求項１に記載のセル。
【請求項６】
集積回路であって、請求項１から５のいずれか一項に記載のデータパスセルを備える絶縁体上半導体の基板上に製造されたことを特徴とする集積回路。
【請求項７】
請求項１に記載のセルを駆動する方法であって、前記裏面ゲート領域は、前記トランジスタがオフ状態のときは第１の電位に接続され、前記トランジスタがオン状態のときは第２の電位に接続されることを特徴とする方法。
【請求項８】
データパスセルを設計する方法であって、前記セルは、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特に前記セル自体の環境に適合され、前記方法は、
前記セルのキャパシタンスを低減するために、前記セルのトランジスタの物理的幅を縮小するステップと、
前記トランジスタに裏面制御ゲートを追加するステップであって、前記ゲートは、オン状態で用いられるときに前記セルのコンダクタンスを増加するために前記バルク基板内に配置される、ステップと
を含むことを特徴とする方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−１８１８９６（Ｐ２０１１−１８１８９６Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２８２１２２（Ｐ２０１０−２８２１２２）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（５０７０８８０７１）エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ (93)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−２８２１２２（Ｐ２０１０−２８２１２２）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（５０７０８８０７１）エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ (93)
【Ｆターム（参考）】
[ Back to top ]