【課題】 サージへの耐性を向上させると共に、リーク電流の低減を図ることができる保護ダイオードを提供する。
【解決手段】 ｎ型のｎ^＋ＧａＡｓ層６と、ｎ^＋ＧａＡｓ層上に形成されたｎ型のｎ⁻ＧａＡｓ層７を備え、ｎ⁻ＧａＡｓ層内にｐ型エミッタ領域８及びｐ型コレクタ領域９が形成された保護ダイオードであって、ｎ⁻ＧａＡｓ層のドーパントのドーピング濃度をｎ^＋ＧａＡｓ層のドーパントのドーピング濃度よりも小さくする。 （もっと読む）

【課題】 面積やコストの増大を生じることなく高いＥＳＤ耐性を実現することのできるＥＳＤ保護回路を提供する。
【解決手段】 端子２０と接地端子３０の間に接続されるＥＳＤ保護回路１は、３段のダーリントン接続のトランジスタ１１〜１３と、トランジスタ１３のベースと接地端子３０間に接続されてトランジスタ１３の耐圧を向上させる抵抗１４と、トランジスタ１３の導通開始電圧調整のために端子２０とトランジスタ１１のベース間に接続されるダイオード１５〜１７を有する。端子２０へ高電位のＥＳＤが入力されるとダーリントン接続されたトランジスタ１１〜１３が急速に導通し、トランジスタ１３が端子２０の電荷を接地端子３０へ向かって大電流で引き抜く。 （もっと読む）

【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。 （もっと読む）

【課題】
【解決手段】 バイポーラ接合トランジスタ（１００）に関連する方法、装置、デバイスの実施例が記載されている。 （もっと読む）

例示的一実施例によれば、基板上に位置するＢｉＦＥＴは、基板の上に位置するエミッタ層部分を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴをさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。
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半導体部品は、半導体基板（１１０）と、半導体基板の上方のエピタキシャル半導体層（１２０）と、エピタキシャル半導体層内のバイポーラトランジスタ（７７０、８７０）と、エピタキシャル半導体層内の電界効果トランジスタ（７８０、８８０）とを含む。エピタキシャル半導体層の一部によって、バイポーラトランジスタのベースと電界効果トランジスタのゲートとが形成され、エピタキシャル半導体層のその一部は実質的に均一なドーピング濃度を有する。同じまたは他の実施形態においては、エピタキシャル半導体層の異なる部分によって、バイポーラトランジスタのエミッタと電界効果トランジスタのチャネルとが形成され、エピタキシャル半導体層のその異なる部分はエピタキシャル半導体層の一部の実質的に均一なドーピング濃度と同じかまたは異なる実質的に均一なドーピング濃度を有する。
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