【課題】従来の半導体装置では、パワー用半導体素子のコレクタ領域でのシート抵抗値を低減させることが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板４上にＮ型のエピタキシャル層５が形成されている。基板４の裏面５４からはコレクタ領域として用いられるＮ型の埋込拡散層１９が露出している。そして、基板の裏面５４側には、Ｎ型の埋込拡散層１９とコンタクトする金属層５５が形成されている。この構造により、金属層５５がコレクタ領域として用いられ、コレクタ領域でのシート抵抗値を大幅に低減することができる。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子のドレイン領域でのシート抵抗値を低減させることが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上に、２層のＮ型のエピタキシャル層４、５が形成されている。基板３の裏面４９からはドレイン領域として用いられるＮ型の埋込拡散層２０が露出している。そして、基板３の裏面４９側には、Ｎ型の埋込拡散層２０とコンタクトする金属層５０が形成されている。この構造により、金属層５０がドレイン領域として用いられ、ドレイン領域でのシート抵抗値を大幅に低減することができる。 （もっと読む）

【課題】静電気保護用半導体装置のESD 耐量を向上させること。
【解決手段】素子領域は底面に形成された埋め込み絶縁膜１２、側面に形成されたレンチ絶縁膜１３で絶縁分離されている。素子領域は、埋め込みｎ⁺ 型領域１４、ｎ型半導体基板１１の表面部には、コレクタｎ⁺ 型領域１６、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１４とを接続するコレクタシンクｎ⁺ 型領域１５、コレクタｎ⁺ 型領域１６から離れて、ｎ型半導体基板１１の表面部に、ベースｐ型領域１７、ベースｐ型領域１７に内包されて、エミッタｎ⁺ 型領域１８、ベースｐ⁺ 型領域１９が、間隙を隔てて形成されている。埋め込みｎ⁺ 型領域１４の上にこの領域より不純物濃度が低く、ｎ型半導体基板１１より不純物濃度の高い電界分散ｎ型領域が形成されている。この構造によりホットスポットの発生が防止されて、静電耐圧が向上する。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子の耐圧特性と制御用半導体素子のデバイスサイズの縮小化とを実現することが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上にＮ型のエピタキシャル層４が形成されている。基板３にはＰ型の埋込拡散層６が形成され、基板３とエピタキシャル層４には、Ｎ型の埋込拡散層１０がＰ型の埋込拡散層７上に形成されている。この構造により、Ｐ型の埋込拡散層７の這い上がりが抑制され、パワー用半導体素子の耐圧特性を維持しつつ、エピタキシャル層４の厚みを薄くすることができる。そして、制御用半導体素子のデバイスサイズを縮小化することができる。 （もっと読む）

本発明は、製作中に追加の注入物を受け取るＪＦＥＴを提供する。この注入物は、ＪＦＥＴのドレイン領域をそのソース領域の方へ延ばし、かつ／またはそのソース領域をそのドレイン領域の方へ延ばす。注入物は、ドレイン／チャネル（および／またはソース／チャネル）接合部で所与のドレイン電圧および／またはソース電圧に対して普通なら生じるはずの電界の大きさを低減させ、それによって電界に関連するゲート電流および降伏の問題の重大度を軽減する。ＪＦＥＴのゲート層は、各注入物に対して、ゲート層の横方向の境界とドレイン領域および／またはソース領域との間にそれぞれ間隙を設ける幅を有するように寸法設定され、各注入物がそれぞれの間隙内に注入されることが好ましい。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がり、デバイスサイズを縮小し難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上に２層のエピタキシャル層７、８が形成されている。エピタキシャル層７、８には、分離領域３、４、５を構成するＰ型の埋込拡散層４３、４４、４５及びＰ型の拡散層４６、４７、４８が形成されている。このとき、Ｐ型の埋込拡散層４３、４４、４５は１層目のエピタキシャル層７表面から拡散して形成されている。この構造により、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３が狭まり、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。 （もっと読む）

本発明は、基板（１１）と、エミッタ領域（１）、ベース領域（２）及びコレクタ領域（３）を有する少なくとも１つのバイポーラトランジスタを備える半導体本体（１２）とを有する半導体デバイス（１０）の製造方法であって、当該半導体本体（１２）に、前記コレクタ領域とエミッタ領域（１、３）のうちの一方の領域（３）を形成する第１の半導体領域（１３）を形成し、半導体本体（１２）の表面上には、第１の絶縁層（４）、多結晶半導体層（５）及び第２の絶縁層（６）から成る層のスタックを形成し、該スタックに開口（７）を形成し、その後に、非選択的エピタキシャル成長によって、更なる半導体層（２２）を堆積し、開口（７）の底面上の単結晶の水平部分がベース領域（２）を形成し、開口（７）の側面上の多結晶の垂直部分（２Ａ）は多結晶半導体層（５）に接続し、その後に、開口（７）の側面に平行にスペーサ（Ｓ）を形成し、そしてエミッタ及びコレクタ領域（１、３）のうちの他方の領域（１）を形成する第２の半導体領域（３１）を前記スペーサ（Ｓ）の間に形成する、半導体デバイスの製造方法に関する。本発明によれば、上記方法は、前記更なる半導体層（２２）を堆積する前に、前記第２の絶縁層（６）に、その下に在る半導体層（５）の端部（５Ａ）から張り出して突出して見える端部（６Ａ）を設けることを特徴とする。この方法により、費用効率の高い、良好な高周波特性を有するバイポーラトランジスタデバイスを得ることができる。
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【課題】
全セルが均一動作せずに、一部のセルの温度上昇により生じる熱暴走による素子の破壊を抑止し、安定した高出力動作が可能なトランジスタチップを提供する。
【解決手段】
それぞれが、制御信号が入力される制御端子１２１と制御信号に従って電流が流れる第１及び第２端子１１１、１３１とを備える、複数のトランジスタ素子と、それぞれが、トランジスタ素子が形成された領域１０と異なる領域２０に形成され、第１端子の基板１４１への導通を与える、複数の基板導通部２３２と、を備え、各異なるトランジスタ素子は、異なる基板導通部２３２と接続され、各基板導通部２３２は、他の基板導通部２３２から分離された半導体層を備える、半導体装置。 （もっと読む）

【課題】高周波増幅回路に悪影響を与えること無く、バイポーラトランジスタの熱暴走を防止することが可能なバイポーラトランジスタおよび高周波増幅回路の提供を目的とする。
【解決手段】直流バイアスが供給される直流バイアス（ＤＣ）端子３と、ＤＣ端子３に接続されたＤＣ用ベース電極６と、高周波信号が供給される高周波電力（ＲＦ）端子４と、ＲＦ端子４に接続されたＲＦ用ベース電極７と、ＤＣ用ベース電極６とＲＦ用ベース電極７とに接続されているベース層８とを有する。 （もっと読む）

第一のトレンチ（１１）内でバイポーラトランジスタを製造する方法で、一つのフォトリソグラフィマスクのみを適用して第一のトレンチ（１１）及び第二のトレンチ（１２）を形成する。コレクタ領域（２１）を第一のトレンチ（１１）及び第二のトレンチ（１２）内に自己整合して形成する。ベース領域（３１）を第一のトレンチ（１１）内にあるコレクタ領域（２１）の一部分に自己整合して形成する。エミッタ領域（４１）をベース領域（３１）の一部分に自己整合して形成する。コレクタ領域（２１）に対する接点を第二のトレンチ（１２）内に形成し、ベース領域（３１）に対する接点を第一のトレンチ（１１）内に形成する。バイポーラトランジスタの製造を標準ＣＭＯＳプロセスに組み入れることができる。
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【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型Ｓｉ基板上のＰＮ接合バラクタの形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物がＮ型Ｓｉ層側にせり上がってくるが、表面にカーボンが導入されているバラクタ形成領域は埋め込み不純物層からの不純物拡散が抑制され、リンのせり上がりを抑制できる。 （もっと読む）

【課題】 従来の半導体装置では、過電圧から素子を保護するために設けられたＮ型の拡散領域が狭く、ブレークダウン電流が集中し、保護用のＰＮ接合領域が破壊されてしまうという問題があった。
【解決手段】 本発明の半導体装置では、基板２とエピタキシャル層３とにＰ型の埋込拡散層４が形成されている。Ｎ型の埋込拡散層５が、Ｐ型の埋込拡散層４と重畳するように形成され、素子形成領域の下方に過電圧保護用のＰＮ接合領域１９が形成されている。ＰＮ接合領域１９のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流が、ＰＮ接合領域１９に集中することを防止し、過電圧から半導体素子を保護することができる。 （もっと読む）

【課題】ＳＴＩ上端部近傍のシリコン基板に集中する応力を緩和することによって、結晶欠陥や転位の発生を抑制する。
【解決手段】ゲート電極１６の側壁に酸化シリコン膜からなるサイドウォールスペーサ１９を形成するためのエッチングを行う際、オーバーエッチング量を通常よりも多めに実施することによって、ＳＯＩ基板１をエッチングし、素子分離溝１０の上端部のＳＯＩ基板１に４０ｎｍ以上、より好ましくは７０ｎｍ以上の順方向テーパ（ｔ_２）を形成する。このとき、素子分離溝１０に埋め込んだ酸化シリコン膜９は、ＳＯＩ基板１よりも高い選択比でエッチングされるので、その表面は、テーパ（ｔ_２）の下端部よりもさらに下方に後退する。 （もっと読む）

【課題】エミッタ端子及びベース端子が同一な高さを有する高速バイポーラトランジスタを提供する。
【解決手段】高速バイポーラトランジスタは、ベースのためのシリコン−ゲルマニウム膜（２５ａ）をコレクタのための半導体膜（１９）上に形成し、エミッタ端子及びコレクタ端子のための接触窓を有する層間絶縁膜（２７）（２９）を形成し開口する。ポリシリコンを蒸着した後ベース、エミッタ接触窓（３５ｂ）（３５ａ）内にポリシリコンを充填し、イオン注入熱処理工程により、エミッタ拡散部（３６）を形成する。その後、平坦化処理により、同一高さをもつポリシリコンエミッタ端子及びポリシリコンベース端子を形成する。更に、エミッタ及びベース接触窓と、金属配線との間に安定的なシリサイド膜を形成でき、低抵抗なエミッタ、ベース接触窓を持つバイポーラトランジスタを形成できる。 （もっと読む）

【課題】 高速・高受光感度のフォトダイオード（ＰＤ）と、高速・高耐圧のトランジスタを同一の半導体基板上に混載することを目的とする。
【解決手段】 同一の半導体基板上にトランジスタと受光素子が混載されたＯＥＩＣにおいて、シリコン基板１上に選択的にｎ型エピタキシャル層２０を形成する。これにより、バーティカルＰＮＰトランジスタ３及びフォトダイオード４の高性能化に最適なエピタキシャル層の膜厚が実現できるため、各素子の特性向上を最大限に発揮するような構造が可能となり、ＯＥＩＣとして特性向上が図れる。 （もっと読む）

【課題】公知の解決法における問題点を克服する集積回路の製造方法を提供する。
【解決手段】単一ウエハ反応装置を用いて、第１の一定ドーピングレベルを有する下部と第１の一定ドーピングレベルより低い第２の一定ドーピングレベルを有する上部とを有するＮ型の単一のエピタキシャル層を形成し、上述の上部に選択的にＮ型のイオン打ち込みを行うことにより第２の一定ドーピングレベルを有する第１のゾーンと第１の一定ドーピングレベルを有する第２のゾーンとを形成し、次いで、第１のゾーンの上述の上部に、Ｎ型のエミッタ領域とベースドーピングレベルを有するＰ型のベース領域とＮ型のコレクタ領域とベースドーピングレベルより高いドーピングレベルを有し、エミッタ領域を横方向から囲んでいるＰ型の環状しゃ断領域とを備えた低雑音バイポーラトランジスタを形成する。 （もっと読む）

【課題】従来のオンシリコンＭＩＳ容量では、Ｎ型の高濃度不純物層がＰ型シリコン基板と接合を形成するため、ＧＨｚ帯程度以上のレベルの高周波で使用したときに、接合容量を通じて基板と電気的に結合し、基板をＧＮＤに落とすための集積回路上の基板コンタクトに到るまでの間に大きな寄生抵抗が加わることになり、ＭＩＳ容量のＱ値(quality factor)を高周波側で劣化させるという課題を解決し、Ｑ値の減少を極力少なくした半導体装置を提供する。
【解決手段】ＭＩＳ構造の容量の下部で、かつＰ型シリコン基板からなる半導体基板１０１とエピタキシャル層１０２との接合を境としてエピタキシャル層１０２側で、しかもその接合界面付近に位置するように、エピタキシャル層１０２と同一の導電型でかつ高抵抗な拡散層あるいはノンドープ層からなるノンドープ層／Ｎ型高抵抗層１１０を具備することによって、接合容量あるいは寄生抵抗を減少させる。 （もっと読む）

【課題】 バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することを目的とする。
【解決手段】 下部引き出し電極としての半導体膜を開口し、開口窓の底部と側壁に容量膜を形成し、容量膜とシリサイド層１２６からなるコンタクト部を近接させる構造とすることで、下部引き出し電極になる半導体膜自体の寄生抵抗の影響を低減することができ、かつ、半導体基板とコンタクト部を形成しないので、半導体基板に対する寄生容量を抑えた容量素子を得ることができる。 （もっと読む）

【課題】 小型化および低消費電力化を図りつつ負荷変動時のＨＢＴの破壊を有効に防止することのできる高周波電力増幅用電子部品（ＲＦパワーモジュール）および移動体通信システムを提供する。
【解決手段】 高周波電力増幅回路の少なくとも最終段の増幅素子（Ｑ１）がＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）で構成されている高周波電力増幅用電子部品おいて、上記ＨＢＴとしてそのコレクタ電流−コレクタ電圧特性の非破壊領域と破壊領域との境界が逆Ｓ字カーブを有し、該逆Ｓ字カーブの極小値が当該高周波電力増幅用電子部品（ＲＦパワーモジュール１００）に接続される電源（２００）の実使用時に想定される電圧の最大値の４倍以上の領域に存在するＨＢＴを用いるようにした。 （もっと読む）

複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域（Ａ１，Ａ２）において、第１導電型のコレクタ層（２）の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層（４）の表面側に、ベース層（４）よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層（６）が形成されていることにより複数のバイポーラトランジスタが構成されており、複数のトランジスタ作製領域（Ａ１，Ａ２）間において、エミッタ層（６、６１）に含まれる不純物の濃度が異なっており、これによって、少なくとも２つのトランジスタ作製領域（Ａ１，Ａ２）がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路である。この半導体集積回路によれば、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能になる。
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