【課題】ＳｏＣにＤＲＡＭを混載する場合に、プロセス、特性に影響することなく十分な容量のキャパシタを形成することが可能な半導体装置を提供する。
【解決手段】半導体基板１１に形成され、素子分離されたトランジスタ領域と、半導体基板１１上に形成された第１の層間膜１９と、第１の層間膜１９に形成され、それぞれトランジスタ領域に接続される第１および第２のコンタクトプラグ２０、２１と、第１のコンタクトプラグ２０中に形成され、電極層２２ａ／絶縁層２２ｂ／Ｃｕ層２２ｃより構成されるＭＩＭ構造を有する第１のキャパシタと、第２のコンタクトプラグ２１と接続されるビット線２９を備える。 （もっと読む）

【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。
【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。 （もっと読む）

【課題】 ３値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止する。
【解決手段】 電流制御回路８により、３種類の異なる定常電流Ｉ1 〜Ｉ3 を発生し、外部からのデ−タ信号に応じてこの少なくとも３種類の異なる電流値から選択された１つの電流値を選択されたメモリセル１０〜１３の１つに印加する。これにより、メモリセルに過電流が流れることを抑止するとともに、これらの異なる電流値を異なる３種類のしきい値に対応させて、１つのメモリセルに３値以上の情報を記憶可能な多値型のメモリセルを実現する。 （もっと読む）

【課題】シリコンピラーを用いた縦型トランジスタを有する改良されたＤＲＡＭや相変化メモリ等の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、シリコンピラー１０によってセルトランジスタＴｒが構成され、シリコンピラー１０の下部に位置する第１の拡散層１１が基準電位配線ＰＬに共通接続されている。ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触している。また、ゲート電極１４は、ダミーゲート電極と補助ワード線を介して上層の配線に接続されている。層間絶縁膜６１と層間絶縁膜６２との間には、空洞６０が形成されている。隣り合うキャパシタＣｐの大部分は、空洞６０を介して隣接することから、キャパシタ間の容量が大幅に低減する。 （もっと読む）

【課題】シリンダー型容量に含まれる下部電極膜の上端部の欠損や除去を抑制する。
【解決手段】本発明の半導体装置は、半導体基板上に積層された、第１の絶縁膜及び層間絶縁膜に孔を形成し、孔の内壁のうち層間絶縁膜の部分をサイドエッチングし、第１の絶縁膜が孔の縁から中心方向へ突出した構造を形成し、第１の絶縁膜の上面、側面及び下面から、孔の内壁及び底面にわたって下部電極膜を形成し、孔の内部に保護膜を埋設し、第１の絶縁膜の上面及び側面に形成された下部電極膜を除去し、保護膜を除去し、さらに孔の内部にシリンダー型容量を形成して製造される。 （もっと読む）

【課題】ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置を提供する。
【解決手段】第１窒化膜上に突出したビット線を覆うように設けられた第２窒化膜の膜厚が、第１窒化膜よりも厚いことを特徴とする半導体装置。 （もっと読む）

【課題】階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置して良好な動作性能を確保可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、ワード線ＷＬと、これに交差するグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬに沿ってＮ本に区分されたローカルビット線ＬＢＬと、ワード線ＷＬとローカルビット線ＬＢＬの交点に形成されＮＭＯＳトランジスタＮ０とキャパシタＣ０からなる複数のメモリセルＭＣを含むＮ個のメモリセルアレイと、選択メモリセルからローカルビット線ＬＢＬに読み出された信号を増幅するローカルセンスアンプ１２と、ローカルセンスアンプ１２からグローバルビット線ＧＢＬを経由する信号を入出力線に接続するグローバルセンスアンプ１１を備え、各々のメモリセルＭＣはキャパシタＣ０の対向電極がローカルビット線ＬＢＬに直結されるシリンダ型のキャパシタ構造を有している。 （もっと読む）

【課題】半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制する効果を発揮させた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】トレンチゲート型のＭＯＳトランジスタＴｒ１、Ｔｒ２を備えた半導体装置の製造方法であって、半導体基板１の表面にトレンチ１２、１３を形成してからゲート絶縁膜２０を形成する工程と、前記半導体基板１上にゲート電極８用のポリシリコン層を形成する工程と、前記トレンチ１２、１３上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記ポリシリコン層を選択的に除去することによりトレンチ１２、１３上のポリシリコン層を残してこれをゲート電極８とする工程とを具備してなることを特徴とする半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供する。
【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとが半導体基板２上に積層されてなる積層膜からなり、積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体３を採用する。 （もっと読む）

【課題】電極面積を確保できるシリンダ孔を形成する３μｍ厚のシリンダ絶縁膜を、デフォーカス・エラーを抑制して形成する。
【解決手段】シリンダ絶縁膜を、総厚の２／３の膜厚の第１の絶縁膜２と、第１の絶縁膜２上に第１の絶縁膜２よりウェットエッチング速度の遅い、総厚の１／３の膜厚の第２の絶縁膜３を形成した２層構造とし、第２及び第１の絶縁膜をに貫通孔６をドライエッチングにて形成し、ウェットエッチングにて第１の絶縁膜を優先的に拡張する。この時、第１の絶縁膜２は、一酸化二窒素とモノシランを原料ガスとしてプラズマ化学気相成長法で形成する酸化シリコン膜からなり、第２の絶縁膜３を形成する前において、第１の絶縁膜２の表面凹凸の高低差を１５０ｎｍ以下とする。 （もっと読む）

【課題】 ルテニウム或いは酸化ルテニウムを上部電極、二酸化ハフニウム或いは酸化ジルコニウムを絶縁膜に用いたＤＲＡＭキャパシタにおいて、ルテニウム等の二酸化ハフニウム等中への拡散を抑制すること。
【解決手段】 ルテニウム或いは酸化ルテニウムの上部電極および二酸化ハフニウム或いは酸化ジルコニウムの絶縁膜の界面に、キャップ層絶縁膜として前記絶縁膜よりも誘電率の大きな五酸化タンタル或いは酸化ニオブを挿入し、ルテニウム等の二酸化ハフニウム等中への拡散を抑制する。 （もっと読む）

【課題】容量素子の電極における抵抗の上昇及び断線を防止する。
【解決手段】半導体記憶装置は、半導体基板１０１上に複数の容量素子１１２が形成された半導体記憶装置１００において、複数の容量素子１１２は、それぞれ、下部電極１０９と、下部電極１０９上に形成された金属酸化膜１１０と、金属酸化膜１１０上に形成された上部電極１１１とを備える。下部電極１０９及び上部電極１１１のうちの一方の電極は、複数の容量素子１１２の間を接続する配線として機能するように形成された共通電極である。該共通電極は、白金族金属及び白金族金属酸化物の混合物からなると共に、前記共通電極中に、少なくとも配線の方向に沿って白金族金属からなる導電経路が形成されている。 （もっと読む）

【課題】ＭＩＭ型のキャパシタを備える半導体装置の製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制する。
【解決手段】ウエハ上にキャパシタ収容絶縁膜２９を堆積するステップと、キャパシタ収容絶縁膜２９を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、キャパシタ収容絶縁膜２９を緻密化するステップと、緻密化したキャパシタ収容絶縁膜２９に形成したキャパシタ収容孔３０内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、を有する。 （もっと読む）

【課題】半導体装置の製造コストの増大を招くことなく、キャパシタの高層化を図る。
【解決手段】半導体基板上にＤＲＡＭ部を備えた半導体装置であって、ＤＲＡＭ部は、第１のトランジスタを有する半導体基板上に形成され、ホールを有する第１の層間絶縁膜１０７と、ホールの少なくとも底部及び側壁部に形成された第１の導電膜よりなる下部電極１０８と、第１の導電膜及び第１の層間絶縁膜上に形成された容量絶縁膜１０９と、容量絶縁膜上に形成された第２の導電膜よりなる上部電極１１０とからなる容量素子１１１と、第２の導電膜上に形成された上部電極用コンタクトホール１１５を有する第２の層間絶縁膜１１３と、第２の層間絶縁膜上に形成され、上部電極用コンタクトホール内に設けた上部電極用コンタクトプラグ１１８を介して第２の導電膜と電気的に接続する上部電極用配線１２４とを備え、第２の層間絶縁膜は、ＳｉＯＮ膜又はＳｉＮ膜からなる。 （もっと読む）

【課題】トランジスタ及び容量を含む半導体記憶装置における高集積化を図るとともに製造歩留りの向上を図った半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１に形成されたトランジスタＴｍを覆う第１の層間絶縁膜６に形成されてトランジスタＴｍに電気接続されたセルコンタクト９と、第２及び第３の層間絶縁膜１０，１７に形成されてセルコンタクト９に電気接続されたビットコンタクト１２と、第３の層間絶縁膜１７上の第４の層間絶縁膜２２内に形成された容量２７とを備えており、セルコンタクト９を構成するコンタクトホール１８ｍ内に容量２７の一部を構成する容量絶縁膜２５と上部電極２６が延在されている。容量面積が増大できるので層間絶縁膜２２の膜厚を低減し、コンタクトの深さを低減し、高集積化が可能になり、製造歩留りが向上する。 （もっと読む）

【課題】本発明は、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現することを最も主要な特徴とする。
【解決手段】基板５１と、拡散領域５４Ａと、その上に形成された層間絶縁膜５５と、層間絶縁膜５５に形成され、拡散領域５４Ａに通じるホール５７Ａ及び５７Ｂと、ホール５７Ａ及び５７Ｂ内に形成され、拡散領域５４Ａと電気的に接続された下部電極５９と、下部電極５９上に形成された強誘電体膜６０と、強誘電体膜６０上に形成された上部電極６１とを有し、下部電極５９、強誘電体膜６０及び上部電極６０でそれぞれ強誘電体キャパシタが構成されている。 （もっと読む）

【課題】簡単な工程により製造可能なスタック型キャパシタを有する半導体装置を提供する。
【解決手段】本発明の半導体装置では、単一の第２の層間絶縁膜１７内に、キャパシタの下部電極２７および第２のコンタクトプラグ２６が形成されている。 （もっと読む）

【課題】 電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを得る。
【解決手段】 ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の底部近傍の側面は凹んでおり、この凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接している。 （もっと読む）