【課題】ＤＲＡＭ混載半導体装置において、寄生容量の増大等の不具合を伴うことなくＤＲＡＭ領域とロジック領域の間における層間絶縁膜の段差の発生を抑制することと共に、プレートコンタクトの深さをより正確に調整する。
【解決手段】本発明の半導体装置の製造方法では、第２の層間絶縁膜１５内に溝４２を形成した後、溝４２の底面および側面を覆うストレージ電極１６を形成する。ストレージ電極１６の上に容量絶縁膜１７を形成し、容量絶縁膜１７の上に、４００度以下の低温のＣＶＤ法とアンモニアを用いたアニールとを繰り返すことにより、ＴｉＯ_xＮ_y膜１９を形成する。ＴｉＯ_xＮ_y膜１９の上に、ＴｉＮ膜２０を形成し、ＴｉＯ_xＮ_y膜１９をマスクとしてＴｉＮ膜２０のエッチングを行う。その後、露出するＴｉＯ_xＮ_y膜１９を除去することにより、ＴｉＯ_xＮ_y膜１９およびＴｉＮ膜２０からなるプレート電極を形成する。 （もっと読む）

【課題】多様なエッチング溶液に対して優れた耐性を有するエッチング阻止層を含む半導体装置の製造方法及びその半導体装置と、多様なエッチング溶液に対して優れた耐性を有することで、湿式エッチング工程の間、下部構造物を効果的に保護することができるエッチング阻止層の形成方法とを提供する。
【解決手段】第１構造物上に金属酸化物１１５を蒸着し、その蒸着された金属酸化物１１５をアニーリングし、第１構造物上にエッチング阻止層１１５を形成する。エッチング阻止層１１５上には第２構造物１２０を形成し、エッチング阻止層１１５を用いて第２構造物をエッチングする。金属酸化物はハウニウム及びアルミニウムのうち少なくとも一つを含むことが好ましい。 （もっと読む）

【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。 （もっと読む）

【課題】キャパシタ容量およびデータ保持特性をさらに向上させることができる半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトランジスタＴｒと、半導体基板に形成されたトレンチに形成され、トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタＣｔと、トランジスタを被覆して形成された層間絶縁膜と、層間絶縁膜上に形成され、一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタＣｓと、層間絶縁膜を貫通して形成され、第１記憶ノード電極と第２記憶ノード電極を接続する記憶ノードコンタクトプラグとを有し、第１メモリキャパシタ、第２メモリキャパシタおよびトランジスタを有するメモリセルが複数個配置されている構成とする。 （もっと読む）

【課題】基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子においてそれぞれの高さが異なっている場合においても、それぞれの容量素子の容量を等しくすることにより、動作が安定な信頼性が高い半導体記憶装置を実現できるようにする。
【解決手段】第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の容量素子２３ａの鍔部３２ａの表面積を、第２の容量素子２３ｂの鍔部３２ｂの表面積と比べて大きくすることにより、第１の下部電極２０ａの表面積と第２の下部電極２０ｂの表面積とが等しくなるように補正する。これにより第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。 （もっと読む）

【課題】 強誘電体膜の段差被覆性に優れた半導体装置を提供する。
【解決手段】 半導体装置は、基板上に形成された、表面に凹部又は凸部を有する電極９と、電極９の上に形成されたＳｒ，Ｂｉ，Ｔａ又は、Ｂｉ，Ｌａ，Ｔｉを含む強誘電体膜１０とを備える。凹部又は凸部に存在する段差における強誘電体膜の段差被覆率が８０％以上であり、強誘電体膜を構成する金属元素の組成比のばらつきが±１５％以下である。チャンバー内に原料ガス祖構成する、各々が有機金属化合物を含む複数種類のソースガスを導入するとともに、複数種類のソースガスの主成分同士を反応律速で化学反応させることにより、電極の表面に強誘電体膜を堆積する。 （もっと読む）

【課題】 下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】 本発明に係る半導体装置は、凹部を有するシリコン酸化膜と、凹部内に形成された下部電極と、下部電極の上端近傍に設けられたシリコン窒化膜と、下部電極を覆うように形成された酸化タンタル膜と、酸化タンタル膜上に形成された上部電極とを有する。 （もっと読む）

【課題】 ＣＭＯＳロジック部と、用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載したＤＲＡＭ混載デバイスにおいて、十分な信号保持特性を確保しながら低消費電力及び高速性能を同時に満足できるようにする。
【解決手段】 動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセルの容量を、動作速度が小さい第２のＤＲＡＭ部１０３を構成するメモリセルの容量よりも大きくする。 （もっと読む）

本発明は、ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセル、および、その製造方法に関するものである。本発明では、ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタ（ＫＫ）として形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。
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