半導体記憶装置
【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第2配線層内には、交差配線18a,18bとシャント配線SL0〜SL2,SL7〜SL9とが形成されている。交差領域TR3,TR4は、第X3〜X6行に属している。シャント配線SL0〜SL2,SL7〜SL9は、交差領域TR3,TR4が属さない第X0〜X2,X7〜X9行にそれぞれ属している。第4配線層内には、シャント配線SL3〜SL6が形成されている。シャント配線SL3〜SL6は、交差領域TR3,TR4が属する第X3〜X6行にそれぞれ属している。
【解決手段】第2配線層内には、交差配線18a,18bとシャント配線SL0〜SL2,SL7〜SL9とが形成されている。交差領域TR3,TR4は、第X3〜X6行に属している。シャント配線SL0〜SL2,SL7〜SL9は、交差領域TR3,TR4が属さない第X0〜X2,X7〜X9行にそれぞれ属している。第4配線層内には、シャント配線SL3〜SL6が形成されている。シャント配線SL3〜SL6は、交差領域TR3,TR4が属する第X3〜X6行にそれぞれ属している。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置に関し、特に、隣接ビット線間の容量を低減するためにビット線交差方式が採用された半導体記憶装置の構造に関する。
【背景技術】
【0002】
半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの行ごとに設けられた複数のワード線と、メモリセルアレイの列ごとに設けられた複数のビット線とを備えている。このような半導体記憶装置において、メモリセルの高集積化が進むと、ビット線の形成ピッチが狭くなり、隣接ビット線間の容量に起因する干渉ノイズが無視できなくなる。この干渉ノイズを低減するために、相補ビット線対をメモリセルアレイ上の所定の箇所で交差させる、ビット線交差方式の半導体記憶装置が知られている。
【0003】
ビット線交差方式が採用された従来の半導体記憶装置では、ポリシリコンから成るワード線はゲート酸化膜を介して半導体基板上に形成され、金属から成るビット線は多層配線構造の第1層配線として形成され、相補ビット線対を交差させるための金属から成る交差配線は第2層配線として形成されている。そして、ワード線の抵抗を低減するためにワード線に沿って配設される金属配線(以下「シャント配線」と称する)は、交差配線と同じく第2層配線として形成されている。
【0004】
なお、ビット線交差方式が採用された従来の半導体記憶装置は、例えば下記特許文献1〜8に開示されている。
【0005】
【特許文献1】特開2001−168300号公報
【特許文献2】特開平9−102588号公報
【特許文献3】特開平11−87641号公報
【特許文献4】特開平4−94569号公報
【特許文献5】特開平3−72674号公報
【特許文献6】特開平1−200663号公報
【特許文献7】特開平1−200662号公報
【特許文献8】米国特許第5550769号明細書
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上記した従来の半導体記憶装置では、交差配線及びシャント配線がいずれも第2層配線として形成されているため、交差配線が形成されている領域(以下「交差領域」と称する)ではシャント配線を形成することができない。従って、シャント配線が形成されているか否かでワード線の抵抗の不均一が生じるため、交差領域を通る行に属するメモリセルは無効なメモリセル(ダミーメモリセル)として扱われている。回路レイアウトの関係から1つの交差領域に対して4行分のメモリセルが無効となるため、3点交差のビット線交差方式では、4×3=12行分のメモリセルがダミーメモリセルとなる。このように、従来の半導体記憶装置には、交差配線及びシャント配線が同一の配線層に形成されるため、ダミーメモリセルの存在に起因してメモリセルアレイの面積が増大するという問題がある。
【0007】
本発明はかかる問題を解決するために成されたものであり、ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【0008】
第1の発明に係る半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、前記複数のワード線には、前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、前記交差領域を通る行に属する第2のワード線とが含まれ、前記半導体記憶装置は、前記第1のワード線に接続され、前記第1のワード線に沿って前記第1の配線層内に形成された第1の金属配線と、前記第2のワード線に接続され、前記第2のワード線に沿って第2の配線層内に形成された第2の金属配線とをさらに備える。
【0009】
第2の発明に係る半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、前記複数のワード線には、前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、前記交差領域を通る行に属する第2のワード線とが含まれ、前記半導体記憶装置は、前記第1のワード線に接続され、前記第1のワード線に沿って第2の配線層内に形成された第1の金属配線と、前記第2のワード線に接続され、前記第2のワード線に沿って前記第2の配線層内に形成された第2の金属配線とをさらに備える。
【発明の効果】
【0010】
第1及び第2の発明によれば、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避することができる。
【発明を実施するための最良の形態】
【0011】
実施の形態1.
図1は、3点交差のビット線交差方式が採用された半導体記憶装置の全体構成を簡略化して示す回路図である。メモリセルアレイ内におけるビット線BLの全長を4等分することによって領域AR1〜AR4が規定され、各領域AR1〜AR4の境界において、所定の相補ビット線対が交差されている。具体的には、ビット線BL1とビット線/BL1とは、領域AR1と領域AR2との境界に対応する交差領域TR1と、領域AR3と領域AR4との境界に対応する交差領域TR2とにおいて、それぞれ交差している。また、ビット線BL2とビット線/BL2とは、領域AR2と領域AR3との境界に対応する交差領域TR3において交差しており、ビット線BL0とビット線/BL0とは、領域AR2と領域AR3との境界に対応する交差領域TR4において交差している。
【0012】
例えばビット線BL1は、領域AR1においてはビット線/BL0と容量C1を構成し、領域AR2においてはビット線BL2と容量C2を構成し、領域AR3においてはビット線/BL2と容量C3を構成し、領域AR4においてはビット線BL0と容量C4を構成する。ビット線BL1に隣接するビット線BL0が例えばH(High)レベルになると、ビット線BL0の相補ビット線であるビット線/BL0はL(Low)レベルとなる。その結果、ビット線BL1がHレベルのビット線BL0から受ける容量C4に起因する干渉ノイズは、Lレベルのビット線/BL0から受ける容量C1に起因する干渉ノイズによって打ち消される。同様に、ビット線BL1がビット線BL2から受ける容量C2に起因する干渉ノイズは、ビット線/BL2から受ける容量C3に起因する干渉ノイズによって打ち消される。
【0013】
図2は、メモリセルアレイのレイアウト構成を示す上面図である。図2では、10行×6列分のレイアウト構成のみを抜き出して示している。所定の形成パターンを有する素子分離絶縁膜3によって、複数の素子形成領域ACが行列状に規定されている。行方向(紙面の左右方向)で互いに隣接する素子形成領域AC同士は、列方向(紙面の上下方向)に関する素子形成領域ACのピッチの1/2だけ、列方向にずれて形成されている。つまり、いわゆるハーフピッチのレイアウト構成を成している。
【0014】
また、行方向に延在する複数のワード線WL0〜WL9が、列方向に等間隔に並んで形成されている。1つの素子形成領域AC上に2本のワード線WLが形成されることにより、各素子形成領域ACごとに2個のメモリセルが構成されている。各メモリセルはキャパシタ13を備えており、キャパシタ13は、コンタクトプラグ9を介して素子形成領域ACに接続されている。
【0015】
図3〜6は、本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図3は第1配線層の構造を示しており、図4は第1配線層を含めて第2配線層の構造を示しており、図5は第1及び第2配線層を含めて第3配線層の構造を示しており、図6は第1及び第2配線層を含めて第4配線層の構造を示している。
【0016】
図3を参照して、第1配線層内には、複数のビット線BLが形成されている。ビット線/BL2は、第Y0列及び第Y1列に属している。ビット線/BL2のうち第Y0列に属する部分と第Y1列に属する部分とは、第1配線層内で互いに繋がっている。ビット線BL2は、第Y1列に属する部分(ビット線BL2a)と、第Y0列に属する部分(ビット線BL2b)とを有している。ビット線BL2aとビット線BL2bとは、第1配線層内では互いに分離されている。ビット線BL1は第Y2列に属し、ビット線/BL1は第Y3列に属する。ビット線/BL0は、第Y4列及び第Y5列に属している。ビット線/BL0のうち第Y4列に属する部分と第Y5列に属する部分とは、第1配線層内で互いに繋がっている。ビット線BL0は、第Y5列に属する部分(ビット線BL0a)と、第Y4列に属する部分(ビット線BL0b)とを有している。ビット線BL0aとビット線BL0bとは、第1配線層内では互いに分離されている。各ビット線BLは、所定の箇所に形成されたコンタクトプラグ15を介して、図2に示した素子形成領域ACにそれぞれ接続されている。
【0017】
図4を参照して、第2配線層内には、交差配線18a,18bとシャント配線SL0〜SL2,SL7〜SL9とが形成されている。交差配線18aは交差領域TR3内に形成されており、交差配線18bは交差領域TR4内に形成されている。交差領域TR3,TR4は、第X3〜X6行に属している。
【0018】
交差領域TR3に関して、交差配線18aは、コンタクトプラグ19aを介してビット線BL2aに接続された一端と、コンタクトプラグ19bを介してビット線BL2bに接続された他端とを有している。つまり、第1配線層内に形成されたビット線BL2aとビット線BL2bとは、第2配線層内に形成された交差配線18a及びコンタクトプラグ19a,19bを介して、互いに接続されている。交差領域TR4に関しても同様に、第1配線層内に形成されたビット線BL0aとビット線BL0bとは、第2配線層内に形成された交差配線18b及びコンタクトプラグ19c,19dを介して、互いに接続されている。
【0019】
シャント配線SL0〜SL2,SL7〜SL9は、交差領域TR3,TR4が属さない第X0〜X2,X7〜X9行にそれぞれ属している。シャント配線SL0〜SL2,SL7〜SL9は、図2に示したワード線WL0〜WL2,WL7〜WL9に沿ってそれぞれ形成されており、後述する杭打ち領域27内においてワード線WL0〜WL2,WL7〜WL9にそれぞれ接続されている。
【0020】
図5を参照して、第3配線層内には、GND電位又はVDD電位を与える電源配線やグローバルIO線(GIO)等の配線21が形成されている。図5に示した例では、配線21は列方向に沿って延在している。
【0021】
図6を参照して、第4配線層内には、シャント配線SL3〜SL6が形成されている。シャント配線SL3〜SL6は、交差領域TR3,TR4が属する第X3〜X6行にそれぞれ属している。シャント配線SL3〜SL6は、図2に示したワード線WL3〜WL6に沿ってそれぞれ形成されており、後述する杭打ち領域27内においてワード線WL3〜WL6にそれぞれ接続されている。
【0022】
第4配線層内に形成されているシャント配線SL3〜SL6の材質、配線幅、及び膜厚を、第2配線層内に形成されているシャント配線SL0〜SL2,SL7〜SL9の材質、配線幅、及び膜厚と等しくすることにより、全てのシャント配線SL0〜SL9の抵抗値を同一に設定することができる。その結果、シャント配線SL0〜SL9によって低減されたワード線WL0〜WL9の実効的な抵抗値がほぼ等しくなり、メモリセルへのアクセス速度が行ごとにばらつくことを回避できる。後述する実施の形態2〜9についても同様である。
【0023】
図7〜9は、それぞれ図6に示したラインVII−VII,VIII−VIII,IX−IXに沿った位置に関する断面構造を示す断面図である。図7を参照して、Nウェル1上にPウェル2が形成されており、Pウェル2の上面内に素子分離絶縁膜3が形成されている。また、Pウェル2の上面内には、いずれもN型のソース領域4及びドレイン領域5が形成されている。Pウェル2の上面上には、メモリセルトランジスタのゲート電極として機能するワード線WL4,WL5が、ゲート酸化膜を介して形成されている。素子分離絶縁膜3上には、ワード線WL3,WL6が形成されている。ワード線WLの材質は、例えばポリシリコンである。ワード線WLの側面及び上面上には、シリコン酸化膜やシリコン窒化膜等の絶縁膜7が形成されている。
【0024】
例えばUSG膜から成る層間絶縁膜8内には、コンタクトプラグ9が形成されている。ソース領域4は、コンタクトプラグ9を介してキャパシタ13に接続されている。キャパシタ13は、キャパシタ下部電極10、キャパシタ誘電体膜11、及びキャパシタ上部電極12を有している。
【0025】
第1配線層は、層間絶縁膜14とビット線/BL2,BL2bとを有している。層間絶縁膜14の材質は例えばUSG膜であり、ビット線/BL2,BL2bの材質は例えば銅又はアルミニウム等の金属である。ビット線/BL2,BL2bはダマシンプロセスによって層間絶縁膜14の上面内に形成されており、第1配線層の上面は平坦化されている。ビット線/BL2は、層間絶縁膜14,8内に形成されたコンタクトプラグ15を介して、ドレイン領域5に接続されている。
【0026】
第2配線層は、層間絶縁膜17と交差配線18aとを有している。層間絶縁膜17の材質は例えばUSG膜であり、交差配線18aの材質は例えば銅又はアルミニウム等の金属である。交差配線18aはダマシンプロセスによって層間絶縁膜17の上面内に形成されており、第2配線層の上面は平坦化されている。交差配線18aは、層間絶縁膜17内に形成されたコンタクトプラグ19を介して、ビット線BL2bに接続されている。
【0027】
第3配線層は、層間絶縁膜20と配線21とを有している。層間絶縁膜20の材質は例えばUSG膜であり、配線21の材質は例えば銅又はアルミニウム等の金属である。配線21はダマシンプロセスによって層間絶縁膜20の上面内に形成されており、第3配線層の上面は平坦化されている。
【0028】
第4配線層は、層間絶縁膜22とシャント配線SL3〜SL6とを有している。層間絶縁膜22の材質は例えばUSG膜であり、シャント配線SL3〜SL6の材質は例えば銅又はアルミニウム等の金属である。シャント配線SL3〜SL6はダマシンプロセスによって層間絶縁膜22の上面内に形成されており、第4配線層の上面は平坦化されている。シャント配線SL3〜SL6は、それぞれワード線WL3〜WL6の上方に形成されている。
【0029】
図8を参照して、交差配線18aは、第2配線層が有する層間絶縁膜17の上面内に形成されている。図9を参照して、シャント配線SL0,SL1は、第2配線層が有する層間絶縁膜17の上面内に形成されている。シャント配線SL0,SL1は、それぞれワード線WL0,WL1の上方に形成されている。
【0030】
図10は、本実施の形態1に係る半導体記憶装置の全体構成を示すブロック図である。メモリセルアレイは、所定本数のビット線BL及びワード線WLごとに、複数の領域(「マット」とも称される)に分割されている。列方向に関するマットの両側にはセンスアンプ帯25が配設されており、行方向に関するマットの両側には杭打ち部27が形成されている。杭打ち部27においては、対応するワード線WLとシャント配線SLとが、コンタクトプラグを介して互いに接続されている。図10において、太線で示したシャント配線SLは第4配線層内に形成されたシャント配線であり、その他のシャント配線SLは第2配線層内に形成されたシャント配線である。3点交差のビット線交差方式が採用されているため、合計12本のシャント配線SLが第4配線層内に形成されている。また、各シャント配線SLの下方に配設されている全てのワード線WLは、ワードドライバ26に接続されている。シャント配線SLによってワード線WLの実効的な抵抗値が低下するため、ワードドライバ26から遠い位置に配設されているメモリセルにおいても、十分なアクセス速度を確保することができる。
【0031】
このように本実施の形態1に係る半導体記憶装置によれば、ワード線WL0〜WL2,WL7〜WL9は、第2配線層内に形成されたシャント配線SL0〜SL2,SL7〜SL9にそれぞれ接続されている。一方、ワード線WL3〜WL6に関しては、交差配線18a,18bの存在に起因して第2配線層内にシャント配線を形成することができないが、第4配線層内にシャント配線SL3〜SL6が形成されており、ワード線WL3〜WL6はシャント配線SL3〜SL6にそれぞれ接続されている。そのため、ワード線WL3〜WL6に接続されているメモリセルは、他のワード線WL0〜WL2,WL7〜WL9に接続されているメモリセルと同様に、有効なメモリセルとして機能する。その結果、ダミーメモリセルが無くなるため、交差配線の存在に起因してメモリセルアレイの面積が増大することを回避することができる。
【0032】
実施の形態2.
図11は、図4に示した交差領域TR3の構造を拡大して示す上面図である。交差領域TR3内において、ビット線/BL2は、第Y0列に属して列方向に延在する第1部分30と、第Y1列に属して列方向に延在する第2部分31と、行方向に延在して第1部分30と第2部分31とを接続する第3部分32とを有している。第1部分30と第2部分31とは、行方向及び列方向に関する第3部分32の上面の中央点35を中心として、点対称の関係で配設されている。
【0033】
また、交差領域TR3内において、ビット線BL2aは第4部分33を有している。第4部分33は、第Y1列に属して列方向に延在し、ビット線/BL2の第1部分30に隣接する。同様に、交差領域TR3内において、ビット線BL2bは第5部分34を有している。第5部分34は、第Y0列に属して列方向に延在し、ビット線/BL2の第2部分31に隣接する。第4部分33と第5部分34とは、交差配線18aを介して互いに接続されている。また、第4部分33と第5部分34とは、中央点35を中心として点対称の関係で配設されている。
【0034】
また、交差配線18aは、中央点35を中心として点対称の上面形状を有している。図11に示した例では、交差配線18aは、中央点35を通って列方向に延在する幹部分と、幹部分の上端から行方向(右方向)に突出する枝部分と、幹部分の下端から行方向(左方向)に突出する枝部分とを有している。
【0035】
図11では、交差領域TR3の構造について説明したが、図1に示した他の交差領域TR1,TR2,TR4の構造についても同様である。
【0036】
本実施の形態2に係る半導体記憶装置によれば、抵抗値や隣接ビット線との容量値等の電気特性を、互いに相補の関係にあるビット線BL2,/BL2間でほぼ等しくすることができる。
【0037】
本実施の形態2に係る発明は、後述する実施の形態3〜9についても適用可能である。
【0038】
実施の形態3.
図12は、上記実施の形態1を基礎として、本発明の実施の形態3に係る第4配線層の構造を示す上面図である。複数のシャント配線SL3〜SL6は、所定のピッチで等間隔かつ平行に形成されている。最外端のシャント配線SL3,SL6の外側には、一対の金属配線38,39が、シャント配線SL3〜SL6と平行に形成されている。金属配線38,39は、シャント配線SL3〜SL6と同一の上面形状を有しており、また、シャント配線SL3〜SL6のピッチと同一のピッチで形成されている。つまり、シャント配線SL3とシャント配線SL4との間隔は、シャント配線SL3と金属配線38との間隔に等しく、シャント配線SL6とシャント配線SL5との間隔は、シャント配線SL6と金属配線39との間隔に等しい。
【0039】
図12には一対の金属配線38,39のみを示したが、複数対の金属配線が形成されていてもよい。つまり、金属配線38,39の外側に、金属配線38,39と同一構造の追加の金属配線が、同一ピッチかつ平行に形成されていてもよい。
【0040】
本実施の形態3に係る半導体記憶装置によれば、シャント配線SL3〜SL6を形成する際に金属配線38,39を併せて形成することにより、シャント配線SL3〜SL6の形成プロセスにおいて、金属配線38,39は光学的ダミーパターンとして機能する。その結果、最外端のシャント配線SL3,SL6を精度良く形成できるため、仕上がり形状を全てのシャント配線SL3〜SL6間で均一にすることができる。
【0041】
本実施の形態3に係る発明は、後述する実施の形態4〜9についても適用可能である。
【0042】
実施の形態4.
図13は、上記実施の形態1を基礎として、本発明の実施の形態4に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。第4配線層内には、シャント配線SL3〜SL6と金属配線40とが形成されている。金属配線40は、シャント配線SL3〜SL6と平行に、行方向に延在して形成されている。金属配線40には、GND電位、VDD電位、ビット線プリチャージ電位、セルプレート電位、又はメモリセルの基板電位が供給されている。
【0043】
また、第3配線層内には、複数の金属配線41が形成されている。金属配線41は、金属配線40と直行するように、列方向に延在して形成されている。これにより、行方向に延在する金属配線40と列方向に延在する金属配線41とによって、金属配線群による網目構造が構成されている。
【0044】
金属配線41は、コンタクトプラグ42を介して、金属配線40に接続されている。金属配線41には、金属配線40の電位と同様に、GND電位、VDD電位、ビット線プリチャージ電位、セルプレート電位、又はメモリセルの基板電位が供給されている。
【0045】
なお、図5に示したように第3配線層内に配線21を形成する都合上、配線21とは別の電位が供給される配線41を第3配線層内に形成できない場合には、配線41を第5配線層内に形成することもできる。
【0046】
本実施の形態4に係る半導体記憶装置によれば、所定の電位が供給される金属配線41,42をメモリセルアレイの上方において網目状に張り巡らせることにより、電源から電位供給点に至るまでの電圧降下を回避でき、チップ性能の安定化を図ることができる。
【0047】
また、シャント配線SL3〜SL6と平行に延在する金属配線40を、シャント配線SL3〜SL6と同一の配線層(上記の例では第4配線層)内に形成したため、金属配線40を他の配線層(例えば第5配線層)内に形成する場合と比較すると、必要な配線層の数を削減することができる。
【0048】
本実施の形態4に係る発明は、後述する実施の形態5〜9についても適用可能である。
【0049】
実施の形態5.
図14は、上記実施の形態1を基礎として、本発明の実施の形態5に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。第4配線層内にはシャント配線SL3〜SL6が形成されており、第4配線層よりも上層の配線層(この例では第5配線層とする)内には、金属膜44が形成されている。図14に示すように、シャント配線SL3〜SL6は、平面視上、金属膜44によって完全に覆われている。また、金属膜44の電位は、GND電位又はVDD電位に固定されている。
【0050】
図15は、図14に示したラインXV−XVに沿った位置に関して、第4及び第5配線層の断面構造を示す断面図である。第5配線層は、例えばUSG膜から成る層間絶縁膜45と、ダマシンプロセスによって層間絶縁膜45の上面内に形成された、例えば銅から成る金属膜44とを有している。
【0051】
本実施の形態5に係る半導体記憶装置によれば、金属膜44は外部ノイズからシャント配線SL3〜SL6を保護するシールドとして機能するため、半導体記憶装置の動作の安定化を図ることができる。
【0052】
なお、第2配線層内に形成されているシャント配線SL0〜SL2,SL7〜SL9に関しては、第3配線層内に複数形成されている配線21(図5参照)がシールドとしても機能することとなる。
【0053】
本実施の形態5に係る発明は、後述する実施の形態6〜9についても適用可能である。
【0054】
実施の形態6.
図16は、本発明の実施の形態6に係る半導体記憶装置の全体構成を示すブロック図である。本実施の形態6に係る半導体記憶装置では、メモリセルアレイを構成する複数のメモリセルのうち、図1に示した交差領域TR1〜TR4のいずれかを通る行に属するワード線WLに接続されたメモリセルを、救済用の冗長メモリセルとして割り当てる。図16において太線で示された合計12本のシャント配線49は、図6に示したように第4配線層内に形成されたシャント配線であり、いずれかの交差領域TRを通るシャント配線である。そこで、本実施の形態6では、これらのシャント配線49に対応する合計12本のワード線WLに接続されたメモリセルを、冗長メモリセルとして割り当てる。
【0055】
第2配線層内に形成されたシャント配線SL0〜SL2,SL7〜SL9と、第4配線層内に形成されたシャント配線SL3〜SL6とでは、杭打ち部27においてシャント配線SLとワード線WLとを接続するためのコンタクトプラグの高さが異なる。そのため、厳密には、シャント配線SL0〜SL2,SL7〜SL9に接続されたワード線WL0〜WL2,WL7〜WL9と、シャント配線SL3〜SL6に接続されたワード線WL3〜WL6とでは、実効的な抵抗値がわずかに相違する。
【0056】
そこで、本実施の形態6に係る半導体記憶装置のようにシャント配線SL3〜SL6に対応するメモリセルを冗長メモリセルとして割り当てることにより、冗長メモリセルではない正規のメモリセルに関しては、実効的なワード線WLの抵抗値を均一にすることができる。しかも、従来の半導体記憶装置においてダミーメモリセルとして扱われていたメモリセルを冗長メモリセルとして活用できるため、新たに冗長メモリセルを形成するためにメモリセルアレイの面積が増大するという事態を回避することができる。
【0057】
本実施の形態6に係る発明は、後述する実施の形態8,9についても適用可能である。
【0058】
実施の形態7.
図17〜19は、本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図17は第1配線層の構造を示しており、図18は第1配線層を含めて第2配線層の構造を示しており、図19は第1及び第2配線層を含めて第3配線層の構造を示している。
【0059】
図17を参照して、第1配線層内には、複数のビット線BLが形成されている。ビット線BL2,/BL2,BL1,/BL1,BL0,/BL0の構造は、図3に示した構造と同様である。ビット線BL3は第Y6列に属し、ビット線/BL3は第Y7列に属する。図示は省略してあるが、各ビット線BLは、所定の箇所に形成されたコンタクトプラグ15を介して、図2に示した素子形成領域ACにそれぞれ接続されている。
【0060】
図18を参照して、第2配線層内には、交差配線18a,18bと配線50とが形成されている。図4に示した構造と同様に、交差配線18aはビット線BL2aとビット線BL2bとを接続し、交差配線18bはビット線BL0aとビット線BL0bとを接続する。配線50は、図5に示した配線21と同様に、GND電位又はVDD電位を与える電源配線やグローバルIO線等の配線である。配線50は、交差配線18a,18bとの接触を回避すべく、交差配線18a,18bを迂回するように折れ曲がって形成されている。
【0061】
図19を参照して、第3配線層内には、シャント配線SL0〜SL9が形成されている。シャント配線SL0〜SL9は、それぞれ第X0〜X9行に属している。シャント配線SL0〜SL9は、図2に示したワード線WL0〜WL9に沿ってそれぞれ形成されており、図10,16に示した杭打ち領域27内においてワード線WL0〜WL9にそれぞれ接続されている。
【0062】
図20は、図19に示したラインXX−XXに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。第1配線層は、層間絶縁膜14とビット線BL2a,/BL2とを有している。層間絶縁膜14の材質は例えばUSG膜であり、ビット線BL2a,/BL2の材質は例えば銅又はアルミニウム等の金属である。ビット線BL2a,/BL2はダマシンプロセスによって層間絶縁膜14の上面内に形成されており、第1配線層の上面は平坦化されている。
【0063】
第2配線層は、層間絶縁膜51、交差配線18a、及び配線50を有している。層間絶縁膜51の材質は例えばUSG膜であり、交差配線18a及び配線50の材質は例えば銅又はアルミニウム等の金属である。交差配線18a及び配線50はダマシンプロセスによって層間絶縁膜51の上面内に形成されており、第2配線層の上面は平坦化されている。
【0064】
第3配線層は、層間絶縁膜52とシャント配線SL0〜SL9とを有している。層間絶縁膜52の材質は例えばUSG膜であり、シャント配線SL0〜SL9の材質は例えば銅又はアルミニウム等の金属である。シャント配線SL0〜SL9はダマシンプロセスによって層間絶縁膜52の上面内に形成されており、第3配線層の上面は平坦化されている。
【0065】
このように本実施の形態7に係る半導体記憶装置によれば、上記実施の形態1に係る半導体記憶装置と同様に、シャント配線SL3〜SL6を形成することによってダミーメモリセルが無くなるため、交差配線の存在に起因してメモリセルアレイの面積が増大することを回避することができる。
【0066】
また、第1配線層内にはビット線BLが形成され、第2配線層内には交差配線18a,18b及び配線50が形成され、第3配線層内にはシャント配線SL0〜SL9が形成される。従って、多層配線構造が第1〜第4配線層を備える上記実施の形態1に係る半導体記憶装置と比較すると、必要な配線層の数を削減することができる。
【0067】
図21は、図18に示した第2配線層に関する第1の変形例を示す上面図である。図18に示した配線50の代わりに、配線54が形成されている。配線54は、配線50と同様に、GND電位又はVDD電位を与える電源配線やグローバルIO線等の配線である。配線54は、交差配線18a,18bに隣接しない第1部分55と、交差配線18a,18bに隣接する第2部分56とを備えている。第1部分55の幅W1は、第2部分56の幅W2よりも広い。第2部分56の幅W2が第1部分55の幅W1よりも狭いことにより、配線54と交差配線18a,18bとの接触が回避されている。また、第1部分55の幅W1が第2部分56の幅W2よりも広いことにより、配線54の抵抗値の低減が図られている。図18に示した配線50の代わりに図21に示した配線54を採用した場合であっても、上記と同様の効果を得ることができる。
【0068】
図22は、図18に示した第2配線層に関する第2の変形例を示す上面図である。図18に示した配線50の代わりに、配線58が形成されている。配線58は、配線50と同様に、GND電位又はVDD電位を与える電源配線やグローバルIO線等の配線である。配線58は、交差配線18a,18bに隣接する箇所において、上面形状が枠状の枠状部分59を有している。枠状部分59の内側には開口60が規定されており、平面視上、交差配線18a,18bは枠状部分59に接触することなく開口60内に形成されている。換言すれば、交差配線18a,18bは枠状部分59に内包されている。交差配線18a,18bが枠状部分59に内包されることにより、配線58と交差配線18a,18bとの接触が回避されている。図18に示した配線50の代わりに図22に示した配線58を採用した場合であっても、上記と同様の効果を得ることができる。
【0069】
実施の形態8.
図23〜25は、本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図23は第1配線層の構造を示しており、図24は第1配線層を含めて第2配線層の構造を示しており、図25は第1及び第2配線層を含めて第3配線層の構造を示している。
【0070】
図23を参照して、第1配線層内には、ビット線/BL2a,BL2b,BL1,/BL0a,BL0b,BL3が形成されている。ビット線/BL2a,BL2bは、第Y0列に属している。ビット線BL1は、第Y2列に属している。ビット線/BL0a,BL0bは、第Y4列に属している。ビット線BL3は、第Y6列に属している。
【0071】
図24を参照して、第1配線層内には、ビット線BL2a,/BL2b,/BL1,BL0a,/BL0b,/BL3が形成されている。ビット線BL2a,/BL2bは、第Y1列に属している。ビット線/BL1は、第Y3列に属している。ビット線BL0a,/BL0bは、第Y5列に属している。ビット線/BL3は、第Y7列に属している。
【0072】
ビット線BL2aは、コンタクトプラグ63aを介してビット線BL2bに接続されている。ビット線/BL2bは、コンタクトプラグ63bを介してビット線/BL2aに接続されている。ビット線BL0aは、コンタクトプラグ63cを介してビット線BL0bに接続されている。ビット線/BL0bは、コンタクトプラグ63dを介してビット線/BL0aに接続されている。
【0073】
図25を参照して、第3配線層内には、シャント配線SL0〜SL9が形成されている。シャント配線SL0〜SL9は、それぞれ第X0〜X9行に属している。シャント配線SL0〜SL9は、図2に示したワード線WL0〜WL9に沿ってそれぞれ形成されており、図10,16に示した杭打ち領域27内においてワード線WL0〜WL9にそれぞれ接続されている。
【0074】
なお、図示は省略するが、図5に示した電源配線やグローバルIO線等の配線21は、第2及び第3配線層内には形成できないため、第4配線層内に形成されている。
【0075】
図26は、本実施の形態8に係る半導体記憶装置の全体構成を簡略化して示す回路図である。図26に示したビット線BL0,/BL0,BL1,/BL1,BL2,/BL2のうち、太線で示した部分は第2配線層内に形成されており、それ以外の部分は第1配線層内に形成されている。
【0076】
図27は、図25に示したラインXXVII−XXVIIに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。第1配線層は、層間絶縁膜64とビット線/BL2a,BL1,/BL0a,BL3とを有している。層間絶縁膜64の材質は例えばUSG膜であり、ビット線/BL2a,BL1,/BL0a,BL3の材質は例えば銅又はアルミニウム等の金属である。ビット線/BL2a,BL1,/BL0a,BL3はダマシンプロセスによって層間絶縁膜64の上面内に形成されており、第1配線層の上面は平坦化されている。
【0077】
第2配線層は、層間絶縁膜65とビット線BL2a,/BL1,BL0a,/BL3とを有している。層間絶縁膜65の材質は例えばUSG膜であり、ビット線BL2a,/BL1,BL0a,/BL3の材質は例えば銅又はアルミニウム等の金属である。ビット線BL2a,/BL1,BL0a,/BL3はダマシンプロセスによって層間絶縁膜65の上面内に形成されており、第2配線層の上面は平坦化されている。
【0078】
第3配線層は、層間絶縁膜66とシャント配線SL0とを有している。層間絶縁膜66の材質は例えばUSG膜であり、シャント配線SL0の材質は例えば銅又はアルミニウム等の金属である。シャント配線SL0はダマシンプロセスによって層間絶縁膜66の上面内に形成されており、第3配線層の上面は平坦化されている。
【0079】
図26,27から明らかなように、第n(n:自然数)列に属するビット線BLと、第(n+1)列に属するビット線BLとは、互いに異なる配線層内に形成されている。
【0080】
図28は、代表的にビット線BL1とビット線/BL1との間の容量を説明するための模式図である。層間絶縁膜64,65の材質がUSG膜である場合、その比誘電率ε1は約4.3である。
【0081】
ビット線/BL1がビット線BL1と同一の配線層内に形成されている場合は、ビット線BL1,/BL1間の距離をd1、ビット線BL1,/BL1の側面の面積をSとすると、ビット線BL1,/BL1間の結合容量Cb1は、Cb1=ε1×S/d1となる。
【0082】
一方、ビット線/BL1がビット線BL1と異なる配線層内に形成されている場合は、ビット線BL1,/BL1間の距離をd2とすると、ビット線BL1,/BL1間の結合容量Cb2は、Cb1=ε1×S/d2となる。
【0083】
図28から明らかなようにd2>d1であるため、Cb2<Cb1となる。つまり、互いに隣接するビット線BL同士を異なる配線層内に形成することにより、同一の配線層内に形成されている場合と比較すると、ビット線間の結合容量を低減することができる。
【0084】
ビット線間の結合容量Cbが低減されると、結合容量Cbとセル容量Csとの比であるCb/Cs比を小さくすることができる。その結果、メモリセルからのデータの読み出し時にセンスアンプが認識すべき信号電圧が高くなるため、DRAMメモリセルの読み出しマージンを向上することができる。
【0085】
図29は、変形例として、図27に対応させて第1〜第4配線層の断面構造を示す断面図である。第1配線層は層間絶縁膜67を有しており、層間絶縁膜67の材質は例えばUSG膜である。第2配線層は、層間絶縁膜68とビット線/BL2a,BL1,/BL0a,BL3とを有している。層間絶縁膜68の材質は、第1配線層の層間絶縁膜67よりも比誘電率が低い材質、例えばSiOC膜等のいわゆるLow−k材料である。USG膜の比誘電率ε1は約4.3であり、SiOCの比誘電率ε2は約2.8である。
【0086】
第3配線層は、層間絶縁膜69とビット線BL2a,/BL1,BL0a,/BL3とを有している。層間絶縁膜69の材質は、層間絶縁膜68と同様に例えばSiOC膜である。第4配線層は、層間絶縁膜66とシャント配線SL0とを有している。層間絶縁膜66の材質は、USG膜であってもSiOC膜であってもよい。
【0087】
図30は、代表的にビット線BL1とビット線/BL1との間の容量を説明するための模式図である。ビット線BL1,/BL1間の結合容量Cb3は、Cb3=ε2×S/d2となる。層間絶縁膜64,65の材質がUSG膜である図27に示した構造と比較すると、ε2<ε1であるため、Cb3<Cb2となる。つまり、Low−k材料から成る層間絶縁膜68,69を採用することにより、図27に示した構造よりもビット線間の結合容量を低減することができる。
【0088】
これにより、Cb/Cs比をさらに小さくできるため、DRAMメモリセルの読み出しマージンをさらに向上することが可能となる。
【0089】
なお、図29に示した構造では、SiOC膜から成る層間絶縁膜68の下にUSG膜から成る層間絶縁膜67を形成しているが、その理由は、SiOC膜をシリコン基板上に直接形成すると、SiOC膜の膜剥がれが生じやすいためである。従って、図7に示したように、シリコン基板上には層間絶縁膜8が形成され、層間絶縁膜8上に第1配線層を形成する場合には、図29に示した構造から層間絶縁膜67を省略することもできる。
【0090】
実施の形態9.
上記実施の形態1〜8では3点交差のビット線交差方式を前提として説明したが、上記実施の形態1〜8に係る発明は、1点交差のビット線交差方式にも適用可能である。以下、代表的に上記実施の形態1に係る発明を1点交差のビット線交差方式に適用した例について説明する。
【0091】
図31〜33は、本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図31は第1配線層の構造を示しており、図32は第1配線層を含めて第2配線層の構造を示しており、図33は第1及び第2配線層を含めて第4配線層の構造を示している。なお、図示は省略するが、第3配線層内には、図5と同様に配線21が形成されている。
【0092】
図31を参照して、第1配線層内には、複数のビット線BLが形成されている。ビット線/BL0は、第Y0列及び第Y1列に属している。ビット線/BL0のうち第Y0列に属する部分と第Y1列に属する部分とは、第1配線層内で互いに繋がっている。ビット線/BL1は、第Y1列及び第Y3列に属している。ビット線/BL1のうち第Y1列に属する部分と第Y3列に属する部分とは、第1配線層内で互いに繋がっている。ビット線BL1は、第Y2列に属する部分(ビット線BL1a)と、第Y0列に属する部分(ビット線BL1b)とを有している。ビット線BL1aとビット線BL1bとは、第1配線層内では互いに分離されている。ビット線BL0は、第Y3列に属する部分(ビット線BL0a)と、第Y2列に属する部分(ビット線BL0b)とを有している。ビット線BL0aとビット線BL0bとは、第1配線層内では互いに分離されている。図示は省略するが、各ビット線BLは、所定の箇所に形成されたコンタクトプラグ15を介して、図2に示した素子形成領域ACにそれぞれ接続されている。
【0093】
図32を参照して、第2配線層内には、交差配線75,76とシャント配線SL0,SL1,SL6,SL7とが形成されている。交差配線75,76は交差領域TR内に形成されている。交差領域TRは、第X2〜X5行に属している。シャント配線SL0,SL1は、交差領域TRが属さない第X0,X1,X6,X7行にそれぞれ属している。
【0094】
交差配線75は、コンタクトプラグ77を介してビット線BL1aに接続された一端と、コンタクトプラグ78を介してビット線BL1bに接続された他端とを有している。つまり、第1配線層内に形成されたビット線BL1aとビット線BL1bとは、第2配線層内に形成された交差配線75及びコンタクトプラグ77,78を介して、互いに接続されている。同様に、第1配線層内に形成されたビット線BL0aとビット線BL0bとは、第2配線層内に形成された交差配線76及びコンタクトプラグ79,80を介して、互いに接続されている。
【0095】
図33を参照して、第4配線層内には、シャント配線SL2〜SL5が形成されている。シャント配線SL2〜SL5は、交差領域TRが属する第X2〜X5行にそれぞれ属している。
【0096】
上記実施の形態1〜8に係る発明を1点交差のビット線交差方式に適用した場合であっても、それぞれの実施の形態と同様の効果を得ることができる。
【0097】
実施の形態10.
図34は、3点交差のビット線交差方式が採用された、本発明の実施の形態10に係る半導体記憶装置の全体構成を簡略化して示す回路図である。図10,16に示したように、列方向に関するマットの両側には、センスアンプ帯25が配設されている。図34に示したセンスアンプ90〜92は、図10,16に示したセンスアンプ帯25の一部を構成するものである。
【0098】
本実施の形態10に係る半導体記憶装置では、センスアンプ90〜92が形成されているセンスアンプ領域まで延在する部分を含めたビット線BLの全長を4等分することによって、領域AR11,AR22,AR33,AR44が規定される。そして、各領域AR11,AR22,AR33,AR44の境界において、所定の相補ビット線対が交差されている。例えば、ビット線BL1とビット線/BL1とは、領域AR11と領域AR22との境界に対応する交差領域TR1と、領域AR33と領域AR44との境界に対応する交差領域TR2とにおいて、それぞれ交差している。
【0099】
本実施の形態10に係る半導体記憶装置によれば、隣接ビット線間の容量が真に等しくなるため、ビット線交差方式を採用することによるノイズ低減効果を最大限に発揮させることができる。
【0100】
なお、上記実施の形態1〜10では、DRAMのビット線BLを対象として本発明を適用する例について説明したが、本発明は、DRAM以外のメモリ(例えばSRAM)のビット線にも適用することができる。また、本発明は、第1方向に延在して一部に交差領域を含む複数の第1の配線と、第1方向に垂直な第2方向に延在する複数の第2の配線と、第2の配線を低抵抗化するために第2の配線に接続された第3の配線とを備える多層配線構造であれば、どのようなものにも適用することができる。例えば、ビット線以外のGIO線等の配線にも適用することができる。
【図面の簡単な説明】
【0101】
【図1】3点交差のビット線交差方式が採用された半導体記憶装置の全体構成を簡略化して示す回路図である。
【図2】メモリセルアレイのレイアウト構成を示す上面図である。
【図3】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図4】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図5】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図6】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図7】図6に示したラインVII−VIIに沿った位置に関する断面構造を示す断面図である。
【図8】図6に示したラインVIII−VIIIに沿った位置に関する断面構造を示す断面図である。
【図9】図6に示したラインIX−IXに沿った位置に関する断面構造を示す断面図である。
【図10】本発明の実施の形態1に係る半導体記憶装置の全体構成を示すブロック図である。
【図11】本発明の実施の形態2に係る半導体記憶装置に関して、図4に示した交差領域の構造を拡大して示す上面図である。
【図12】本発明の実施の形態3に係る半導体記憶装置が備える第4配線層の構造を示す上面図である。
【図13】本発明の実施の形態4に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。
【図14】本発明の実施の形態5に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。
【図15】図14に示したラインXV−XVに沿った位置に関して、第4及び第5配線層の断面構造を示す断面図である。
【図16】本発明の実施の形態6に係る半導体記憶装置の全体構成を示すブロック図である。
【図17】本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図18】本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図19】本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図20】図19に示したラインXX−XXに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。
【図21】図18に示した第2配線層に関する第1の変形例を示す上面図である。
【図22】図18に示した第2配線層に関する第2の変形例を示す上面図である。
【図23】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図24】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図25】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図26】本発明の実施の形態8に係る半導体記憶装置の全体構成を簡略化して示す回路図である。
【図27】図25に示したラインXXVII−XXVIIに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。
【図28】隣接ビット線間の容量を説明するための模式図である。
【図29】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の変形例を示す断面図である。
【図30】隣接ビット線間の容量を説明するための模式図である。
【図31】本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図32】本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図33】本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図34】本発明の実施の形態10に係る半導体記憶装置の全体構成を簡略化して示す回路図である。
【符号の説明】
【0102】
WL0〜WL9 ワード線、BL0〜BL3,/BL0〜/BL3 ビット線、TR,TR1〜TR4 交差領域、SL0〜SL9 シャント配線、18a,18b 交差配線、21,50,54,58 配線、25 センスアンプ帯、30 第1部分、31 第2部分、32 第3部分、33 第4部分、34 第5部分、35 中央点、38,39,40,41 金属配線、44 金属膜、59 枠状部分、68,69 層間絶縁膜。
【技術分野】
【0001】
本発明は、半導体記憶装置に関し、特に、隣接ビット線間の容量を低減するためにビット線交差方式が採用された半導体記憶装置の構造に関する。
【背景技術】
【0002】
半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの行ごとに設けられた複数のワード線と、メモリセルアレイの列ごとに設けられた複数のビット線とを備えている。このような半導体記憶装置において、メモリセルの高集積化が進むと、ビット線の形成ピッチが狭くなり、隣接ビット線間の容量に起因する干渉ノイズが無視できなくなる。この干渉ノイズを低減するために、相補ビット線対をメモリセルアレイ上の所定の箇所で交差させる、ビット線交差方式の半導体記憶装置が知られている。
【0003】
ビット線交差方式が採用された従来の半導体記憶装置では、ポリシリコンから成るワード線はゲート酸化膜を介して半導体基板上に形成され、金属から成るビット線は多層配線構造の第1層配線として形成され、相補ビット線対を交差させるための金属から成る交差配線は第2層配線として形成されている。そして、ワード線の抵抗を低減するためにワード線に沿って配設される金属配線(以下「シャント配線」と称する)は、交差配線と同じく第2層配線として形成されている。
【0004】
なお、ビット線交差方式が採用された従来の半導体記憶装置は、例えば下記特許文献1〜8に開示されている。
【0005】
【特許文献1】特開2001−168300号公報
【特許文献2】特開平9−102588号公報
【特許文献3】特開平11−87641号公報
【特許文献4】特開平4−94569号公報
【特許文献5】特開平3−72674号公報
【特許文献6】特開平1−200663号公報
【特許文献7】特開平1−200662号公報
【特許文献8】米国特許第5550769号明細書
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上記した従来の半導体記憶装置では、交差配線及びシャント配線がいずれも第2層配線として形成されているため、交差配線が形成されている領域(以下「交差領域」と称する)ではシャント配線を形成することができない。従って、シャント配線が形成されているか否かでワード線の抵抗の不均一が生じるため、交差領域を通る行に属するメモリセルは無効なメモリセル(ダミーメモリセル)として扱われている。回路レイアウトの関係から1つの交差領域に対して4行分のメモリセルが無効となるため、3点交差のビット線交差方式では、4×3=12行分のメモリセルがダミーメモリセルとなる。このように、従来の半導体記憶装置には、交差配線及びシャント配線が同一の配線層に形成されるため、ダミーメモリセルの存在に起因してメモリセルアレイの面積が増大するという問題がある。
【0007】
本発明はかかる問題を解決するために成されたものであり、ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【0008】
第1の発明に係る半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、前記複数のワード線には、前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、前記交差領域を通る行に属する第2のワード線とが含まれ、前記半導体記憶装置は、前記第1のワード線に接続され、前記第1のワード線に沿って前記第1の配線層内に形成された第1の金属配線と、前記第2のワード線に接続され、前記第2のワード線に沿って第2の配線層内に形成された第2の金属配線とをさらに備える。
【0009】
第2の発明に係る半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、前記複数のワード線には、前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、前記交差領域を通る行に属する第2のワード線とが含まれ、前記半導体記憶装置は、前記第1のワード線に接続され、前記第1のワード線に沿って第2の配線層内に形成された第1の金属配線と、前記第2のワード線に接続され、前記第2のワード線に沿って前記第2の配線層内に形成された第2の金属配線とをさらに備える。
【発明の効果】
【0010】
第1及び第2の発明によれば、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避することができる。
【発明を実施するための最良の形態】
【0011】
実施の形態1.
図1は、3点交差のビット線交差方式が採用された半導体記憶装置の全体構成を簡略化して示す回路図である。メモリセルアレイ内におけるビット線BLの全長を4等分することによって領域AR1〜AR4が規定され、各領域AR1〜AR4の境界において、所定の相補ビット線対が交差されている。具体的には、ビット線BL1とビット線/BL1とは、領域AR1と領域AR2との境界に対応する交差領域TR1と、領域AR3と領域AR4との境界に対応する交差領域TR2とにおいて、それぞれ交差している。また、ビット線BL2とビット線/BL2とは、領域AR2と領域AR3との境界に対応する交差領域TR3において交差しており、ビット線BL0とビット線/BL0とは、領域AR2と領域AR3との境界に対応する交差領域TR4において交差している。
【0012】
例えばビット線BL1は、領域AR1においてはビット線/BL0と容量C1を構成し、領域AR2においてはビット線BL2と容量C2を構成し、領域AR3においてはビット線/BL2と容量C3を構成し、領域AR4においてはビット線BL0と容量C4を構成する。ビット線BL1に隣接するビット線BL0が例えばH(High)レベルになると、ビット線BL0の相補ビット線であるビット線/BL0はL(Low)レベルとなる。その結果、ビット線BL1がHレベルのビット線BL0から受ける容量C4に起因する干渉ノイズは、Lレベルのビット線/BL0から受ける容量C1に起因する干渉ノイズによって打ち消される。同様に、ビット線BL1がビット線BL2から受ける容量C2に起因する干渉ノイズは、ビット線/BL2から受ける容量C3に起因する干渉ノイズによって打ち消される。
【0013】
図2は、メモリセルアレイのレイアウト構成を示す上面図である。図2では、10行×6列分のレイアウト構成のみを抜き出して示している。所定の形成パターンを有する素子分離絶縁膜3によって、複数の素子形成領域ACが行列状に規定されている。行方向(紙面の左右方向)で互いに隣接する素子形成領域AC同士は、列方向(紙面の上下方向)に関する素子形成領域ACのピッチの1/2だけ、列方向にずれて形成されている。つまり、いわゆるハーフピッチのレイアウト構成を成している。
【0014】
また、行方向に延在する複数のワード線WL0〜WL9が、列方向に等間隔に並んで形成されている。1つの素子形成領域AC上に2本のワード線WLが形成されることにより、各素子形成領域ACごとに2個のメモリセルが構成されている。各メモリセルはキャパシタ13を備えており、キャパシタ13は、コンタクトプラグ9を介して素子形成領域ACに接続されている。
【0015】
図3〜6は、本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図3は第1配線層の構造を示しており、図4は第1配線層を含めて第2配線層の構造を示しており、図5は第1及び第2配線層を含めて第3配線層の構造を示しており、図6は第1及び第2配線層を含めて第4配線層の構造を示している。
【0016】
図3を参照して、第1配線層内には、複数のビット線BLが形成されている。ビット線/BL2は、第Y0列及び第Y1列に属している。ビット線/BL2のうち第Y0列に属する部分と第Y1列に属する部分とは、第1配線層内で互いに繋がっている。ビット線BL2は、第Y1列に属する部分(ビット線BL2a)と、第Y0列に属する部分(ビット線BL2b)とを有している。ビット線BL2aとビット線BL2bとは、第1配線層内では互いに分離されている。ビット線BL1は第Y2列に属し、ビット線/BL1は第Y3列に属する。ビット線/BL0は、第Y4列及び第Y5列に属している。ビット線/BL0のうち第Y4列に属する部分と第Y5列に属する部分とは、第1配線層内で互いに繋がっている。ビット線BL0は、第Y5列に属する部分(ビット線BL0a)と、第Y4列に属する部分(ビット線BL0b)とを有している。ビット線BL0aとビット線BL0bとは、第1配線層内では互いに分離されている。各ビット線BLは、所定の箇所に形成されたコンタクトプラグ15を介して、図2に示した素子形成領域ACにそれぞれ接続されている。
【0017】
図4を参照して、第2配線層内には、交差配線18a,18bとシャント配線SL0〜SL2,SL7〜SL9とが形成されている。交差配線18aは交差領域TR3内に形成されており、交差配線18bは交差領域TR4内に形成されている。交差領域TR3,TR4は、第X3〜X6行に属している。
【0018】
交差領域TR3に関して、交差配線18aは、コンタクトプラグ19aを介してビット線BL2aに接続された一端と、コンタクトプラグ19bを介してビット線BL2bに接続された他端とを有している。つまり、第1配線層内に形成されたビット線BL2aとビット線BL2bとは、第2配線層内に形成された交差配線18a及びコンタクトプラグ19a,19bを介して、互いに接続されている。交差領域TR4に関しても同様に、第1配線層内に形成されたビット線BL0aとビット線BL0bとは、第2配線層内に形成された交差配線18b及びコンタクトプラグ19c,19dを介して、互いに接続されている。
【0019】
シャント配線SL0〜SL2,SL7〜SL9は、交差領域TR3,TR4が属さない第X0〜X2,X7〜X9行にそれぞれ属している。シャント配線SL0〜SL2,SL7〜SL9は、図2に示したワード線WL0〜WL2,WL7〜WL9に沿ってそれぞれ形成されており、後述する杭打ち領域27内においてワード線WL0〜WL2,WL7〜WL9にそれぞれ接続されている。
【0020】
図5を参照して、第3配線層内には、GND電位又はVDD電位を与える電源配線やグローバルIO線(GIO)等の配線21が形成されている。図5に示した例では、配線21は列方向に沿って延在している。
【0021】
図6を参照して、第4配線層内には、シャント配線SL3〜SL6が形成されている。シャント配線SL3〜SL6は、交差領域TR3,TR4が属する第X3〜X6行にそれぞれ属している。シャント配線SL3〜SL6は、図2に示したワード線WL3〜WL6に沿ってそれぞれ形成されており、後述する杭打ち領域27内においてワード線WL3〜WL6にそれぞれ接続されている。
【0022】
第4配線層内に形成されているシャント配線SL3〜SL6の材質、配線幅、及び膜厚を、第2配線層内に形成されているシャント配線SL0〜SL2,SL7〜SL9の材質、配線幅、及び膜厚と等しくすることにより、全てのシャント配線SL0〜SL9の抵抗値を同一に設定することができる。その結果、シャント配線SL0〜SL9によって低減されたワード線WL0〜WL9の実効的な抵抗値がほぼ等しくなり、メモリセルへのアクセス速度が行ごとにばらつくことを回避できる。後述する実施の形態2〜9についても同様である。
【0023】
図7〜9は、それぞれ図6に示したラインVII−VII,VIII−VIII,IX−IXに沿った位置に関する断面構造を示す断面図である。図7を参照して、Nウェル1上にPウェル2が形成されており、Pウェル2の上面内に素子分離絶縁膜3が形成されている。また、Pウェル2の上面内には、いずれもN型のソース領域4及びドレイン領域5が形成されている。Pウェル2の上面上には、メモリセルトランジスタのゲート電極として機能するワード線WL4,WL5が、ゲート酸化膜を介して形成されている。素子分離絶縁膜3上には、ワード線WL3,WL6が形成されている。ワード線WLの材質は、例えばポリシリコンである。ワード線WLの側面及び上面上には、シリコン酸化膜やシリコン窒化膜等の絶縁膜7が形成されている。
【0024】
例えばUSG膜から成る層間絶縁膜8内には、コンタクトプラグ9が形成されている。ソース領域4は、コンタクトプラグ9を介してキャパシタ13に接続されている。キャパシタ13は、キャパシタ下部電極10、キャパシタ誘電体膜11、及びキャパシタ上部電極12を有している。
【0025】
第1配線層は、層間絶縁膜14とビット線/BL2,BL2bとを有している。層間絶縁膜14の材質は例えばUSG膜であり、ビット線/BL2,BL2bの材質は例えば銅又はアルミニウム等の金属である。ビット線/BL2,BL2bはダマシンプロセスによって層間絶縁膜14の上面内に形成されており、第1配線層の上面は平坦化されている。ビット線/BL2は、層間絶縁膜14,8内に形成されたコンタクトプラグ15を介して、ドレイン領域5に接続されている。
【0026】
第2配線層は、層間絶縁膜17と交差配線18aとを有している。層間絶縁膜17の材質は例えばUSG膜であり、交差配線18aの材質は例えば銅又はアルミニウム等の金属である。交差配線18aはダマシンプロセスによって層間絶縁膜17の上面内に形成されており、第2配線層の上面は平坦化されている。交差配線18aは、層間絶縁膜17内に形成されたコンタクトプラグ19を介して、ビット線BL2bに接続されている。
【0027】
第3配線層は、層間絶縁膜20と配線21とを有している。層間絶縁膜20の材質は例えばUSG膜であり、配線21の材質は例えば銅又はアルミニウム等の金属である。配線21はダマシンプロセスによって層間絶縁膜20の上面内に形成されており、第3配線層の上面は平坦化されている。
【0028】
第4配線層は、層間絶縁膜22とシャント配線SL3〜SL6とを有している。層間絶縁膜22の材質は例えばUSG膜であり、シャント配線SL3〜SL6の材質は例えば銅又はアルミニウム等の金属である。シャント配線SL3〜SL6はダマシンプロセスによって層間絶縁膜22の上面内に形成されており、第4配線層の上面は平坦化されている。シャント配線SL3〜SL6は、それぞれワード線WL3〜WL6の上方に形成されている。
【0029】
図8を参照して、交差配線18aは、第2配線層が有する層間絶縁膜17の上面内に形成されている。図9を参照して、シャント配線SL0,SL1は、第2配線層が有する層間絶縁膜17の上面内に形成されている。シャント配線SL0,SL1は、それぞれワード線WL0,WL1の上方に形成されている。
【0030】
図10は、本実施の形態1に係る半導体記憶装置の全体構成を示すブロック図である。メモリセルアレイは、所定本数のビット線BL及びワード線WLごとに、複数の領域(「マット」とも称される)に分割されている。列方向に関するマットの両側にはセンスアンプ帯25が配設されており、行方向に関するマットの両側には杭打ち部27が形成されている。杭打ち部27においては、対応するワード線WLとシャント配線SLとが、コンタクトプラグを介して互いに接続されている。図10において、太線で示したシャント配線SLは第4配線層内に形成されたシャント配線であり、その他のシャント配線SLは第2配線層内に形成されたシャント配線である。3点交差のビット線交差方式が採用されているため、合計12本のシャント配線SLが第4配線層内に形成されている。また、各シャント配線SLの下方に配設されている全てのワード線WLは、ワードドライバ26に接続されている。シャント配線SLによってワード線WLの実効的な抵抗値が低下するため、ワードドライバ26から遠い位置に配設されているメモリセルにおいても、十分なアクセス速度を確保することができる。
【0031】
このように本実施の形態1に係る半導体記憶装置によれば、ワード線WL0〜WL2,WL7〜WL9は、第2配線層内に形成されたシャント配線SL0〜SL2,SL7〜SL9にそれぞれ接続されている。一方、ワード線WL3〜WL6に関しては、交差配線18a,18bの存在に起因して第2配線層内にシャント配線を形成することができないが、第4配線層内にシャント配線SL3〜SL6が形成されており、ワード線WL3〜WL6はシャント配線SL3〜SL6にそれぞれ接続されている。そのため、ワード線WL3〜WL6に接続されているメモリセルは、他のワード線WL0〜WL2,WL7〜WL9に接続されているメモリセルと同様に、有効なメモリセルとして機能する。その結果、ダミーメモリセルが無くなるため、交差配線の存在に起因してメモリセルアレイの面積が増大することを回避することができる。
【0032】
実施の形態2.
図11は、図4に示した交差領域TR3の構造を拡大して示す上面図である。交差領域TR3内において、ビット線/BL2は、第Y0列に属して列方向に延在する第1部分30と、第Y1列に属して列方向に延在する第2部分31と、行方向に延在して第1部分30と第2部分31とを接続する第3部分32とを有している。第1部分30と第2部分31とは、行方向及び列方向に関する第3部分32の上面の中央点35を中心として、点対称の関係で配設されている。
【0033】
また、交差領域TR3内において、ビット線BL2aは第4部分33を有している。第4部分33は、第Y1列に属して列方向に延在し、ビット線/BL2の第1部分30に隣接する。同様に、交差領域TR3内において、ビット線BL2bは第5部分34を有している。第5部分34は、第Y0列に属して列方向に延在し、ビット線/BL2の第2部分31に隣接する。第4部分33と第5部分34とは、交差配線18aを介して互いに接続されている。また、第4部分33と第5部分34とは、中央点35を中心として点対称の関係で配設されている。
【0034】
また、交差配線18aは、中央点35を中心として点対称の上面形状を有している。図11に示した例では、交差配線18aは、中央点35を通って列方向に延在する幹部分と、幹部分の上端から行方向(右方向)に突出する枝部分と、幹部分の下端から行方向(左方向)に突出する枝部分とを有している。
【0035】
図11では、交差領域TR3の構造について説明したが、図1に示した他の交差領域TR1,TR2,TR4の構造についても同様である。
【0036】
本実施の形態2に係る半導体記憶装置によれば、抵抗値や隣接ビット線との容量値等の電気特性を、互いに相補の関係にあるビット線BL2,/BL2間でほぼ等しくすることができる。
【0037】
本実施の形態2に係る発明は、後述する実施の形態3〜9についても適用可能である。
【0038】
実施の形態3.
図12は、上記実施の形態1を基礎として、本発明の実施の形態3に係る第4配線層の構造を示す上面図である。複数のシャント配線SL3〜SL6は、所定のピッチで等間隔かつ平行に形成されている。最外端のシャント配線SL3,SL6の外側には、一対の金属配線38,39が、シャント配線SL3〜SL6と平行に形成されている。金属配線38,39は、シャント配線SL3〜SL6と同一の上面形状を有しており、また、シャント配線SL3〜SL6のピッチと同一のピッチで形成されている。つまり、シャント配線SL3とシャント配線SL4との間隔は、シャント配線SL3と金属配線38との間隔に等しく、シャント配線SL6とシャント配線SL5との間隔は、シャント配線SL6と金属配線39との間隔に等しい。
【0039】
図12には一対の金属配線38,39のみを示したが、複数対の金属配線が形成されていてもよい。つまり、金属配線38,39の外側に、金属配線38,39と同一構造の追加の金属配線が、同一ピッチかつ平行に形成されていてもよい。
【0040】
本実施の形態3に係る半導体記憶装置によれば、シャント配線SL3〜SL6を形成する際に金属配線38,39を併せて形成することにより、シャント配線SL3〜SL6の形成プロセスにおいて、金属配線38,39は光学的ダミーパターンとして機能する。その結果、最外端のシャント配線SL3,SL6を精度良く形成できるため、仕上がり形状を全てのシャント配線SL3〜SL6間で均一にすることができる。
【0041】
本実施の形態3に係る発明は、後述する実施の形態4〜9についても適用可能である。
【0042】
実施の形態4.
図13は、上記実施の形態1を基礎として、本発明の実施の形態4に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。第4配線層内には、シャント配線SL3〜SL6と金属配線40とが形成されている。金属配線40は、シャント配線SL3〜SL6と平行に、行方向に延在して形成されている。金属配線40には、GND電位、VDD電位、ビット線プリチャージ電位、セルプレート電位、又はメモリセルの基板電位が供給されている。
【0043】
また、第3配線層内には、複数の金属配線41が形成されている。金属配線41は、金属配線40と直行するように、列方向に延在して形成されている。これにより、行方向に延在する金属配線40と列方向に延在する金属配線41とによって、金属配線群による網目構造が構成されている。
【0044】
金属配線41は、コンタクトプラグ42を介して、金属配線40に接続されている。金属配線41には、金属配線40の電位と同様に、GND電位、VDD電位、ビット線プリチャージ電位、セルプレート電位、又はメモリセルの基板電位が供給されている。
【0045】
なお、図5に示したように第3配線層内に配線21を形成する都合上、配線21とは別の電位が供給される配線41を第3配線層内に形成できない場合には、配線41を第5配線層内に形成することもできる。
【0046】
本実施の形態4に係る半導体記憶装置によれば、所定の電位が供給される金属配線41,42をメモリセルアレイの上方において網目状に張り巡らせることにより、電源から電位供給点に至るまでの電圧降下を回避でき、チップ性能の安定化を図ることができる。
【0047】
また、シャント配線SL3〜SL6と平行に延在する金属配線40を、シャント配線SL3〜SL6と同一の配線層(上記の例では第4配線層)内に形成したため、金属配線40を他の配線層(例えば第5配線層)内に形成する場合と比較すると、必要な配線層の数を削減することができる。
【0048】
本実施の形態4に係る発明は、後述する実施の形態5〜9についても適用可能である。
【0049】
実施の形態5.
図14は、上記実施の形態1を基礎として、本発明の実施の形態5に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。第4配線層内にはシャント配線SL3〜SL6が形成されており、第4配線層よりも上層の配線層(この例では第5配線層とする)内には、金属膜44が形成されている。図14に示すように、シャント配線SL3〜SL6は、平面視上、金属膜44によって完全に覆われている。また、金属膜44の電位は、GND電位又はVDD電位に固定されている。
【0050】
図15は、図14に示したラインXV−XVに沿った位置に関して、第4及び第5配線層の断面構造を示す断面図である。第5配線層は、例えばUSG膜から成る層間絶縁膜45と、ダマシンプロセスによって層間絶縁膜45の上面内に形成された、例えば銅から成る金属膜44とを有している。
【0051】
本実施の形態5に係る半導体記憶装置によれば、金属膜44は外部ノイズからシャント配線SL3〜SL6を保護するシールドとして機能するため、半導体記憶装置の動作の安定化を図ることができる。
【0052】
なお、第2配線層内に形成されているシャント配線SL0〜SL2,SL7〜SL9に関しては、第3配線層内に複数形成されている配線21(図5参照)がシールドとしても機能することとなる。
【0053】
本実施の形態5に係る発明は、後述する実施の形態6〜9についても適用可能である。
【0054】
実施の形態6.
図16は、本発明の実施の形態6に係る半導体記憶装置の全体構成を示すブロック図である。本実施の形態6に係る半導体記憶装置では、メモリセルアレイを構成する複数のメモリセルのうち、図1に示した交差領域TR1〜TR4のいずれかを通る行に属するワード線WLに接続されたメモリセルを、救済用の冗長メモリセルとして割り当てる。図16において太線で示された合計12本のシャント配線49は、図6に示したように第4配線層内に形成されたシャント配線であり、いずれかの交差領域TRを通るシャント配線である。そこで、本実施の形態6では、これらのシャント配線49に対応する合計12本のワード線WLに接続されたメモリセルを、冗長メモリセルとして割り当てる。
【0055】
第2配線層内に形成されたシャント配線SL0〜SL2,SL7〜SL9と、第4配線層内に形成されたシャント配線SL3〜SL6とでは、杭打ち部27においてシャント配線SLとワード線WLとを接続するためのコンタクトプラグの高さが異なる。そのため、厳密には、シャント配線SL0〜SL2,SL7〜SL9に接続されたワード線WL0〜WL2,WL7〜WL9と、シャント配線SL3〜SL6に接続されたワード線WL3〜WL6とでは、実効的な抵抗値がわずかに相違する。
【0056】
そこで、本実施の形態6に係る半導体記憶装置のようにシャント配線SL3〜SL6に対応するメモリセルを冗長メモリセルとして割り当てることにより、冗長メモリセルではない正規のメモリセルに関しては、実効的なワード線WLの抵抗値を均一にすることができる。しかも、従来の半導体記憶装置においてダミーメモリセルとして扱われていたメモリセルを冗長メモリセルとして活用できるため、新たに冗長メモリセルを形成するためにメモリセルアレイの面積が増大するという事態を回避することができる。
【0057】
本実施の形態6に係る発明は、後述する実施の形態8,9についても適用可能である。
【0058】
実施の形態7.
図17〜19は、本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図17は第1配線層の構造を示しており、図18は第1配線層を含めて第2配線層の構造を示しており、図19は第1及び第2配線層を含めて第3配線層の構造を示している。
【0059】
図17を参照して、第1配線層内には、複数のビット線BLが形成されている。ビット線BL2,/BL2,BL1,/BL1,BL0,/BL0の構造は、図3に示した構造と同様である。ビット線BL3は第Y6列に属し、ビット線/BL3は第Y7列に属する。図示は省略してあるが、各ビット線BLは、所定の箇所に形成されたコンタクトプラグ15を介して、図2に示した素子形成領域ACにそれぞれ接続されている。
【0060】
図18を参照して、第2配線層内には、交差配線18a,18bと配線50とが形成されている。図4に示した構造と同様に、交差配線18aはビット線BL2aとビット線BL2bとを接続し、交差配線18bはビット線BL0aとビット線BL0bとを接続する。配線50は、図5に示した配線21と同様に、GND電位又はVDD電位を与える電源配線やグローバルIO線等の配線である。配線50は、交差配線18a,18bとの接触を回避すべく、交差配線18a,18bを迂回するように折れ曲がって形成されている。
【0061】
図19を参照して、第3配線層内には、シャント配線SL0〜SL9が形成されている。シャント配線SL0〜SL9は、それぞれ第X0〜X9行に属している。シャント配線SL0〜SL9は、図2に示したワード線WL0〜WL9に沿ってそれぞれ形成されており、図10,16に示した杭打ち領域27内においてワード線WL0〜WL9にそれぞれ接続されている。
【0062】
図20は、図19に示したラインXX−XXに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。第1配線層は、層間絶縁膜14とビット線BL2a,/BL2とを有している。層間絶縁膜14の材質は例えばUSG膜であり、ビット線BL2a,/BL2の材質は例えば銅又はアルミニウム等の金属である。ビット線BL2a,/BL2はダマシンプロセスによって層間絶縁膜14の上面内に形成されており、第1配線層の上面は平坦化されている。
【0063】
第2配線層は、層間絶縁膜51、交差配線18a、及び配線50を有している。層間絶縁膜51の材質は例えばUSG膜であり、交差配線18a及び配線50の材質は例えば銅又はアルミニウム等の金属である。交差配線18a及び配線50はダマシンプロセスによって層間絶縁膜51の上面内に形成されており、第2配線層の上面は平坦化されている。
【0064】
第3配線層は、層間絶縁膜52とシャント配線SL0〜SL9とを有している。層間絶縁膜52の材質は例えばUSG膜であり、シャント配線SL0〜SL9の材質は例えば銅又はアルミニウム等の金属である。シャント配線SL0〜SL9はダマシンプロセスによって層間絶縁膜52の上面内に形成されており、第3配線層の上面は平坦化されている。
【0065】
このように本実施の形態7に係る半導体記憶装置によれば、上記実施の形態1に係る半導体記憶装置と同様に、シャント配線SL3〜SL6を形成することによってダミーメモリセルが無くなるため、交差配線の存在に起因してメモリセルアレイの面積が増大することを回避することができる。
【0066】
また、第1配線層内にはビット線BLが形成され、第2配線層内には交差配線18a,18b及び配線50が形成され、第3配線層内にはシャント配線SL0〜SL9が形成される。従って、多層配線構造が第1〜第4配線層を備える上記実施の形態1に係る半導体記憶装置と比較すると、必要な配線層の数を削減することができる。
【0067】
図21は、図18に示した第2配線層に関する第1の変形例を示す上面図である。図18に示した配線50の代わりに、配線54が形成されている。配線54は、配線50と同様に、GND電位又はVDD電位を与える電源配線やグローバルIO線等の配線である。配線54は、交差配線18a,18bに隣接しない第1部分55と、交差配線18a,18bに隣接する第2部分56とを備えている。第1部分55の幅W1は、第2部分56の幅W2よりも広い。第2部分56の幅W2が第1部分55の幅W1よりも狭いことにより、配線54と交差配線18a,18bとの接触が回避されている。また、第1部分55の幅W1が第2部分56の幅W2よりも広いことにより、配線54の抵抗値の低減が図られている。図18に示した配線50の代わりに図21に示した配線54を採用した場合であっても、上記と同様の効果を得ることができる。
【0068】
図22は、図18に示した第2配線層に関する第2の変形例を示す上面図である。図18に示した配線50の代わりに、配線58が形成されている。配線58は、配線50と同様に、GND電位又はVDD電位を与える電源配線やグローバルIO線等の配線である。配線58は、交差配線18a,18bに隣接する箇所において、上面形状が枠状の枠状部分59を有している。枠状部分59の内側には開口60が規定されており、平面視上、交差配線18a,18bは枠状部分59に接触することなく開口60内に形成されている。換言すれば、交差配線18a,18bは枠状部分59に内包されている。交差配線18a,18bが枠状部分59に内包されることにより、配線58と交差配線18a,18bとの接触が回避されている。図18に示した配線50の代わりに図22に示した配線58を採用した場合であっても、上記と同様の効果を得ることができる。
【0069】
実施の形態8.
図23〜25は、本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図23は第1配線層の構造を示しており、図24は第1配線層を含めて第2配線層の構造を示しており、図25は第1及び第2配線層を含めて第3配線層の構造を示している。
【0070】
図23を参照して、第1配線層内には、ビット線/BL2a,BL2b,BL1,/BL0a,BL0b,BL3が形成されている。ビット線/BL2a,BL2bは、第Y0列に属している。ビット線BL1は、第Y2列に属している。ビット線/BL0a,BL0bは、第Y4列に属している。ビット線BL3は、第Y6列に属している。
【0071】
図24を参照して、第1配線層内には、ビット線BL2a,/BL2b,/BL1,BL0a,/BL0b,/BL3が形成されている。ビット線BL2a,/BL2bは、第Y1列に属している。ビット線/BL1は、第Y3列に属している。ビット線BL0a,/BL0bは、第Y5列に属している。ビット線/BL3は、第Y7列に属している。
【0072】
ビット線BL2aは、コンタクトプラグ63aを介してビット線BL2bに接続されている。ビット線/BL2bは、コンタクトプラグ63bを介してビット線/BL2aに接続されている。ビット線BL0aは、コンタクトプラグ63cを介してビット線BL0bに接続されている。ビット線/BL0bは、コンタクトプラグ63dを介してビット線/BL0aに接続されている。
【0073】
図25を参照して、第3配線層内には、シャント配線SL0〜SL9が形成されている。シャント配線SL0〜SL9は、それぞれ第X0〜X9行に属している。シャント配線SL0〜SL9は、図2に示したワード線WL0〜WL9に沿ってそれぞれ形成されており、図10,16に示した杭打ち領域27内においてワード線WL0〜WL9にそれぞれ接続されている。
【0074】
なお、図示は省略するが、図5に示した電源配線やグローバルIO線等の配線21は、第2及び第3配線層内には形成できないため、第4配線層内に形成されている。
【0075】
図26は、本実施の形態8に係る半導体記憶装置の全体構成を簡略化して示す回路図である。図26に示したビット線BL0,/BL0,BL1,/BL1,BL2,/BL2のうち、太線で示した部分は第2配線層内に形成されており、それ以外の部分は第1配線層内に形成されている。
【0076】
図27は、図25に示したラインXXVII−XXVIIに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。第1配線層は、層間絶縁膜64とビット線/BL2a,BL1,/BL0a,BL3とを有している。層間絶縁膜64の材質は例えばUSG膜であり、ビット線/BL2a,BL1,/BL0a,BL3の材質は例えば銅又はアルミニウム等の金属である。ビット線/BL2a,BL1,/BL0a,BL3はダマシンプロセスによって層間絶縁膜64の上面内に形成されており、第1配線層の上面は平坦化されている。
【0077】
第2配線層は、層間絶縁膜65とビット線BL2a,/BL1,BL0a,/BL3とを有している。層間絶縁膜65の材質は例えばUSG膜であり、ビット線BL2a,/BL1,BL0a,/BL3の材質は例えば銅又はアルミニウム等の金属である。ビット線BL2a,/BL1,BL0a,/BL3はダマシンプロセスによって層間絶縁膜65の上面内に形成されており、第2配線層の上面は平坦化されている。
【0078】
第3配線層は、層間絶縁膜66とシャント配線SL0とを有している。層間絶縁膜66の材質は例えばUSG膜であり、シャント配線SL0の材質は例えば銅又はアルミニウム等の金属である。シャント配線SL0はダマシンプロセスによって層間絶縁膜66の上面内に形成されており、第3配線層の上面は平坦化されている。
【0079】
図26,27から明らかなように、第n(n:自然数)列に属するビット線BLと、第(n+1)列に属するビット線BLとは、互いに異なる配線層内に形成されている。
【0080】
図28は、代表的にビット線BL1とビット線/BL1との間の容量を説明するための模式図である。層間絶縁膜64,65の材質がUSG膜である場合、その比誘電率ε1は約4.3である。
【0081】
ビット線/BL1がビット線BL1と同一の配線層内に形成されている場合は、ビット線BL1,/BL1間の距離をd1、ビット線BL1,/BL1の側面の面積をSとすると、ビット線BL1,/BL1間の結合容量Cb1は、Cb1=ε1×S/d1となる。
【0082】
一方、ビット線/BL1がビット線BL1と異なる配線層内に形成されている場合は、ビット線BL1,/BL1間の距離をd2とすると、ビット線BL1,/BL1間の結合容量Cb2は、Cb1=ε1×S/d2となる。
【0083】
図28から明らかなようにd2>d1であるため、Cb2<Cb1となる。つまり、互いに隣接するビット線BL同士を異なる配線層内に形成することにより、同一の配線層内に形成されている場合と比較すると、ビット線間の結合容量を低減することができる。
【0084】
ビット線間の結合容量Cbが低減されると、結合容量Cbとセル容量Csとの比であるCb/Cs比を小さくすることができる。その結果、メモリセルからのデータの読み出し時にセンスアンプが認識すべき信号電圧が高くなるため、DRAMメモリセルの読み出しマージンを向上することができる。
【0085】
図29は、変形例として、図27に対応させて第1〜第4配線層の断面構造を示す断面図である。第1配線層は層間絶縁膜67を有しており、層間絶縁膜67の材質は例えばUSG膜である。第2配線層は、層間絶縁膜68とビット線/BL2a,BL1,/BL0a,BL3とを有している。層間絶縁膜68の材質は、第1配線層の層間絶縁膜67よりも比誘電率が低い材質、例えばSiOC膜等のいわゆるLow−k材料である。USG膜の比誘電率ε1は約4.3であり、SiOCの比誘電率ε2は約2.8である。
【0086】
第3配線層は、層間絶縁膜69とビット線BL2a,/BL1,BL0a,/BL3とを有している。層間絶縁膜69の材質は、層間絶縁膜68と同様に例えばSiOC膜である。第4配線層は、層間絶縁膜66とシャント配線SL0とを有している。層間絶縁膜66の材質は、USG膜であってもSiOC膜であってもよい。
【0087】
図30は、代表的にビット線BL1とビット線/BL1との間の容量を説明するための模式図である。ビット線BL1,/BL1間の結合容量Cb3は、Cb3=ε2×S/d2となる。層間絶縁膜64,65の材質がUSG膜である図27に示した構造と比較すると、ε2<ε1であるため、Cb3<Cb2となる。つまり、Low−k材料から成る層間絶縁膜68,69を採用することにより、図27に示した構造よりもビット線間の結合容量を低減することができる。
【0088】
これにより、Cb/Cs比をさらに小さくできるため、DRAMメモリセルの読み出しマージンをさらに向上することが可能となる。
【0089】
なお、図29に示した構造では、SiOC膜から成る層間絶縁膜68の下にUSG膜から成る層間絶縁膜67を形成しているが、その理由は、SiOC膜をシリコン基板上に直接形成すると、SiOC膜の膜剥がれが生じやすいためである。従って、図7に示したように、シリコン基板上には層間絶縁膜8が形成され、層間絶縁膜8上に第1配線層を形成する場合には、図29に示した構造から層間絶縁膜67を省略することもできる。
【0090】
実施の形態9.
上記実施の形態1〜8では3点交差のビット線交差方式を前提として説明したが、上記実施の形態1〜8に係る発明は、1点交差のビット線交差方式にも適用可能である。以下、代表的に上記実施の形態1に係る発明を1点交差のビット線交差方式に適用した例について説明する。
【0091】
図31〜33は、本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図31は第1配線層の構造を示しており、図32は第1配線層を含めて第2配線層の構造を示しており、図33は第1及び第2配線層を含めて第4配線層の構造を示している。なお、図示は省略するが、第3配線層内には、図5と同様に配線21が形成されている。
【0092】
図31を参照して、第1配線層内には、複数のビット線BLが形成されている。ビット線/BL0は、第Y0列及び第Y1列に属している。ビット線/BL0のうち第Y0列に属する部分と第Y1列に属する部分とは、第1配線層内で互いに繋がっている。ビット線/BL1は、第Y1列及び第Y3列に属している。ビット線/BL1のうち第Y1列に属する部分と第Y3列に属する部分とは、第1配線層内で互いに繋がっている。ビット線BL1は、第Y2列に属する部分(ビット線BL1a)と、第Y0列に属する部分(ビット線BL1b)とを有している。ビット線BL1aとビット線BL1bとは、第1配線層内では互いに分離されている。ビット線BL0は、第Y3列に属する部分(ビット線BL0a)と、第Y2列に属する部分(ビット線BL0b)とを有している。ビット線BL0aとビット線BL0bとは、第1配線層内では互いに分離されている。図示は省略するが、各ビット線BLは、所定の箇所に形成されたコンタクトプラグ15を介して、図2に示した素子形成領域ACにそれぞれ接続されている。
【0093】
図32を参照して、第2配線層内には、交差配線75,76とシャント配線SL0,SL1,SL6,SL7とが形成されている。交差配線75,76は交差領域TR内に形成されている。交差領域TRは、第X2〜X5行に属している。シャント配線SL0,SL1は、交差領域TRが属さない第X0,X1,X6,X7行にそれぞれ属している。
【0094】
交差配線75は、コンタクトプラグ77を介してビット線BL1aに接続された一端と、コンタクトプラグ78を介してビット線BL1bに接続された他端とを有している。つまり、第1配線層内に形成されたビット線BL1aとビット線BL1bとは、第2配線層内に形成された交差配線75及びコンタクトプラグ77,78を介して、互いに接続されている。同様に、第1配線層内に形成されたビット線BL0aとビット線BL0bとは、第2配線層内に形成された交差配線76及びコンタクトプラグ79,80を介して、互いに接続されている。
【0095】
図33を参照して、第4配線層内には、シャント配線SL2〜SL5が形成されている。シャント配線SL2〜SL5は、交差領域TRが属する第X2〜X5行にそれぞれ属している。
【0096】
上記実施の形態1〜8に係る発明を1点交差のビット線交差方式に適用した場合であっても、それぞれの実施の形態と同様の効果を得ることができる。
【0097】
実施の形態10.
図34は、3点交差のビット線交差方式が採用された、本発明の実施の形態10に係る半導体記憶装置の全体構成を簡略化して示す回路図である。図10,16に示したように、列方向に関するマットの両側には、センスアンプ帯25が配設されている。図34に示したセンスアンプ90〜92は、図10,16に示したセンスアンプ帯25の一部を構成するものである。
【0098】
本実施の形態10に係る半導体記憶装置では、センスアンプ90〜92が形成されているセンスアンプ領域まで延在する部分を含めたビット線BLの全長を4等分することによって、領域AR11,AR22,AR33,AR44が規定される。そして、各領域AR11,AR22,AR33,AR44の境界において、所定の相補ビット線対が交差されている。例えば、ビット線BL1とビット線/BL1とは、領域AR11と領域AR22との境界に対応する交差領域TR1と、領域AR33と領域AR44との境界に対応する交差領域TR2とにおいて、それぞれ交差している。
【0099】
本実施の形態10に係る半導体記憶装置によれば、隣接ビット線間の容量が真に等しくなるため、ビット線交差方式を採用することによるノイズ低減効果を最大限に発揮させることができる。
【0100】
なお、上記実施の形態1〜10では、DRAMのビット線BLを対象として本発明を適用する例について説明したが、本発明は、DRAM以外のメモリ(例えばSRAM)のビット線にも適用することができる。また、本発明は、第1方向に延在して一部に交差領域を含む複数の第1の配線と、第1方向に垂直な第2方向に延在する複数の第2の配線と、第2の配線を低抵抗化するために第2の配線に接続された第3の配線とを備える多層配線構造であれば、どのようなものにも適用することができる。例えば、ビット線以外のGIO線等の配線にも適用することができる。
【図面の簡単な説明】
【0101】
【図1】3点交差のビット線交差方式が採用された半導体記憶装置の全体構成を簡略化して示す回路図である。
【図2】メモリセルアレイのレイアウト構成を示す上面図である。
【図3】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図4】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図5】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図6】本発明の実施の形態1に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図7】図6に示したラインVII−VIIに沿った位置に関する断面構造を示す断面図である。
【図8】図6に示したラインVIII−VIIIに沿った位置に関する断面構造を示す断面図である。
【図9】図6に示したラインIX−IXに沿った位置に関する断面構造を示す断面図である。
【図10】本発明の実施の形態1に係る半導体記憶装置の全体構成を示すブロック図である。
【図11】本発明の実施の形態2に係る半導体記憶装置に関して、図4に示した交差領域の構造を拡大して示す上面図である。
【図12】本発明の実施の形態3に係る半導体記憶装置が備える第4配線層の構造を示す上面図である。
【図13】本発明の実施の形態4に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。
【図14】本発明の実施の形態5に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。
【図15】図14に示したラインXV−XVに沿った位置に関して、第4及び第5配線層の断面構造を示す断面図である。
【図16】本発明の実施の形態6に係る半導体記憶装置の全体構成を示すブロック図である。
【図17】本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図18】本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図19】本発明の実施の形態7に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図20】図19に示したラインXX−XXに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。
【図21】図18に示した第2配線層に関する第1の変形例を示す上面図である。
【図22】図18に示した第2配線層に関する第2の変形例を示す上面図である。
【図23】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図24】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図25】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図26】本発明の実施の形態8に係る半導体記憶装置の全体構成を簡略化して示す回路図である。
【図27】図25に示したラインXXVII−XXVIIに沿った位置に関して、第1〜第3配線層の断面構造を示す断面図である。
【図28】隣接ビット線間の容量を説明するための模式図である。
【図29】本発明の実施の形態8に係る半導体記憶装置が備える多層配線構造の変形例を示す断面図である。
【図30】隣接ビット線間の容量を説明するための模式図である。
【図31】本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図32】本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図33】本発明の実施の形態9に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。
【図34】本発明の実施の形態10に係る半導体記憶装置の全体構成を簡略化して示す回路図である。
【符号の説明】
【0102】
WL0〜WL9 ワード線、BL0〜BL3,/BL0〜/BL3 ビット線、TR,TR1〜TR4 交差領域、SL0〜SL9 シャント配線、18a,18b 交差配線、21,50,54,58 配線、25 センスアンプ帯、30 第1部分、31 第2部分、32 第3部分、33 第4部分、34 第5部分、35 中央点、38,39,40,41 金属配線、44 金属膜、59 枠状部分、68,69 層間絶縁膜。
【特許請求の範囲】
【請求項1】
行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、
前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、
前記複数のワード線には、
前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、
前記交差領域を通る行に属する第2のワード線と
が含まれ、
前記半導体記憶装置は、
前記第1のワード線に接続され、前記第1のワード線に沿って前記第1の配線層内に形成された第1の金属配線と、
前記第2のワード線に接続され、前記第2のワード線に沿って第2の配線層内に形成された第2の金属配線と
をさらに備える、半導体記憶装置。
【請求項2】
前記第2のワード線及び前記第2の金属配線はそれぞれ複数であり、
複数の前記第2の金属配線は、所定ピッチで互いに平行に形成されており、
前記第2の配線層内において、最外端の前記第2の金属配線に対して前記所定ピッチかつ平行に形成され、前記第2の金属配線と同一の上面形状を有する、少なくとも一対の第3の金属配線をさらに備える、請求項1に記載の半導体記憶装置。
【請求項3】
前記第2の配線層内において行方向に延在して形成され、所定電位に固定された複数の第3の金属配線と、
第3の配線層内において列方向に延在して形成され、前記複数の第3の金属配線と電気的に接続され、前記所定電位に固定された複数の第4の金属配線と
をさらに備える、請求項1に記載の半導体記憶装置。
【請求項4】
平面視上前記第2の金属配線を覆うように、前記第2の配線層よりも上層の配線層内に形成され、所定電位に固定された金属膜をさらに備える、請求項1に記載の半導体記憶装置。
【請求項5】
前記複数のメモリセルのうち、前記第2のワード線に接続されたメモリセルは、冗長メモリセルとして割り当てられている、請求項1に記載の半導体記憶装置。
【請求項6】
行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、
前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、
前記複数のワード線には、
前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、
前記交差領域を通る行に属する第2のワード線と
が含まれ、
前記半導体記憶装置は、
前記第1のワード線に接続され、前記第1のワード線に沿って第2の配線層内に形成された第1の金属配線と、
前記第2のワード線に接続され、前記第2のワード線に沿って前記第2の配線層内に形成された第2の金属配線と
をさらに備える、半導体記憶装置。
【請求項7】
前記第1の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
前記他の配線は、前記交差配線を迂回して形成されている、請求項6に記載の半導体記憶装置。
【請求項8】
前記第1の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
前記交差配線と隣接する部分の前記他の配線の幅は、前記交差配線と隣接しない部分の前記他の配線の幅よりも狭い、請求項6に記載の半導体記憶装置。
【請求項9】
前記第1の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
前記他の配線は、前記交差配線を内包する枠状の上面形状を部分的に有している、請求項6に記載の半導体記憶装置。
【請求項10】
前記第2の金属配線の材質、幅、及び膜厚は、前記第1の金属配線の材質、幅、及び膜厚とそれぞれ同一である、請求項1又は6に記載の半導体記憶装置。
【請求項11】
前記交差領域内において、前記第1のビット線は、
第1の列に属する第1部分と、
前記第1の列に隣接する第2の列に属する第2部分と、
前記第1部分と前記第2部分とを接続する第3部分と
を有し、
前記交差領域内において、前記第2のビット線は、
前記第2の列に属して前記第1部分に隣接する第4部分と、
前記第1の列に属して前記第2部分に隣接し、前記交差配線を介して前記第4部分に接続された第5部分と
を有し、
前記第1部分と前記第2部分とは、前記第3部分の上面の中央点を中心として点対称の関係で配設されており、
前記第4部分と前記第5部分とは、前記中央点を中心として点対称の関係で配設されており、
前記交差配線は、前記中央点を中心として点対称の上面形状を有している、請求項1又は6に記載の半導体記憶装置。
【請求項12】
前記複数のビット線のうち、第n列に属するビット線は、第3の配線層内に形成されており、第(n+1)列に属するビット線は、第4の配線層内に形成されている、請求項1又は6に記載の半導体記憶装置。
【請求項13】
前記第3及び第4の配線層は、低誘電率の層間絶縁膜を有する、請求項12に記載の半導体記憶装置。
【請求項14】
前記メモリセルアレイに隣接して配設されたセンスアンプ領域をさらに備え、
3点交差のビット線交差方式において、前記交差領域は、前記センスアンプ領域まで延在する部分を含めたビット線長を4等分することによって規定されている、請求項1〜13のいずれか一つに記載の半導体記憶装置。
【請求項1】
行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、
前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、
前記複数のワード線には、
前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、
前記交差領域を通る行に属する第2のワード線と
が含まれ、
前記半導体記憶装置は、
前記第1のワード線に接続され、前記第1のワード線に沿って前記第1の配線層内に形成された第1の金属配線と、
前記第2のワード線に接続され、前記第2のワード線に沿って第2の配線層内に形成された第2の金属配線と
をさらに備える、半導体記憶装置。
【請求項2】
前記第2のワード線及び前記第2の金属配線はそれぞれ複数であり、
複数の前記第2の金属配線は、所定ピッチで互いに平行に形成されており、
前記第2の配線層内において、最外端の前記第2の金属配線に対して前記所定ピッチかつ平行に形成され、前記第2の金属配線と同一の上面形状を有する、少なくとも一対の第3の金属配線をさらに備える、請求項1に記載の半導体記憶装置。
【請求項3】
前記第2の配線層内において行方向に延在して形成され、所定電位に固定された複数の第3の金属配線と、
第3の配線層内において列方向に延在して形成され、前記複数の第3の金属配線と電気的に接続され、前記所定電位に固定された複数の第4の金属配線と
をさらに備える、請求項1に記載の半導体記憶装置。
【請求項4】
平面視上前記第2の金属配線を覆うように、前記第2の配線層よりも上層の配線層内に形成され、所定電位に固定された金属膜をさらに備える、請求項1に記載の半導体記憶装置。
【請求項5】
前記複数のメモリセルのうち、前記第2のワード線に接続されたメモリセルは、冗長メモリセルとして割り当てられている、請求項1に記載の半導体記憶装置。
【請求項6】
行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、
前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、
前記複数のワード線には、
前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、
前記交差領域を通る行に属する第2のワード線と
が含まれ、
前記半導体記憶装置は、
前記第1のワード線に接続され、前記第1のワード線に沿って第2の配線層内に形成された第1の金属配線と、
前記第2のワード線に接続され、前記第2のワード線に沿って前記第2の配線層内に形成された第2の金属配線と
をさらに備える、半導体記憶装置。
【請求項7】
前記第1の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
前記他の配線は、前記交差配線を迂回して形成されている、請求項6に記載の半導体記憶装置。
【請求項8】
前記第1の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
前記交差配線と隣接する部分の前記他の配線の幅は、前記交差配線と隣接しない部分の前記他の配線の幅よりも狭い、請求項6に記載の半導体記憶装置。
【請求項9】
前記第1の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
前記他の配線は、前記交差配線を内包する枠状の上面形状を部分的に有している、請求項6に記載の半導体記憶装置。
【請求項10】
前記第2の金属配線の材質、幅、及び膜厚は、前記第1の金属配線の材質、幅、及び膜厚とそれぞれ同一である、請求項1又は6に記載の半導体記憶装置。
【請求項11】
前記交差領域内において、前記第1のビット線は、
第1の列に属する第1部分と、
前記第1の列に隣接する第2の列に属する第2部分と、
前記第1部分と前記第2部分とを接続する第3部分と
を有し、
前記交差領域内において、前記第2のビット線は、
前記第2の列に属して前記第1部分に隣接する第4部分と、
前記第1の列に属して前記第2部分に隣接し、前記交差配線を介して前記第4部分に接続された第5部分と
を有し、
前記第1部分と前記第2部分とは、前記第3部分の上面の中央点を中心として点対称の関係で配設されており、
前記第4部分と前記第5部分とは、前記中央点を中心として点対称の関係で配設されており、
前記交差配線は、前記中央点を中心として点対称の上面形状を有している、請求項1又は6に記載の半導体記憶装置。
【請求項12】
前記複数のビット線のうち、第n列に属するビット線は、第3の配線層内に形成されており、第(n+1)列に属するビット線は、第4の配線層内に形成されている、請求項1又は6に記載の半導体記憶装置。
【請求項13】
前記第3及び第4の配線層は、低誘電率の層間絶縁膜を有する、請求項12に記載の半導体記憶装置。
【請求項14】
前記メモリセルアレイに隣接して配設されたセンスアンプ領域をさらに備え、
3点交差のビット線交差方式において、前記交差領域は、前記センスアンプ領域まで延在する部分を含めたビット線長を4等分することによって規定されている、請求項1〜13のいずれか一つに記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図2】
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【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【公開番号】特開2006−80253(P2006−80253A)
【公開日】平成18年3月23日(2006.3.23)
【国際特許分類】
【出願番号】特願2004−261859(P2004−261859)
【出願日】平成16年9月9日(2004.9.9)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成18年3月23日(2006.3.23)
【国際特許分類】
【出願日】平成16年9月9日(2004.9.9)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
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