【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。
【解決手段】隣接する第１および第２のカラム群において、前記第１のカラム群ＣＧ_１で選択される一のメモリセルカラムの第１導電型ウェルＰＷ（０１）と、第２カラム群ＣＧ_２で同時に選択されるメモリセルカラムの第１導電型ウェルＰＷ（０５）は、いずれか一方が、共通ウェル１１から、第２導電型の深いウェルＤＮＷ_１により遮断されており、前記第２導電型の深いウェルＤＮＷ_１は、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。 （もっと読む）

【課題】ビット線が階層構造を有する半導体装置を改良する。
【解決手段】同時にアクセスされる２つのメモリセルＭＣ（ａ），ＭＣ（ｂ）に対するセンス動作を２つのセンスアンプＳＡ０，ＳＡ０Ａを用いて時分割で行い、その後、リストア動作を同時に行う。これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。また、センスアンプＳＡ０とセンスアンプＳＡ０Ａの寄生ＣＲモデルが互いに同じとなることから、高いセンス感度を確保することも可能となる。 （もっと読む）

【課題】ノイズに対して強い耐性を有するメモリ回路を含む半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１及び第２の方向に沿って行列状に配置された複数のメモリセルと、複数のセンスアンプと、第２の方向に延在する複数のワード線と、第１の方向に延在する複数のビット線とを有し、複数のメモリセルは、第２の方向に沿って延在する第１の補助ワード線をゲート電極として共有する第１のメモリセル群と、第１のメモリセル群と第２の方向に隣接して配置され、第２の方向に沿って延在する第２の補助ワード線をゲート電極として共有する第２のメモリセル群とを含み、第１及び第２のワード線が、それぞれ、第１及び第２の補助ワード線の一端に配置されたワード線コンタクト領域で、第１及び第２の補助ワード線に接続され、第１及び第２のビット線が、ワード線コンタクト領域を挟んで隣接し共通のセンスアンプに接続されている。 （もっと読む）

【課題】
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 （もっと読む）

【課題】同時に読み書きを行うデュアルポートＳＲＡＭにおいて、データの読み出し速度を改善する。
【解決手段】各々のメモリセルは、第１及び第２のストアノードにデータを保持する第１及び第２のインバータと、第１のビット線対と第１及び第２のストアノードとの間にそれぞれ接続された第１及び第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、第１のストアノードのデータをゲートに受ける第１のＰチャネルトランジスタ、第２のビット線対の一方と第１のＰチャネルトランジスタのドレインとの間に接続された第２のＰチャネルトランジスタ、第２のストアノードのデータをゲートに受ける第３のＰチャネルトランジスタ、第２のビット線対の他方と第３のＰチャネルトランジスタのドレインとの間に接続された第４のＰチャネルトランジスタによって構成される読み出しポートとを具備する。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】
メモリセルを複数のメモリブロックに分ける分割プリチャージ方式の半導体記憶装置では、データ線ＤＬ、反データ線ＤＬＢが長くなり、クロストークの影響が大きかった。
【解決手段】
データ線ＤＬ、又は反データ線ＤＬＢのみからなる列は、相補関係にあるデータ線ＤＬと反データ線ＤＬＢとの複合列が隣り合うように配置されることを特徴とする。この場合、各データ線ＤＬ、各反データ線ＤＬＢの間隔を大きくすることなく、クロストークの影響を半分に減らすことができる。 （もっと読む）

【課題】レイアウトパターンの均一性を高めて製造時の加工バラツキを抑制した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された１箇所のＮ型の拡散層ＯＤごとに、ワード線ＷＬまたはビット線選択線ＫＳとの交差位置に、２つのメモリセルゲートＴＧ、またはビット線接続ゲートＳＷが形成され、Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。ソース／ドレイン領域は、ストレージコンタクトＣＡを介して、メモリセルキャパシタのストレージ電極に接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートＴＧおよびビット線接続ゲートＳＷは、４つ単位で同一のパターンを繰り返すように配置される。 （もっと読む）

【課題】メモリセルのしきい値電圧のばらつきを減少することができ、誤動作を防止することができる不揮発性記憶回路を備えた半導体装置及びその動作方法を提供する。
【解決手段】３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列されたメモリセルアレイと、メモリセルに接続され、メモリセルアレイ上を第１の方向に延在し、第２の方向に複数本配列されたワード線と、メモリセルに接続され、メモリセルアレイ上を第２の方向に延在し、第１の方向に複数本配列されたビット線と、複数本のビット線毎にそれぞれ配設された複数のセンスアンプ回路と、センスアンプ回路毎にそれぞれ配設されたラッチ回路とを備える。 （もっと読む）

【課題】 微細化された半導体記憶装置のセンスアンプにおいて、トランスファーゲートを使ったクロッキング方式にてセンスアンプ動作させた場合、センスアンプ内部の隣接ノイズが発生し、センススピードの低下、さらには誤動作するという問題がある。
【解決手段】 本発明の半導体記憶装置のセンスアンプは、左右のトランスファーゲート間のほぼ中央位置にあるセンスアンプ内で、ビット線対をツイストさせる。１組おきのビット線対をツイストさせることで、隣接カップリングノイズが相殺される。このようにレイアウト面積の増大を伴うことなく、ビット線対をツイストさせ、センスアンプ内の隣接カップリングノイズの影響を受けなくすることができる高速、安定動作するセンスアンプ、及びこのセンスアンプを備えた半導体記憶装置が得られる。 （もっと読む）

【課題】半導体メモリの階層ビット線構造における階層間の結合容量および隣接配線間の結合容量ノイズを低減することができ、読み出しの高速化、読み出しマージンの向上を図る。
【解決手段】複数の基本単位ブロック１からなる基本単位ブロック列１０に対応して設けられたグローバルビット線対GBL,GBLBの電位差を差動型のセンスアンプ１１で検知増幅するメモリ回路を備えた半導体記憶装置において、各基本単位ブロック１は、複数のメモリセル２に共通にローカルビット線対LBL、LBLBが接続され、LBL、LBLB対はビット線プリチャージ素子３に接続され、LBL、LBLB対とGBL、GBLB対との接続を制御する転送ゲート用スイッチ素子４を有する。LBL、LBLB対およびGBL、GBLB対は、LBL、LBLB対の上層の配線層でGBL,GBLB対が構成された階層ビット線構造を有し、平行してレイアウトされており、GBL,GBLB対は１回以上交差している。 （もっと読む）

【課題】読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。
【解決手段】メモリセルアレイＭＣＡは、複数のワード線ＷＬｓと複数のビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣを含んでいる。メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルＭＣのドレインはビット線ＢＬに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“０”データ、逆に低い状態が“１”データとされる。“１”データの場合には、ビット線ＢＬに電流が流れる。カラムゲート３４０は、カラムデコーダからのカラムアドレス信号に基づき複数のビット線ＢＬｓを同時にデータ線ＤＬｓに接続するためのものである。また、カラムゲート３４０は、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続する。 （もっと読む）

【課題】 ヴィアホールを形成する際にマスクパターンのあわせずれが生じても配線間の寄生容量を抑制できるようにする。
【解決手段】 層間絶縁膜４の面に形成されたシリコン窒化膜６よりも上面が下方に位置するよう配線層５を形成する。これにより、あわせずれが生じても、ヴィアプラグ８と隣接配線層１１との間の距離を長く保つことができる。 （もっと読む）

【課題】ピンの配置に制約が有る中でのチップの最適レイアウトの実現と、最短の時間でデバイスが適切な動作を行える電源アーキテクチャの提供。
【解決手段】本発明は、複数のアレイブロックと、複数のアレイブロックの中央に配置された複数のパッドとを具えるダイナミックランダムアクセスメモリ用の電源であって、複数のパッドの近傍に配置され、複数のアレイブロックへの供給電圧を生成するための複数の電圧源を具えている。複数の電圧源は、複数の電力増幅器を有する電圧レギュレータを具えており、少なくとも１つの電力増幅器は、複数のアレイブロックの各々と関連付けられている。複数の電圧源は、設定された出力電力レベルを達成するために、別個の又は同時の何れかの動作を行なうために複数のグループに分割された複数の電圧ポンプ回路を有する電圧ポンプを含んでいる。 （もっと読む）

【課題】大型メモリチップに対して、動作に応じて最適な内部電圧を供給する。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルからなる複数の独立アレイを有し、独立アレイはアレイを通って延びるディジット線を有しており、独立アレイは、行と列に配置されて複数のアレイブロックを形成しており、ディジット線を用いて、メモリセルについてデータの書込みとデータの読出しを行なう複数の周辺装置を有しており、複数の供給電圧を生成する電源を有し、該電源は、ディジット線をバイアスするバイアス電圧を生成する複数の発生器を有しており、該発生器の数はアレイブロックの数と同じであり、複数の供給電圧を、複数のアレイブロック及び周辺装置に送給する電力分配バスを有している。 （もっと読む）

【課題】 特にＤＲＡＭの微細化に有益となる半導体記憶装置を提供する。
【解決手段】 外部からライトコマンドＷＲＴが入力され、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＬ，ＶＳＳとなり、メモリセルトランジスタを介してキャパシタの蓄積ノードＳＮにそのメモリセルトランジスタのしきい値電圧（ＬＶＴ：低しきい値電圧、ＭＶＴ：中しきい値電圧、ＨＶＴ：高しきい値電圧）に応じた電圧が書き込まれ、その後、キャパシタのプレート側に接続されたプレート線ＰＬが電圧ＶＰＬから電圧ＶＰＨに駆動され、カップリングによって蓄積ノードＳＮの電圧が上昇した段階で、ビット線ＢＬＴを電圧ＶＤＬから電圧ＶＤＰに下げ、蓄積ノードＳＮに過剰に書き込まれた電圧をメモリセルトランジスタのしきい値電圧の大きさに応じて低下させ、しきい値電圧のばらつきに起因した蓄積ノードＳＮの電圧のばらつきを低減する。 （もっと読む）

【課題】製造時のパターンの合わせずれ等により、メモリセルの特性にばらつきが生じても、正しくデータを読み出すことが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、センスアンプ（S/A）１の両側に配置されたメモリセルアレイ２を有し、メモリセルアレイ２は、複数のワード線WL0,WL1と、ダミーワード線DWLLo,DWLLe,DWLRo,DWLReと、これらワード線およびダミーワード線に交差する方向に配置される複数のビット線BL0〜BL3と、ワード線およびビット線の交点付近に形成されるFBC３，４とを有する。読み出し対象のメモリセル４と対応するダミーセル３のビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の配置順序を揃える。これにより、読み出し対象メモリセル４とダミーセル３とで、電気特性を合わせることができ、メモリセル４のデータを正しく読み出すことができる。 （もっと読む）

【課題】セルアレイの増大なく、ビット線ツイスト構造を実現する。
【解決手段】本発明の例に関わる半導体メモリは、第１及び第２ビット線ＢＬ０，ｂＢＬ０と、第１カラム０１内に配置される第１セルブロックＢＫと、第１ビット線ＢＬと第１セルブロックＢＫとの間に接続される第１ブロックセレクトトランジスタＢＳＴと、第２カラム０２内に配置される第２セルブロックＢＫと、第２ビット線ｂＢＬと第２セルブロックＢＫとの間に接続される第２ブロックセレクトトランジスタＢＳＴとを備える。第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。 （もっと読む）

【課題】半導体メモリ装置及びこの装置の信号ライン配置方法を提供する。
【解決手段】サブワードラインとビットライン対との間に接続されるメモリセルを備えたサブメモリセルアレイを備え、ビットライン対とローカルデータラインＬＩＯ対、グローバルデータラインＧＩＯ対との間にデータを伝送するメモリセルアレイ、及びメモリセルアレイを全体的に覆ってメモリセルに必要な電圧を印加する電極を備えて、ローカルデータラインＬＩＯ対が電極の上部の１層にサブワードラインと同じ方向に配置され、コラム選択信号ラインＣＳＬ及びグローバルデータラインＧＩＯ対が電極の上部の第２層にビットラインと同じ方向に配置され、ワード選択信号ライン及びメインワードラインＮＷＬｉが電極の上部の第３層にサブワードラインと同じ方向に配置される。これによって、電極からワードラインに流れる漏洩電流が防げられて電極の電圧レベルの降下を防止できる。 （もっと読む）