半導体メモリ
【課題】セルアレイの増大なく、ビット線ツイスト構造を実現する。
【解決手段】本発明の例に関わる半導体メモリは、第１及び第２ビット線ＢＬ０，ｂＢＬ０と、第１カラム０１内に配置される第１セルブロックＢＫと、第１ビット線ＢＬと第１セルブロックＢＫとの間に接続される第１ブロックセレクトトランジスタＢＳＴと、第２カラム０２内に配置される第２セルブロックＢＫと、第２ビット線ｂＢＬと第２セルブロックＢＫとの間に接続される第２ブロックセレクトトランジスタＢＳＴとを備える。第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。
【解決手段】本発明の例に関わる半導体メモリは、第１及び第２ビット線ＢＬ０，ｂＢＬ０と、第１カラム０１内に配置される第１セルブロックＢＫと、第１ビット線ＢＬと第１セルブロックＢＫとの間に接続される第１ブロックセレクトトランジスタＢＳＴと、第２カラム０２内に配置される第２セルブロックＢＫと、第２ビット線ｂＢＬと第２セルブロックＢＫとの間に接続される第２ブロックセレクトトランジスタＢＳＴとを備える。第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロックセレクトトランジスタを有する半導体メモリのビット線ツイスト構造に関し、特に、ＴＣ並列ユニット直列接続型強誘電体メモリに使用される。
【背景技術】
【０００２】
マトリックス状に配置された複数のメモリセルからなるメモリセルアレイを備えるメモリ製品では、メモリセルの微細化に伴い、ビット線同士の間隔や、ワード線同士の間隔などの配線間隔が非常に狭まってきている。
【０００３】
その結果、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や、強誘電体メモリ（ＦｅＲＡＭ）などのメモリセルからビット線に微小信号を読み出すメモリにおいては、ビット線同士の干渉（ノイズ）が、この微小信号に与える影響が大きく、誤動作の原因になっている。
【０００４】
そこで、このようなメモリ製品では、隣り合うビット線同士の干渉を緩和するために、これらビット線をツイストさせながら一方向に延在させるビット線ツイスト構造が採用される（例えば、非特許文献１参照）。
【０００５】
しかし、ビット線ツイスト構造を採用する場合、隣り合うビット線をツイストさせるための領域をメモリセルアレイ内に新たに設けなければならない。
【０００６】
このため、例えば、ダイナミックランダムアクセスメモリを例にとると、図１８に示すように、ツイストのための領域Ａがそのままメモリセルアレイの面積の増大に繋がる。
【０００７】
従って、ブロックセレクトトランジスタを有する半導体メモリ、例えば、ＴＣ並列ユニット直列接続型強誘電体メモリでビット線ツイスト構造を採用する場合にも、このメモリセルアレイの増大の問題を解決しなければならない。
【非特許文献１】H. Hidaka et al, “Twisted Bit-Line Architectures for Multi-Megabit DRAM’s” IEEE J. Solid-State Circuits, vol.24, No1, pp.21-27, Feb. 1989
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ビット線ツイスト構造を採用してもそのためにメモリセルアレイの面積が増大することがない半導体メモリを提案する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる半導体メモリは、第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタとを備え、前記第１及び第２ビット線の入れ替えは、前記第１及び第２ブロックセレクトトランジスタが配置されるブロックセレクタ領域で行われる。
【００１０】
本発明の例に関わる半導体メモリは、第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第１セルブロックの他端に接続される第１プレート線と、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタと、前記第２セルブロックの他端に接続される第２プレート線とを備え、前記第１及び第２ビット線の入れ替えは、前記第１及び第２プレート線が配置されるプレート線領域で行われる。
【００１１】
本発明の例に関わる半導体メモリは、第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される複数の第１メモリセルと、前記第２カラム内に配置される複数の第２メモリセルとを備え、前記第１ビット線は、常に前記複数の第１メモリセルに接続され、前記第２ビット線は、常に前記複数の第２メモリセルに接続される。
【発明の効果】
【００１２】
本発明の例によれば、ビット線ツイスト構造を採用してもそのためにメモリセルアレイの面積が増大することがないため、ビット線ツイスト構造を実現可能とし、ビット線の微小信号の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１． 概要
本発明の例は、ブロックセレクトトランジスタを有する半導体メモリにおいて、メモリセルアレイの面積を増大させることなく、ビット線ツイスト構造を採用することができるビット線レイアウトを提案する。
【００１５】
そのために、本発明の例では、隣り合うビット線のツイストを、ブロックセレクトトランジスタが配置されるブロックセレクタ領域で行う。
【００１６】
例えば、ＴＣ並列ユニット直列接続型強誘電体メモリでは、直列接続される複数のＴＣ並列ユニットによりセルブロックが構成され、このセルブロックの一端にブロックセレクトトランジスタを経由してビット線が接続される。また、ＴＣ並列ユニットは、並列接続されるＭＯＳトランジスタとセルキャパシタ（強誘電体キャパシタ）とから構成される。
【００１７】
この場合、隣り合うビット線のツイストをブロックセレクタ領域で行えば、ツイストのための新たな領域を設ける必要がないため、ビット線ツイスト構造を採用しても、メモリセルアレイの面積が増大することもない。
【００１８】
図１は、本発明の例に関わるビット線ツイスト構造の概念を示している。
【００１９】
大きな丸は、セルブロックを構成するＴＣ並列ユニットを表し、小さな丸は、ブロックセレクトトランジスタを表している。４個のＴＣ並列ユニットを含むセルブロックの一端は、ブロックセレクトトランジスタを経由してビット線に接続される。ここで、ＴＣ並列ユニット上の領域は、ワード線及びビット線などの配線層が密に配置されているのに対し、ブロックセレクトトランジスタ上の領域は、ＴＣ並列ユニット上の領域に比べるとブロックセレクト線及びビット線などの配線層が密に配置されていない。
【００２０】
そこで、本発明の例では、ブロックセレクトトランジスタが配置されるブロックセレクタ領域ＢＳを利用してビット線ツイストを実現する。
【００２１】
尚、ブロックセレクトトランジスタを有する強誘電体メモリにおいては、例えば、セルブロックの一端にブロックセレクタ領域が配置される場合には、その他端には、プレート線領域が配置される。
【００２２】
プレート線領域は、セルブロックの他端にプレート電位を供給するプレート線を配置するための領域である。
【００２３】
従って、隣り合うビット線のツイストをプレート線領域で行っても、ツイストのための新たな領域を設ける必要がないため、ビット線ツイスト構造を採用しても、メモリセルアレイの面積が増大することがない。
【００２４】
図２は、本発明の他の例に関わるビット線ツイスト構造の概念を示している。
【００２５】
この例は、ブロックセレクトトランジスタを有する半導体メモリはもちろん、これに限定されることなく、ビット線ツイスト構造を採用する全ての半導体メモリに広く適用可能である。
【００２６】
同図（ａ）は、例えば、ビット線ツイスト構造を採用していない強誘電体メモリのビット線レイアウトである。
【００２７】
同図（ｂ）は、例えば、ビット線ツイスト構造を採用する強誘電体メモリのビット線レイアウトである。ビット線のツイストは、対をなすビット線が隣接するビット線の影響を同様に受けるように、等分配される様にブロックセレクタ領域で一定周期に行われる。
【００２８】
同図（ｂ）では、ビット線ツイストとビット線に接続されるセルブロックの関係を示している。同一カラム上のセルブロックはツイストにより接続されるビット線が交互に変わることになる。
【００２９】
同図（ｃ）のレイアウトは、本発明の他の例に関わるビット線ツイスト構造の概念を示すもので、ビット線のツイストと共に、必要に応じてセルブロック（又はメモリセル）の入れ替えを行っている点に特徴を有する。
【００３０】
このセルブロックの入れ替えにより、ビット線のツイストが行われても、同一ビット線に接続されるセルブロックは、常に、同一カラム内に存在することになる。この場合、同一ビット線に接続されるセルブロックの物理的位置は、ビット線ツイストを行わない場合と完全に同一にできる。
【００３１】
本例では、配線層のみの変更でセルブロック（又はメモリセル）の配置による特性は変えることなく、ビット線干渉のみを軽減することができる。物理的なアドレスの変更を伴わず評価環境を変えることもない。
【００３２】
従って、より安定した特性の半導体メモリを提案できる。
【００３３】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００３４】
(1) 第１実施の形態
第１実施の形態では、ＴＣ並列ユニット直列接続型強誘電体メモリを例に本発明の例に関わるビット線ツイスト構造を説明する。
【００３５】
A. 回路構成
図３は、本発明の第１実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリの回路図を示している。
【００３６】
複数のセルブロックＢＫは、マトリックス状に配置され、メモリセルアレイを構成している。セルブロックＢＫは、直列接続される複数のセルユニットから構成される。セルユニットは、並列接続されるＭＯＳトランジスタと強誘電体キャパシタから構成される。
【００３７】
本例では、セルユニットは、８個存在する。ワード線ＷＬ０，ＷＬ１，・・・ＷＬ７は、８個のセルユニットに対応して配置される。
【００３８】
セルブロックの一端は、ブロックセレクトトランジスタＢＳＴを経由して、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に接続される。ブロックセレクトトランジスタＢＳＴの制御端子（ゲート）には、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２が接続される。
【００３９】
ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２は、制御信号φ１１，φ１２，φ２１，φ２２によりオン／オフが制御される転送トランジスタを経由して、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２に接続される。
【００４０】
また、セルブロックの他端は、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２に接続される。
【００４１】
ここで、本例では、対をなす２本のビット線ＢＬ０，ｂＢＬ０は、これらがカラム０１，０２内で交互に入れ替わるビット線ツイスト構造を有している。そして、本発明の例の特徴であるビット線ＢＬ０，ｂＢＬ０の入れ替え（ツイスト）は、ブロックセレクトトランジスタＢＳＴが配置されるブロックセレクタ領域ＢＳで行われる。
【００４２】
尚、本例では、同一カラム（例えば、カラム０１）内の２つのセルブロックＢＫが１つのビット線コンタクト部を共有するセルアレイ構造を採用している。
【００４３】
この場合、セルブロックＢＫの一端側には、ビット線コンタクト部とブロックセレクトトランジスタＢＳＴが配置され、他端側には、プレート線コンタクト部とプレート線とが配置される。
【００４４】
従って、ビット線ＢＬ０，ｂＢＬ０の入れ替え（ツイスト）は、セルブロックＢＫの他端側のプレート線領域、又は、ブロックセレクタ領域とプレート線領域の双方で行ってもよい。
【００４５】
B. ビット線ツイスト構造のレイアウト
図４は、本発明の例に関わるビット線ツイスト構造のレイアウトを示している。尚、図４において、図３と同じ要素には同じ符号を付してある。
【００４６】
本例では、ブロックセレクタ領域ＢＳでビット線のツイストを行うことを前提とするため、ここでは、ブロックセレクタ領域ＢＳのレイアウトを示す。
【００４７】
第１メタル層（配線層）Ｍ１には、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２が配置される。ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２は、同一方向に延び、ブロックセレクトトランジスタに接続される。
【００４８】
第１メタル層Ｍ１上の第２メタル層Ｍ２には、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が配置される。ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１は、ビット線ツイスト構造を有し、かつ、同一方向に延びている。
【００４９】
例えば、ビット線ｂＢＬ０は、第２メタル層Ｍ２内のブロックセレクタ領域ＢＳにおいて、カラム０２からカラム０１に移動している。また、ビット線ＢＬ０は、ブロックセレクタ領域ＢＳにおいて、第２メタル層Ｍ２上の第３メタル層Ｍ３内の配線Ｍ３（ｘ）を経由し、カラム０１からカラム０２に移動している。
【００５０】
第３メタル層Ｍ３には、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２が配置される。メインブロックセレクト線ＭＢＳ１，ＭＢＳ２は、同一方向に延び、図３の転送トランジスタを経由して、第１メタル層Ｍ１内のブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２に接続される。
【００５１】
また、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２は、ツイストに使用する配線Ｍ３（ｘ）に対して十分な間隔をもって配置される。
【００５２】
このようなレイアウトによれば、ビット線の入れ替え（ツイスト）がブロックセレクタ領域ＢＳで行われるため、セルユニット、セルブロックや、ブロックセレクトトランジスタなどのレイアウトは、ビット線のツイストが有る場合と無い場合とで何ら変わることはない。
【００５３】
c. まとめ
以上より、第１実施の形態によれば、ビット線ツイスト構造を採用しても、これによるメモリセルアレイの面積の増大はないため、ビット線ツイスト構造を実現可能とし、ビット線の微小信号への隣接ビット線からのノイズの影響を軽減し、動作の安定化を図ることができる。
【００５４】
ビット線の微小信号の安定化については、ビット線ツイスト構造を採用することにより、ビット線同士の干渉を約１／２に軽減できる。
【００５５】
(2) 第２実施の形態
第２実施の形態は、第１実施の形態の変形例である。
【００５６】
A. 回路構成
第２実施の形態に関わる回路構成は、第１実施の形態（図３）と全く同じであるため、ここでは、その説明については省略する。
【００５７】
B. ビット線ツイスト構造のレイアウト
図５は、本発明の例に関わるビット線ツイスト構造のレイアウトを示している。尚、図５において、図３と同じ要素には同じ符号を付してある。
【００５８】
第１実施の形態では、ブロックセレクタ領域ＢＳにおけるビット線のツイストを、第２及び第３メタル層Ｍ２，Ｍ３内の配線を用いることにより行った。そこで、第２実施の形態では、ブロックセレクタ領域ＢＳにおけるビット線のツイストを、第１及び第２メタル層Ｍ１，Ｍ２内の配線を用いることにより行う例について説明する。
【００５９】
第１メタル層（配線層）Ｍ１には、ブロックセレクト線ＢＳ１２，ＢＳ２２が配置される。ブロックセレクト線ＢＳ１２，ＢＳ２２は、同一方向に延び、ブロックセレクトトランジスタに接続される。
【００６０】
第１メタル層Ｍ１上の第２メタル層Ｍ２には、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が配置される。ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１は、ビット線ツイスト構造を有し、かつ、同一方向に延びている。
【００６１】
例えば、ビット線ｂＢＬ０は、第２メタル層Ｍ２内のブロックセレクタ領域ＢＳにおいて、カラム０２からカラム０１に移動している。また、ビット線ＢＬ０は、ブロックセレクタ領域ＢＳにおいて、第１メタル層Ｍ１内の配線Ｍ１（ｘ）を経由し、カラム０１からカラム０２に移動している。
【００６２】
第２メタル層Ｍ２上の第３メタル層Ｍ３には、ブロックセレクト線ＢＳ１１，ＢＳ２１及びメインブロックセレクト線ＭＢＳ１，ＭＢＳ２が配置される。メインブロックセレクト線ＭＢＳ１，ＭＢＳ２は、図３の転送トランジスタを経由して、ブロックセレクト線ＢＳ１１，ＢＳ２１に接続されると共に、第１メタル層Ｍ１内のブロックセレクト線ＢＳ１２，ＢＳ２２に接続される。
【００６３】
本例では、ブロックセレクト線ＢＳ１２，ＢＳ２２が第１メタル層Ｍ１内に配置され、ブロックセレクト線ＢＳ１１，ＢＳ２１が第３メタル層Ｍ３内に配置される。このように、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２を２つの配線層に分けてもよい。
【００６４】
また、ブロックセレクト線ＢＳ１２，ＢＳ２２は、ツイストに使用する配線Ｍ１（ｘ）に対して十分な間隔をもって配置される。
【００６５】
このようなレイアウトにおいても、ビット線の入れ替え（ツイスト）がブロックセレクタ領域ＢＳで行われるため、セルユニット、セルブロックや、ブロックセレクトトランジスタなどのレイアウトは、ビット線のツイストが有る場合と無い場合とで何ら変わることはない。
【００６６】
c. まとめ
以上より、第２実施の形態においても、第１実施の形態と同様に、メモリセルアレイの面積の増大なく、ビット線ツイスト構造を実現可能とし、ビット線の微小信号への隣接ビット線からのノイズの影響を軽減し、動作の安定化を図る、という効果を得ることができる。
【００６７】
(3) 第３実施の形態
第３実施の形態では、ビット線ツイスト構造を採用する半導体メモリにおいて、ビット線のツイストが行われても、同一ビット線には、常に、同一カラム内に配置されるセルブロック又はメモリセルが接続されるようなレイアウトを提案する。
【００６８】
A. ビット線ツイスト構造のレイアウト
図６は、ビット線ツイスト構造を採用していない半導体メモリのビット線レイアウトの概要である。図７は、ビット線ツイスト構造を採用する一般的な半導体メモリのビット線レイアウトの概要である。
【００６９】
ビット線のツイストは、図７に示すように、一定周期、具体的には、同一カラム内にビット線コンタクト部が配置される周期の整数倍の周期で行われる。
【００７０】
ここで、通常のツイストは、セルブロック又はメモリセルのレイアウトを変更することなく、ビット線ＢＬ，ｂＢＬのみを交互に入れ替えるため、ビット線ＢＬ，ｂＢＬのツイストが行われる毎に、同一ビット線に接続されるセルブロック又はメモリセルの位置（カラム）も入れ替わる。
【００７１】
図８は、第３実施の形態に関わるビット線レイアウトの概要を示している。
【００７２】
本例のレイアウトは、ビット線ＢＬ，ｂＢＬのツイストと共に、必要に応じて、セルブロック又はメモリセルの入れ替えを行っている点に特徴を有する。
【００７３】
セルブロック又はメモリセルの入れ替えにより、ビット線ＢＬ，ｂＢＬのツイストが行われても、同一ビット線には、常に、同一カラム内のセルブロック又はメモリセルを接続することができる。この場合、同一ビット線に接続されるセルブロック又はメモリセルの物理的位置は、図６に示すビット線ツイストを行わない場合と完全に同一となる。
【００７４】
本例によれば、セルブロック又はメモリセルの入れ替えは、例えば、セルブロック又はメモリセルのレイアウトを変更することなく、例えば、ビット線ＢＬ，ｂＢＬとビット線コンタクト（◎で示す）とを接続する部分のレイアウトを変更するだけで容易に行うことができる。
【００７５】
従って、セルブロック（又はメモリセル）の配置がメモリ特性に与える影響を小さくすることができ、常に安定した特性の半導体メモリを提案できる。
【００７６】
尚、ビット線ＢＬ，ｂＢＬのツイストは、第１及び第２実施の形態のように、ブロックセレクタ領域で行っても、それ以外の領域で行ってもよい。
【００７７】
図９は、図８のレイアウトのビット線とビット線コンタクト部のみを取り出したものである。
【００７８】
本例では、ツイスト部においてビット線ＢＬ，ｂＢＬの入れ替えが行われ、ビット線ＢＬがカラム０２に配置され、ビット線ｂＢＬがカラム０１に配置されると、セル入れ替え部においてブロック又はメモリセルの入れ替えが行われる。同様に、ビット線ＢＬがカラム１１に配置され、ビット線ｂＢＬがカラム１２に配置されると、セル入れ替え部においてブロック又はメモリセルの入れ替えが行われる。
【００７９】
図１０は、第３実施の形態に関わるビット線ツイスト構造のレイアウトを示している。
【００８０】
ビット線ＢＬ，ｂＢＬは、第１メタル層（配線層）Ｍ１上の第２メタル層Ｍ２内に形成される。また、ビット線ＢＬ，ｂＢＬの入れ替えは、ツイスト部において第１メタル層Ｍ１内の配線Ｍ１（ｘ）を用いて行われる。ツイスト部は、ブロックセレクタ領域であっても、それ以外の領域であってもよい。
【００８１】
この場合、セルブロック又はメモリセルの入れ替えは、例えば、ビット線ＢＬ，ｂＢＬの入れ替えと同様に、セル入れ替え部において第１メタル層Ｍ１内の配線Ｍ１（ｘ）を用いて行われる。
【００８２】
尚、ツイスト部のビット線ＢＬ，ｂＢＬの入れ替えは、第２メタル層Ｍ２上の第３メタル層Ｍ３内の配線Ｍ３（ｘ）を用いてもよい。
【００８３】
B. ビット線コンタクト部の構造
図１１乃至図１４は、第３実施の形態に関わるビット線ツイスト構造のビット線コンタクト部（セル入れ替え部）における構造を示している。
【００８４】
ビット線ＢＬ，ｂＢＬは、それぞれ、これらビット線ＢＬ，ｂＢＬが形成される配線層とは異なる配線層を用いることにより、常に同一カラム内のセルブロック又はメモリセルに接続される。
【００８５】
ビット線ＢＬ，ｂＢＬは、一定周期、具体的には、同一カラム内にビット線コンタクト部が配置される周期の整数倍の周期でツイストされる。
【００８６】
c. まとめ
このようなレイアウトによれば、ビット線の入れ替え（ツイスト）を行っても、同一ビット線には、常に、同一カラム内のセルブロック又はメモリセルが接続されるため、セルブロック又はメモリセルの配置がメモリ特性に与える影響を小さくすることができ、常に安定した特性の半導体メモリを実現できる。
【００８７】
尚、第３実施の形態のビット線ツイスト構造は、ブロックセレクトトランジスタを有する半導体メモリに限定されることなく、ビット線ツイスト構造を採用する全ての半導体メモリに広く適用できる。
【００８８】
また、第３実施の形態は、上述の第１及び第２実施の形態との組み合わせにより実施することもできる。
【００８９】
(4) 第４実施の形態
第４実施の形態では、強誘電体メモリにおいて、プレート線が配置されるプレート線領域でビット線のツイストを行う例について説明する。
【００９０】
A. 回路構成
図１５は、本発明の第４実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリの回路図を示している。
【００９１】
複数のセルブロックＢＫは、マトリックス状に配置され、メモリセルアレイを構成している。セルブロックＢＫは、直列接続される複数のセルユニットから構成される。セルユニットは、並列接続されるＭＯＳトランジスタと強誘電体キャパシタから構成される。
【００９２】
本例では、セルユニットは、８個存在する。ワード線ＷＬ０，ＷＬ１，・・・ＷＬ７は、８個のセルユニットに対応して配置される。
【００９３】
セルブロックの一端は、ブロックセレクトトランジスタＢＳＴを経由して、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に接続される。ブロックセレクトトランジスタＢＳＴの制御端子（ゲート）には、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２が接続される。
【００９４】
ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２は、制御信号φ１１，φ１２，φ２１，φ２２によりオン／オフが制御される転送トランジスタを経由して、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２に接続される。
【００９５】
また、セルブロックの他端は、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２に接続される。
【００９６】
ここで、本例では、隣り合う２本のビット線ＢＬ０，ｂＢＬ０は、これらがカラム０１，０２内において一定周期で交互に入れ替わるビット線ツイスト構造を有している。そして、本発明の例の特徴であるビット線ＢＬ０，ｂＢＬ０の入れ替え（ツイスト）は、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２が配置されるプレート線領域ＰＡで行われる。
【００９７】
尚、一定周期は、例えば、カラム０１，０２内にプレート線コンタクト部が配置される周期の整数倍に等しい。
【００９８】
B. ビット線ツイスト構造のレイアウト
図１７は、第４実施の形態に関わるビット線ツイスト構造のレイアウトを示している。尚、図１７において、図１５と同じ要素には同じ符号を付してある。
【００９９】
本例では、プレート線領域ＰＡでビット線のツイストを行うことを前提とするため、ここでは、プレート線領域ＰＡのレイアウトを示す。
【０１００】
第１メタル層Ｍ１上の第２メタル層Ｍ２には、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が配置される。ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１は、ビット線ツイスト構造を有し、かつ、同一方向に延びている。
【０１０１】
例えば、ビット線ＢＬ０は、第２メタル層Ｍ２内のプレート線領域ＰＡにおいて、カラム０２からカラム０１に移動している。また、ビット線ｂＢＬ０は、プレート線領域ＰＡにおいて、第２メタル層Ｍ２上の第３メタル層Ｍ３内の配線Ｍ３（ｘ）を経由し、カラム０１からカラム０２に移動している。
【０１０２】
第３メタル層Ｍ３には、プレート線ＰＬ１１，ＰＬ１２が配置される。プレート線ＰＬ１１，ＰＬ１２は、同一方向に延び、セルブロックの他端にプレート電位を供給する。また、プレート線ＰＬ１１，ＰＬ１２は、ツイストに使用する配線Ｍ３（ｘ）に対して十分な間隔をもって配置される。
【０１０３】
このようなレイアウトによれば、ビット線の入れ替え（ツイスト）がプレート線領域ＰＡで行われるため、セルユニット、セルブロックや、ブロックセレクトトランジスタなどのレイアウトは、ビット線のツイストが無い場合（図１６）と有る場合（図１７）とで何ら変わることはない。
【０１０４】
c. まとめ
以上より、第４実施の形態によれば、ビット線ツイスト構造を採用しても、これによるメモリセルアレイの面積の増大はないため、ビット線ツイスト構造を実現可能とし、ビット線の微小信号の安定化を図ることができる。
【０１０５】
ビット線の微小信号の安定化については、ビット線ツイスト構造を採用することにより、ビット線同士の干渉を約１／２に軽減できる。
【０１０６】
(5) その他
このように、素子の微細化が進行しているメモリ製品では、ビット線同士の干渉による誤動作を防止するためにビット線ツイスト構造を採用することが有効であるが、そのためにメモリセルアレイの面積が増大するという課題があった。
【０１０７】
本発明の例によれば、ブロックセレクトトランジスタを有する半導体メモリ、特に、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ビット線のツイストをブロックセレクタ領域又はプレート線領域で行うことにより、メモリセルアレイの面積を大きくすることなく、ビット線ツイスト構造を実現できる。
【０１０８】
また、ビット線ツイスト構造の半導体メモリにおいては、ビット線のツイストが行われても、同一ビット線には、常に、同一カラム内のセルブロック又はメモリセルが接続されるようなレイアウトを採用することにより、常に安定した特性の半導体メモリを実現できる。
【０１０９】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１０】
【図１】本発明の例に関わるビット線ツイスト構造の概念を示す図。
【図２】本発明の例に関わるビット線ツイスト構造の概念を示す図。
【図３】本発明の例に関わる強誘電体メモリのメモリセルアレイ部を示す図。
【図４】第１実施の形態に関わるビット線ツイスト構造を示す図。
【図５】第２実施の形態に関わるビット線ツイスト構造を示す図。
【図６】ビット線ツイスト構造を採用しない半導体メモリの概要を示す図。
【図７】ビット線ツイスト構造を採用する半導体メモリの概要を示す図。
【図８】第３実施の形態に関わるビット線ツイスト構造を示す図。
【図９】第３実施の形態に関わるビット線ツイスト構造を示す図。
【図１０】第３実施の形態に関わるビット線ツイスト構造を示す図。
【図１１】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１２】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１３】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１４】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１５】本発明の例に関わる強誘電体メモリのメモリセルアレイ部を示す図。
【図１６】第４実施の形態に関わるビット線ツイスト構造を示す図。
【図１７】第４実施の形態に関わるビット線ツイスト構造を示す図。
【図１８】従来のビット線ツイスト構造の概念を示す図。
【符号の説明】
【０１１１】
ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，ＢＬ，ｂＢＬ： ビット線、 ＷＬ０，ＷＬ１，・・・ＷＬ７： ワード線、 ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２： ブロックセレクト線、 ＭＢＳ１，ＭＢＳ２： メインブロックセレクト線、 ＢＳ： ブロックセレクタ領域。
【技術分野】
【０００１】
本発明は、ブロックセレクトトランジスタを有する半導体メモリのビット線ツイスト構造に関し、特に、ＴＣ並列ユニット直列接続型強誘電体メモリに使用される。
【背景技術】
【０００２】
マトリックス状に配置された複数のメモリセルからなるメモリセルアレイを備えるメモリ製品では、メモリセルの微細化に伴い、ビット線同士の間隔や、ワード線同士の間隔などの配線間隔が非常に狭まってきている。
【０００３】
その結果、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や、強誘電体メモリ（ＦｅＲＡＭ）などのメモリセルからビット線に微小信号を読み出すメモリにおいては、ビット線同士の干渉（ノイズ）が、この微小信号に与える影響が大きく、誤動作の原因になっている。
【０００４】
そこで、このようなメモリ製品では、隣り合うビット線同士の干渉を緩和するために、これらビット線をツイストさせながら一方向に延在させるビット線ツイスト構造が採用される（例えば、非特許文献１参照）。
【０００５】
しかし、ビット線ツイスト構造を採用する場合、隣り合うビット線をツイストさせるための領域をメモリセルアレイ内に新たに設けなければならない。
【０００６】
このため、例えば、ダイナミックランダムアクセスメモリを例にとると、図１８に示すように、ツイストのための領域Ａがそのままメモリセルアレイの面積の増大に繋がる。
【０００７】
従って、ブロックセレクトトランジスタを有する半導体メモリ、例えば、ＴＣ並列ユニット直列接続型強誘電体メモリでビット線ツイスト構造を採用する場合にも、このメモリセルアレイの増大の問題を解決しなければならない。
【非特許文献１】H. Hidaka et al, “Twisted Bit-Line Architectures for Multi-Megabit DRAM’s” IEEE J. Solid-State Circuits, vol.24, No1, pp.21-27, Feb. 1989
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ビット線ツイスト構造を採用してもそのためにメモリセルアレイの面積が増大することがない半導体メモリを提案する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる半導体メモリは、第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタとを備え、前記第１及び第２ビット線の入れ替えは、前記第１及び第２ブロックセレクトトランジスタが配置されるブロックセレクタ領域で行われる。
【００１０】
本発明の例に関わる半導体メモリは、第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第１セルブロックの他端に接続される第１プレート線と、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタと、前記第２セルブロックの他端に接続される第２プレート線とを備え、前記第１及び第２ビット線の入れ替えは、前記第１及び第２プレート線が配置されるプレート線領域で行われる。
【００１１】
本発明の例に関わる半導体メモリは、第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される複数の第１メモリセルと、前記第２カラム内に配置される複数の第２メモリセルとを備え、前記第１ビット線は、常に前記複数の第１メモリセルに接続され、前記第２ビット線は、常に前記複数の第２メモリセルに接続される。
【発明の効果】
【００１２】
本発明の例によれば、ビット線ツイスト構造を採用してもそのためにメモリセルアレイの面積が増大することがないため、ビット線ツイスト構造を実現可能とし、ビット線の微小信号の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１． 概要
本発明の例は、ブロックセレクトトランジスタを有する半導体メモリにおいて、メモリセルアレイの面積を増大させることなく、ビット線ツイスト構造を採用することができるビット線レイアウトを提案する。
【００１５】
そのために、本発明の例では、隣り合うビット線のツイストを、ブロックセレクトトランジスタが配置されるブロックセレクタ領域で行う。
【００１６】
例えば、ＴＣ並列ユニット直列接続型強誘電体メモリでは、直列接続される複数のＴＣ並列ユニットによりセルブロックが構成され、このセルブロックの一端にブロックセレクトトランジスタを経由してビット線が接続される。また、ＴＣ並列ユニットは、並列接続されるＭＯＳトランジスタとセルキャパシタ（強誘電体キャパシタ）とから構成される。
【００１７】
この場合、隣り合うビット線のツイストをブロックセレクタ領域で行えば、ツイストのための新たな領域を設ける必要がないため、ビット線ツイスト構造を採用しても、メモリセルアレイの面積が増大することもない。
【００１８】
図１は、本発明の例に関わるビット線ツイスト構造の概念を示している。
【００１９】
大きな丸は、セルブロックを構成するＴＣ並列ユニットを表し、小さな丸は、ブロックセレクトトランジスタを表している。４個のＴＣ並列ユニットを含むセルブロックの一端は、ブロックセレクトトランジスタを経由してビット線に接続される。ここで、ＴＣ並列ユニット上の領域は、ワード線及びビット線などの配線層が密に配置されているのに対し、ブロックセレクトトランジスタ上の領域は、ＴＣ並列ユニット上の領域に比べるとブロックセレクト線及びビット線などの配線層が密に配置されていない。
【００２０】
そこで、本発明の例では、ブロックセレクトトランジスタが配置されるブロックセレクタ領域ＢＳを利用してビット線ツイストを実現する。
【００２１】
尚、ブロックセレクトトランジスタを有する強誘電体メモリにおいては、例えば、セルブロックの一端にブロックセレクタ領域が配置される場合には、その他端には、プレート線領域が配置される。
【００２２】
プレート線領域は、セルブロックの他端にプレート電位を供給するプレート線を配置するための領域である。
【００２３】
従って、隣り合うビット線のツイストをプレート線領域で行っても、ツイストのための新たな領域を設ける必要がないため、ビット線ツイスト構造を採用しても、メモリセルアレイの面積が増大することがない。
【００２４】
図２は、本発明の他の例に関わるビット線ツイスト構造の概念を示している。
【００２５】
この例は、ブロックセレクトトランジスタを有する半導体メモリはもちろん、これに限定されることなく、ビット線ツイスト構造を採用する全ての半導体メモリに広く適用可能である。
【００２６】
同図（ａ）は、例えば、ビット線ツイスト構造を採用していない強誘電体メモリのビット線レイアウトである。
【００２７】
同図（ｂ）は、例えば、ビット線ツイスト構造を採用する強誘電体メモリのビット線レイアウトである。ビット線のツイストは、対をなすビット線が隣接するビット線の影響を同様に受けるように、等分配される様にブロックセレクタ領域で一定周期に行われる。
【００２８】
同図（ｂ）では、ビット線ツイストとビット線に接続されるセルブロックの関係を示している。同一カラム上のセルブロックはツイストにより接続されるビット線が交互に変わることになる。
【００２９】
同図（ｃ）のレイアウトは、本発明の他の例に関わるビット線ツイスト構造の概念を示すもので、ビット線のツイストと共に、必要に応じてセルブロック（又はメモリセル）の入れ替えを行っている点に特徴を有する。
【００３０】
このセルブロックの入れ替えにより、ビット線のツイストが行われても、同一ビット線に接続されるセルブロックは、常に、同一カラム内に存在することになる。この場合、同一ビット線に接続されるセルブロックの物理的位置は、ビット線ツイストを行わない場合と完全に同一にできる。
【００３１】
本例では、配線層のみの変更でセルブロック（又はメモリセル）の配置による特性は変えることなく、ビット線干渉のみを軽減することができる。物理的なアドレスの変更を伴わず評価環境を変えることもない。
【００３２】
従って、より安定した特性の半導体メモリを提案できる。
【００３３】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００３４】
(1) 第１実施の形態
第１実施の形態では、ＴＣ並列ユニット直列接続型強誘電体メモリを例に本発明の例に関わるビット線ツイスト構造を説明する。
【００３５】
A. 回路構成
図３は、本発明の第１実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリの回路図を示している。
【００３６】
複数のセルブロックＢＫは、マトリックス状に配置され、メモリセルアレイを構成している。セルブロックＢＫは、直列接続される複数のセルユニットから構成される。セルユニットは、並列接続されるＭＯＳトランジスタと強誘電体キャパシタから構成される。
【００３７】
本例では、セルユニットは、８個存在する。ワード線ＷＬ０，ＷＬ１，・・・ＷＬ７は、８個のセルユニットに対応して配置される。
【００３８】
セルブロックの一端は、ブロックセレクトトランジスタＢＳＴを経由して、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に接続される。ブロックセレクトトランジスタＢＳＴの制御端子（ゲート）には、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２が接続される。
【００３９】
ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２は、制御信号φ１１，φ１２，φ２１，φ２２によりオン／オフが制御される転送トランジスタを経由して、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２に接続される。
【００４０】
また、セルブロックの他端は、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２に接続される。
【００４１】
ここで、本例では、対をなす２本のビット線ＢＬ０，ｂＢＬ０は、これらがカラム０１，０２内で交互に入れ替わるビット線ツイスト構造を有している。そして、本発明の例の特徴であるビット線ＢＬ０，ｂＢＬ０の入れ替え（ツイスト）は、ブロックセレクトトランジスタＢＳＴが配置されるブロックセレクタ領域ＢＳで行われる。
【００４２】
尚、本例では、同一カラム（例えば、カラム０１）内の２つのセルブロックＢＫが１つのビット線コンタクト部を共有するセルアレイ構造を採用している。
【００４３】
この場合、セルブロックＢＫの一端側には、ビット線コンタクト部とブロックセレクトトランジスタＢＳＴが配置され、他端側には、プレート線コンタクト部とプレート線とが配置される。
【００４４】
従って、ビット線ＢＬ０，ｂＢＬ０の入れ替え（ツイスト）は、セルブロックＢＫの他端側のプレート線領域、又は、ブロックセレクタ領域とプレート線領域の双方で行ってもよい。
【００４５】
B. ビット線ツイスト構造のレイアウト
図４は、本発明の例に関わるビット線ツイスト構造のレイアウトを示している。尚、図４において、図３と同じ要素には同じ符号を付してある。
【００４６】
本例では、ブロックセレクタ領域ＢＳでビット線のツイストを行うことを前提とするため、ここでは、ブロックセレクタ領域ＢＳのレイアウトを示す。
【００４７】
第１メタル層（配線層）Ｍ１には、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２が配置される。ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２は、同一方向に延び、ブロックセレクトトランジスタに接続される。
【００４８】
第１メタル層Ｍ１上の第２メタル層Ｍ２には、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が配置される。ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１は、ビット線ツイスト構造を有し、かつ、同一方向に延びている。
【００４９】
例えば、ビット線ｂＢＬ０は、第２メタル層Ｍ２内のブロックセレクタ領域ＢＳにおいて、カラム０２からカラム０１に移動している。また、ビット線ＢＬ０は、ブロックセレクタ領域ＢＳにおいて、第２メタル層Ｍ２上の第３メタル層Ｍ３内の配線Ｍ３（ｘ）を経由し、カラム０１からカラム０２に移動している。
【００５０】
第３メタル層Ｍ３には、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２が配置される。メインブロックセレクト線ＭＢＳ１，ＭＢＳ２は、同一方向に延び、図３の転送トランジスタを経由して、第１メタル層Ｍ１内のブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２に接続される。
【００５１】
また、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２は、ツイストに使用する配線Ｍ３（ｘ）に対して十分な間隔をもって配置される。
【００５２】
このようなレイアウトによれば、ビット線の入れ替え（ツイスト）がブロックセレクタ領域ＢＳで行われるため、セルユニット、セルブロックや、ブロックセレクトトランジスタなどのレイアウトは、ビット線のツイストが有る場合と無い場合とで何ら変わることはない。
【００５３】
c. まとめ
以上より、第１実施の形態によれば、ビット線ツイスト構造を採用しても、これによるメモリセルアレイの面積の増大はないため、ビット線ツイスト構造を実現可能とし、ビット線の微小信号への隣接ビット線からのノイズの影響を軽減し、動作の安定化を図ることができる。
【００５４】
ビット線の微小信号の安定化については、ビット線ツイスト構造を採用することにより、ビット線同士の干渉を約１／２に軽減できる。
【００５５】
(2) 第２実施の形態
第２実施の形態は、第１実施の形態の変形例である。
【００５６】
A. 回路構成
第２実施の形態に関わる回路構成は、第１実施の形態（図３）と全く同じであるため、ここでは、その説明については省略する。
【００５７】
B. ビット線ツイスト構造のレイアウト
図５は、本発明の例に関わるビット線ツイスト構造のレイアウトを示している。尚、図５において、図３と同じ要素には同じ符号を付してある。
【００５８】
第１実施の形態では、ブロックセレクタ領域ＢＳにおけるビット線のツイストを、第２及び第３メタル層Ｍ２，Ｍ３内の配線を用いることにより行った。そこで、第２実施の形態では、ブロックセレクタ領域ＢＳにおけるビット線のツイストを、第１及び第２メタル層Ｍ１，Ｍ２内の配線を用いることにより行う例について説明する。
【００５９】
第１メタル層（配線層）Ｍ１には、ブロックセレクト線ＢＳ１２，ＢＳ２２が配置される。ブロックセレクト線ＢＳ１２，ＢＳ２２は、同一方向に延び、ブロックセレクトトランジスタに接続される。
【００６０】
第１メタル層Ｍ１上の第２メタル層Ｍ２には、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が配置される。ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１は、ビット線ツイスト構造を有し、かつ、同一方向に延びている。
【００６１】
例えば、ビット線ｂＢＬ０は、第２メタル層Ｍ２内のブロックセレクタ領域ＢＳにおいて、カラム０２からカラム０１に移動している。また、ビット線ＢＬ０は、ブロックセレクタ領域ＢＳにおいて、第１メタル層Ｍ１内の配線Ｍ１（ｘ）を経由し、カラム０１からカラム０２に移動している。
【００６２】
第２メタル層Ｍ２上の第３メタル層Ｍ３には、ブロックセレクト線ＢＳ１１，ＢＳ２１及びメインブロックセレクト線ＭＢＳ１，ＭＢＳ２が配置される。メインブロックセレクト線ＭＢＳ１，ＭＢＳ２は、図３の転送トランジスタを経由して、ブロックセレクト線ＢＳ１１，ＢＳ２１に接続されると共に、第１メタル層Ｍ１内のブロックセレクト線ＢＳ１２，ＢＳ２２に接続される。
【００６３】
本例では、ブロックセレクト線ＢＳ１２，ＢＳ２２が第１メタル層Ｍ１内に配置され、ブロックセレクト線ＢＳ１１，ＢＳ２１が第３メタル層Ｍ３内に配置される。このように、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２を２つの配線層に分けてもよい。
【００６４】
また、ブロックセレクト線ＢＳ１２，ＢＳ２２は、ツイストに使用する配線Ｍ１（ｘ）に対して十分な間隔をもって配置される。
【００６５】
このようなレイアウトにおいても、ビット線の入れ替え（ツイスト）がブロックセレクタ領域ＢＳで行われるため、セルユニット、セルブロックや、ブロックセレクトトランジスタなどのレイアウトは、ビット線のツイストが有る場合と無い場合とで何ら変わることはない。
【００６６】
c. まとめ
以上より、第２実施の形態においても、第１実施の形態と同様に、メモリセルアレイの面積の増大なく、ビット線ツイスト構造を実現可能とし、ビット線の微小信号への隣接ビット線からのノイズの影響を軽減し、動作の安定化を図る、という効果を得ることができる。
【００６７】
(3) 第３実施の形態
第３実施の形態では、ビット線ツイスト構造を採用する半導体メモリにおいて、ビット線のツイストが行われても、同一ビット線には、常に、同一カラム内に配置されるセルブロック又はメモリセルが接続されるようなレイアウトを提案する。
【００６８】
A. ビット線ツイスト構造のレイアウト
図６は、ビット線ツイスト構造を採用していない半導体メモリのビット線レイアウトの概要である。図７は、ビット線ツイスト構造を採用する一般的な半導体メモリのビット線レイアウトの概要である。
【００６９】
ビット線のツイストは、図７に示すように、一定周期、具体的には、同一カラム内にビット線コンタクト部が配置される周期の整数倍の周期で行われる。
【００７０】
ここで、通常のツイストは、セルブロック又はメモリセルのレイアウトを変更することなく、ビット線ＢＬ，ｂＢＬのみを交互に入れ替えるため、ビット線ＢＬ，ｂＢＬのツイストが行われる毎に、同一ビット線に接続されるセルブロック又はメモリセルの位置（カラム）も入れ替わる。
【００７１】
図８は、第３実施の形態に関わるビット線レイアウトの概要を示している。
【００７２】
本例のレイアウトは、ビット線ＢＬ，ｂＢＬのツイストと共に、必要に応じて、セルブロック又はメモリセルの入れ替えを行っている点に特徴を有する。
【００７３】
セルブロック又はメモリセルの入れ替えにより、ビット線ＢＬ，ｂＢＬのツイストが行われても、同一ビット線には、常に、同一カラム内のセルブロック又はメモリセルを接続することができる。この場合、同一ビット線に接続されるセルブロック又はメモリセルの物理的位置は、図６に示すビット線ツイストを行わない場合と完全に同一となる。
【００７４】
本例によれば、セルブロック又はメモリセルの入れ替えは、例えば、セルブロック又はメモリセルのレイアウトを変更することなく、例えば、ビット線ＢＬ，ｂＢＬとビット線コンタクト（◎で示す）とを接続する部分のレイアウトを変更するだけで容易に行うことができる。
【００７５】
従って、セルブロック（又はメモリセル）の配置がメモリ特性に与える影響を小さくすることができ、常に安定した特性の半導体メモリを提案できる。
【００７６】
尚、ビット線ＢＬ，ｂＢＬのツイストは、第１及び第２実施の形態のように、ブロックセレクタ領域で行っても、それ以外の領域で行ってもよい。
【００７７】
図９は、図８のレイアウトのビット線とビット線コンタクト部のみを取り出したものである。
【００７８】
本例では、ツイスト部においてビット線ＢＬ，ｂＢＬの入れ替えが行われ、ビット線ＢＬがカラム０２に配置され、ビット線ｂＢＬがカラム０１に配置されると、セル入れ替え部においてブロック又はメモリセルの入れ替えが行われる。同様に、ビット線ＢＬがカラム１１に配置され、ビット線ｂＢＬがカラム１２に配置されると、セル入れ替え部においてブロック又はメモリセルの入れ替えが行われる。
【００７９】
図１０は、第３実施の形態に関わるビット線ツイスト構造のレイアウトを示している。
【００８０】
ビット線ＢＬ，ｂＢＬは、第１メタル層（配線層）Ｍ１上の第２メタル層Ｍ２内に形成される。また、ビット線ＢＬ，ｂＢＬの入れ替えは、ツイスト部において第１メタル層Ｍ１内の配線Ｍ１（ｘ）を用いて行われる。ツイスト部は、ブロックセレクタ領域であっても、それ以外の領域であってもよい。
【００８１】
この場合、セルブロック又はメモリセルの入れ替えは、例えば、ビット線ＢＬ，ｂＢＬの入れ替えと同様に、セル入れ替え部において第１メタル層Ｍ１内の配線Ｍ１（ｘ）を用いて行われる。
【００８２】
尚、ツイスト部のビット線ＢＬ，ｂＢＬの入れ替えは、第２メタル層Ｍ２上の第３メタル層Ｍ３内の配線Ｍ３（ｘ）を用いてもよい。
【００８３】
B. ビット線コンタクト部の構造
図１１乃至図１４は、第３実施の形態に関わるビット線ツイスト構造のビット線コンタクト部（セル入れ替え部）における構造を示している。
【００８４】
ビット線ＢＬ，ｂＢＬは、それぞれ、これらビット線ＢＬ，ｂＢＬが形成される配線層とは異なる配線層を用いることにより、常に同一カラム内のセルブロック又はメモリセルに接続される。
【００８５】
ビット線ＢＬ，ｂＢＬは、一定周期、具体的には、同一カラム内にビット線コンタクト部が配置される周期の整数倍の周期でツイストされる。
【００８６】
c. まとめ
このようなレイアウトによれば、ビット線の入れ替え（ツイスト）を行っても、同一ビット線には、常に、同一カラム内のセルブロック又はメモリセルが接続されるため、セルブロック又はメモリセルの配置がメモリ特性に与える影響を小さくすることができ、常に安定した特性の半導体メモリを実現できる。
【００８７】
尚、第３実施の形態のビット線ツイスト構造は、ブロックセレクトトランジスタを有する半導体メモリに限定されることなく、ビット線ツイスト構造を採用する全ての半導体メモリに広く適用できる。
【００８８】
また、第３実施の形態は、上述の第１及び第２実施の形態との組み合わせにより実施することもできる。
【００８９】
(4) 第４実施の形態
第４実施の形態では、強誘電体メモリにおいて、プレート線が配置されるプレート線領域でビット線のツイストを行う例について説明する。
【００９０】
A. 回路構成
図１５は、本発明の第４実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリの回路図を示している。
【００９１】
複数のセルブロックＢＫは、マトリックス状に配置され、メモリセルアレイを構成している。セルブロックＢＫは、直列接続される複数のセルユニットから構成される。セルユニットは、並列接続されるＭＯＳトランジスタと強誘電体キャパシタから構成される。
【００９２】
本例では、セルユニットは、８個存在する。ワード線ＷＬ０，ＷＬ１，・・・ＷＬ７は、８個のセルユニットに対応して配置される。
【００９３】
セルブロックの一端は、ブロックセレクトトランジスタＢＳＴを経由して、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に接続される。ブロックセレクトトランジスタＢＳＴの制御端子（ゲート）には、ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２が接続される。
【００９４】
ブロックセレクト線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２は、制御信号φ１１，φ１２，φ２１，φ２２によりオン／オフが制御される転送トランジスタを経由して、メインブロックセレクト線ＭＢＳ１，ＭＢＳ２に接続される。
【００９５】
また、セルブロックの他端は、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２に接続される。
【００９６】
ここで、本例では、隣り合う２本のビット線ＢＬ０，ｂＢＬ０は、これらがカラム０１，０２内において一定周期で交互に入れ替わるビット線ツイスト構造を有している。そして、本発明の例の特徴であるビット線ＢＬ０，ｂＢＬ０の入れ替え（ツイスト）は、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２が配置されるプレート線領域ＰＡで行われる。
【００９７】
尚、一定周期は、例えば、カラム０１，０２内にプレート線コンタクト部が配置される周期の整数倍に等しい。
【００９８】
B. ビット線ツイスト構造のレイアウト
図１７は、第４実施の形態に関わるビット線ツイスト構造のレイアウトを示している。尚、図１７において、図１５と同じ要素には同じ符号を付してある。
【００９９】
本例では、プレート線領域ＰＡでビット線のツイストを行うことを前提とするため、ここでは、プレート線領域ＰＡのレイアウトを示す。
【０１００】
第１メタル層Ｍ１上の第２メタル層Ｍ２には、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１が配置される。ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１は、ビット線ツイスト構造を有し、かつ、同一方向に延びている。
【０１０１】
例えば、ビット線ＢＬ０は、第２メタル層Ｍ２内のプレート線領域ＰＡにおいて、カラム０２からカラム０１に移動している。また、ビット線ｂＢＬ０は、プレート線領域ＰＡにおいて、第２メタル層Ｍ２上の第３メタル層Ｍ３内の配線Ｍ３（ｘ）を経由し、カラム０１からカラム０２に移動している。
【０１０２】
第３メタル層Ｍ３には、プレート線ＰＬ１１，ＰＬ１２が配置される。プレート線ＰＬ１１，ＰＬ１２は、同一方向に延び、セルブロックの他端にプレート電位を供給する。また、プレート線ＰＬ１１，ＰＬ１２は、ツイストに使用する配線Ｍ３（ｘ）に対して十分な間隔をもって配置される。
【０１０３】
このようなレイアウトによれば、ビット線の入れ替え（ツイスト）がプレート線領域ＰＡで行われるため、セルユニット、セルブロックや、ブロックセレクトトランジスタなどのレイアウトは、ビット線のツイストが無い場合（図１６）と有る場合（図１７）とで何ら変わることはない。
【０１０４】
c. まとめ
以上より、第４実施の形態によれば、ビット線ツイスト構造を採用しても、これによるメモリセルアレイの面積の増大はないため、ビット線ツイスト構造を実現可能とし、ビット線の微小信号の安定化を図ることができる。
【０１０５】
ビット線の微小信号の安定化については、ビット線ツイスト構造を採用することにより、ビット線同士の干渉を約１／２に軽減できる。
【０１０６】
(5) その他
このように、素子の微細化が進行しているメモリ製品では、ビット線同士の干渉による誤動作を防止するためにビット線ツイスト構造を採用することが有効であるが、そのためにメモリセルアレイの面積が増大するという課題があった。
【０１０７】
本発明の例によれば、ブロックセレクトトランジスタを有する半導体メモリ、特に、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ビット線のツイストをブロックセレクタ領域又はプレート線領域で行うことにより、メモリセルアレイの面積を大きくすることなく、ビット線ツイスト構造を実現できる。
【０１０８】
また、ビット線ツイスト構造の半導体メモリにおいては、ビット線のツイストが行われても、同一ビット線には、常に、同一カラム内のセルブロック又はメモリセルが接続されるようなレイアウトを採用することにより、常に安定した特性の半導体メモリを実現できる。
【０１０９】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１０】
【図１】本発明の例に関わるビット線ツイスト構造の概念を示す図。
【図２】本発明の例に関わるビット線ツイスト構造の概念を示す図。
【図３】本発明の例に関わる強誘電体メモリのメモリセルアレイ部を示す図。
【図４】第１実施の形態に関わるビット線ツイスト構造を示す図。
【図５】第２実施の形態に関わるビット線ツイスト構造を示す図。
【図６】ビット線ツイスト構造を採用しない半導体メモリの概要を示す図。
【図７】ビット線ツイスト構造を採用する半導体メモリの概要を示す図。
【図８】第３実施の形態に関わるビット線ツイスト構造を示す図。
【図９】第３実施の形態に関わるビット線ツイスト構造を示す図。
【図１０】第３実施の形態に関わるビット線ツイスト構造を示す図。
【図１１】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１２】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１３】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１４】第３実施の形態に関わるビット線コンタクト部の構造を示す図。
【図１５】本発明の例に関わる強誘電体メモリのメモリセルアレイ部を示す図。
【図１６】第４実施の形態に関わるビット線ツイスト構造を示す図。
【図１７】第４実施の形態に関わるビット線ツイスト構造を示す図。
【図１８】従来のビット線ツイスト構造の概念を示す図。
【符号の説明】
【０１１１】
ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，ＢＬ，ｂＢＬ： ビット線、 ＷＬ０，ＷＬ１，・・・ＷＬ７： ワード線、 ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２： ブロックセレクト線、 ＭＢＳ１，ＭＢＳ２： メインブロックセレクト線、 ＢＳ： ブロックセレクタ領域。
【特許請求の範囲】
【請求項１】
第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタとを具備し、前記第１及び第２ビット線の入れ替えは、前記第１及び第２ブロックセレクトトランジスタが配置されるブロックセレクタ領域で行われることを特徴とする半導体メモリ。
【請求項２】
第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第１セルブロックの他端に接続される第１プレート線と、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタと、前記第２セルブロックの他端に接続される第２プレート線とを具備し、前記第１及び第２ビット線の入れ替えは、前記第１及び第２プレート線が配置されるプレート線領域で行われることを特徴とする半導体メモリ。
【請求項３】
前記第１及び第２ビット線の入れ替えは、前記第１及び第２ビット線が配置される第１配線層とは異なる第２配線層内の配線を用いて行われることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される複数の第１メモリセルと、前記第２カラム内に配置される複数の第２メモリセルとを具備し、前記第１ビット線は、常に前記複数の第１メモリセルに接続され、前記第２ビット線は、常に前記複数の第２メモリセルに接続されることを特徴とする半導体メモリ。
【請求項５】
前記第１ビット線が前記第２カラム内に配置されているとき、前記第１ビット線は、前記第１及び第２ビット線が配置される第１配線層とは異なる第２配線層内の配線を用いて前記複数の第１メモリセルに接続され、前記第２ビット線が前記第１カラム内に配置されているとき、前記第２ビット線は、前記第２配線層内の配線を用いて前記複数の第２メモリセルに接続されることを特徴とする請求項４に記載の半導体メモリ。
【請求項１】
第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタとを具備し、前記第１及び第２ビット線の入れ替えは、前記第１及び第２ブロックセレクトトランジスタが配置されるブロックセレクタ領域で行われることを特徴とする半導体メモリ。
【請求項２】
第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される第１セルブロックと、前記第１又は第２ビット線と前記第１セルブロックの一端との間に接続される第１ブロックセレクトトランジスタと、前記第１セルブロックの他端に接続される第１プレート線と、前記第２カラム内に配置される第２セルブロックと、前記第２又は第１ビット線と前記第２セルブロックの一端との間に接続される第２ブロックセレクトトランジスタと、前記第２セルブロックの他端に接続される第２プレート線とを具備し、前記第１及び第２ビット線の入れ替えは、前記第１及び第２プレート線が配置されるプレート線領域で行われることを特徴とする半導体メモリ。
【請求項３】
前記第１及び第２ビット線の入れ替えは、前記第１及び第２ビット線が配置される第１配線層とは異なる第２配線層内の配線を用いて行われることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
第１及び第２カラム内に一定周期で交互に入れ替わるビット線ツイスト構造を有する第１及び第２ビット線と、前記第１カラム内に配置される複数の第１メモリセルと、前記第２カラム内に配置される複数の第２メモリセルとを具備し、前記第１ビット線は、常に前記複数の第１メモリセルに接続され、前記第２ビット線は、常に前記複数の第２メモリセルに接続されることを特徴とする半導体メモリ。
【請求項５】
前記第１ビット線が前記第２カラム内に配置されているとき、前記第１ビット線は、前記第１及び第２ビット線が配置される第１配線層とは異なる第２配線層内の配線を用いて前記複数の第１メモリセルに接続され、前記第２ビット線が前記第１カラム内に配置されているとき、前記第２ビット線は、前記第２配線層内の配線を用いて前記複数の第２メモリセルに接続されることを特徴とする請求項４に記載の半導体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−１２８４７１（Ｐ２００６−１２８４７１Ａ）
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願番号】特願２００４−３１６２８３（Ｐ２００４−３１６２８３）
【出願日】平成１６年１０月２９日（２００４．１０．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願日】平成１６年１０月２９日（２００４．１０．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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