【課題】本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。
【解決手段】半導体基板上に形成された絶縁材料層１００に、第１の方向に延在し、底部の幅Ｗ１より上部の幅Ｗ２が広い第１の溝１０１を形成する工程と、第１の溝１０１内に、溝の上端より低い位置まで埋め込み層１０２を形成する工程と、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する工程と、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする。 （もっと読む）

【課題】ガードリングの広がりを防止し、セルマット端でのシリンダ倒れに起因するキャパシタ下部電極同士のショートあるいはキャパシタ下部電極の底面の下部導電体との接触面積減少による高抵抗化を抑制する。
【解決手段】キャパシタの下部電極となるシリンダ状電極を形成し、サポート膜をシリンダ状電極内に充填した後、シリンダ状電極の型材となるシリンダコア絶縁膜を選択的にウェットエッチングにて除去する工程を備え、エッチング液がキャパシタ形成領域外へ浸透するのを阻止するガードリングがキャパシタ形成領域外周に設けられ、このガードリング内にサポート膜がシームを有して充填されており、ウエットエッチング時にシームとエッチング液との接触を防止する膜を形成するか、シリンダコア絶縁膜を焼き締めておくことで、ガードリングの広がりを防止する。 （もっと読む）

【課題】比誘電率が高く、リーク耐圧に優れた容量絶縁膜を用いたキャパシタを提供する。
【解決手段】下部電極１と、下部電極１上の容量絶縁膜２と、容量絶縁膜２上の上部電極３とを備えるキャパシタにおいて、容量絶縁膜２として、ＴｉＯ_２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜を使用する。 （もっと読む）

【課題】絶縁膜の比誘電率を容易かつ十分に低下させる。
【解決手段】半導体装置の製造方法では、それぞれ環状ＳｉＯ構造を主骨格とし互いに構造が異なる２種類以上の有機シロキサン化合物原料を混合した後で気化する。又は、それら２種類以上の有機シロキサン化合物原料の混合と気化とを一度に行うことによって、気化ガスを生成する。そして、その気化ガスをキャリアガスとともに反応炉に輸送する。そして、反応炉にてその気化ガスを用いたプラズマＣＶＤ法又はプラズマ重合法によって多孔質絶縁膜を成膜する。 （もっと読む）

【課題】隣接する埋め込みビット線が短絡（ショート）することを防止した半導体装置を提供する。
【解決手段】半導体基板２の面内に枠状に形成された第１の溝部３と、第１の溝部３に絶縁膜４を埋め込むことによって形成された素子分離領域５と、素子分離領域５の内側に形成された素子形成領域６と、素子形成領域６において第１の方向Ｙに延在し、且つ、格子状に複数並んで形成された第２の溝部７と、第２の溝部７の両側面に不純物を拡散させることによって形成された埋め込みビット線１０とを備え、第２の溝部７の両端が素子分離領域５に至るまで第１の方向Ｙに延在して設けられている。 （もっと読む）

【課題】所望の等価酸化膜厚（ＥＯＴ）及びリーク電流特性を有するキャパシタを備えた半導体記憶装置を提供する。
【解決手段】第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置において、この容量絶縁膜は、金属酸化物結晶化膜からなる第１の誘電体膜と、第１の誘電体膜上の窒素含有アモルファス金属酸化物からなる第２の誘電体膜と、第２の誘電体膜上の金属酸化物結晶化膜からなる第３の誘電体膜を含む。 （もっと読む）

【課題】格納電極コンタクトおよび格納電極の形成方法を提供する。
【解決手段】半導体素子は、活性領域１０４上に備えられる多数の導電プラグ１１６と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の中央部に位置する導電プラグ１１６に接続され、前記活性領域１０４の上部を通るビットライン１２３と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の両端部に位置する導電プラグ１１６と接続する格納電極１３０とを含み、ビットライン１２３が活性領域１０４の上部に形成されることにより、活性領域１０４とビットライン１２３を電気的に連結させるビットラインコンタクトを別に形成せずとも良く、格納電極１３０はランディングプラグと直接接続するので、格納電極コンタクトを別に形成せずとも良い。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】キャパシタ用容量絶縁膜として、比較的低温で容易に、ルチル結晶構造のＴｉＯ_２膜を形成する方法を提供する。
【解決手段】半導体基板１上に酸化シリコン膜２を形成し、スパッタ法を用い、基板温度を３００℃、チャンバー内をＡｒ雰囲気で圧力０．５Ｐａに保持した状態でＴｉターゲットのスパッタリングを行ってＴｉ膜３を成膜し、該Ｔｉ膜３を酸素ガスを供給する熱処理炉を用いたファーネスアニールによって、アニール酸化を行い、ルチル結晶構造を有するＴｉＯ_２膜４とする。 （もっと読む）

【課題】絶縁層として高い誘電率を有する材料が用いられ、容量の増加および微細化が可能でリーク電流を抑制できるキャパシタ素子を備えた半導体装置を提供する。
【解決手段】キャパシタ素子に蓄積される電荷の有無によってメモリ情報の記憶動作を行う半導体装置であって、キャパシタ素子が、高い誘電率を有する金属の酸化物を含む絶縁層と、絶縁層の第１面に接して設けられ、貴金属またはその化合物からなる貴金属材料で形成された第１電極ａと、絶縁層の第２面に接して設けられ、貴金属を除く金属またはその化合物からなる第１電極ａよりも仕事関数の小さい材料で形成された第２電極ｂとを有するものであり、第１電極ａの電位が、第２電極ｂの電位以下とされている半導体装置とする。 （もっと読む）

【課題】システムオンチップアプリケーション用の二重誘電体MIMコンデンサを提供する。
【解決手段】集積回路構造は、第１領域と第２領域とを有するチップを含む。第１金属‐絶縁体‐金属（MIM）コンデンサは、第１領域に形成される。第１MIMコンデンサは、第１下部電極と、第１下部電極の上の第１上部電極と、第１下部電極と第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを有する。第２MIMコンデンサは、第２領域に位置し、第１MIMコンデンサと実質的に同じレベルに位置する。第２MIMコンデンサは、第２下部電極と、第２下部電極の上の第２上部電極と、第２下部電極と第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を有する。第２キャパシタ絶縁体は第１キャパシタ絶縁体と異なる。第１上部電極および第１下部電極は、それぞれ第２上部電極および第２下部電極と同時に形成されることができる。 （もっと読む）

【課題】導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を防止する。
【解決手段】半導体基板１０１の上に酸素バリア膜２０１及び第２の層間膜２０２を順次形成し、第２の層間膜２０２に、酸素バリア膜２０１を露出するキャパシタ用開口部２１５を形成し、その底面上及び側壁上を含み、第２の層間膜２０２の上に第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成する。次に、キャパシタ用開口部２１５を埋め込むと共に、その上方においてキャパシタ用開口部２１５の径よりも大きい径を持つレジストマスク２０６を形成し、これを用いて、第２の導電膜２０５、容量絶縁膜２０４、第１の導電膜２０３及び第２の層間膜２０２をエッチングする。次に、キャパシタ用開口部２１５の周辺の上に残存する第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を除去する。 （もっと読む）

【課題】隣接するゲート電極間がショートすることを防止して、半導体装置の製造歩留まりを向上させる。
【解決手段】メモリセル領域に溝型ゲート電極構造のＭＯＳ型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のＭＯＳ型トランジスタが形成されるＤＲＡＭにおいて、ダミートランジスタ及び電界効果型トランジスタを第２の方向２１に配列して、ダミートランジスタは第２の方向２１に関して少なくとも一方の端に配置し、ダミートランジスタのゲート電極の埋設部３６が電界効果トランジスタのゲート電極の埋設部３６よりも第２方向２１の幅が短い。 （もっと読む）

【課題】ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止する。
【解決手段】半導体記憶装置は、ＭＯＳトランジスタ３２０と、メモリ領域３１０の上方に設けられ、不純物拡散層２０３ｂに電気的に接続されたビット線２０７と、強誘電体または高誘電体を含む容量絶縁膜２１３とを有し、ビット線２０７よりも高い位置に設けられたキャパシタ２１５と、キャパシタ２１５の下方を覆う下部水素バリア膜２１０と、キャパシタ２１５の側方及び上方を覆う上部水素バリア膜２１８と、周辺回路領域３００の上方に形成された配線２２１と、ビット線２０７よりも低い位置に形成され、上方から見た場合にメモリ領域３１０から周辺回路領域３００へと延伸し、ビット線２０７と配線２２１とを電気的に接続させる導電層２０３ａとを備える。 （もっと読む）

【課題】固定電荷等の影響がなく電気的特性の優れた良質なＳＯＤ単層膜を備えた、微細ＬＳＩプロセス用の素子分離領域を備えた半導体装置を提供する。
【解決手段】半導体基板内のトレンチの内壁上に酸化膜およびライナー膜を形成する膜形成工程と、トレンチ内にＳＯＤ膜を埋設して熱処理を行う工程と、ＳＯＤ膜と接するライナー膜の一部を除去してＳＯＤ膜の一部を露出させる除去工程と、ＳＯＤ膜に対して熱処理を行う熱処理工程と、トレンチ内に絶縁膜を埋設させることにより素子分離領域を形成する埋設工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】大きな誘電率とリーク電流の抑制の両立が可能なキャパシタ用絶縁膜を提供する。
【解決手段】電極１、２の間に絶縁膜３が挟まれた構造からなるキャパシタ素子において、キャパシタ用絶縁膜３は酸化アルミニウム膜と二酸化チタン膜が交互に積層された積層構造を有し、前記二酸化チタン膜は、ルチル結晶構造を有し、前記酸化アルミニウム膜は、そのトータルの膜厚の比率が、前記積層構造の総膜厚に対して３〜８％である、キャパシタ用絶縁膜。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】一定のキャパシタ容量を確保しつつ、高集積化が可能で、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法であって、以下の工程を含む。半導体基板１を準備する。シリコン窒化膜５８を形成する。シリコン窒化膜５８の上面に接する第１の絶縁膜８６を形成する。第１の絶縁膜の上面に接する第２の絶縁膜８５を形成する。シリコン窒化膜５８、第１の絶縁膜８６及び第２の絶縁膜８５を貫通して導電体を露出する開口部を形成する。第１の絶縁膜のエッチングレートが第２の絶縁膜及びシリコン窒化膜より高くなるエッチング条件で開口部６１ａ内にエッチング処理を施す。キャパシタの下部電極１７０ａを、第２の絶縁膜の上面に接することなく開口部の内部表面に沿って形成する。キャパシタの上部電極１５１を形成する。 （もっと読む）

【課題】コンケイブ型の立体型スタック構造を採る容量素子において、下部電極における開口部の底面の隅部に生じるマイクロボイド（ボイド）の発生を抑止して、下部電極の断線を防止できるようにする。
【解決手段】半導体記憶装置は、半導体基板５０の上に選択的に形成された導電性密着層１１と、半導体基板５０の上に導電性密着層１１を覆うように形成され、該導電性密着層１１の中央部分を露出するホール開口部２０ａを有する第２の層間絶縁膜２０と、ホール開口部２０ａの底面及び壁面に沿って形成された下部電極２５、該下部電極２５の上に順次形成された容量絶縁膜３０及び上部電極３５からなる容量素子とを有している。導電性密着層１１は、第２の層間絶縁膜２０におけるホール開口部２０ａの底面と壁面とが接する隅部を含む該底面でのみ下部電極２５と接している。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）