半導体装置及びその製造方法
【課題】本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。
【解決手段】半導体基板上に形成された絶縁材料層１００に、第１の方向に延在し、底部の幅Ｗ１より上部の幅Ｗ２が広い第１の溝１０１を形成する工程と、第１の溝１０１内に、溝の上端より低い位置まで埋め込み層１０２を形成する工程と、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する工程と、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする。
【解決手段】半導体基板上に形成された絶縁材料層１００に、第１の方向に延在し、底部の幅Ｗ１より上部の幅Ｗ２が広い第１の溝１０１を形成する工程と、第１の溝１０１内に、溝の上端より低い位置まで埋め込み層１０２を形成する工程と、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する工程と、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
高密度集積回路に好適な半導体装置及び高微細なパターン形成方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に半導体記憶装置の分野における高密度化、高微細化の傾向は加速される一方である。高密度な半導体装置に適した微細なコンタクトのパターン形成方法として互いに交差する２つのライン・アンド・スペースパターンを有するマスクパターンを用いてスペースパターンの交差する領域の層間絶縁膜をエッチングしてコンタクト開口を形成する技術が知られ、例えば特開２００８−１２４４４４号公報（特許文献１）がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような技術で形成された微細なコンタクトプラグは、通常は一定のピッチで配列することが好ましい。その第１の理由は微細なコンタクトホールパターン形成の観点であって、フォトリソグラフィー技術解像限界付近のパターン形成を安定して実現するためには光の干渉を利用することからパターンに周期性を持たせることが有利であることに起因する。第２の理由として、ＤＲＡＭの場合、メモリセルからの記憶情報読み出し時の信号量を最大化するためにメモリセルキャパシタの容量値を最大化する必要があるが、隣接するメモリセルキャパシタの間隔を等距離になるように配列することで細密充填配置となり１ビットあたりの占有面積の最大化が図れ、メモリセルキャパシタの容量値の最大化に有利である。従って、メモリセルキャパシタの電極との接続点、すなわち、コンタクトプラグの上面は一定のピッチで配列されることが多い。
【０００５】
一方、コンタクトプラグの下面に接続するべき選択用ＭＯＳトランジスタのソース・ドレインの位置は、レイアウトの都合から等間隔、すなわち一定のピッチで配列することが難しい場合があり、位置がずれてしまうという問題があった。
【０００６】
通常、コンタクトプラグは絶縁膜表面にパターン形成されたコンタクト開口からエッチングにより形成するので、コンタクト開口から半導体基板に向かって真下方向にのびる。そこで、前述の位置ずれの問題を解消する方法として中間配線層を導入する方法が考えられる。しかしながら、デバイス構造が複雑になり、歩留り低下に繋がるため好ましくない。また、メモリセルキャパシタの電極との接続点とＭＯＳトランジスタのソース・ドレインとの接続点が平面視上ずれているにもかかわらず、そのまま接続した場合コンタクト開口部から真下方向に孔が形成されることから、接続点の平面視上ずれのためにソース・ドレインとの接触面積が極めて小さくなり、接続電気抵抗の増大を招くという問題点があった。また、目合わせずれによる接続不良が発生しやすいという問題点もあった。
【課題を解決するための手段】
【０００７】
そこで、本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する新たな製造方法並びにこの方法により形成される特徴的なコンタクトプラグを備えた半導体装置を提供する。
【０００８】
すなわち、本発明の一実施形態によれば、
半導体基板上に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、
前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記埋め込み層をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の別の実施形態によれば、
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する導電材料プラグと、を備え、
該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置が提供される。
【００１０】
また、本発明のさらに別の実施形態によれば、
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する第１及び第２の導電材料プラグと、を備え、
該第１及び第２の導電材料プラグの上面中心間の距離は下面中心間の距離より広いことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明に一実施形態よれば、新たなパターニング方法を提供することにより、従来よりも安定して微細な構造を形成することができる。
【００１２】
本発明の別の実施形態によれば、絶縁膜を貫通するように形成されたコンタクトプラグであって、コンタクトプラグ上面の中心の位置と下面の中心の位置とが平面視上ずれたコンタクトプラグ、すなわち、軸（上面中心と下面中心とを繋ぐ中心線）が傾き、おおむね直線的なコンタクトプラグを用いることで電気抵抗の低減や目あわせマージンの確保ができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図６】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図７】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図８】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図９】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１０】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１１】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１２】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１３】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１４】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１５】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１６】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１７】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１８】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１９】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２０】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２１】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２２】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２３】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２４】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２５】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２６】本発明の実施例２に係る半導体装置の製造方法を説明する図である。
【図２７】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図２８】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図２９】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３０】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３１】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３２】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３３】本発明の一実施形態になる半導体装置の製造方法を説明する概略工程断面図である。
【図３４】本発明の一実施形態になるコンタクトプラグを概念的に示すもので、各分図（ａ）〜（ｄ）の左は断面概念図、右はコンタクトプラグの平面視上の概念図を示す。
【図３５】（ａ）は、本発明の他の実施形態になるコンタクトプラグ対を概念的に示す断面図であり、（ｂ）はこのプラグ対を複数並設して上面ピッチを揃える例を例示する。
【図３６】従来例になるメタルコンタクトプラグを示す概略図であり、（Ａ）は平面図（Ｃ）のＹ−Ｙ’断面、（Ｂ）は平面図（Ｃ）のＸ−Ｘ’断面を示す。
【図３７】従来例になるハイブリッド構造のコンタクトプラグを示す概略図であり、（Ａ）は平面図（Ｃ）のＹ−Ｙ’断面、（Ｂ）は平面図（Ｃ）のＸ−Ｘ’断面を示す。
【図３８】本発明の実施例４に係るハイブリッド構造のコンタクトプラグを示す概略図であり、（Ａ）は平面図（Ｃ）のＹ１−Ｙ１’断面、（Ｂ）は平面図（Ｃ）のＸ１−Ｘ１’断面を示す。
【図３９】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４０】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４１】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４２】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４３】本発明の一実施形態の別の例になる半導体装置の製造方法を説明する概略工程断面図である。
【発明を実施するための形態】
【００１４】
図３３は、本発明の一実施形態になる半導体装置の製造方法を説明する概略工程断面図である。
【００１５】
まず、図３３（ａ）に示すように、半導体基板（不図示）上に形成した絶縁材料層１００に第１の方向に延在する第１の溝１０１を形成する。第１の溝１０１は底部の幅Ｗ１より上部の幅Ｗ２が広くなるように形成されており、この例では、底部近傍にテーパー部１０１Ｔを設けている。第１の溝の第１の方向に直交する方向の断面形状は、この例に限定されず、溝の側面の全部が傾斜してテーパー部となっていても良く、また、段階的に幅が広がる形状であっても良い。通常のドライエッチング等の手法では、図示する第１の溝の断面形状は左右対称な壁面に形成されるが、一方の壁面を垂直形状とし、他方の壁面をテーパー状あるいは階段状にするなど、左右非対称としても良い。好ましくは段差がなく、左右対称な形状である。これは加工が容易であると共に、分離される埋め込み層が導電材料、特にコンタクトプラグを形成する場合に、形成されるコンタクトプラグの電気的特性の観点から側面に段差のない対称形状が好ましいからである。
【００１６】
次に、図３３（ｂ）に示すように、第１の溝内に、溝の上端より低い位置まで埋め込み層１０２を形成する。埋め込み層１０２は主に導電材料である。例えば、ポリシリコンなどを所定の膜厚で成膜した後、エッチバックすることで溝上端より埋め込み層の上面を低くすることができる。
【００１７】
次に、図３３（ｃ）に示すように、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する。サイドウォール１０３は、埋め込み層１０２とエッチング特性の異なる材料であれば良く、埋め込み層１０２が導電材料であれば、主に絶縁材料で構成され、所定の膜厚で形成された絶縁材料をエッチバックして形成される。また埋め込み層１０２とは異なる導電材料としても良い。
【００１８】
最後に、図３３（ｄ）に示すように、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして左右（第１の方向と平行な方向）に分離する。これにより、分離された埋め込み層の少なくとも一方は、下面の断面中心Ｃ１と上面の断面中心Ｃ２とは平面視上ずれた構造が得られる。また、エッチングされた分離面は段差のない形状に形成される。
【００１９】
本実施形態によれば、第１の溝底部に埋め込み層を形成し、埋め込み層上の露出している溝の側壁を覆うサイドウォールをハードマスクとして埋め込み層をエッチングすることで、パターン幅、スペース共にフォトリソグラフィー技術による解像限界以下の寸法に至るまで任意の寸法を有するパターンを容易に形成可能であり、また、溝底部に形成した埋め込み層をエッチングし、パターン形成することから溝形成時のエッチング条件を適切に選択し、溝の底部の幅と開口部の幅とを適切に制御することで、パターンの縦方向（深さ方向）の形状も任意の形状を得ることができる。
【００２０】
図４３は、本実施形態を適用することでシリコン基板に形成された溝により形成されたシリコンピラーの側面にゲート電極を形成する例について主要工程を示す。
【００２１】
まず、図４３（ａ）に示すように、埋め込みＮ型不純物拡散層２０２を有するＰ型シリコン基板２０１にマスクＳｉＮ膜２０３を形成し、第１の方向に延在する開口パターンを形成した後、マスクＳｉＮ膜２０３をマスクに第１の方向に延在する溝２０４を形成する。
【００２２】
次に、図４３（ｂ）に示すように、溝内壁を熱酸化してゲート絶縁膜２０５を形成し、続いて、ポリシリコンを成膜した後エッチバックして埋め込み層２０６を形成する。
埋め込み層２０６上にＳｉＮ膜からなるサイドウォール２０７を形成し（図４３（ｃ））、続いて、サイドウォール２０７をマスクとして、埋め込み層２０６を第１の方向に分割して、溝２０４の両側壁にゲート電極２０８を形成する（図４３（ｄ））。その後、ＳｉＮ膜（マスクＳｉＮ膜２０３及びサイドウォール２０７）を除去した後、埋め込み絶縁膜２０９をゲート電極２０８の間を含む溝２０４に埋め込み、さらに、溝の両側壁のシリコン基板（シリコンピラー）の上部にＮ型不純物拡散層２１０を形成することで、図４３（ｅ）に示す構造が完成する。
【００２３】
さらに、本実施形態をコンタクトプラグの形成に適用するには、ライン状に形成される埋め込み層を第１の溝内で第１の方向と交差する方向（第２の方向）で分離する必要がある。この分離方法には２種類の方法が挙げられる。一つは、第２の方向に延在するマスク材を用いて、埋め込み層を上から分離する方法であり、これには、図３３（ｄ）のように埋め込み層を左右に分離した後、第２の方向に延在するマスク材を形成して、第２の方向にサイドウォールごと分離する方法、あるいは図３３（ｃ）のようにサイドウォールを形成した後、第２の方向に延在するマスク材を形成して、サイドウォールを第２の方向に分離した後、マスク材を除去して残りのサイドウォールをマスクに埋め込み層を第１の方向及び第２の方向に分離する方法が挙げられる。もう１種の方法は、第１の溝を第２の方向に分離する仕切り部を予め設けておき、このように仕切り部を設けた第１の溝内に埋め込み層を形成すると、埋め込み層は溝底で仕切り部により第２の方向に分離される。なお、仕切り部の上面は第１の溝の上端より低く形成し、また、サイドウォールを形成する際に埋め込み層より仕切り部上面が突出しないようにする。仕切り部が埋め込み層上面より突出していると、仕切り部の壁面にもサイドウォールが形成され左右に分離できなくなるため、埋め込み層の表面高さと同等か埋め込み層が仕切り部の上面を覆うように形成する。仕切り部の上面高さが埋め込み層の表面高さと同等の場合は、サイドウォールをマスクに第１の方向に分離することで第２の方向にも分離された埋め込み層が形成される。埋め込み層が仕切り部の上面を覆うように形成した場合、埋め込み層を第１の方向に分離した後、サイドウォール下の仕切り部の表面が露出するまでサイドウォールと共に埋め込み層をエッチバックするか、第１の溝を形成した絶縁材料も含めて全体をＣＭＰ等で平坦化することで、第１の溝底で第２の方向にも分離された埋め込み層（コンタクトプラグ）が形成される。仕切り部は、第１の溝を形成する絶縁材料を形成する前に、第２の方向に延在する凸部を形成しておき、第１の溝を形成する際にこの凸部を溝内に露出させればよい。なお、仕切り部を溝幅全部を分離するのではなく、溝幅の中間部まで片側から分離するように形成すると、第１の方向に分離された埋め込み層（導電材料）の一方は第２の方向にも分離されてコンタクトプラグに、他方は第２の方向には分離されず、第１の方向に延在する配線等に用いることも可能となる。このように、第１の溝内に埋め込まれた導電材料からなる埋め込み層を第１の方向及び第２の方向に分離し、パターン形成することで軸（中心線）が傾き、概ね直線であるコンタクトプラグが得られる。この傾きは溝形成時のエッチング条件で調整、制御できる。軸の傾いたコンタクトプラグを用いることで平面視上ずれた２つのノードを概ね直線的に接続でき、上面、下面共にそれぞれ２つのノードの位置に対して適正な位置に設定できることから十分な接触面積を確保でき、目合わせずれに対する十分なマージンが確保できると共に、電気抵抗の削減にも効果がある。
【００２４】
第２の方向に延在するマスク材料や凸部の形成には、フォトリソグラフィー工程を追加する必要があるが、後者の凸部には、半導体装置の構成物を適用することで、第２の方向に分離するためだけにフォトリソグラフィー工程を追加する必要がなくなるため、好ましい。後者の方法については、後述する実施例にて具体例を挙げて詳細に説明する。
【００２５】
このように、本発明によれば、溝内に埋め込まれた埋め込み層を溝の延在する第１の方向に２分することで、溝幅の半分より小さい幅に加工することができる。さらにこれを第１の方向と交差する第２の方向で分離することで、従来技術の互いに交差する２つのライン・アンド・スペースパターンを有するマスクパターンを用いる方法よりもさらに微細な加工が可能となる。あるいは、第１の溝幅を逆に広く取ることで、同等サイズのコンタクトプラグ形成では加工の余裕度（マージン）が向上することになる。さらに、溝底より溝開口部の幅を広げていることで、第１の方向に直交する面での下面の断面中心と上面の断面中心とを平面視上でずらすことが可能となり、下面ピッチと上面ピッチの異なるコンタクトプラグ等の形成が可能となる。
【００２６】
次に、本発明に係るコンタクトプラグについて説明する。図３４は、本発明の一実施形態になるコンタクトプラグを概念的に示すもので、それぞれ、左は断面概念図、右は平面視上の概念図を示す。また、左図断面における破線は、本発明の方法を適用して形成される他方のプラグ等であるが、ここでは実線で示す一方のプラグに着目して説明する。
【００２７】
（ａ）は、壁面が左右対称で底部から上部に向かって広がるテーパー面を有する第１の溝に形成した場合を、（ｂ）は壁面が左右非対称で、一方の壁面にテーパー面を有し、他方の壁面がほぼ垂直の第１の溝に形成した場合を、（ｃ）は壁面が左右対称であるが底部から上部に向かって段階的に広がる第１の溝に形成した場合を、（ｄ）は壁面が左右対称であるが底部から上部に向かって曲線的に広がる第１の溝に形成した場合を示す。
【００２８】
図３４では、コンタクトプラグ５２は絶縁膜５１を貫通し、コンタクトプラグ５２の上面と下面とはＹ方向（第１の方向）にほぼ同幅に形成されており、上面中心ＴＣと下面中心ＢＣとは、平面視上、Ｘ方向（第２の方向）にずれて形成されている。なお、（ｂ）の破線で示す他方のコンタクトプラグでは上面中心ＴＣと下面中心ＢＣとがほぼ一致する。また、この例では第１の方向と第２の方向とが直交する例で示しているが、第２の方向は第１の方向と交差していれば良いため、コンタクトプラグの水平断面形状は図示する長方形以外に平行四辺形となる場合もある。
【００２９】
何れの場合も、コンタクトプラグ５２の中心のずれ方向の延長線上の少なくとも１つの側面はエッチングされて形成されるため実質的な段差はない。また、コンタクトプラグ５２の上面及び下面は略矩形に形成される。さらに、（ａ）〜（ｄ）の実線で示すコンタクトプラグ上面は下面よりも面積が大きく形成され、それによって、上方に形成された電極等との間の電気抵抗、および目合わせ余裕度共に向上する。
【００３０】
ここで、微細コンタクト技術としてセルフ・アライン・コンタクト（ＳＡＣ）がある。ＳＡＣとは、コンタクト開口領域内に下地の導電層、例えばゲート電極層が存在する場合に、この導電層をコンタクト開口形成のエッチングに対してエッチングレートの低い膜で上面、側面を覆うことで絶縁性を確保しながらコンタクト開口部を形成する技術である。このようにコンタクト開口部を形成した後にコンタクト開口部に導電材料を埋め込むことでコンタクトプラグを形成した場合、コンタクトプラグの上面の中心と下面の中心の位置が平面視上ずれることがある。しかし、ＳＡＣ技術は、コンタクト開口領域の側面方向に下地の導電層が存在する場合に適用する技術であり、導電層の側面にエッチングレートの低い膜を形成することで、フォトリソグラフィー技術の解像度限界よりも狭い間隙に、フォトリソグラフィー技術の解像度限界以上の開口を組み合わせ、広い開口部に狭い間隙を全て露出させるため、上面中心と下面中心とがずれる場合には、ずれ方向の延長線上の両側面に必ず段差ができる。これに対し、本発明に係るコンタクトプラグはエッチングにより第１の溝内で分離して形成するため、ずれ方向延長線上の一側面に相当するコンタクトプラグの少なくとも分離される側面にはエッチングレートのゆらぎ等に起因する小さな凹凸を除き、実質的な段差はなく、なめらかな側面を有する。また、ＳＡＣ技術によるコンタクトプラグのように絶縁膜に設けたコンタクト開口領域の一部が電気伝導に寄与できないということもなく、開口領域全域が電気伝導に寄与することから電気抵抗低減の点で有利である。
【００３１】
図３５は、本発明の他の実施形態になるコンタクトプラグを概念的に示す断面図である。図３３で説明したように、本発明の製造方法を適用して形成されるコンタクトプラグは、絶縁膜６１を貫通する隣接する２個のコンタクトプラグが対をなして配置される。同図（ａ）に示すように、隣接する２個のコンタクトプラグ（図面左を第１コンタクトプラグ６２、右を第２コンタクトプラグ６３と呼ぶ）の上面中心間距離ＴＰは下面中心間距離ＢＰより大きい。同図（ｂ）に示すように、第１コンタクトプラグ６２と第２コンタクトプラグ６３のプラグ対を複数並設することにより、コンタクトプラグの下面側ピッチが均等でない場合であっても、上面側ピッチをほぼ等間隔とすることができる。
【００３２】
複数のプラグ対を並設するには、第１の溝を、間隔を適宜調整して複数並設すればよい。その際、溝底面には、第１及び第２コンタクトプラグを接続する下層導体、例えば後述の実施例に示すように隣接するトランジスタの互いに絶縁された２つの拡散層や下層のコンタクトプラグ等が露出するように第１の溝を形成する。そして、溝底の中心から壁面が好ましくは左右対称に広がるようにテーパー面を形成する。つまり、溝間に断面形状が略台形の絶縁材料フィンを有する谷、山、谷、山・・・の繰り返し構造が形成される。コンタクトプラグ形成領域の端部では、山、谷のいずれで終端していても良く、端部のコンタクトプラグの外側に下層導体と接続されていないダミーのプラグが形成されていてもよい。また、コンタクトプラグ形成領域の端部を谷（溝）で終端し、終端部の溝幅を他の溝幅よりも広く形成し、前述の溝内の仕切り部を終端部溝の中間部まで形成すると、前述したようにコンタクトプラグ形成領域から隔離された配線を同時に形成することが可能となる。
【００３３】
コンタクトプラグの形成には、上述したように、第１の溝内において第１の方向にコンタクトプラグとなる導電材料の埋め込み層を分離すると共に、第１の方向と交差する第２の方向にも分離する必要がある。溝内に設けた仕切り部により下から分離する場合は、コンタクトプラグの第１の方向の側面は仕切り部の壁面形状が反映された側面を有するものとなる。そのため、仕切り部となる凸部の側面にテーパー部が形成されていれば、図３４の各右図に示す平面視上では、底部の幅がＹ方向に狭くなる構造も得られる。
【００３４】
また、図３５（ｂ）に示すように上面側ピッチをほぼ等間隔とするには、第１の溝形成時のドライエッチング方法を適切に選択し、第１の溝の底部から上部に向かう拡幅量、特に第１の溝の内壁のテーパー角（基板垂直方向に対する見下ろしの角度）を制御することでコンタクトプラグ上面と下面の中心位置のずれ量を調整することができる。なお、コンタクトプラグ上面の面積を下面の面積より大きくするためには、第１の溝内壁のテーパー角と埋め込み層をエッチングして分離する際のエッチング面のテーパー角とを調整する必要がある。また、第１の溝の内壁のテーパー角が同じ場合であっても、コンタクトプラグの高さを調整することでずれ量を調節することもできる。
【実施例】
【００３５】
本発明の実施例について図面を参照して詳細に説明する。以下の実施例では、メモリセルにおけるセルコンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。
【００３６】
〔実施例１〕
図１〜図２５を参照して、本発明の実施例１の製造方法を説明する。
半導体基板に対して平行な平面上において、Ｘ方向、Ｘ方向に直交するＹ方向を、図１（Ｃ）に示すように定義する。メモリセルの素子形成領域が延在する方向をα方向、α方向に直交するβ方向として、それぞれ図１（Ｃ）のように定義する。また、半導体基板に対して垂直な方向をＺ方向とする。なお、Ｙ方向が上記説明の第１の方向に相当し、Ｘ方向が第２の方向に相当する。また、α方向を第３の方向、β方向を第４の方向とする。
【００３７】
図１、図４、図６、図７〜図１５、図１７、図１９、図２０〜図２２、図２４における分図（Ｃ）はそれぞれの工程における上面図を示す。
図４（Ｄ）は、図４（Ａ）のＺ２−Ｚ２’で切った半導体基板に平行な断面図。
図２０（Ｄ）は、図２０（Ａ）のＺ３−Ｚ３’で切った半導体基板に平行な断面図。
図２５（Ｄ）は、図２５（Ａ）のＺ４−Ｚ４’で切った半導体基板に平行な断面図。
図１〜図２５においては、（Ａ）又は（Ａ１）は各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図。（Ａ２）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ２−Ｙ２’線で切った半導体基板に垂直な断面図。
各図（Ｂ）又は（Ｂ１）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図。各図（Ｂ２）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ２−Ｘ２’線で切った半導体基板に垂直な断面図。
図２５（Ｅ）は、図２５（Ｄ）のＡ方向に沿ったＡ１−Ａ１’線で切った半導体基板に垂直な断面図。
【００３８】
〔図１工程〕
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いるとする。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子分離領域Ａは、平面上、Ｘ方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、Ｐ型の半導体基板を用いるとする。
平面で見て、素子分離領域の幅Ｗ１−Ｉを５０ｎｍ、素子形成領域の幅Ｗ１−Ａを５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。
【００３９】
〔図２工程〕
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２で導入した。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。
【００４０】
〔図３工程〕
基板上にマスク絶縁膜４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。
【００４１】
〔図４工程〕
半導体基板にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ５＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部の間には、幅Ｌ５＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施形態１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。
【００４２】
第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。
引き続き、露出した半導体基板１、素子分離膜２をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ６と呼ぶ。
ゲートトレンチ６は、半導体基板１から素子分離膜２にかけて連続的に形成される。素子形成領域Ａに形成されたゲートトレンチ６Ａと、素子分離領域Ｉに形成されたゲートトレンチ６Ｉは略同じ深さになるように形成され、半導体基板主表面から２００ｎｍの深さに形成した。
【００４３】
α方向に延在して形成されていた素子形成領域Ａは、ゲートトレンチ６ＡによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される（半導体ピラー１Ｐと呼ぶ）。同様に、α方向に延在して形成されていた素子分離領域Ｉは、ゲートトレンチ６ＩによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される（絶縁体ピラー２Ｐと呼ぶ）。半導体ピラー１Ｐと絶縁体ピラー２ＰはＹ方向に交互に列状に並んで形成される。半導体ピラー１Ｐの上部に形成されている拡散層３は、後工程で形成されるビット線が接続される拡散層と、キャパシタが接続される拡散層に分けられ、それぞれソース拡散層３Ｓ、ドレイン拡散層３Ｄと呼ぶ。なお、ここで、便宜上、ビット線が接続される拡散層をソース拡散層３Ｓ、キャパシタが接続される拡散層をドレイン拡散層３Ｄとした。
【００４４】
図４（Ｄ）は、図４（Ａ）の拡散層が存在する高さのＺ２−Ｚ２’線に沿った面で切った半導体基板１に平行な断面図である。図中のセル単位ＣＵとは、ＤＲＡＭのメモリセルアレイの繰り返しの単位を表す。一つのセル単位ＣＵには、中央にソース拡散層３Ｓが形成され、その両側にドレイン拡散層３Ｄが形成され、ソース拡散層３Ｓを共通とした２個のメモリセルが形成される。２個のメモリセルは、ソース拡散層３Ｓを中心として対向配置される。図中、セル単位ＣＵ１の左側のメモリセルをメモリセルＣＵ１−Ｌ、右側をメモリセルＣＵ１−Ｒと称する。セル単位ＣＵ１には、メモリセルＣＵ１−Ｌ、ＣＵ１−Ｒに共通なソース拡散層３Ｓ１と、メモリセルＣＵ１−Ｌに形成されるドレイン拡散層３Ｄ１−Ｌ、メモリセルＣＵ１−Ｒに形成されるドレイン拡散層３Ｄ１−Ｒの拡散層が形成される。図中、セル単位ＣＵ１のα方向右下に隣接してセル単位ＣＵ２が形成される。セル単位ＣＵ２は、同様に、メモリセルＣＵ２−Ｌ、メモリセルＣＵ２−Ｒを含み、中央にソース拡散層３Ｓ２、左側にドレイン拡散層３Ｄ２−Ｌ、右側にドレイン拡散層３Ｄ２−Ｒが形成される。
【００４５】
セル単位内をＹ方向に横切る２本のゲートトレンチ６には、ワード線が形成される。このゲートトレンチをＴｒ部ゲートトレンチ６Ｔと呼ぶ。隣接し合うセル単位の間には、セル単位間を分離するためのゲートトレンチ６が形成される。このゲートトレンチを分離部ゲートトレンチ６Ｓと呼ぶ。図中では、セル単位ＣＵ１を横切る２本のＴｒ部ゲートトレンチ６Ｔを、左側をＴｒ部ゲートトレンチ６Ｔ１−Ｌ、右側をＴｒ部ゲートトレンチ６Ｔ１−Ｒと称し、セル単位ＣＵ２を横切る２本のＴｒ部ゲートトレンチ６Ｔを、左側をＴｒ部ゲートトレンチ６Ｔ２−Ｌ、右側をＴｒ部ゲートトレンチ６Ｔ２−Ｒと称し、セル単位ＣＵ１とＣＵ２の間を通過する分離部ゲートトレンチ６Ｓを分離部ゲートトレンチ６ＳＣと称す。分離部ゲートトレンチ６ＳＣにより、ドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌが電気的に分離される。
【００４６】
各ドレイン拡散層は、図４（Ｄ）中の左右がＴｒ部ゲートトレンチ６Ｔと分離部ゲートトレンチ６Ｓで画定され、図４（Ｄ）中の上下がビット線（１２，破線）で画定された領域内に形成される。例えば、ドレイン拡散層３Ｄ１−Ｒは、左がＴｒ部ゲートトレンチ６Ｔ１−Ｒ、右が分離部ゲートトレンチ６ＳＣ、上下がビット線で画定される。
【００４７】
メモリセルのＸ方向の長さをＬＣＸ、Ｙ方向の長さをＬＣＹとする。ＬＣＸは、ソース拡散層の中央をＹ方向に横切る線のＸ方向の位置から、分離部ゲートトレンチの中央をＹ方向に横切るＸ方向の位置までの距離で定義される。また、セル単位のＸ方向の長さは、２×ＬＣＸ、Ｙ方向の長さはＬＣＹである。
【００４８】
〔図５工程〕
第１レジストマスク５を除去する。
ゲートトレンチ６内に露出した半導体基板表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
【００４９】
ゲート電極材料として、バリア層としての窒化チタン膜とメタル層としてのタングステン膜を順次形成する。膜厚は、それぞれ５ｎｍ、６０ｎｍ形成した。ここで、窒化チタン膜をゲート窒化チタン膜８Ｂ、タングステン膜をゲートタングステン膜８Ｍと呼ぶ。なお、ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。
【００５０】
〔図６工程〕
ゲートタングステン膜８Ｍとゲート窒化チタン膜８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、ゲートタングステン膜８Ｍ上面及びゲート窒化チタン膜８Ｂ面の位置が、半導体基板主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。
【００５１】
〔図７工程〕
ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜９と呼ぶ。
【００５２】
引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチの埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅が４０ｎｍの埋め込み窒化膜９と、幅が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。
【００５３】
〔図８工程〕
ソース拡散層３Ｓ上を開口するためのレジスト開口パターン１０Ａが形成された第２レジストマスク１０を形成する。レジスト開口パターン１０Ａは、Ｘ方向の開口幅Ｗ１０が６０ｎｍを持ち、Ｙ方向に延在して開口される細長状のパターンを持ち、Ｙ方向に並んで形成されたソース拡散層上を一つの開口部で開口するパターンに形成された。レジスト開口パターンのＸ方向の開口幅は、幅４０ｎｍを持つソース拡散層３Ｓに対して、重ね合わせマージンとして片側１０ｎｍずつ確保されて、６０ｎｍの幅で開口された。その結果、レジスト開口部では、マスク絶縁膜上面と、マスク絶縁膜４に隣接して形成されている埋め込窒化膜上面が露出された。
【００５４】
第２レジストマスク１０の開口パターン１０Ａは、一つの開口部で複数のソース拡散層上を開口する開口パターンを用いることにより、孤立ホール状パターンよりも露光解像マージンを向上させることができ、微細化に有効であるという利点を持つ。
【００５５】
第２レジストマスク１０を用いて、マスク絶縁膜４をエッチングして、マスク絶縁膜４の下に存在していたソース拡散層３Ｓ上面、素子分離膜２の上面を露出させる開口部を形成する。この開口部を、ビット線コンタクト開口部１１と呼ぶ。
【００５６】
エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜４をエッチングすると共に、第２レジストマスク１０で開口された埋め込み窒化膜９もエッチング除去し、エッチングされた埋め込み窒化膜９の上面とソース拡散層３Ｓ上面が概ね同じ高さになるようにエッチングを行った。
【００５７】
エッチングの断面形状は、図８（Ａ１）、図８（Ａ２）に示されるように、テーパー形状となるように行うのが好ましい。これは、次の図９工程で形成されるビット線が段差部で断線するのを防止するため、さらに図１１工程のビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。
【００５８】
〔図９工程〕
第２レジストマスク１０を除去する。
ビット線１２材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次４０ｎｍ、１０ｎｍ、４０ｎｍ形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ）、その上にシリコン窒化膜から成るハードマスクを１５０ｎｍ形成した（ビット線ハードマスク１３と呼ぶ）。
これにより、図８工程で開口されたビット線コンタクト開口部で露出したソース拡散層３Ｓと、ビット線ポリシリコン膜１２ａが電気的に接続される。なお、ビット線ハードマスク１３の膜厚は、後工程で形成されるドレインコンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。
【００５９】
〔図１０工程〕
ビット線をパターニングするための第３レジストマスク１４を形成する。第３レジストマスク１４のパターンは、Ｙ方向の幅Ｌ１０が５５ｎｍを持ち、Ｘ方向に延在する細長パターンを有する。第３レジストマスク１４は、平面で見て、ソース拡散層３Ｓの上を横切るように配置される。
【００６０】
〔図１１工程〕
ビット線ハードマスク１３、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。エッチングは、第３レジストマスク１４から片側１０ｎｍの細線化処理を行い、ビット線１２の幅Ｌ１１は第３レジストマスク１４よりも２０ｎｍ細い３５ｎｍに形成した。
【００６１】
〔図１２工程〕
第３レジストマスク１４を除去する。
ビット線１２の表面から基板上を覆ってシリコン窒化膜を１０ｎｍ形成する。このシリコン窒化膜を第１サイドウォール膜と呼ぶ。
第１サイドウォール膜をエッチバックして、ビット線の側壁に幅１０ｎｍを有する第１サイドウォール１５を形成する。
【００６２】
〔図１３工程〕
ビット線間を埋め込むように、シリコン酸化膜を３００ｎｍ成長する。このシリコン酸化膜を第１層間膜（第１の絶縁膜）１６と呼ぶ。
ＣＭＰ法により第１層間膜を研磨して、表面を平坦化する。ビット線ハードマスク１３上に１００ｎｍの厚さの第１層間膜１６が残るように形成する。
第１層間膜１６を貫きドレイン拡散層３Ｄ上面と接続されるドレインコンタクトを形成するためのドレインコンタクトホール１８を第１層間膜１６に形成する。
【００６３】
ドレイン拡散層３Ｄは、図４工程で述べたように、平面で見て左右がＴｒ部ゲートトレンチと分離部ゲートトレンチにより画定され、上下がビット線により画定された領域に形成されている。そして、ドレイン拡散層は分離部トレンチゲートを挟んでＸ方向に隣接されて対になるように形成されている。この隣接し合うドレイン拡散層同士は、分離部トレンチゲートのＸ方向の中央線上の所定の位置を中心にして点対称性に形成されている。この隣接して形成された２つのドレイン拡散層（たとえば、３Ｄ１−Ｒと３Ｄ２−Ｌ）を、隣接ドレイン拡散層対と呼ぶ。隣接ドレイン拡散層対は、Ｙ方向にＬＣＹのピッチで、繰り返して配置される。隣接ドレイン拡散層対の中央には、幅Ｆを持つ分離部ゲートトレンチがＹ方向に直線状に延在するように横切り、隣接ドレイン拡散層対は分離部ゲートトレンチにより分離されている。分離部ゲートトレンチのＸ方向の長さはＦで形成されているので、隣接ドレイン拡散層間の分離幅はＦで形成されている。
【００６４】
このような隣接して対状に形成された２つのドレイン拡散層上面を一つの開口部で開口するようにドレインコンタクトホールを開口する。ドレインコンタクトホールは、Ｙ方向にはビット線に対して自己整合的に開口させるようにさせる方法を用いて、Ｙ方向にはレジストマスクで画定させないで行う。ドレインコンタクトホールのＸ方向は、レジストマスクで開口された部分をエッチングして開口する。このレジストマスクの開口部は、隣接ドレイン拡散層対の中心位置から、左右Ｘ方向に等距離となる位置にレジスト開口部端が来るように形成する。本実施例では、隣接ドレイン拡散層対の中心位置から左右Ｘ方向に３Ｆの距離にある、ソース拡散層上を覆う、幅Ｆのレジストマスクを形成した。これにより、隣接ドレイン拡散層対の中心位置から左右２．５Ｆの距離にレジストマスク端が配置される。このレジストマスクはＹ方向に直線状に延在して形成される。このレジストマスクを第４レジストマスク１７と呼び、レジストが開口された部分を第４レジストマスク開口部１７Ａと呼ぶ。
【００６５】
隣接ドレイン拡散層対はＸ方向に６Ｆのピッチで繰り返し配置される。その隣接ドレイン拡散層対と隣接ドレイン拡散層対の中央に位置してソース拡散層が配置され、そのソース拡散層も、Ｘ方向に６Ｆのピッチで繰り返し配置されるレイアウトとなっている。そのため、第４レジストマスク１７は、線幅Ｌ１３がＦ、開口幅Ｓ１３が５Ｆで、６Ｆの長さをピッチとして、Ｘ方向に繰り返し配置される。
【００６６】
なお、第４レジストマスク１７の線幅Ｌ１３、開口幅Ｓ１３は、図１４工程及び図１５工程において、ドレインコンタクトホールの底部で、ドレイン拡散層３Ｄが広く露出され、且つソース拡散層が露出されないように調整される。
【００６７】
〔図１４工程〕
第４レジストマスク１７を用いて第１層間膜１６にＹ方向に延在する溝（第１の溝）をエッチング形成してビット線に対して自己整合的に開口部を形成する。この開口部をドレインコンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線の側壁の第１サイドウォール１５を残存させビット線１２を露出しないように行う。基板上では、マスク絶縁膜４、埋め込み窒化膜９上面が露出される。
【００６８】
ドレインコンタクトホール１８のＸ方向の端部では、ソース拡散層３Ｓが露出しないように形成する。ソース拡散層３Ｓが露出されてしまうと、次工程で形成するパッドポリシリコン膜とソース拡散層３Ｓが電気的な短絡を引き起こしてしまうからである。本実施例では、ドレインコンタクトホール１８のＸ方向の断面形状は、開口幅が、上部よりも底部の方が小さくなるよう行い、第４レジストマスク１７の下に残る第１層間膜１６の断面形状が台形状の裾引き形状になるように形成した。この第４レジストマスク１７の下に残存する第１層間膜１６を第１層間膜フィン１６Ｆと呼ぶ。第１層間膜フィン１６Ｆは、Ｘ方向断面が台形状で、Ｙ方向にはビット線１２の上を跨いで延在して形成される。ビット線上の部分での第１層間膜フィン１６Ｆは、ビット線ハードマスク１３上に１００ｎｍの高さを持つ。
【００６９】
ここで、第１層間膜１６のエッチング条件を最適化することで、４５°程度まで所望のテーパー角に調節することができる。
【００７０】
この結果、ドレインコンタクトホール１８は、Ｙ方向が第１サイドウォール１５で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部には隣接ドレイン拡散層対の上のマスク絶縁膜４と分離部ゲートトレンチ６Ｓの上の埋め込み窒化膜９とＴｒ部ゲートトレンチ６Ｔの上の埋め込み窒化膜９が露出する。
【００７１】
〔図１５工程〕
第４レジストマスク１７を除去する。
ドレインコンタクトホール１８内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を５ｎｍ形成する。このシリコン窒化膜を第２サイドウォール膜と呼ぶ。
【００７２】
第２サイドウォール膜をエッチバックして、ドレインコンタクトホール内の側壁であるビット線１２の第１サイドウォール１５側壁、第１層間膜フィン１６Ｆの側壁に第２サイドウォール１９を形成すると共に、マスク絶縁膜４を除去して、隣接ドレイン拡散層対（３Ｄ−ｐａｉｒ）のドレイン拡散層３Ｄ上面を露出させる。またこの時、埋め込み窒化膜９の一部も除去される。なお、このマスク絶縁膜４を除去してドレイン拡散層３Ｄ上面を露出させるのは、図１４工程の第１層間膜のエッチングの際に行っても良い。
【００７３】
この第２サイドウォール１９は、次のパッドポリシリコン膜を形成する工程の洗浄処理において、第１層間膜フィン１６Ｆがエッチングされて膜減りするのを防止するために形成された。なお、洗浄処理による第１層間膜の膜減りの問題ない場合には、第２サイドウォール１９は形成しなくてよい。
【００７４】
この工程を経て、ドレインコンタクトホール１８は、Ｙ方向はシリコン窒化膜（第２サイドウォール１９）で覆われたビット線で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部に隣接ドレイン拡散層対のドレイン拡散層３Ｄ上面、素子分離膜２上面、分離部ゲートトレンチ上の埋め込み窒化膜９、Ｔｒ部ゲートトレンチ上の埋め込み窒化膜９が露出する。各ドレインコンタクトホールの底部には、一つの隣接ドレイン拡散層対が形成されている。図１５Ｚ１の中央部では、隣接ドレイン拡散層対を構成するドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌの上面が露出される。
【００７５】
〔図１６工程〕
基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール内を埋め込むようにポリシリコン膜を１５０ｎｍ成長する。このポリシリコン膜をパッドポリシリコン膜２０と呼ぶ。
この工程を経て、ドレインコンタクトホール底部に露出されたドレイン拡散層３Ｄ上面にパッドポリシリコン膜２０が電気的に接続される。
【００７６】
〔図１７工程〕
パッドポリシリコン膜２０を、ビット線の上部のビット線ハードマスク１３上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆとビット線１２で区画された領域内にパッドポリシリコン膜を埋め込む。この埋め込まれたパッドポリシリコン膜をパッドポリシリコン埋設体２０Ｂと呼ぶ。各ドレインコンタクトホール１８内にパッドポリシリコン埋設体２０Ｂが形成され、隣接するドレインコンタクトホール１８間で、パッドポリシリコン埋設体２０Ｂは電気的に分離される。
基板上面では、第１層間膜フィン１６Ｆの上部約１００ｎｍの部分が突き出し、この突き出した第１層間膜フィン１６ＦはＹ方向に延在して形成されている。なお、この時、ビット線ハードマスク１３の側面の第２サイドウォール１９の側面はあまり露出させないようにする。露出量が多いと、次工程で形成する第３サイドウォール膜２１がビット線ハードマスク１３の側方に残ってしまう場合があり、パッドポリシリコン埋設体２０Ｂの分離が不完全となる。
【００７７】
〔図１８工程〕
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、パッドポリシリコン埋設体２０Ｂ上を覆うように、シリコン酸化膜を、６０ｎｍ形成する。このシリコン酸化膜を第３サイドウォール膜２１と呼ぶ。第３サイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１Ｃが形成される膜厚で形成する。なお、第３サイドウォール膜２１の膜厚は、図２０工程で形成するパッドポリシリコン溝の開口幅に応じて調整する。
【００７８】
〔図１９工程〕
第３サイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第３サイドウォール２１ＳＷを形成する。第３サイドウォール２１ＳＷのＸ方向の幅Ｗ１９は６０ｎｍに形成された。
第３サイドウォール２１ＳＷに挟まれて、パッドポリシリコン埋設体２０Ｂの上面に、Ｘ方向開口幅Ｓ１９が４０ｎｍを持つ部分が露出される。この開口部を第３サイドウォール開口部２１Ａと呼ぶ。第３サイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部ではパッドポリシリコン埋設体２０Ｂ上面、ビット線１２上のビット線ハードマスク１３が露出される。
【００７９】
〔図２０工程〕
第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３をマスクにして、第３サイドウォール開口部２１Ａで露出されたパッドポリシリコン埋設体２０Ｂを異方性条件でエッチングして、パッドポリシリコン埋設体に溝部を形成する。このパッドポリシリコン埋設体に形成された溝部をパッドポリシリコン溝２０Ｔと呼ぶ。パッドポリシリコン埋設体２０Ｂは、パッドポリシリコン溝２０ＴによりＸ方向左右に２分離される。分離されたパッドポリシリコン埋設体のそれぞれを、ドレインコンタクトプラグ２２と呼ぶ。なお、本実施例では、パッドポリシリコン溝２０Ｔの壁面もテーパー状に形成される例を示しているが、垂直（テーパー角０°）に形成してもよい。通常、第１層間膜フィン１６Ｆの壁面のテーパー角よりもパッドポリシリコン溝２０Ｔの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグの上面は下面よりも面積が大きくなる。
【００８０】
エッチングは、シリコン窒化膜、シリコン酸化膜に対して選択比が得られる条件で行い、第２サイドウォール１９で包まれたビット線１２、第１層間膜フィン１６Ｆは残存するように行う。
【００８１】
パッドポリシリコン溝２０Ｔの底部には分離部ゲートトレンチ上部の埋め込み窒化膜９が露出される。パッドポリシリコン溝２０Ｔの底部の開口幅Ｓ２０は、ドレイン拡散層３Ｄが露出しないように形成することが好ましい。ドレイン拡散層３Ｄを露出しないように形成することにより、ドレインコンタクトプラグ２２は、ドレイン拡散層３ＤにＸ方向で最大限接触させることができ、接触抵抗の低減化ができるからである。好ましくは、合わせずれを起こしてもドレイン拡散層３Ｄ上を露出しないように、開口幅Ｓ２０を小さく形成する。本実施例では、合わせ余裕１０ｎｍができるように、底部の開口幅Ｓ２０は２０ｎｍに形成した。
【００８２】
この工程を経て、ドレインコンタクトホール１８内には、Ｘ方向中央部分で左右に分離された２個のドレインコンタクトプラグ２２が形成され、一つのドレイン拡散層３Ｄに、一つのドレインコンタクトプラグ２２が接続される。このように、分離されたポリシリコン埋設体２０Ｂは、ドレイン拡散層３Ｄに接続されるコンタクトプラグ２２として機能する。
【００８３】
本発明では、第３サイドウォール膜２１の厚さを調整することにより、パッドポリシリコン溝２０Ｔの幅をフォトリソグラフィー技術の最小加工寸法Ｆ値よりも小さく形成することができ、かくして、隣接して形成されるコンタクトプラグ２２の分離幅をＦ値よりも小さく形成することが可能となる。
【００８４】
ＤＲＡＭのメモリセルレイアウトでは、フォトリソグラフィー技術の最小加工寸法Ｆ値近くの寸法を用いて、各要素部分は形成される。本実施例においても、Ｘ方向に隣接するドレイン拡散層の分離幅は１Ｆで形成される。このようなドレイン拡散層と接続するコンタクトの形成では、従来、一つのドレイン拡散層上に一つのホール状のレジストマスク開口部を形成して、それをマスクにコンタクトホールをエッチング開口して、コンタクトを形成していた。
【００８５】
しかしながら、隣接して形成されるコンタクトホールの分離幅をＦ値以下に縮小して形成することは難しいため、隣接コンタクトホールの分離幅は１Ｆで形成される。そのため、アライメントずれが発生すると、コンタクトとドレイン拡散層の接触面積の減少を引き起こしていた。また、従来のエッチング開口では、コンタクトホールがテーパー形状に形成されやすいため、コンタクトホールのボトム径が小さくなりやすく、さらに接触面積の低下を招きやすい状況になっていた。
【００８６】
本発明では、２つの隣接する拡散層のそれぞれに接続するコンタクトプラグが、分離幅をＦ値以下に縮小して形成することができ、かくして、拡散層とコンタクトプラグとの接触面積を十分確保でき、コンタクト抵抗の低減が可能となる。
【００８７】
また、本発明では、新たなフォトリソ工程の追加を行うことなく形成でき、安価に生産することができる。
【００８８】
また、本発明によるコンタクトホールの開口パターンは、従来技術で形成されるコンタクトホールの２つ分以上の開口幅を有することから、開口ピッチを緩めることができ、露光解像マージンが拡大されて製造歩留まりが向上する。つまり、解像度の緩やかな露光技術を用いることができ、製造コストを低く抑えることができるという利点も有する。
【００８９】
〔図２１工程〕
パッドポリシリコン溝２０Ｔを埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を第２層間膜２３と呼ぶ。
【００９０】
〔図２２工程〕
ドレインコンタクトプラグ２２上にキャパシタコンタクトホールを形成するための第５レジストマスク２４を形成する。第５レジストマスク２４には、キャパシタコンタクトホールを形成するための開口部が形成される。開口部のパターンはホール状で、直径Ｓ２２は７０ｎｍである。開口部の平面状の配置は、その上に形成されるキャパシタの配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように形成された。
【００９１】
〔図２３工程〕
第５レジストマスク２４を用いて、第２層間膜２３、第３サイドウォール２１ＳＷを貫きドレインコンタクトプラグ２２上面を開口するコンタクトホールを形成する。このコンタクトホールをキャパシタコンタクトホール２５と呼ぶ。
【００９２】
〔図２４工程〕
キャパシタコンタクトバリア材２６Ｂとして窒化チタン膜を５ｎｍ、キャパシタコンタクトプラグ材２６Ｍとしてタングステン膜を５０ｎｍ順次成膜する。
ＣＭＰ法によりキャパシタコンタクトプラグ材とキャパシタコンタクトバリア材を研磨除去して、キャパシタコンタクトホール内にキャパシタコンタクトプラグ２６を形成する。
【００９３】
〔図２５工程〕
シリコン酸化膜を１．５μｍ形成する。このシリコン酸化膜をキャパシタ層間膜２７と呼ぶ。
キャパシタ層間膜２７を貫き、キャパシタコンタクトプラグ２６上面を開口するキャパシタ電極ホールを形成する。窒化膜から成る第２層間膜２３をストッパ膜としてエッチングを行い、キャパシタ電極ホールの基板との到達などの問題を抑制する。キャパシタ電極ホールは、平面視で、キャパシタコンタクトプラグ２６と同じ位置に形成された。
キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極２８を形成する。
キャパシタ下部電極２８上にキャパシタ絶縁膜２９を形成する。
キャパシタ絶縁膜２９上にキャパシタ上部電極膜を形成する。
キャパシタ上部電極膜をパターニングしてキャパシタ上部電極３０を形成する。
キャパシタ上部電極上に上部層間膜３１を形成する。
半導体基板上に形成された素子と接続するコンタクトを形成する（図示されず）。
コンタクトに接続し、上部配線バリア層３２Ｂと上部配線主配線層３２Ｍから構成される上部配線３２を形成する。
【００９４】
この後、必要に応じて、層間膜、コンタクト、配線、保護膜が形成されて半導体装置が完成する。
【００９５】
図２５（Ｅ）は、図２５（Ｄ）のα方向のＡ１−Ａ１’線に沿って切った、セル単位ＣＵ１の部分の断面図である。中央にソース拡散層３Ｓ１が形成され、ソース拡散層３Ｓ１の上にビット線１２が接続され、ソース拡散層３Ｓ１の左側にＴｒ部ゲートトレンチ６Ｔ１−Ｌ、ドレイン拡散層３Ｄ１−Ｌが形成され、ソース拡散層３Ｓ１の右側にＴｒ部ゲートトレンチ６Ｔ１−Ｒ、ドレイン拡散層３Ｄ１−Ｒが形成される。各ドレイン拡散層の上には、ドレインコンタクトプラグ２２、キャパシタコンタクトプラグ２６、キャパシタ下部電極２８が形成される。Ｔｒ部ゲートトレンチ６Ｔ内に形成された埋め込みゲート電極８をワード線、キャパシタ、ビット線から成るＤＲＡＭのメモリセルが構成される。
【００９６】
図２５（Ｄ）は、図２５（Ａ）のＺ４−Ｚ４’線で切った断面図である。各ドレインコンタクトプラグ２２それぞれにキャパシタコンタクトプラグ２６が配置されている。キャパシタコンタクトプラグの平面状の配置は、その上に形成されるキャパシタ配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように配置されている。
【００９７】
実施例２
実施例１では、ドレインコンタクトプラグ２２とキャパシタ下部電極２８の間に、キャパシタコンタクトプラグ２６を形成し、窒化膜から成る第２層間膜２３をストッパ膜として、深いキャパシタ電極ホールのエッチングを行った。キャパシタ電極ホールのエッチングの深さ制御に問題なければ、キャパシタコンタクトプラグ２６は形成しないで済ませることも可能である。その方法を実施例２では開示する。
【００９８】
図２６は実施例２を説明するための図である。図２６（Ｄ）は、図２６（Ａ）のＺ５−Ｚ５’で切った半導体基板に平行な断面図、図２６（Ａ）は、図２６（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図である。
【００９９】
実施例１の図２０工程までは、実施例１と同じである。
実施例１の図２０工程の後、実施例１の図２５工程と同様にキャパシタ層間膜２７の形成を行う。
キャパシタ層間膜２７を貫き、ドレインコンタクトプラグ２２上面を開口するキャパシタ電極ホールを形成する。エッチングでは、コンタクトホールが基板まで到達しないように行う。キャパシタ電極ホールの平面状の配置は実施例１と同じである。
この後は、実施例１の図２５工程と同様の工程を経てメモリセルが完成する。
【０１００】
実施例３
実施例１では、パッドポリシリコン膜２０をドレインコンタクトホール内に埋め込んだ後、ビット線ハードマスク１３上面が露出する程度までエッチバックを行っていた。このエッチバックで、パッドポリシリコン膜２０の高さをビット線ハードマスク１３よりも低くしていたのは、ビット線の上にパッドポリシリコン膜２０が残ると、Ｙ方向間のドレインコンタクトプラグ２２が分離できず、短絡を起こしてしまうからである。逆にビット線ハードマスク１３から十分深くまでエッチバックしてしまうと、前述のようにビット線の側壁にも第３サイドウォール膜が残ってしまう場合があり、Ｘ方向間のドレインコンタクトプラグ２２の分離が不十分となる。このように、ウエハ内でのパッドポリシリコン膜２０のエッチバックは比較的均一であることが求められる。
【０１０１】
そこで、本実施例３では、パッドポリシリコン膜２０のエッチバックの際に、ビット線ハードマスク１３より高い位置にパッドポリシリコン膜２０が残った場合においても、ドレインコンタクトプラグ２２間でＹ方向間の短絡を起こすことなく形成でき、パッドポリシリコン膜２０のエッチバックの均一性を緩和できる方法を開示する。
【０１０２】
図２７〜図３２を参照して、本発明の実施例３の製造方法を説明する。
実施例１同様に、Ｘ方向、Ｙ方向、α方向、β方向を、図２７（Ｃ）に示すように定義する。
各図（Ｃ）は上面図、図３２（Ｄ）は、図３２（Ａ）のＺ６−Ｚ６’で切った半導体基板に平行な断面図、図２７（Ｂ）、図２８（Ｂ１）〜３１（Ｂ１）は、各図（Ｃ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図、図２８（Ｂ２）〜３１（Ｂ２）は、各図（Ｃ）に示すＸ方向に沿ったＸ２−Ｘ２’線で切った半導体基板に垂直な断面図、各図（Ａ）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図を示す。
【０１０３】
実施例１の図１６工程までは実施例１と同様に行う。
【０１０４】
〔図２７工程〕
実施例１の図１７工程で説明したパッドポリシリコン膜２０のエッチバックを、図２７に示すように、ビット線ハードマスク１３上面の上に残すように行う。なお、場所によっては、ビット線ハードマスク１３上面が露出していても問題ない。
【０１０５】
〔図２８工程〕
実施例１の図１８工程と同様に第３サイドウォール膜２１を形成する。膜厚は、６０ｎｍで形成した。なお、膜厚は、図２９工程で形成されるパッドポリシリコン溝２０Ｔの底部の開口幅に応じて調整して行う。
実施例１の図１９工程と同様に第３サイドウォール膜２１をエッチバックして、第３サイドウォール２１ＳＷを形成する。
【０１０６】
〔図２９工程〕
実施例１の図２０工程と同様に、パッドポリシリコン膜２０をエッチングして、パッドポリシリコン溝２０Ｔを形成する。実施例１の図２０工程では、この段階で同図（Ａ）に示すように、Ｘ方向には左右に分離され、一つのドレイン拡散層に一つのパッドポリシリコン膜２０が形成される構造となるが、同図（Ｂ１）に示すように、Ｙ方向にはビット線上を跨いで電気的に繋がっている。
【０１０７】
〔図３０工程〕
パッドポリシリコン溝２０Ｔを埋め込むようにシリコン窒化膜からなる第２層間膜２３を５０ｎｍ形成した。
【０１０８】
〔図３１工程〕
ＣＭＰ法により、第２層間膜２３、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３を研磨して、ビット線１２を構成するビット線タングステン膜１２Ｍが露出しないように、ビット線ハードマスク１３が存在する途中の位置まで削りこむ。
【０１０９】
この工程を経て、Ｙ方向にビット線の上を跨いで繋がっていたパッドポリシリコン膜２０は、ビット線１２によりＹ方向に分離されて、一つのドレイン拡散層３Ｄに一つのパッドポリシリコン膜（ドレインコンタクトプラグ２２）が接続される構造が得られる。
【０１１０】
〔図３２工程〕
この後は、実施例２の図２６工程と同様に、キャパシタ層間膜形成以降の工程を行う。なお、図３１工程の後に層間膜を形成して、実施例１の図２１〜２４工程と同様の工程を行い、キャパシタコンタクトプラグ２６を形成することも可能である。
【０１１１】
このように、本実施例では、パッドポリシリコン膜２０のエッチバックのウエハ内均一性を必要とせず、ドレイン拡散層３Ｄにそれぞれ１個のドレインコンタクトプラグ２２を接続することが可能となる。
【０１１２】
なお、以上の実施例１〜３では、基板に接続されるコンタクトプラグ（ドレインコンタクトプラグ）として本発明に係るコンタクトプラグを適用した場合を例としているが、本発明はこれに限定されるものではない。例えば、ドレインコンタクトを通常通り形成し、これに接続されるキャパシタコンタクトとして本発明に係るコンタクトプラグを適用しても良い。その場合、セルトランジスタの形状も埋め込みゲート構造に限定されず、リセスゲート構造のように、基板上にゲート電極が形成されていても良い。もちろん、ドレインコンタクトプラグとキャパシタコンタクトプラグの両方に本発明のコンタクトプラグを適用しても良い。
【０１１３】
また、ドレインコンタクトホールには導電材料としてパッドポリシリコン膜を埋め込んでいるが、これに限定されず、その他の導電材料、例えば、Ｗ／ＴｉＮ／Ｔｉ、ＷＳｉ、ＴｉＮ／Ｔｉ、ＴｉＮなどの金属膜や、金属化合物膜を用いても良い。
【０１１４】
実施例４
微細化に伴い容量コンタクトの面積は小さくなり、コンタクト抵抗が高くなる。上記のようにコンタクトプラグとしてメタルプラグを用いると、コンタクト抵抗の低減を図ることができるが、容量コンタクトでは、リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題がある。例えば、図３６は、従来のメタル構造（Ｗ／ＴｉＮ／Ｔｉ／ＣｏＳｉ）のコンタクトを示す。
【０１１５】
図３６及び後述の図３７では、説明を容易とするため、上記実施例で示した埋め込みゲート型トランジスタに対してドレインコンタクトを形成する場合を示す。したがって、これらの図は本発明者らが説明のために作成したものであり、従来技術そのものではない。
【０１１６】
図１２工程まで、同様に形成した後、図１３工程の第１層間膜１６を同様に形成するが、フィン形状への加工は行わず、また、ビット線ハードマスク１３上面まで平坦化する。従来技術では、個々のコンタクトホールを形成するか、Ｙ方向に１つずつ拡散層が露出するようにラインパターンのマスクを用いて溝を形成する。ここではビット線と直交する方向のラインパターンを用いて溝を形成する。次に形成した溝の側壁にシリコン窒化膜からなるサイドウォール４１を形成する。このサイドウォール４１は、コバルトシリサイド形成用のコバルト膜がシリサイド形成時の熱処理により第１層間膜１６中に拡散するのを防止するバリアとなる。常法によりコバルト等の金属膜を成膜した後、熱処理を施し、基板シリコンと反応させて金属シリサイド層４３を形成する。その後、未反応のコバルト膜を除去する。金属膜をシリコン基板に直接形成するとショットキーコンタクトとなるが、金属シリサイド層４３を形成することで良好なオーミックコンタクトが得られる。
【０１１７】
次に、ＴｉＮ／Ｔｉバリア膜４４及びタングステン（Ｗ）膜４５を常法により成膜し、ビット線ハードマスク１３が露出するまでエッチバックする。これにより図３６に示す構造のメタルプラグが得られる。
【０１１８】
リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題を解決する構造として、図３７に示すハイブリッド構造が挙げられる。図３７に示すハイブリット構造は、コンタクトホール底部にポリシリコン膜４２を埋め込み、その上にコバルトシリサイド等の金属シリサイド層４３を介してメタルプラグ（ＴｉＮ／Ｔｉバリア膜４４及びタングステン（Ｗ）膜４５）を形成したものである。リフレッシュ特性の悪化は、主に金属シリサイド層４３の形成時に拡散層の接合が浅くなることによるものであり、ポリシリコン膜４２を基板上に形成してかさ上げすることで、リフレッシュ特性の悪化を抑制することができる。また、ポリシリコン膜４２を形成することで、コンタクトホールが浅くなり、低アスペクト化により金属膜の埋め込み性が改善される。
【０１１９】
このハイブリッド構造を本発明に係る方法を適用して形成する例を本実施例として説明する。
【０１２０】
図３８は、本発明に係る方法を適用してハイブリッド構造のコンタクトプラグを形成した状態を示す。同図に示すように、本実施例に係るハイブリッド構造では、ハイブリッド構造上部のメタルプラグにおける一側面（絶縁膜４６との接触面）のＴｉＮ／Ｔｉバリア膜４４を省くことにより、Ｗ膜４５領域が増加し、また、底面におけるポリシリコン膜４２と拡散層３との接触面積も増加しており、その結果、コンタクト抵抗を図３７に示す従来のハイブリッド構造よりも低減できる。さらに、シリサイド用の金属膜及びメタルプラグ用の金属膜を埋め込む領域は、図３６，３７に示す構造に比べ、約３倍近くになるため、埋め込み性がさらに改善される。
【０１２１】
次に、本実施例に係るハイブリッド構造の形成方法について説明する。図３９〜図４２は、本実施例に係るハイブリッド構造の形成例を示す工程断面図である。各図において、（Ａ）は平面図（Ｃ）のＹ１−Ｙ１’断面、（Ｂ）は平面図（Ｃ）のＸ１−Ｘ１’断面を示す。
【０１２２】
まず、図１５工程の第２サイドウォール１９までは同様に形成した後、パッドポリシリコン（ＤＯＰＯＳ）膜２０を同様に形成する。但し、本実施例では、第１層間膜１６として、微細なビット配線間への埋め込み性を考慮して塗布絶縁膜（Spin On Dielectric:ＳＯＤ膜）上にプラズマ酸化膜を形成した積層膜を用いた。また、第２サイドウォール１９の膜厚は１０ｎｍとした。
【０１２３】
次に、拡散層から５０ｎｍ程度残るようにエッチバックを行った（図３９）。残存するＤＯＰＯＳ膜を４２とする。
【０１２４】
次に、全面にコバルト膜をスパッタリング法により成膜した後、熱処理し、未反応のコバルト膜を除去することで、図４０に示すように、コバルトシリサイド膜４３がＤＯＰＯＳ膜４２上に形成される。
【０１２５】
ＴｉＮ／Ｔｉの積層からなるバリア膜４４及びタングステン（Ｗ）膜４５を成膜する（図４１）。続いて、Ｗ膜４５、バリア膜４４、コバルトシリサイド膜４３、ＤＯＰＯＳ膜４２を誘導結合型プラズマ（ＩＣＰ）エッチャーを用いて順次エッチバックする（図４２）。各膜のエッチバック条件は以下の通り。
【０１２６】
・Ｗ膜：ＳＦ６／Ｃｌ２／Ｎ２＝４０／６０／３０ｓｃｃｍ、圧力＝１．３Ｐａ（１０ｍＴｏｒｒ）、ソースパワー＝８００Ｗ、バイアスパワー＝５０Ｗ
・ＴｉＮ／Ｔｉ／ＣｏＳｉ：ＣＦ４／Ｃｌ２／ＢＣｌ３＝２０／４０／１２０ｓｃｃｍ、圧力＝１．３Ｐａ（１０ｍＴｏｒｒ）、ソースパワー＝８００Ｗ、バイアスパワー＝５０Ｗ
・ＤＯＰＯＳ：ＨＢｒ／Ｎ２／Ｏ２＝２５０／５０／５ｓｃｃｍ、圧力＝２．７Ｐａ（２０ｍＴｏｒｒ）、ソースパワー＝４００Ｗ、バイアスパワー＝９０Ｗ
【０１２７】
上記条件では、Ｗ膜４５のエッチバック後、Ｗ膜４５下の各層はＷ膜４５をマスクにエッチングされる。つまり、エッチバック後のＷ膜４５が上記の実施例における第３サイドウォール２１Ｓの代わりとなる。
【０１２８】
エッチバック後、分離された溝内に絶縁膜４６を埋め込み、ＣＭＰによりビット線上のハードマスク１３が露出するまで平坦化する。これにより図３８に示すようなハイブリッド構造のコンタクトプラグが得られる。また、分離により得られるハイブリッド構造のプラグ対の下面分離幅は、Ｗ膜４５の膜厚で制御できるため、最小加工寸法Ｆ値以下の幅とすることができる。もちろん、上記の実施例のように絶縁膜による第３サイドウォール２１Ｓを形成して分離することも可能であるが、そのためには一旦Ｗ膜４５を平坦化し、さらにエッチバックして第１層間膜フィン１６の側壁を露出させる必要があり、工程が増加する。したがって、本実施例のように、Ｗ膜４５を第１層間膜フィン１６間で画定される第１の溝を充填しない膜厚で形成してエッチバックし、第３サイドウォール２１Ｓの代わりとして使用することが有利である。さらにこのように形成したハイブリッド構造のプラグ上には、図３２に示すように、直接キャパシタ下部電極を接続することができる。
【符号の説明】
【０１２９】
１ 半導体基板
１Ｐ 半導体ピラー
２ 素子分離膜
２Ｐ 絶縁体ピラー
３ 拡散層
３Ｓ ソース拡散層
３Ｄ ドレイン拡散層
４ マスク絶縁膜
５ 第１レジストマスク
６ ゲートトレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 埋め込み窒化膜
１０ 第２レジストマスク
１１ ビット線コンタクト開口部
１２ ビット線
１３ ビット線ハードマスク
１４ 第３レジストマスク
１５ 第１サイドウォール
１６ 第１層間膜
１６Ｆ 第１層間膜フィン
１７ 第４レジストマスク
１８ ドレインコンタクトホール
１９ 第２サイドウォール
２０ パッドポリシリコン膜
２０Ｂ パッドポリシリコン埋設体
２０Ｔ パッドポリシリコン溝
２１ 第３サイドウォール膜
２１ＳＷ 第３サイドウォール
２２ ドレインコンタクトプラグ
２３ 第２層間膜
２４ 第５レジストマスク
２５ キャパシタコンタクトホール
２６ キャパシタコンタクト
２７ キャパシタ層間膜
２８ キャパシタ下部電極
２９ キャパシタ絶縁膜
３０ キャパシタ上部電極
３１ 上部層間膜
３２ 上部配線
４１ 第２サイドウォール（シリサイド用）
４２ ポリシリコン膜
４３ 金属シリサイド層（コバルトシリサイド層）
４４ バリア膜
４５ Ｗ膜
４６ 絶縁膜
５１ 絶縁層
５２ コンタクトプラグ
６１ 絶縁層
６２ 第１のコンタクトプラグ
６３ 第２のコンタクトプラグ
１００ 絶縁層
１０１ 第１の溝
１０２ 埋め込み層
１０３ サイドウォール
２０１ シリコン基板
２０２ 埋め込みＮ型不純物拡散層
２０３ マスクＳｉＮ膜
２０４ 溝
２０５ ゲート絶縁膜
２０６ 埋め込み層
２０７ サイドウォール
２０８ ゲート電極
２０９ 埋め込み絶縁膜
２１０ Ｎ型不純物拡散層
【技術分野】
【０００１】
高密度集積回路に好適な半導体装置及び高微細なパターン形成方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に半導体記憶装置の分野における高密度化、高微細化の傾向は加速される一方である。高密度な半導体装置に適した微細なコンタクトのパターン形成方法として互いに交差する２つのライン・アンド・スペースパターンを有するマスクパターンを用いてスペースパターンの交差する領域の層間絶縁膜をエッチングしてコンタクト開口を形成する技術が知られ、例えば特開２００８−１２４４４４号公報（特許文献１）がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような技術で形成された微細なコンタクトプラグは、通常は一定のピッチで配列することが好ましい。その第１の理由は微細なコンタクトホールパターン形成の観点であって、フォトリソグラフィー技術解像限界付近のパターン形成を安定して実現するためには光の干渉を利用することからパターンに周期性を持たせることが有利であることに起因する。第２の理由として、ＤＲＡＭの場合、メモリセルからの記憶情報読み出し時の信号量を最大化するためにメモリセルキャパシタの容量値を最大化する必要があるが、隣接するメモリセルキャパシタの間隔を等距離になるように配列することで細密充填配置となり１ビットあたりの占有面積の最大化が図れ、メモリセルキャパシタの容量値の最大化に有利である。従って、メモリセルキャパシタの電極との接続点、すなわち、コンタクトプラグの上面は一定のピッチで配列されることが多い。
【０００５】
一方、コンタクトプラグの下面に接続するべき選択用ＭＯＳトランジスタのソース・ドレインの位置は、レイアウトの都合から等間隔、すなわち一定のピッチで配列することが難しい場合があり、位置がずれてしまうという問題があった。
【０００６】
通常、コンタクトプラグは絶縁膜表面にパターン形成されたコンタクト開口からエッチングにより形成するので、コンタクト開口から半導体基板に向かって真下方向にのびる。そこで、前述の位置ずれの問題を解消する方法として中間配線層を導入する方法が考えられる。しかしながら、デバイス構造が複雑になり、歩留り低下に繋がるため好ましくない。また、メモリセルキャパシタの電極との接続点とＭＯＳトランジスタのソース・ドレインとの接続点が平面視上ずれているにもかかわらず、そのまま接続した場合コンタクト開口部から真下方向に孔が形成されることから、接続点の平面視上ずれのためにソース・ドレインとの接触面積が極めて小さくなり、接続電気抵抗の増大を招くという問題点があった。また、目合わせずれによる接続不良が発生しやすいという問題点もあった。
【課題を解決するための手段】
【０００７】
そこで、本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する新たな製造方法並びにこの方法により形成される特徴的なコンタクトプラグを備えた半導体装置を提供する。
【０００８】
すなわち、本発明の一実施形態によれば、
半導体基板上に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、
前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記埋め込み層をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の別の実施形態によれば、
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する導電材料プラグと、を備え、
該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置が提供される。
【００１０】
また、本発明のさらに別の実施形態によれば、
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する第１及び第２の導電材料プラグと、を備え、
該第１及び第２の導電材料プラグの上面中心間の距離は下面中心間の距離より広いことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明に一実施形態よれば、新たなパターニング方法を提供することにより、従来よりも安定して微細な構造を形成することができる。
【００１２】
本発明の別の実施形態によれば、絶縁膜を貫通するように形成されたコンタクトプラグであって、コンタクトプラグ上面の中心の位置と下面の中心の位置とが平面視上ずれたコンタクトプラグ、すなわち、軸（上面中心と下面中心とを繋ぐ中心線）が傾き、おおむね直線的なコンタクトプラグを用いることで電気抵抗の低減や目あわせマージンの確保ができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図６】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図７】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図８】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図９】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１０】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１１】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１２】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１３】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１４】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１５】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１６】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１７】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１８】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図１９】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２０】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２１】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２２】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２３】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２４】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２５】本発明の実施例１に係る半導体装置の製造方法を説明する図である。
【図２６】本発明の実施例２に係る半導体装置の製造方法を説明する図である。
【図２７】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図２８】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図２９】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３０】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３１】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３２】本発明の実施例３に係る半導体装置の製造方法を説明する図である。
【図３３】本発明の一実施形態になる半導体装置の製造方法を説明する概略工程断面図である。
【図３４】本発明の一実施形態になるコンタクトプラグを概念的に示すもので、各分図（ａ）〜（ｄ）の左は断面概念図、右はコンタクトプラグの平面視上の概念図を示す。
【図３５】（ａ）は、本発明の他の実施形態になるコンタクトプラグ対を概念的に示す断面図であり、（ｂ）はこのプラグ対を複数並設して上面ピッチを揃える例を例示する。
【図３６】従来例になるメタルコンタクトプラグを示す概略図であり、（Ａ）は平面図（Ｃ）のＹ−Ｙ’断面、（Ｂ）は平面図（Ｃ）のＸ−Ｘ’断面を示す。
【図３７】従来例になるハイブリッド構造のコンタクトプラグを示す概略図であり、（Ａ）は平面図（Ｃ）のＹ−Ｙ’断面、（Ｂ）は平面図（Ｃ）のＸ−Ｘ’断面を示す。
【図３８】本発明の実施例４に係るハイブリッド構造のコンタクトプラグを示す概略図であり、（Ａ）は平面図（Ｃ）のＹ１−Ｙ１’断面、（Ｂ）は平面図（Ｃ）のＸ１−Ｘ１’断面を示す。
【図３９】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４０】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４１】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４２】本発明の実施例４に係る半導体装置の製造方法を説明する図である。
【図４３】本発明の一実施形態の別の例になる半導体装置の製造方法を説明する概略工程断面図である。
【発明を実施するための形態】
【００１４】
図３３は、本発明の一実施形態になる半導体装置の製造方法を説明する概略工程断面図である。
【００１５】
まず、図３３（ａ）に示すように、半導体基板（不図示）上に形成した絶縁材料層１００に第１の方向に延在する第１の溝１０１を形成する。第１の溝１０１は底部の幅Ｗ１より上部の幅Ｗ２が広くなるように形成されており、この例では、底部近傍にテーパー部１０１Ｔを設けている。第１の溝の第１の方向に直交する方向の断面形状は、この例に限定されず、溝の側面の全部が傾斜してテーパー部となっていても良く、また、段階的に幅が広がる形状であっても良い。通常のドライエッチング等の手法では、図示する第１の溝の断面形状は左右対称な壁面に形成されるが、一方の壁面を垂直形状とし、他方の壁面をテーパー状あるいは階段状にするなど、左右非対称としても良い。好ましくは段差がなく、左右対称な形状である。これは加工が容易であると共に、分離される埋め込み層が導電材料、特にコンタクトプラグを形成する場合に、形成されるコンタクトプラグの電気的特性の観点から側面に段差のない対称形状が好ましいからである。
【００１６】
次に、図３３（ｂ）に示すように、第１の溝内に、溝の上端より低い位置まで埋め込み層１０２を形成する。埋め込み層１０２は主に導電材料である。例えば、ポリシリコンなどを所定の膜厚で成膜した後、エッチバックすることで溝上端より埋め込み層の上面を低くすることができる。
【００１７】
次に、図３３（ｃ）に示すように、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する。サイドウォール１０３は、埋め込み層１０２とエッチング特性の異なる材料であれば良く、埋め込み層１０２が導電材料であれば、主に絶縁材料で構成され、所定の膜厚で形成された絶縁材料をエッチバックして形成される。また埋め込み層１０２とは異なる導電材料としても良い。
【００１８】
最後に、図３３（ｄ）に示すように、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして左右（第１の方向と平行な方向）に分離する。これにより、分離された埋め込み層の少なくとも一方は、下面の断面中心Ｃ１と上面の断面中心Ｃ２とは平面視上ずれた構造が得られる。また、エッチングされた分離面は段差のない形状に形成される。
【００１９】
本実施形態によれば、第１の溝底部に埋め込み層を形成し、埋め込み層上の露出している溝の側壁を覆うサイドウォールをハードマスクとして埋め込み層をエッチングすることで、パターン幅、スペース共にフォトリソグラフィー技術による解像限界以下の寸法に至るまで任意の寸法を有するパターンを容易に形成可能であり、また、溝底部に形成した埋め込み層をエッチングし、パターン形成することから溝形成時のエッチング条件を適切に選択し、溝の底部の幅と開口部の幅とを適切に制御することで、パターンの縦方向（深さ方向）の形状も任意の形状を得ることができる。
【００２０】
図４３は、本実施形態を適用することでシリコン基板に形成された溝により形成されたシリコンピラーの側面にゲート電極を形成する例について主要工程を示す。
【００２１】
まず、図４３（ａ）に示すように、埋め込みＮ型不純物拡散層２０２を有するＰ型シリコン基板２０１にマスクＳｉＮ膜２０３を形成し、第１の方向に延在する開口パターンを形成した後、マスクＳｉＮ膜２０３をマスクに第１の方向に延在する溝２０４を形成する。
【００２２】
次に、図４３（ｂ）に示すように、溝内壁を熱酸化してゲート絶縁膜２０５を形成し、続いて、ポリシリコンを成膜した後エッチバックして埋め込み層２０６を形成する。
埋め込み層２０６上にＳｉＮ膜からなるサイドウォール２０７を形成し（図４３（ｃ））、続いて、サイドウォール２０７をマスクとして、埋め込み層２０６を第１の方向に分割して、溝２０４の両側壁にゲート電極２０８を形成する（図４３（ｄ））。その後、ＳｉＮ膜（マスクＳｉＮ膜２０３及びサイドウォール２０７）を除去した後、埋め込み絶縁膜２０９をゲート電極２０８の間を含む溝２０４に埋め込み、さらに、溝の両側壁のシリコン基板（シリコンピラー）の上部にＮ型不純物拡散層２１０を形成することで、図４３（ｅ）に示す構造が完成する。
【００２３】
さらに、本実施形態をコンタクトプラグの形成に適用するには、ライン状に形成される埋め込み層を第１の溝内で第１の方向と交差する方向（第２の方向）で分離する必要がある。この分離方法には２種類の方法が挙げられる。一つは、第２の方向に延在するマスク材を用いて、埋め込み層を上から分離する方法であり、これには、図３３（ｄ）のように埋め込み層を左右に分離した後、第２の方向に延在するマスク材を形成して、第２の方向にサイドウォールごと分離する方法、あるいは図３３（ｃ）のようにサイドウォールを形成した後、第２の方向に延在するマスク材を形成して、サイドウォールを第２の方向に分離した後、マスク材を除去して残りのサイドウォールをマスクに埋め込み層を第１の方向及び第２の方向に分離する方法が挙げられる。もう１種の方法は、第１の溝を第２の方向に分離する仕切り部を予め設けておき、このように仕切り部を設けた第１の溝内に埋め込み層を形成すると、埋め込み層は溝底で仕切り部により第２の方向に分離される。なお、仕切り部の上面は第１の溝の上端より低く形成し、また、サイドウォールを形成する際に埋め込み層より仕切り部上面が突出しないようにする。仕切り部が埋め込み層上面より突出していると、仕切り部の壁面にもサイドウォールが形成され左右に分離できなくなるため、埋め込み層の表面高さと同等か埋め込み層が仕切り部の上面を覆うように形成する。仕切り部の上面高さが埋め込み層の表面高さと同等の場合は、サイドウォールをマスクに第１の方向に分離することで第２の方向にも分離された埋め込み層が形成される。埋め込み層が仕切り部の上面を覆うように形成した場合、埋め込み層を第１の方向に分離した後、サイドウォール下の仕切り部の表面が露出するまでサイドウォールと共に埋め込み層をエッチバックするか、第１の溝を形成した絶縁材料も含めて全体をＣＭＰ等で平坦化することで、第１の溝底で第２の方向にも分離された埋め込み層（コンタクトプラグ）が形成される。仕切り部は、第１の溝を形成する絶縁材料を形成する前に、第２の方向に延在する凸部を形成しておき、第１の溝を形成する際にこの凸部を溝内に露出させればよい。なお、仕切り部を溝幅全部を分離するのではなく、溝幅の中間部まで片側から分離するように形成すると、第１の方向に分離された埋め込み層（導電材料）の一方は第２の方向にも分離されてコンタクトプラグに、他方は第２の方向には分離されず、第１の方向に延在する配線等に用いることも可能となる。このように、第１の溝内に埋め込まれた導電材料からなる埋め込み層を第１の方向及び第２の方向に分離し、パターン形成することで軸（中心線）が傾き、概ね直線であるコンタクトプラグが得られる。この傾きは溝形成時のエッチング条件で調整、制御できる。軸の傾いたコンタクトプラグを用いることで平面視上ずれた２つのノードを概ね直線的に接続でき、上面、下面共にそれぞれ２つのノードの位置に対して適正な位置に設定できることから十分な接触面積を確保でき、目合わせずれに対する十分なマージンが確保できると共に、電気抵抗の削減にも効果がある。
【００２４】
第２の方向に延在するマスク材料や凸部の形成には、フォトリソグラフィー工程を追加する必要があるが、後者の凸部には、半導体装置の構成物を適用することで、第２の方向に分離するためだけにフォトリソグラフィー工程を追加する必要がなくなるため、好ましい。後者の方法については、後述する実施例にて具体例を挙げて詳細に説明する。
【００２５】
このように、本発明によれば、溝内に埋め込まれた埋め込み層を溝の延在する第１の方向に２分することで、溝幅の半分より小さい幅に加工することができる。さらにこれを第１の方向と交差する第２の方向で分離することで、従来技術の互いに交差する２つのライン・アンド・スペースパターンを有するマスクパターンを用いる方法よりもさらに微細な加工が可能となる。あるいは、第１の溝幅を逆に広く取ることで、同等サイズのコンタクトプラグ形成では加工の余裕度（マージン）が向上することになる。さらに、溝底より溝開口部の幅を広げていることで、第１の方向に直交する面での下面の断面中心と上面の断面中心とを平面視上でずらすことが可能となり、下面ピッチと上面ピッチの異なるコンタクトプラグ等の形成が可能となる。
【００２６】
次に、本発明に係るコンタクトプラグについて説明する。図３４は、本発明の一実施形態になるコンタクトプラグを概念的に示すもので、それぞれ、左は断面概念図、右は平面視上の概念図を示す。また、左図断面における破線は、本発明の方法を適用して形成される他方のプラグ等であるが、ここでは実線で示す一方のプラグに着目して説明する。
【００２７】
（ａ）は、壁面が左右対称で底部から上部に向かって広がるテーパー面を有する第１の溝に形成した場合を、（ｂ）は壁面が左右非対称で、一方の壁面にテーパー面を有し、他方の壁面がほぼ垂直の第１の溝に形成した場合を、（ｃ）は壁面が左右対称であるが底部から上部に向かって段階的に広がる第１の溝に形成した場合を、（ｄ）は壁面が左右対称であるが底部から上部に向かって曲線的に広がる第１の溝に形成した場合を示す。
【００２８】
図３４では、コンタクトプラグ５２は絶縁膜５１を貫通し、コンタクトプラグ５２の上面と下面とはＹ方向（第１の方向）にほぼ同幅に形成されており、上面中心ＴＣと下面中心ＢＣとは、平面視上、Ｘ方向（第２の方向）にずれて形成されている。なお、（ｂ）の破線で示す他方のコンタクトプラグでは上面中心ＴＣと下面中心ＢＣとがほぼ一致する。また、この例では第１の方向と第２の方向とが直交する例で示しているが、第２の方向は第１の方向と交差していれば良いため、コンタクトプラグの水平断面形状は図示する長方形以外に平行四辺形となる場合もある。
【００２９】
何れの場合も、コンタクトプラグ５２の中心のずれ方向の延長線上の少なくとも１つの側面はエッチングされて形成されるため実質的な段差はない。また、コンタクトプラグ５２の上面及び下面は略矩形に形成される。さらに、（ａ）〜（ｄ）の実線で示すコンタクトプラグ上面は下面よりも面積が大きく形成され、それによって、上方に形成された電極等との間の電気抵抗、および目合わせ余裕度共に向上する。
【００３０】
ここで、微細コンタクト技術としてセルフ・アライン・コンタクト（ＳＡＣ）がある。ＳＡＣとは、コンタクト開口領域内に下地の導電層、例えばゲート電極層が存在する場合に、この導電層をコンタクト開口形成のエッチングに対してエッチングレートの低い膜で上面、側面を覆うことで絶縁性を確保しながらコンタクト開口部を形成する技術である。このようにコンタクト開口部を形成した後にコンタクト開口部に導電材料を埋め込むことでコンタクトプラグを形成した場合、コンタクトプラグの上面の中心と下面の中心の位置が平面視上ずれることがある。しかし、ＳＡＣ技術は、コンタクト開口領域の側面方向に下地の導電層が存在する場合に適用する技術であり、導電層の側面にエッチングレートの低い膜を形成することで、フォトリソグラフィー技術の解像度限界よりも狭い間隙に、フォトリソグラフィー技術の解像度限界以上の開口を組み合わせ、広い開口部に狭い間隙を全て露出させるため、上面中心と下面中心とがずれる場合には、ずれ方向の延長線上の両側面に必ず段差ができる。これに対し、本発明に係るコンタクトプラグはエッチングにより第１の溝内で分離して形成するため、ずれ方向延長線上の一側面に相当するコンタクトプラグの少なくとも分離される側面にはエッチングレートのゆらぎ等に起因する小さな凹凸を除き、実質的な段差はなく、なめらかな側面を有する。また、ＳＡＣ技術によるコンタクトプラグのように絶縁膜に設けたコンタクト開口領域の一部が電気伝導に寄与できないということもなく、開口領域全域が電気伝導に寄与することから電気抵抗低減の点で有利である。
【００３１】
図３５は、本発明の他の実施形態になるコンタクトプラグを概念的に示す断面図である。図３３で説明したように、本発明の製造方法を適用して形成されるコンタクトプラグは、絶縁膜６１を貫通する隣接する２個のコンタクトプラグが対をなして配置される。同図（ａ）に示すように、隣接する２個のコンタクトプラグ（図面左を第１コンタクトプラグ６２、右を第２コンタクトプラグ６３と呼ぶ）の上面中心間距離ＴＰは下面中心間距離ＢＰより大きい。同図（ｂ）に示すように、第１コンタクトプラグ６２と第２コンタクトプラグ６３のプラグ対を複数並設することにより、コンタクトプラグの下面側ピッチが均等でない場合であっても、上面側ピッチをほぼ等間隔とすることができる。
【００３２】
複数のプラグ対を並設するには、第１の溝を、間隔を適宜調整して複数並設すればよい。その際、溝底面には、第１及び第２コンタクトプラグを接続する下層導体、例えば後述の実施例に示すように隣接するトランジスタの互いに絶縁された２つの拡散層や下層のコンタクトプラグ等が露出するように第１の溝を形成する。そして、溝底の中心から壁面が好ましくは左右対称に広がるようにテーパー面を形成する。つまり、溝間に断面形状が略台形の絶縁材料フィンを有する谷、山、谷、山・・・の繰り返し構造が形成される。コンタクトプラグ形成領域の端部では、山、谷のいずれで終端していても良く、端部のコンタクトプラグの外側に下層導体と接続されていないダミーのプラグが形成されていてもよい。また、コンタクトプラグ形成領域の端部を谷（溝）で終端し、終端部の溝幅を他の溝幅よりも広く形成し、前述の溝内の仕切り部を終端部溝の中間部まで形成すると、前述したようにコンタクトプラグ形成領域から隔離された配線を同時に形成することが可能となる。
【００３３】
コンタクトプラグの形成には、上述したように、第１の溝内において第１の方向にコンタクトプラグとなる導電材料の埋め込み層を分離すると共に、第１の方向と交差する第２の方向にも分離する必要がある。溝内に設けた仕切り部により下から分離する場合は、コンタクトプラグの第１の方向の側面は仕切り部の壁面形状が反映された側面を有するものとなる。そのため、仕切り部となる凸部の側面にテーパー部が形成されていれば、図３４の各右図に示す平面視上では、底部の幅がＹ方向に狭くなる構造も得られる。
【００３４】
また、図３５（ｂ）に示すように上面側ピッチをほぼ等間隔とするには、第１の溝形成時のドライエッチング方法を適切に選択し、第１の溝の底部から上部に向かう拡幅量、特に第１の溝の内壁のテーパー角（基板垂直方向に対する見下ろしの角度）を制御することでコンタクトプラグ上面と下面の中心位置のずれ量を調整することができる。なお、コンタクトプラグ上面の面積を下面の面積より大きくするためには、第１の溝内壁のテーパー角と埋め込み層をエッチングして分離する際のエッチング面のテーパー角とを調整する必要がある。また、第１の溝の内壁のテーパー角が同じ場合であっても、コンタクトプラグの高さを調整することでずれ量を調節することもできる。
【実施例】
【００３５】
本発明の実施例について図面を参照して詳細に説明する。以下の実施例では、メモリセルにおけるセルコンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。
【００３６】
〔実施例１〕
図１〜図２５を参照して、本発明の実施例１の製造方法を説明する。
半導体基板に対して平行な平面上において、Ｘ方向、Ｘ方向に直交するＹ方向を、図１（Ｃ）に示すように定義する。メモリセルの素子形成領域が延在する方向をα方向、α方向に直交するβ方向として、それぞれ図１（Ｃ）のように定義する。また、半導体基板に対して垂直な方向をＺ方向とする。なお、Ｙ方向が上記説明の第１の方向に相当し、Ｘ方向が第２の方向に相当する。また、α方向を第３の方向、β方向を第４の方向とする。
【００３７】
図１、図４、図６、図７〜図１５、図１７、図１９、図２０〜図２２、図２４における分図（Ｃ）はそれぞれの工程における上面図を示す。
図４（Ｄ）は、図４（Ａ）のＺ２−Ｚ２’で切った半導体基板に平行な断面図。
図２０（Ｄ）は、図２０（Ａ）のＺ３−Ｚ３’で切った半導体基板に平行な断面図。
図２５（Ｄ）は、図２５（Ａ）のＺ４−Ｚ４’で切った半導体基板に平行な断面図。
図１〜図２５においては、（Ａ）又は（Ａ１）は各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図。（Ａ２）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ２−Ｙ２’線で切った半導体基板に垂直な断面図。
各図（Ｂ）又は（Ｂ１）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図。各図（Ｂ２）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ２−Ｘ２’線で切った半導体基板に垂直な断面図。
図２５（Ｅ）は、図２５（Ｄ）のＡ方向に沿ったＡ１−Ａ１’線で切った半導体基板に垂直な断面図。
【００３８】
〔図１工程〕
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いるとする。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子分離領域Ａは、平面上、Ｘ方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、Ｐ型の半導体基板を用いるとする。
平面で見て、素子分離領域の幅Ｗ１−Ｉを５０ｎｍ、素子形成領域の幅Ｗ１−Ａを５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。
【００３９】
〔図２工程〕
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２で導入した。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。
【００４０】
〔図３工程〕
基板上にマスク絶縁膜４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。
【００４１】
〔図４工程〕
半導体基板にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ５＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部の間には、幅Ｌ５＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施形態１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。
【００４２】
第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。
引き続き、露出した半導体基板１、素子分離膜２をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ６と呼ぶ。
ゲートトレンチ６は、半導体基板１から素子分離膜２にかけて連続的に形成される。素子形成領域Ａに形成されたゲートトレンチ６Ａと、素子分離領域Ｉに形成されたゲートトレンチ６Ｉは略同じ深さになるように形成され、半導体基板主表面から２００ｎｍの深さに形成した。
【００４３】
α方向に延在して形成されていた素子形成領域Ａは、ゲートトレンチ６ＡによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される（半導体ピラー１Ｐと呼ぶ）。同様に、α方向に延在して形成されていた素子分離領域Ｉは、ゲートトレンチ６ＩによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される（絶縁体ピラー２Ｐと呼ぶ）。半導体ピラー１Ｐと絶縁体ピラー２ＰはＹ方向に交互に列状に並んで形成される。半導体ピラー１Ｐの上部に形成されている拡散層３は、後工程で形成されるビット線が接続される拡散層と、キャパシタが接続される拡散層に分けられ、それぞれソース拡散層３Ｓ、ドレイン拡散層３Ｄと呼ぶ。なお、ここで、便宜上、ビット線が接続される拡散層をソース拡散層３Ｓ、キャパシタが接続される拡散層をドレイン拡散層３Ｄとした。
【００４４】
図４（Ｄ）は、図４（Ａ）の拡散層が存在する高さのＺ２−Ｚ２’線に沿った面で切った半導体基板１に平行な断面図である。図中のセル単位ＣＵとは、ＤＲＡＭのメモリセルアレイの繰り返しの単位を表す。一つのセル単位ＣＵには、中央にソース拡散層３Ｓが形成され、その両側にドレイン拡散層３Ｄが形成され、ソース拡散層３Ｓを共通とした２個のメモリセルが形成される。２個のメモリセルは、ソース拡散層３Ｓを中心として対向配置される。図中、セル単位ＣＵ１の左側のメモリセルをメモリセルＣＵ１−Ｌ、右側をメモリセルＣＵ１−Ｒと称する。セル単位ＣＵ１には、メモリセルＣＵ１−Ｌ、ＣＵ１−Ｒに共通なソース拡散層３Ｓ１と、メモリセルＣＵ１−Ｌに形成されるドレイン拡散層３Ｄ１−Ｌ、メモリセルＣＵ１−Ｒに形成されるドレイン拡散層３Ｄ１−Ｒの拡散層が形成される。図中、セル単位ＣＵ１のα方向右下に隣接してセル単位ＣＵ２が形成される。セル単位ＣＵ２は、同様に、メモリセルＣＵ２−Ｌ、メモリセルＣＵ２−Ｒを含み、中央にソース拡散層３Ｓ２、左側にドレイン拡散層３Ｄ２−Ｌ、右側にドレイン拡散層３Ｄ２−Ｒが形成される。
【００４５】
セル単位内をＹ方向に横切る２本のゲートトレンチ６には、ワード線が形成される。このゲートトレンチをＴｒ部ゲートトレンチ６Ｔと呼ぶ。隣接し合うセル単位の間には、セル単位間を分離するためのゲートトレンチ６が形成される。このゲートトレンチを分離部ゲートトレンチ６Ｓと呼ぶ。図中では、セル単位ＣＵ１を横切る２本のＴｒ部ゲートトレンチ６Ｔを、左側をＴｒ部ゲートトレンチ６Ｔ１−Ｌ、右側をＴｒ部ゲートトレンチ６Ｔ１−Ｒと称し、セル単位ＣＵ２を横切る２本のＴｒ部ゲートトレンチ６Ｔを、左側をＴｒ部ゲートトレンチ６Ｔ２−Ｌ、右側をＴｒ部ゲートトレンチ６Ｔ２−Ｒと称し、セル単位ＣＵ１とＣＵ２の間を通過する分離部ゲートトレンチ６Ｓを分離部ゲートトレンチ６ＳＣと称す。分離部ゲートトレンチ６ＳＣにより、ドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌが電気的に分離される。
【００４６】
各ドレイン拡散層は、図４（Ｄ）中の左右がＴｒ部ゲートトレンチ６Ｔと分離部ゲートトレンチ６Ｓで画定され、図４（Ｄ）中の上下がビット線（１２，破線）で画定された領域内に形成される。例えば、ドレイン拡散層３Ｄ１−Ｒは、左がＴｒ部ゲートトレンチ６Ｔ１−Ｒ、右が分離部ゲートトレンチ６ＳＣ、上下がビット線で画定される。
【００４７】
メモリセルのＸ方向の長さをＬＣＸ、Ｙ方向の長さをＬＣＹとする。ＬＣＸは、ソース拡散層の中央をＹ方向に横切る線のＸ方向の位置から、分離部ゲートトレンチの中央をＹ方向に横切るＸ方向の位置までの距離で定義される。また、セル単位のＸ方向の長さは、２×ＬＣＸ、Ｙ方向の長さはＬＣＹである。
【００４８】
〔図５工程〕
第１レジストマスク５を除去する。
ゲートトレンチ６内に露出した半導体基板表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
【００４９】
ゲート電極材料として、バリア層としての窒化チタン膜とメタル層としてのタングステン膜を順次形成する。膜厚は、それぞれ５ｎｍ、６０ｎｍ形成した。ここで、窒化チタン膜をゲート窒化チタン膜８Ｂ、タングステン膜をゲートタングステン膜８Ｍと呼ぶ。なお、ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。
【００５０】
〔図６工程〕
ゲートタングステン膜８Ｍとゲート窒化チタン膜８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、ゲートタングステン膜８Ｍ上面及びゲート窒化チタン膜８Ｂ面の位置が、半導体基板主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。
【００５１】
〔図７工程〕
ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜９と呼ぶ。
【００５２】
引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチの埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅が４０ｎｍの埋め込み窒化膜９と、幅が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。
【００５３】
〔図８工程〕
ソース拡散層３Ｓ上を開口するためのレジスト開口パターン１０Ａが形成された第２レジストマスク１０を形成する。レジスト開口パターン１０Ａは、Ｘ方向の開口幅Ｗ１０が６０ｎｍを持ち、Ｙ方向に延在して開口される細長状のパターンを持ち、Ｙ方向に並んで形成されたソース拡散層上を一つの開口部で開口するパターンに形成された。レジスト開口パターンのＸ方向の開口幅は、幅４０ｎｍを持つソース拡散層３Ｓに対して、重ね合わせマージンとして片側１０ｎｍずつ確保されて、６０ｎｍの幅で開口された。その結果、レジスト開口部では、マスク絶縁膜上面と、マスク絶縁膜４に隣接して形成されている埋め込窒化膜上面が露出された。
【００５４】
第２レジストマスク１０の開口パターン１０Ａは、一つの開口部で複数のソース拡散層上を開口する開口パターンを用いることにより、孤立ホール状パターンよりも露光解像マージンを向上させることができ、微細化に有効であるという利点を持つ。
【００５５】
第２レジストマスク１０を用いて、マスク絶縁膜４をエッチングして、マスク絶縁膜４の下に存在していたソース拡散層３Ｓ上面、素子分離膜２の上面を露出させる開口部を形成する。この開口部を、ビット線コンタクト開口部１１と呼ぶ。
【００５６】
エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜４をエッチングすると共に、第２レジストマスク１０で開口された埋め込み窒化膜９もエッチング除去し、エッチングされた埋め込み窒化膜９の上面とソース拡散層３Ｓ上面が概ね同じ高さになるようにエッチングを行った。
【００５７】
エッチングの断面形状は、図８（Ａ１）、図８（Ａ２）に示されるように、テーパー形状となるように行うのが好ましい。これは、次の図９工程で形成されるビット線が段差部で断線するのを防止するため、さらに図１１工程のビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。
【００５８】
〔図９工程〕
第２レジストマスク１０を除去する。
ビット線１２材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次４０ｎｍ、１０ｎｍ、４０ｎｍ形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ）、その上にシリコン窒化膜から成るハードマスクを１５０ｎｍ形成した（ビット線ハードマスク１３と呼ぶ）。
これにより、図８工程で開口されたビット線コンタクト開口部で露出したソース拡散層３Ｓと、ビット線ポリシリコン膜１２ａが電気的に接続される。なお、ビット線ハードマスク１３の膜厚は、後工程で形成されるドレインコンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。
【００５９】
〔図１０工程〕
ビット線をパターニングするための第３レジストマスク１４を形成する。第３レジストマスク１４のパターンは、Ｙ方向の幅Ｌ１０が５５ｎｍを持ち、Ｘ方向に延在する細長パターンを有する。第３レジストマスク１４は、平面で見て、ソース拡散層３Ｓの上を横切るように配置される。
【００６０】
〔図１１工程〕
ビット線ハードマスク１３、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。エッチングは、第３レジストマスク１４から片側１０ｎｍの細線化処理を行い、ビット線１２の幅Ｌ１１は第３レジストマスク１４よりも２０ｎｍ細い３５ｎｍに形成した。
【００６１】
〔図１２工程〕
第３レジストマスク１４を除去する。
ビット線１２の表面から基板上を覆ってシリコン窒化膜を１０ｎｍ形成する。このシリコン窒化膜を第１サイドウォール膜と呼ぶ。
第１サイドウォール膜をエッチバックして、ビット線の側壁に幅１０ｎｍを有する第１サイドウォール１５を形成する。
【００６２】
〔図１３工程〕
ビット線間を埋め込むように、シリコン酸化膜を３００ｎｍ成長する。このシリコン酸化膜を第１層間膜（第１の絶縁膜）１６と呼ぶ。
ＣＭＰ法により第１層間膜を研磨して、表面を平坦化する。ビット線ハードマスク１３上に１００ｎｍの厚さの第１層間膜１６が残るように形成する。
第１層間膜１６を貫きドレイン拡散層３Ｄ上面と接続されるドレインコンタクトを形成するためのドレインコンタクトホール１８を第１層間膜１６に形成する。
【００６３】
ドレイン拡散層３Ｄは、図４工程で述べたように、平面で見て左右がＴｒ部ゲートトレンチと分離部ゲートトレンチにより画定され、上下がビット線により画定された領域に形成されている。そして、ドレイン拡散層は分離部トレンチゲートを挟んでＸ方向に隣接されて対になるように形成されている。この隣接し合うドレイン拡散層同士は、分離部トレンチゲートのＸ方向の中央線上の所定の位置を中心にして点対称性に形成されている。この隣接して形成された２つのドレイン拡散層（たとえば、３Ｄ１−Ｒと３Ｄ２−Ｌ）を、隣接ドレイン拡散層対と呼ぶ。隣接ドレイン拡散層対は、Ｙ方向にＬＣＹのピッチで、繰り返して配置される。隣接ドレイン拡散層対の中央には、幅Ｆを持つ分離部ゲートトレンチがＹ方向に直線状に延在するように横切り、隣接ドレイン拡散層対は分離部ゲートトレンチにより分離されている。分離部ゲートトレンチのＸ方向の長さはＦで形成されているので、隣接ドレイン拡散層間の分離幅はＦで形成されている。
【００６４】
このような隣接して対状に形成された２つのドレイン拡散層上面を一つの開口部で開口するようにドレインコンタクトホールを開口する。ドレインコンタクトホールは、Ｙ方向にはビット線に対して自己整合的に開口させるようにさせる方法を用いて、Ｙ方向にはレジストマスクで画定させないで行う。ドレインコンタクトホールのＸ方向は、レジストマスクで開口された部分をエッチングして開口する。このレジストマスクの開口部は、隣接ドレイン拡散層対の中心位置から、左右Ｘ方向に等距離となる位置にレジスト開口部端が来るように形成する。本実施例では、隣接ドレイン拡散層対の中心位置から左右Ｘ方向に３Ｆの距離にある、ソース拡散層上を覆う、幅Ｆのレジストマスクを形成した。これにより、隣接ドレイン拡散層対の中心位置から左右２．５Ｆの距離にレジストマスク端が配置される。このレジストマスクはＹ方向に直線状に延在して形成される。このレジストマスクを第４レジストマスク１７と呼び、レジストが開口された部分を第４レジストマスク開口部１７Ａと呼ぶ。
【００６５】
隣接ドレイン拡散層対はＸ方向に６Ｆのピッチで繰り返し配置される。その隣接ドレイン拡散層対と隣接ドレイン拡散層対の中央に位置してソース拡散層が配置され、そのソース拡散層も、Ｘ方向に６Ｆのピッチで繰り返し配置されるレイアウトとなっている。そのため、第４レジストマスク１７は、線幅Ｌ１３がＦ、開口幅Ｓ１３が５Ｆで、６Ｆの長さをピッチとして、Ｘ方向に繰り返し配置される。
【００６６】
なお、第４レジストマスク１７の線幅Ｌ１３、開口幅Ｓ１３は、図１４工程及び図１５工程において、ドレインコンタクトホールの底部で、ドレイン拡散層３Ｄが広く露出され、且つソース拡散層が露出されないように調整される。
【００６７】
〔図１４工程〕
第４レジストマスク１７を用いて第１層間膜１６にＹ方向に延在する溝（第１の溝）をエッチング形成してビット線に対して自己整合的に開口部を形成する。この開口部をドレインコンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線の側壁の第１サイドウォール１５を残存させビット線１２を露出しないように行う。基板上では、マスク絶縁膜４、埋め込み窒化膜９上面が露出される。
【００６８】
ドレインコンタクトホール１８のＸ方向の端部では、ソース拡散層３Ｓが露出しないように形成する。ソース拡散層３Ｓが露出されてしまうと、次工程で形成するパッドポリシリコン膜とソース拡散層３Ｓが電気的な短絡を引き起こしてしまうからである。本実施例では、ドレインコンタクトホール１８のＸ方向の断面形状は、開口幅が、上部よりも底部の方が小さくなるよう行い、第４レジストマスク１７の下に残る第１層間膜１６の断面形状が台形状の裾引き形状になるように形成した。この第４レジストマスク１７の下に残存する第１層間膜１６を第１層間膜フィン１６Ｆと呼ぶ。第１層間膜フィン１６Ｆは、Ｘ方向断面が台形状で、Ｙ方向にはビット線１２の上を跨いで延在して形成される。ビット線上の部分での第１層間膜フィン１６Ｆは、ビット線ハードマスク１３上に１００ｎｍの高さを持つ。
【００６９】
ここで、第１層間膜１６のエッチング条件を最適化することで、４５°程度まで所望のテーパー角に調節することができる。
【００７０】
この結果、ドレインコンタクトホール１８は、Ｙ方向が第１サイドウォール１５で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部には隣接ドレイン拡散層対の上のマスク絶縁膜４と分離部ゲートトレンチ６Ｓの上の埋め込み窒化膜９とＴｒ部ゲートトレンチ６Ｔの上の埋め込み窒化膜９が露出する。
【００７１】
〔図１５工程〕
第４レジストマスク１７を除去する。
ドレインコンタクトホール１８内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を５ｎｍ形成する。このシリコン窒化膜を第２サイドウォール膜と呼ぶ。
【００７２】
第２サイドウォール膜をエッチバックして、ドレインコンタクトホール内の側壁であるビット線１２の第１サイドウォール１５側壁、第１層間膜フィン１６Ｆの側壁に第２サイドウォール１９を形成すると共に、マスク絶縁膜４を除去して、隣接ドレイン拡散層対（３Ｄ−ｐａｉｒ）のドレイン拡散層３Ｄ上面を露出させる。またこの時、埋め込み窒化膜９の一部も除去される。なお、このマスク絶縁膜４を除去してドレイン拡散層３Ｄ上面を露出させるのは、図１４工程の第１層間膜のエッチングの際に行っても良い。
【００７３】
この第２サイドウォール１９は、次のパッドポリシリコン膜を形成する工程の洗浄処理において、第１層間膜フィン１６Ｆがエッチングされて膜減りするのを防止するために形成された。なお、洗浄処理による第１層間膜の膜減りの問題ない場合には、第２サイドウォール１９は形成しなくてよい。
【００７４】
この工程を経て、ドレインコンタクトホール１８は、Ｙ方向はシリコン窒化膜（第２サイドウォール１９）で覆われたビット線で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部に隣接ドレイン拡散層対のドレイン拡散層３Ｄ上面、素子分離膜２上面、分離部ゲートトレンチ上の埋め込み窒化膜９、Ｔｒ部ゲートトレンチ上の埋め込み窒化膜９が露出する。各ドレインコンタクトホールの底部には、一つの隣接ドレイン拡散層対が形成されている。図１５Ｚ１の中央部では、隣接ドレイン拡散層対を構成するドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌの上面が露出される。
【００７５】
〔図１６工程〕
基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール内を埋め込むようにポリシリコン膜を１５０ｎｍ成長する。このポリシリコン膜をパッドポリシリコン膜２０と呼ぶ。
この工程を経て、ドレインコンタクトホール底部に露出されたドレイン拡散層３Ｄ上面にパッドポリシリコン膜２０が電気的に接続される。
【００７６】
〔図１７工程〕
パッドポリシリコン膜２０を、ビット線の上部のビット線ハードマスク１３上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆとビット線１２で区画された領域内にパッドポリシリコン膜を埋め込む。この埋め込まれたパッドポリシリコン膜をパッドポリシリコン埋設体２０Ｂと呼ぶ。各ドレインコンタクトホール１８内にパッドポリシリコン埋設体２０Ｂが形成され、隣接するドレインコンタクトホール１８間で、パッドポリシリコン埋設体２０Ｂは電気的に分離される。
基板上面では、第１層間膜フィン１６Ｆの上部約１００ｎｍの部分が突き出し、この突き出した第１層間膜フィン１６ＦはＹ方向に延在して形成されている。なお、この時、ビット線ハードマスク１３の側面の第２サイドウォール１９の側面はあまり露出させないようにする。露出量が多いと、次工程で形成する第３サイドウォール膜２１がビット線ハードマスク１３の側方に残ってしまう場合があり、パッドポリシリコン埋設体２０Ｂの分離が不完全となる。
【００７７】
〔図１８工程〕
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、パッドポリシリコン埋設体２０Ｂ上を覆うように、シリコン酸化膜を、６０ｎｍ形成する。このシリコン酸化膜を第３サイドウォール膜２１と呼ぶ。第３サイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１Ｃが形成される膜厚で形成する。なお、第３サイドウォール膜２１の膜厚は、図２０工程で形成するパッドポリシリコン溝の開口幅に応じて調整する。
【００７８】
〔図１９工程〕
第３サイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第３サイドウォール２１ＳＷを形成する。第３サイドウォール２１ＳＷのＸ方向の幅Ｗ１９は６０ｎｍに形成された。
第３サイドウォール２１ＳＷに挟まれて、パッドポリシリコン埋設体２０Ｂの上面に、Ｘ方向開口幅Ｓ１９が４０ｎｍを持つ部分が露出される。この開口部を第３サイドウォール開口部２１Ａと呼ぶ。第３サイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部ではパッドポリシリコン埋設体２０Ｂ上面、ビット線１２上のビット線ハードマスク１３が露出される。
【００７９】
〔図２０工程〕
第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３をマスクにして、第３サイドウォール開口部２１Ａで露出されたパッドポリシリコン埋設体２０Ｂを異方性条件でエッチングして、パッドポリシリコン埋設体に溝部を形成する。このパッドポリシリコン埋設体に形成された溝部をパッドポリシリコン溝２０Ｔと呼ぶ。パッドポリシリコン埋設体２０Ｂは、パッドポリシリコン溝２０ＴによりＸ方向左右に２分離される。分離されたパッドポリシリコン埋設体のそれぞれを、ドレインコンタクトプラグ２２と呼ぶ。なお、本実施例では、パッドポリシリコン溝２０Ｔの壁面もテーパー状に形成される例を示しているが、垂直（テーパー角０°）に形成してもよい。通常、第１層間膜フィン１６Ｆの壁面のテーパー角よりもパッドポリシリコン溝２０Ｔの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグの上面は下面よりも面積が大きくなる。
【００８０】
エッチングは、シリコン窒化膜、シリコン酸化膜に対して選択比が得られる条件で行い、第２サイドウォール１９で包まれたビット線１２、第１層間膜フィン１６Ｆは残存するように行う。
【００８１】
パッドポリシリコン溝２０Ｔの底部には分離部ゲートトレンチ上部の埋め込み窒化膜９が露出される。パッドポリシリコン溝２０Ｔの底部の開口幅Ｓ２０は、ドレイン拡散層３Ｄが露出しないように形成することが好ましい。ドレイン拡散層３Ｄを露出しないように形成することにより、ドレインコンタクトプラグ２２は、ドレイン拡散層３ＤにＸ方向で最大限接触させることができ、接触抵抗の低減化ができるからである。好ましくは、合わせずれを起こしてもドレイン拡散層３Ｄ上を露出しないように、開口幅Ｓ２０を小さく形成する。本実施例では、合わせ余裕１０ｎｍができるように、底部の開口幅Ｓ２０は２０ｎｍに形成した。
【００８２】
この工程を経て、ドレインコンタクトホール１８内には、Ｘ方向中央部分で左右に分離された２個のドレインコンタクトプラグ２２が形成され、一つのドレイン拡散層３Ｄに、一つのドレインコンタクトプラグ２２が接続される。このように、分離されたポリシリコン埋設体２０Ｂは、ドレイン拡散層３Ｄに接続されるコンタクトプラグ２２として機能する。
【００８３】
本発明では、第３サイドウォール膜２１の厚さを調整することにより、パッドポリシリコン溝２０Ｔの幅をフォトリソグラフィー技術の最小加工寸法Ｆ値よりも小さく形成することができ、かくして、隣接して形成されるコンタクトプラグ２２の分離幅をＦ値よりも小さく形成することが可能となる。
【００８４】
ＤＲＡＭのメモリセルレイアウトでは、フォトリソグラフィー技術の最小加工寸法Ｆ値近くの寸法を用いて、各要素部分は形成される。本実施例においても、Ｘ方向に隣接するドレイン拡散層の分離幅は１Ｆで形成される。このようなドレイン拡散層と接続するコンタクトの形成では、従来、一つのドレイン拡散層上に一つのホール状のレジストマスク開口部を形成して、それをマスクにコンタクトホールをエッチング開口して、コンタクトを形成していた。
【００８５】
しかしながら、隣接して形成されるコンタクトホールの分離幅をＦ値以下に縮小して形成することは難しいため、隣接コンタクトホールの分離幅は１Ｆで形成される。そのため、アライメントずれが発生すると、コンタクトとドレイン拡散層の接触面積の減少を引き起こしていた。また、従来のエッチング開口では、コンタクトホールがテーパー形状に形成されやすいため、コンタクトホールのボトム径が小さくなりやすく、さらに接触面積の低下を招きやすい状況になっていた。
【００８６】
本発明では、２つの隣接する拡散層のそれぞれに接続するコンタクトプラグが、分離幅をＦ値以下に縮小して形成することができ、かくして、拡散層とコンタクトプラグとの接触面積を十分確保でき、コンタクト抵抗の低減が可能となる。
【００８７】
また、本発明では、新たなフォトリソ工程の追加を行うことなく形成でき、安価に生産することができる。
【００８８】
また、本発明によるコンタクトホールの開口パターンは、従来技術で形成されるコンタクトホールの２つ分以上の開口幅を有することから、開口ピッチを緩めることができ、露光解像マージンが拡大されて製造歩留まりが向上する。つまり、解像度の緩やかな露光技術を用いることができ、製造コストを低く抑えることができるという利点も有する。
【００８９】
〔図２１工程〕
パッドポリシリコン溝２０Ｔを埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を第２層間膜２３と呼ぶ。
【００９０】
〔図２２工程〕
ドレインコンタクトプラグ２２上にキャパシタコンタクトホールを形成するための第５レジストマスク２４を形成する。第５レジストマスク２４には、キャパシタコンタクトホールを形成するための開口部が形成される。開口部のパターンはホール状で、直径Ｓ２２は７０ｎｍである。開口部の平面状の配置は、その上に形成されるキャパシタの配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように形成された。
【００９１】
〔図２３工程〕
第５レジストマスク２４を用いて、第２層間膜２３、第３サイドウォール２１ＳＷを貫きドレインコンタクトプラグ２２上面を開口するコンタクトホールを形成する。このコンタクトホールをキャパシタコンタクトホール２５と呼ぶ。
【００９２】
〔図２４工程〕
キャパシタコンタクトバリア材２６Ｂとして窒化チタン膜を５ｎｍ、キャパシタコンタクトプラグ材２６Ｍとしてタングステン膜を５０ｎｍ順次成膜する。
ＣＭＰ法によりキャパシタコンタクトプラグ材とキャパシタコンタクトバリア材を研磨除去して、キャパシタコンタクトホール内にキャパシタコンタクトプラグ２６を形成する。
【００９３】
〔図２５工程〕
シリコン酸化膜を１．５μｍ形成する。このシリコン酸化膜をキャパシタ層間膜２７と呼ぶ。
キャパシタ層間膜２７を貫き、キャパシタコンタクトプラグ２６上面を開口するキャパシタ電極ホールを形成する。窒化膜から成る第２層間膜２３をストッパ膜としてエッチングを行い、キャパシタ電極ホールの基板との到達などの問題を抑制する。キャパシタ電極ホールは、平面視で、キャパシタコンタクトプラグ２６と同じ位置に形成された。
キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極２８を形成する。
キャパシタ下部電極２８上にキャパシタ絶縁膜２９を形成する。
キャパシタ絶縁膜２９上にキャパシタ上部電極膜を形成する。
キャパシタ上部電極膜をパターニングしてキャパシタ上部電極３０を形成する。
キャパシタ上部電極上に上部層間膜３１を形成する。
半導体基板上に形成された素子と接続するコンタクトを形成する（図示されず）。
コンタクトに接続し、上部配線バリア層３２Ｂと上部配線主配線層３２Ｍから構成される上部配線３２を形成する。
【００９４】
この後、必要に応じて、層間膜、コンタクト、配線、保護膜が形成されて半導体装置が完成する。
【００９５】
図２５（Ｅ）は、図２５（Ｄ）のα方向のＡ１−Ａ１’線に沿って切った、セル単位ＣＵ１の部分の断面図である。中央にソース拡散層３Ｓ１が形成され、ソース拡散層３Ｓ１の上にビット線１２が接続され、ソース拡散層３Ｓ１の左側にＴｒ部ゲートトレンチ６Ｔ１−Ｌ、ドレイン拡散層３Ｄ１−Ｌが形成され、ソース拡散層３Ｓ１の右側にＴｒ部ゲートトレンチ６Ｔ１−Ｒ、ドレイン拡散層３Ｄ１−Ｒが形成される。各ドレイン拡散層の上には、ドレインコンタクトプラグ２２、キャパシタコンタクトプラグ２６、キャパシタ下部電極２８が形成される。Ｔｒ部ゲートトレンチ６Ｔ内に形成された埋め込みゲート電極８をワード線、キャパシタ、ビット線から成るＤＲＡＭのメモリセルが構成される。
【００９６】
図２５（Ｄ）は、図２５（Ａ）のＺ４−Ｚ４’線で切った断面図である。各ドレインコンタクトプラグ２２それぞれにキャパシタコンタクトプラグ２６が配置されている。キャパシタコンタクトプラグの平面状の配置は、その上に形成されるキャパシタ配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように配置されている。
【００９７】
実施例２
実施例１では、ドレインコンタクトプラグ２２とキャパシタ下部電極２８の間に、キャパシタコンタクトプラグ２６を形成し、窒化膜から成る第２層間膜２３をストッパ膜として、深いキャパシタ電極ホールのエッチングを行った。キャパシタ電極ホールのエッチングの深さ制御に問題なければ、キャパシタコンタクトプラグ２６は形成しないで済ませることも可能である。その方法を実施例２では開示する。
【００９８】
図２６は実施例２を説明するための図である。図２６（Ｄ）は、図２６（Ａ）のＺ５−Ｚ５’で切った半導体基板に平行な断面図、図２６（Ａ）は、図２６（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図である。
【００９９】
実施例１の図２０工程までは、実施例１と同じである。
実施例１の図２０工程の後、実施例１の図２５工程と同様にキャパシタ層間膜２７の形成を行う。
キャパシタ層間膜２７を貫き、ドレインコンタクトプラグ２２上面を開口するキャパシタ電極ホールを形成する。エッチングでは、コンタクトホールが基板まで到達しないように行う。キャパシタ電極ホールの平面状の配置は実施例１と同じである。
この後は、実施例１の図２５工程と同様の工程を経てメモリセルが完成する。
【０１００】
実施例３
実施例１では、パッドポリシリコン膜２０をドレインコンタクトホール内に埋め込んだ後、ビット線ハードマスク１３上面が露出する程度までエッチバックを行っていた。このエッチバックで、パッドポリシリコン膜２０の高さをビット線ハードマスク１３よりも低くしていたのは、ビット線の上にパッドポリシリコン膜２０が残ると、Ｙ方向間のドレインコンタクトプラグ２２が分離できず、短絡を起こしてしまうからである。逆にビット線ハードマスク１３から十分深くまでエッチバックしてしまうと、前述のようにビット線の側壁にも第３サイドウォール膜が残ってしまう場合があり、Ｘ方向間のドレインコンタクトプラグ２２の分離が不十分となる。このように、ウエハ内でのパッドポリシリコン膜２０のエッチバックは比較的均一であることが求められる。
【０１０１】
そこで、本実施例３では、パッドポリシリコン膜２０のエッチバックの際に、ビット線ハードマスク１３より高い位置にパッドポリシリコン膜２０が残った場合においても、ドレインコンタクトプラグ２２間でＹ方向間の短絡を起こすことなく形成でき、パッドポリシリコン膜２０のエッチバックの均一性を緩和できる方法を開示する。
【０１０２】
図２７〜図３２を参照して、本発明の実施例３の製造方法を説明する。
実施例１同様に、Ｘ方向、Ｙ方向、α方向、β方向を、図２７（Ｃ）に示すように定義する。
各図（Ｃ）は上面図、図３２（Ｄ）は、図３２（Ａ）のＺ６−Ｚ６’で切った半導体基板に平行な断面図、図２７（Ｂ）、図２８（Ｂ１）〜３１（Ｂ１）は、各図（Ｃ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図、図２８（Ｂ２）〜３１（Ｂ２）は、各図（Ｃ）に示すＸ方向に沿ったＸ２−Ｘ２’線で切った半導体基板に垂直な断面図、各図（Ａ）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図を示す。
【０１０３】
実施例１の図１６工程までは実施例１と同様に行う。
【０１０４】
〔図２７工程〕
実施例１の図１７工程で説明したパッドポリシリコン膜２０のエッチバックを、図２７に示すように、ビット線ハードマスク１３上面の上に残すように行う。なお、場所によっては、ビット線ハードマスク１３上面が露出していても問題ない。
【０１０５】
〔図２８工程〕
実施例１の図１８工程と同様に第３サイドウォール膜２１を形成する。膜厚は、６０ｎｍで形成した。なお、膜厚は、図２９工程で形成されるパッドポリシリコン溝２０Ｔの底部の開口幅に応じて調整して行う。
実施例１の図１９工程と同様に第３サイドウォール膜２１をエッチバックして、第３サイドウォール２１ＳＷを形成する。
【０１０６】
〔図２９工程〕
実施例１の図２０工程と同様に、パッドポリシリコン膜２０をエッチングして、パッドポリシリコン溝２０Ｔを形成する。実施例１の図２０工程では、この段階で同図（Ａ）に示すように、Ｘ方向には左右に分離され、一つのドレイン拡散層に一つのパッドポリシリコン膜２０が形成される構造となるが、同図（Ｂ１）に示すように、Ｙ方向にはビット線上を跨いで電気的に繋がっている。
【０１０７】
〔図３０工程〕
パッドポリシリコン溝２０Ｔを埋め込むようにシリコン窒化膜からなる第２層間膜２３を５０ｎｍ形成した。
【０１０８】
〔図３１工程〕
ＣＭＰ法により、第２層間膜２３、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３を研磨して、ビット線１２を構成するビット線タングステン膜１２Ｍが露出しないように、ビット線ハードマスク１３が存在する途中の位置まで削りこむ。
【０１０９】
この工程を経て、Ｙ方向にビット線の上を跨いで繋がっていたパッドポリシリコン膜２０は、ビット線１２によりＹ方向に分離されて、一つのドレイン拡散層３Ｄに一つのパッドポリシリコン膜（ドレインコンタクトプラグ２２）が接続される構造が得られる。
【０１１０】
〔図３２工程〕
この後は、実施例２の図２６工程と同様に、キャパシタ層間膜形成以降の工程を行う。なお、図３１工程の後に層間膜を形成して、実施例１の図２１〜２４工程と同様の工程を行い、キャパシタコンタクトプラグ２６を形成することも可能である。
【０１１１】
このように、本実施例では、パッドポリシリコン膜２０のエッチバックのウエハ内均一性を必要とせず、ドレイン拡散層３Ｄにそれぞれ１個のドレインコンタクトプラグ２２を接続することが可能となる。
【０１１２】
なお、以上の実施例１〜３では、基板に接続されるコンタクトプラグ（ドレインコンタクトプラグ）として本発明に係るコンタクトプラグを適用した場合を例としているが、本発明はこれに限定されるものではない。例えば、ドレインコンタクトを通常通り形成し、これに接続されるキャパシタコンタクトとして本発明に係るコンタクトプラグを適用しても良い。その場合、セルトランジスタの形状も埋め込みゲート構造に限定されず、リセスゲート構造のように、基板上にゲート電極が形成されていても良い。もちろん、ドレインコンタクトプラグとキャパシタコンタクトプラグの両方に本発明のコンタクトプラグを適用しても良い。
【０１１３】
また、ドレインコンタクトホールには導電材料としてパッドポリシリコン膜を埋め込んでいるが、これに限定されず、その他の導電材料、例えば、Ｗ／ＴｉＮ／Ｔｉ、ＷＳｉ、ＴｉＮ／Ｔｉ、ＴｉＮなどの金属膜や、金属化合物膜を用いても良い。
【０１１４】
実施例４
微細化に伴い容量コンタクトの面積は小さくなり、コンタクト抵抗が高くなる。上記のようにコンタクトプラグとしてメタルプラグを用いると、コンタクト抵抗の低減を図ることができるが、容量コンタクトでは、リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題がある。例えば、図３６は、従来のメタル構造（Ｗ／ＴｉＮ／Ｔｉ／ＣｏＳｉ）のコンタクトを示す。
【０１１５】
図３６及び後述の図３７では、説明を容易とするため、上記実施例で示した埋め込みゲート型トランジスタに対してドレインコンタクトを形成する場合を示す。したがって、これらの図は本発明者らが説明のために作成したものであり、従来技術そのものではない。
【０１１６】
図１２工程まで、同様に形成した後、図１３工程の第１層間膜１６を同様に形成するが、フィン形状への加工は行わず、また、ビット線ハードマスク１３上面まで平坦化する。従来技術では、個々のコンタクトホールを形成するか、Ｙ方向に１つずつ拡散層が露出するようにラインパターンのマスクを用いて溝を形成する。ここではビット線と直交する方向のラインパターンを用いて溝を形成する。次に形成した溝の側壁にシリコン窒化膜からなるサイドウォール４１を形成する。このサイドウォール４１は、コバルトシリサイド形成用のコバルト膜がシリサイド形成時の熱処理により第１層間膜１６中に拡散するのを防止するバリアとなる。常法によりコバルト等の金属膜を成膜した後、熱処理を施し、基板シリコンと反応させて金属シリサイド層４３を形成する。その後、未反応のコバルト膜を除去する。金属膜をシリコン基板に直接形成するとショットキーコンタクトとなるが、金属シリサイド層４３を形成することで良好なオーミックコンタクトが得られる。
【０１１７】
次に、ＴｉＮ／Ｔｉバリア膜４４及びタングステン（Ｗ）膜４５を常法により成膜し、ビット線ハードマスク１３が露出するまでエッチバックする。これにより図３６に示す構造のメタルプラグが得られる。
【０１１８】
リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題を解決する構造として、図３７に示すハイブリッド構造が挙げられる。図３７に示すハイブリット構造は、コンタクトホール底部にポリシリコン膜４２を埋め込み、その上にコバルトシリサイド等の金属シリサイド層４３を介してメタルプラグ（ＴｉＮ／Ｔｉバリア膜４４及びタングステン（Ｗ）膜４５）を形成したものである。リフレッシュ特性の悪化は、主に金属シリサイド層４３の形成時に拡散層の接合が浅くなることによるものであり、ポリシリコン膜４２を基板上に形成してかさ上げすることで、リフレッシュ特性の悪化を抑制することができる。また、ポリシリコン膜４２を形成することで、コンタクトホールが浅くなり、低アスペクト化により金属膜の埋め込み性が改善される。
【０１１９】
このハイブリッド構造を本発明に係る方法を適用して形成する例を本実施例として説明する。
【０１２０】
図３８は、本発明に係る方法を適用してハイブリッド構造のコンタクトプラグを形成した状態を示す。同図に示すように、本実施例に係るハイブリッド構造では、ハイブリッド構造上部のメタルプラグにおける一側面（絶縁膜４６との接触面）のＴｉＮ／Ｔｉバリア膜４４を省くことにより、Ｗ膜４５領域が増加し、また、底面におけるポリシリコン膜４２と拡散層３との接触面積も増加しており、その結果、コンタクト抵抗を図３７に示す従来のハイブリッド構造よりも低減できる。さらに、シリサイド用の金属膜及びメタルプラグ用の金属膜を埋め込む領域は、図３６，３７に示す構造に比べ、約３倍近くになるため、埋め込み性がさらに改善される。
【０１２１】
次に、本実施例に係るハイブリッド構造の形成方法について説明する。図３９〜図４２は、本実施例に係るハイブリッド構造の形成例を示す工程断面図である。各図において、（Ａ）は平面図（Ｃ）のＹ１−Ｙ１’断面、（Ｂ）は平面図（Ｃ）のＸ１−Ｘ１’断面を示す。
【０１２２】
まず、図１５工程の第２サイドウォール１９までは同様に形成した後、パッドポリシリコン（ＤＯＰＯＳ）膜２０を同様に形成する。但し、本実施例では、第１層間膜１６として、微細なビット配線間への埋め込み性を考慮して塗布絶縁膜（Spin On Dielectric:ＳＯＤ膜）上にプラズマ酸化膜を形成した積層膜を用いた。また、第２サイドウォール１９の膜厚は１０ｎｍとした。
【０１２３】
次に、拡散層から５０ｎｍ程度残るようにエッチバックを行った（図３９）。残存するＤＯＰＯＳ膜を４２とする。
【０１２４】
次に、全面にコバルト膜をスパッタリング法により成膜した後、熱処理し、未反応のコバルト膜を除去することで、図４０に示すように、コバルトシリサイド膜４３がＤＯＰＯＳ膜４２上に形成される。
【０１２５】
ＴｉＮ／Ｔｉの積層からなるバリア膜４４及びタングステン（Ｗ）膜４５を成膜する（図４１）。続いて、Ｗ膜４５、バリア膜４４、コバルトシリサイド膜４３、ＤＯＰＯＳ膜４２を誘導結合型プラズマ（ＩＣＰ）エッチャーを用いて順次エッチバックする（図４２）。各膜のエッチバック条件は以下の通り。
【０１２６】
・Ｗ膜：ＳＦ６／Ｃｌ２／Ｎ２＝４０／６０／３０ｓｃｃｍ、圧力＝１．３Ｐａ（１０ｍＴｏｒｒ）、ソースパワー＝８００Ｗ、バイアスパワー＝５０Ｗ
・ＴｉＮ／Ｔｉ／ＣｏＳｉ：ＣＦ４／Ｃｌ２／ＢＣｌ３＝２０／４０／１２０ｓｃｃｍ、圧力＝１．３Ｐａ（１０ｍＴｏｒｒ）、ソースパワー＝８００Ｗ、バイアスパワー＝５０Ｗ
・ＤＯＰＯＳ：ＨＢｒ／Ｎ２／Ｏ２＝２５０／５０／５ｓｃｃｍ、圧力＝２．７Ｐａ（２０ｍＴｏｒｒ）、ソースパワー＝４００Ｗ、バイアスパワー＝９０Ｗ
【０１２７】
上記条件では、Ｗ膜４５のエッチバック後、Ｗ膜４５下の各層はＷ膜４５をマスクにエッチングされる。つまり、エッチバック後のＷ膜４５が上記の実施例における第３サイドウォール２１Ｓの代わりとなる。
【０１２８】
エッチバック後、分離された溝内に絶縁膜４６を埋め込み、ＣＭＰによりビット線上のハードマスク１３が露出するまで平坦化する。これにより図３８に示すようなハイブリッド構造のコンタクトプラグが得られる。また、分離により得られるハイブリッド構造のプラグ対の下面分離幅は、Ｗ膜４５の膜厚で制御できるため、最小加工寸法Ｆ値以下の幅とすることができる。もちろん、上記の実施例のように絶縁膜による第３サイドウォール２１Ｓを形成して分離することも可能であるが、そのためには一旦Ｗ膜４５を平坦化し、さらにエッチバックして第１層間膜フィン１６の側壁を露出させる必要があり、工程が増加する。したがって、本実施例のように、Ｗ膜４５を第１層間膜フィン１６間で画定される第１の溝を充填しない膜厚で形成してエッチバックし、第３サイドウォール２１Ｓの代わりとして使用することが有利である。さらにこのように形成したハイブリッド構造のプラグ上には、図３２に示すように、直接キャパシタ下部電極を接続することができる。
【符号の説明】
【０１２９】
１ 半導体基板
１Ｐ 半導体ピラー
２ 素子分離膜
２Ｐ 絶縁体ピラー
３ 拡散層
３Ｓ ソース拡散層
３Ｄ ドレイン拡散層
４ マスク絶縁膜
５ 第１レジストマスク
６ ゲートトレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 埋め込み窒化膜
１０ 第２レジストマスク
１１ ビット線コンタクト開口部
１２ ビット線
１３ ビット線ハードマスク
１４ 第３レジストマスク
１５ 第１サイドウォール
１６ 第１層間膜
１６Ｆ 第１層間膜フィン
１７ 第４レジストマスク
１８ ドレインコンタクトホール
１９ 第２サイドウォール
２０ パッドポリシリコン膜
２０Ｂ パッドポリシリコン埋設体
２０Ｔ パッドポリシリコン溝
２１ 第３サイドウォール膜
２１ＳＷ 第３サイドウォール
２２ ドレインコンタクトプラグ
２３ 第２層間膜
２４ 第５レジストマスク
２５ キャパシタコンタクトホール
２６ キャパシタコンタクト
２７ キャパシタ層間膜
２８ キャパシタ下部電極
２９ キャパシタ絶縁膜
３０ キャパシタ上部電極
３１ 上部層間膜
３２ 上部配線
４１ 第２サイドウォール（シリサイド用）
４２ ポリシリコン膜
４３ 金属シリサイド層（コバルトシリサイド層）
４４ バリア膜
４５ Ｗ膜
４６ 絶縁膜
５１ 絶縁層
５２ コンタクトプラグ
６１ 絶縁層
６２ 第１のコンタクトプラグ
６３ 第２のコンタクトプラグ
１００ 絶縁層
１０１ 第１の溝
１０２ 埋め込み層
１０３ サイドウォール
２０１ シリコン基板
２０２ 埋め込みＮ型不純物拡散層
２０３ マスクＳｉＮ膜
２０４ 溝
２０５ ゲート絶縁膜
２０６ 埋め込み層
２０７ サイドウォール
２０８ ゲート電極
２０９ 埋め込み絶縁膜
２１０ Ｎ型不純物拡散層
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、
前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記埋め込み層をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋め込み層は、導電材料からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み層を、前記第１の方向と交差する第２の方向に分離する工程を有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み層の第２の方向への分離は、前記第１の溝を第２の方向に分離する仕切り部を設け、該仕切り部を設けた第１の溝内に前記埋め込み層を形成することで、少なくとも前記第１の溝底部で前記埋め込み層を第２の方向に分離することを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み層を前記仕切り部高さと同等の高さとし、前記サイドウォールを前記埋め込み層及び前記仕切り部上に形成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記埋め込み層を前記仕切り部上面を覆うように形成し、前記埋め込み層を第１の方向に分離した後、前記仕切り部上面が露出するまで前記埋め込み層高さを低減する請求項４に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する導電材料プラグと、を備え、
該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置。
【請求項８】
前記導電材料プラグの上面及び下面が略矩形に形成された請求項７に記載の半導体装置。
【請求項９】
前記導電材料プラグの上面が、当該導電材料プラグの下面よりその面積が大きいことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する第１及び第２の導電材料プラグと、を備え、
該第１及び第２の導電材料プラグの上面中心間の距離は下面中心間の距離よりも大きいことを特徴とする半導体装置。
【請求項１１】
前記第１及び第２の導電材料プラグの上面及び下面が略矩形に形成された請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２の導電材料プラグは、それぞれ導電材料プラグの下面よりその上面の面積が大きいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の導電材料プラグをプラグ対として、該プラグ対が一方向に複数配列された請求項１０乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記プラグ対の下面分離幅が、最小加工寸法Ｆ値以下の幅である請求項１３に記載の半導体装置。
【請求項１５】
前記プラグ対は、隣接するプラグ対の隣り合う２つの導電材料プラグの上面中心距離が、各プラグ対の２つの導電材料プラグの上面中心距離に略等しくなるように配置されている請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記第１及び第２の導電材料プラグは、ポリシリコン膜上に金属シリサイド層とメタルプラグが積層されたハイブリッド構造を有する請求項１０乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記メタルプラグは、バリア層と金属層の積層構造であり、前記メタルプラグの一側面で前記金属層が絶縁層に直接接触している請求項１６に記載の半導体装置。
【請求項１８】
前記半導体装置は、半導体基板上に一つの拡散層を共有する２つのトランジスタを一セル単位として有し、前記第１及び第２の導電材料プラグは、前記セル単位の２つのトランジスタの共有されていない拡散層に接続される請求項１０乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１及び第２の導電材料プラグ上にそれぞれ電気的に接続されたキャパシタを有する請求項１８に記載の半導体装置。
【請求項２０】
前記導電材料プラグ上に接続されるコンタクトプラグを介して前記キャパシタの下部電極が電気的に接続される請求項１９に記載の半導体装置。
【請求項２１】
前記導電材料プラグ上に前記キャパシタの下部電極が接して形成される請求項１９に記載の半導体装置。
【請求項２２】
前記トランジスタは、半導体基板中に埋め込まれた導電体をゲート電極とする請求項１８乃至２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記セル単位の２つのトランジスタの共有される拡散層に接続されるビット線を有し、前記導電材料プラグの一側面は、前記ビット線の側壁に形成された側壁絶縁膜で規定される請求項２２に記載の半導体装置。
【請求項２４】
第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数並設する工程、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程、
全面に第１の絶縁膜を堆積した後、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第１の方向に隣接する２つセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程、
全面に第１の導電材料を堆積し、少なくとも前記第１の溝壁面を構成する前記第１の絶縁膜が露出するまでエッチバックする工程、
前記第１の導電材料上に、第２の絶縁膜を堆積し、エッチバックすることにより前記第１の溝内に露出させた前記第１の絶縁膜側面に第１のサイドウォールを形成すると共に前記第１の導電材料の一部を露出させる工程、
前記第１のサイドウォールをマスクとしてエッチングすることで、前記第１の導電材料を前記第１の方向に沿って分離する工程と、
を備え、
前記第１の導電材料は、最終的に前記ビット線上の絶縁膜表面より低くなるように形成され、前記第１の開口部内において隣接する２つの拡散層にそれぞれ接続される第１のコンタクトプラグとなることを特徴とする半導体装置の製造方法。
【請求項２５】
前記セル単位を構成する２つのトランジスタは、
半導体基板に前記第３の方向に延在する複数の分離溝を形成する工程、
前記分離溝に絶縁材料を埋め込んで素子分離領域を形成する工程、
前記素子分離領域に挟まれた半導体基板表面に不純物を注入し拡散層を形成する工程、
半導体基板上に第３の絶縁膜を形成する工程、
前記第３の絶縁膜を貫通し、前記半導体基板に前記第１の方向に延在し、前記分離溝より浅く且つ前記拡散層より深い複数の第２の溝を形成する工程、
前記第２の溝に露出する半導体基板表面に絶縁膜を形成した後、第２の導電材料を前記第２の溝の上端から後退させて埋め込んでワード線を形成し、前記第２の溝で分離された拡散層の一つを共有する２つのトランジスタからなるセル単位を前記第３の方向に複数並設する工程、及び
前記ワード線上の第２の溝内を第４の絶縁膜で埋め込む工程、
とにより形成される請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記第２の方向に延在する凸状構造は、
前記セル単位の共有する拡散層表面を露出する前記第１の方向に延在する第３の溝を形成する工程と、
全面に第３の導電材料及び第５の絶縁膜を積層し、該積層物を前記第２の方向に延在するようパターニングして、前記第３の溝内で拡散層と接続されるビット線を形成する工程と、
前記ビット線の側面に第６の絶縁膜からなる第２のサイドウォールを形成する工程と、
により形成される請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１の導電材料のエッチバックは、前記ビット線上の第５の絶縁膜表面が露出する高さまで行うことを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記第１の導電材料のエッチバックは、前記ビット線上の第５の絶縁膜表面が露出されない高さまで行い、
前記第１の導電材料を前記第１の方向に沿って分離した後、全面に第７の絶縁膜を堆積し、前記第５の絶縁膜表面が露出するまで平坦化する工程を有する請求項２６に記載の半導体装置の製造方法。
【請求項２９】
第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数並設する工程、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面を覆う第５の絶縁膜と該ビット線の側面に第２のサイドウォールとなる第６の絶縁膜を、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程、
全面に第１の絶縁膜を堆積した後、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第１の方向に隣接する２つセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程、
前記第１の溝の壁面及び前記凸状構造の側面に第３のサイドウォールを形成する工程、
全面にポリシリコン膜を堆積し、少なくとも前記第５の絶縁膜が露出し、該第５の絶縁膜上面から所定の深さまでエッチバックする工程、
前記エッチバックしたポリシリコン膜上に、金属シリサイド層を形成し、さらに前記金属シリサイド層上にバリア層を形成した後、前記第１の溝を充填しない膜厚で金属層を形成する工程、
前記金属層をエッチバックしてバリア層を露出させた後、前記金属層をマスクにバリア層、金属シリサイド層、ポリシリコン膜をエッチバックして前記第１の方向に沿って分離する工程と、
全面に第７の絶縁膜を形成した後、前記第５の絶縁膜が露出するまで平坦化する工程と
を備え、前記拡散層に接続されるハイブリッド構造の第１のコンタクトプラグを形成する半導体装置の製造方法。
【請求項３０】
前記第１のコンタクトプラグにそれぞれ電気的に接続されるキャパシタを形成する工程を備える請求項２４乃至２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記キャパシタは、前記第１のコンタクトプラグに直接接続される請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記キャパシタは、前記第１のコンタクトプラグに接続されるキャパシタコンタクトプラグ上に形成される請求項３０に記載の半導体装置の製造方法。
【請求項３３】
前記素子分離領域の幅と素子分離領域に挟まされた半導体基板表面の幅が、略等しい幅に形成される請求項２４乃至３２のいずれか１項に記載の半導体装置の製造方法。
【請求項３４】
前記第１のコンタクトプラグにおける下面の分離幅が、最小加工寸法Ｆ値以下の幅である請求項２４乃至３３のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、
前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記埋め込み層をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋め込み層は、導電材料からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み層を、前記第１の方向と交差する第２の方向に分離する工程を有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み層の第２の方向への分離は、前記第１の溝を第２の方向に分離する仕切り部を設け、該仕切り部を設けた第１の溝内に前記埋め込み層を形成することで、少なくとも前記第１の溝底部で前記埋め込み層を第２の方向に分離することを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み層を前記仕切り部高さと同等の高さとし、前記サイドウォールを前記埋め込み層及び前記仕切り部上に形成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記埋め込み層を前記仕切り部上面を覆うように形成し、前記埋め込み層を第１の方向に分離した後、前記仕切り部上面が露出するまで前記埋め込み層高さを低減する請求項４に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する導電材料プラグと、を備え、
該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置。
【請求項８】
前記導電材料プラグの上面及び下面が略矩形に形成された請求項７に記載の半導体装置。
【請求項９】
前記導電材料プラグの上面が、当該導電材料プラグの下面よりその面積が大きいことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する第１及び第２の導電材料プラグと、を備え、
該第１及び第２の導電材料プラグの上面中心間の距離は下面中心間の距離よりも大きいことを特徴とする半導体装置。
【請求項１１】
前記第１及び第２の導電材料プラグの上面及び下面が略矩形に形成された請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２の導電材料プラグは、それぞれ導電材料プラグの下面よりその上面の面積が大きいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の導電材料プラグをプラグ対として、該プラグ対が一方向に複数配列された請求項１０乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記プラグ対の下面分離幅が、最小加工寸法Ｆ値以下の幅である請求項１３に記載の半導体装置。
【請求項１５】
前記プラグ対は、隣接するプラグ対の隣り合う２つの導電材料プラグの上面中心距離が、各プラグ対の２つの導電材料プラグの上面中心距離に略等しくなるように配置されている請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記第１及び第２の導電材料プラグは、ポリシリコン膜上に金属シリサイド層とメタルプラグが積層されたハイブリッド構造を有する請求項１０乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記メタルプラグは、バリア層と金属層の積層構造であり、前記メタルプラグの一側面で前記金属層が絶縁層に直接接触している請求項１６に記載の半導体装置。
【請求項１８】
前記半導体装置は、半導体基板上に一つの拡散層を共有する２つのトランジスタを一セル単位として有し、前記第１及び第２の導電材料プラグは、前記セル単位の２つのトランジスタの共有されていない拡散層に接続される請求項１０乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１及び第２の導電材料プラグ上にそれぞれ電気的に接続されたキャパシタを有する請求項１８に記載の半導体装置。
【請求項２０】
前記導電材料プラグ上に接続されるコンタクトプラグを介して前記キャパシタの下部電極が電気的に接続される請求項１９に記載の半導体装置。
【請求項２１】
前記導電材料プラグ上に前記キャパシタの下部電極が接して形成される請求項１９に記載の半導体装置。
【請求項２２】
前記トランジスタは、半導体基板中に埋め込まれた導電体をゲート電極とする請求項１８乃至２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記セル単位の２つのトランジスタの共有される拡散層に接続されるビット線を有し、前記導電材料プラグの一側面は、前記ビット線の側壁に形成された側壁絶縁膜で規定される請求項２２に記載の半導体装置。
【請求項２４】
第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数並設する工程、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程、
全面に第１の絶縁膜を堆積した後、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第１の方向に隣接する２つセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程、
全面に第１の導電材料を堆積し、少なくとも前記第１の溝壁面を構成する前記第１の絶縁膜が露出するまでエッチバックする工程、
前記第１の導電材料上に、第２の絶縁膜を堆積し、エッチバックすることにより前記第１の溝内に露出させた前記第１の絶縁膜側面に第１のサイドウォールを形成すると共に前記第１の導電材料の一部を露出させる工程、
前記第１のサイドウォールをマスクとしてエッチングすることで、前記第１の導電材料を前記第１の方向に沿って分離する工程と、
を備え、
前記第１の導電材料は、最終的に前記ビット線上の絶縁膜表面より低くなるように形成され、前記第１の開口部内において隣接する２つの拡散層にそれぞれ接続される第１のコンタクトプラグとなることを特徴とする半導体装置の製造方法。
【請求項２５】
前記セル単位を構成する２つのトランジスタは、
半導体基板に前記第３の方向に延在する複数の分離溝を形成する工程、
前記分離溝に絶縁材料を埋め込んで素子分離領域を形成する工程、
前記素子分離領域に挟まれた半導体基板表面に不純物を注入し拡散層を形成する工程、
半導体基板上に第３の絶縁膜を形成する工程、
前記第３の絶縁膜を貫通し、前記半導体基板に前記第１の方向に延在し、前記分離溝より浅く且つ前記拡散層より深い複数の第２の溝を形成する工程、
前記第２の溝に露出する半導体基板表面に絶縁膜を形成した後、第２の導電材料を前記第２の溝の上端から後退させて埋め込んでワード線を形成し、前記第２の溝で分離された拡散層の一つを共有する２つのトランジスタからなるセル単位を前記第３の方向に複数並設する工程、及び
前記ワード線上の第２の溝内を第４の絶縁膜で埋め込む工程、
とにより形成される請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記第２の方向に延在する凸状構造は、
前記セル単位の共有する拡散層表面を露出する前記第１の方向に延在する第３の溝を形成する工程と、
全面に第３の導電材料及び第５の絶縁膜を積層し、該積層物を前記第２の方向に延在するようパターニングして、前記第３の溝内で拡散層と接続されるビット線を形成する工程と、
前記ビット線の側面に第６の絶縁膜からなる第２のサイドウォールを形成する工程と、
により形成される請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１の導電材料のエッチバックは、前記ビット線上の第５の絶縁膜表面が露出する高さまで行うことを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記第１の導電材料のエッチバックは、前記ビット線上の第５の絶縁膜表面が露出されない高さまで行い、
前記第１の導電材料を前記第１の方向に沿って分離した後、全面に第７の絶縁膜を堆積し、前記第５の絶縁膜表面が露出するまで平坦化する工程を有する請求項２６に記載の半導体装置の製造方法。
【請求項２９】
第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数並設する工程、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面を覆う第５の絶縁膜と該ビット線の側面に第２のサイドウォールとなる第６の絶縁膜を、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程、
全面に第１の絶縁膜を堆積した後、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第１の方向に隣接する２つセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程、
前記第１の溝の壁面及び前記凸状構造の側面に第３のサイドウォールを形成する工程、
全面にポリシリコン膜を堆積し、少なくとも前記第５の絶縁膜が露出し、該第５の絶縁膜上面から所定の深さまでエッチバックする工程、
前記エッチバックしたポリシリコン膜上に、金属シリサイド層を形成し、さらに前記金属シリサイド層上にバリア層を形成した後、前記第１の溝を充填しない膜厚で金属層を形成する工程、
前記金属層をエッチバックしてバリア層を露出させた後、前記金属層をマスクにバリア層、金属シリサイド層、ポリシリコン膜をエッチバックして前記第１の方向に沿って分離する工程と、
全面に第７の絶縁膜を形成した後、前記第５の絶縁膜が露出するまで平坦化する工程と
を備え、前記拡散層に接続されるハイブリッド構造の第１のコンタクトプラグを形成する半導体装置の製造方法。
【請求項３０】
前記第１のコンタクトプラグにそれぞれ電気的に接続されるキャパシタを形成する工程を備える請求項２４乃至２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記キャパシタは、前記第１のコンタクトプラグに直接接続される請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記キャパシタは、前記第１のコンタクトプラグに接続されるキャパシタコンタクトプラグ上に形成される請求項３０に記載の半導体装置の製造方法。
【請求項３３】
前記素子分離領域の幅と素子分離領域に挟まされた半導体基板表面の幅が、略等しい幅に形成される請求項２４乃至３２のいずれか１項に記載の半導体装置の製造方法。
【請求項３４】
前記第１のコンタクトプラグにおける下面の分離幅が、最小加工寸法Ｆ値以下の幅である請求項２４乃至３３のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【公開番号】特開２０１１−２４３９６０（Ｐ２０１１−２４３９６０Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１１−９１０７１（Ｐ２０１１−９１０７１）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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