半導体装置
【課題】隣接するゲート電極間がショートすることを防止して、半導体装置の製造歩留まりを向上させる。
【解決手段】メモリセル領域に溝型ゲート電極構造のＭＯＳ型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のＭＯＳ型トランジスタが形成されるＤＲＡＭにおいて、ダミートランジスタ及び電界効果型トランジスタを第２の方向２１に配列して、ダミートランジスタは第２の方向２１に関して少なくとも一方の端に配置し、ダミートランジスタのゲート電極の埋設部３６が電界効果トランジスタのゲート電極の埋設部３６よりも第２方向２１の幅が短い。
【解決手段】メモリセル領域に溝型ゲート電極構造のＭＯＳ型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のＭＯＳ型トランジスタが形成されるＤＲＡＭにおいて、ダミートランジスタ及び電界効果型トランジスタを第２の方向２１に配列して、ダミートランジスタは第２の方向２１に関して少なくとも一方の端に配置し、ダミートランジスタのゲート電極の埋設部３６が電界効果トランジスタのゲート電極の埋設部３６よりも第２方向２１の幅が短い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、半導体装置に使用される半導体素子の微細化が進展している。また、近年の半導体装置においては、素子分離領域として、半導体層の溝内に絶縁膜を充填して形成したＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が用いられることが多い。このＳＴＩの微細化に伴い、ＳＴＩの形成時に溝内にＣＶＤ法等で絶縁膜を充填するのが困難となる。このため、ＳＴＩの形成方法として、ポリシラザン等の塗布により膜形成が形成可能なＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）膜と、ＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ2）等の２層構造により溝内部を埋め込む方法が提案されている（特許文献１）。
【０００３】
また、微細化に伴い、ＭＯＳ型トランジスタとして、従来のプレーナー型のトランジスタに代えて、新しいタイプのトランジスタが用いられるようになってきている。このトランジスタとしては、短チャネル効果の防止効果の高い溝型ゲート電極やゲート電極用の溝の側面部分にチャネル層を設けたトランジスタが用いられている（特許文献２）。
【０００４】
そこで、微細化に対応可能で、半導体チップ上にメモリセル領域とそれ以外の周辺回路領域とを備えたＤＲＡＭ等の半導体装置としては、メモリセル領域内に、特許文献１のような２層構造のＳＴＩの素子分離領域と、溝型ゲート電極構造のトランジスタを形成したものが考えられる。
【特許文献１】特開２００２−２０３８９５号公報
【特許文献２】特開２００７−１５８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、溝型ゲート電極構造のトランジスタを配置した半導体装置では、次に説明するような問題点の生じることを見出した。
以下の説明では半導体装置として、２層構造のＳＴＩの素子分離領域を備えたメモリセルを有するＤＲＡＭを例にして説明を行う。
図１は、関連するＤＲＡＭのメモリセルの端部領域における素子分離領域の配置を模式的に示した平面図である。１０１はメモリセルを形成する活性領域（不純物拡散層領域）で、所定の規則に従い複数の活性領域が配列されている。各活性領域は半導体基板（図示せず）にＳＴＩで形成した素子分離領域１００を設けて区画することにより形成されている。１０１ａはメモリセル領域の端部に配置された活性領域を示す。
【０００６】
１０２はメモリセル領域と周辺回路領域の境界部分に設けられた活性領域で、メモリセル領域の基板電位（ウェル電位）を固定するため等に使用される。端部の活性領域１０１ａと活性領域１０２の間に位置する素子分離領域をＤ１、メモリセル領域内部の各活性領域１０１の間の素子分離領域をＤ２で示す。また、端部メモリセルの活性領域１０１ａと隣接する活性領域の間の素子分離領域も同様にＤ２で示す。
【０００７】
図１のＡ−Ａ’断面での、素子分離領域１００の形成方法を図２、図３を用いて説明する。
図２に示すように、半導体基板２００上に、シリコン窒化膜（Ｓｉ3Ｎ4）１０５を用いて活性領域を覆うようにマスクパターンを形成し、エッチングを行うことで半導体基板２００に溝１０４を形成する。この溝１０４内にはライナー膜１０６としてシリコン窒化膜を形成する。次に、ポリシラザン等のＳＯＤ領域１０７を充填した後に、高温の酸化性雰囲気中で熱処理を行い、緻密な膜へ転化（改質）する。
【０００８】
この後に溝１０４内にＳＯＤ領域１０７を残存させるように一部のみをウェットエッチングで除去する。また、露出したライナー膜１０６も除去する。メモリセル端部に位置する素子分離領域Ｄ１では、メモリセル領域内の素子分離領域Ｄ２よりもＳＯＤ領域１０７の緻密な膜への転化が進行し易い。
【０００９】
この理由は、素子分離領域Ｄ１の溝の開口幅が素子分離領域Ｄ２よりも広く、熱処理時のＳＯＤ領域への酸素供給が行われ易いためである。従って、ＳＯＤ領域１０７の一部除去に際して、素子分離領域Ｄ１よりも素子分離領域Ｄ２でのＳＯＤ領域のエッチング速度が速く、メモリセル領域端部の素子分離領域Ｄ１のＳＯＤ領域１０７は、メモリセル領域内の素子分離領域Ｄ２よりも残存量（溝底部からの膜厚）が大きくなる。
【００１０】
次に、図３に示したように、溝内のＳＯＤ領域１０７の上部に、ＣＶＤ法で形成したシリコン酸化膜１０８等の絶縁膜を充填する。この後に、ＣＭＰ法により、その表面を平坦化してマスク用のシリコン窒化膜１０５を除去する。さらにウェットエッチングを行ってシリコン酸化膜１０８を一部除去し、表面を平坦化して素子分離領域を完成させる。
【００１１】
次に、メモリセル領域にワード線として機能する、ＭＯＳ型トランジスタの溝型ゲート電極を形成する。図４にゲート電極用の溝１１０の配置を平面図で示す。溝１１０は端部の活性領域１０１ａを含めてすべての活性領域１０１と完全に交差するように配置されている。
【００１２】
この溝パターン形成状態でのＡ−Ａ’部断面を図５に、Ｂ−Ｂ’部断面を図６、図７に示す。図５において、１１５は溝１１０をエッチングで形成する際のマスクとして用いるシリコン窒化膜で、溝１１０の位置に開口が設けられている。図６では、マスク用のシリコン窒化膜１１５で覆われていない部分に溝１１０が形成される。この溝の形成時に、半導体基板２００がエッチングされると同時に、素子分離領域の絶縁膜もエッチングにより除去される。ただし、エッチング選択比の違いによって、半導体基板の方が多くエッチングされる。
【００１３】
メモリセル領域端部の素子分離領域Ｄ１においては、エッチング開始前の状態でのシリコン酸化膜１０８の膜厚が薄くなる。このため、溝の形成時には、下層のＳＯＤ領域１０７が露出するまでエッチングが進行し、これに伴いライナー膜１０６も露出する。一方、メモリセル領域の素子分離領域Ｄ２では、シリコン酸化膜１０８の膜厚が厚くなる。このため、ＳＯＤ領域１０７およびライナー膜１０６は露出しない。
【００１４】
次に、図７に示したようにマスク用のシリコン窒化膜１１５をウェットエッチングにより除去する。この際、メモリセル領域端部の素子分離領域Ｄ１では、ライナー膜１０６として用いられているシリコン窒化膜が露出している。このため、ライナー膜１０６も除去され、凹部１２０が形成される。このライナー膜１０６のエッチングは素子分離領域と活性領域の境界部に沿って横方向にも進行する。このため、隣接する溝１１０の間にも凹部１２０が形成される。
【００１５】
本発明者は、この状態でゲート絶縁膜を形成した後に、ゲート電極用の溝１１０内に多結晶シリコン等の導電膜を充填すると、ライナー膜１０６が除去されて形成された凹部１２０に沿って導電膜が残存して除去困難となることを見出した。このように、凹部１２０に沿って導電膜が残存すると、隣接するゲート電極間でショート（短絡）が発生する。図１８はこの状態を表す上面図である。図１８において凹部に残存した導電膜は１２１、１２２で表される。図１８に示すように、２つの溝１１０の間には導電膜１２２が存在する。この溝１１０内には、後の工程で、導電材料が堆積されてゲート電極が形成される。このため、この２つの溝１１０内に形成されたゲート電極は、導電膜１２２によりショートすることとなる。従って、関連する方法によりメモリセル領域を備えた半導体装置を製造しようとすると、製造歩留まりが低下すると言う問題があった。
【課題を解決するための手段】
【００１６】
本発明は、１以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
【００１７】
一実施形態は、
素子領域と、
半導体部と、
前記素子領域において、第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が第２の方向に周期的に配列された半導体領域の配列であって、前記第１の半導体領域は第２の方向に関して前記半導体部との距離が最も短い半導体領域を構成する半導体領域の配列と、
前記半導体部と前記第１の半導体領域間に設けられた第１の素子分離領域と、
隣り合う前記第１と第２の半導体領域間及び隣り合う前記第２の半導体領域間に設けられた、前記第１の素子分離領域よりも第２の方向の幅が短い第２の素子分離領域と、
前記第１および第２の素子分離領域を構成する溝の内壁上に設けられたライナー膜と、
前記第１および第２の素子分離領域を構成する溝内の前記ライナー膜上に設けられたＳＯＤ領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置に関する。
【００１８】
他の一実施形態は、
第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が、第２の方向に配列された半導体領域の配列であって、第１の半導体領域は第２の方向に関して少なくとも一方の端の半導体領域を構成する半導体領域の配列と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
前記第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置に関する。
【００１９】
他の一実施形態は、
第１の方向に延在する突起状の第１の半導体領域を有するダミートランジスタと、
前記第１の方向に延在する突起状の第２の半導体領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域と、前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と、前記第２の半導体領域内の埋設部に接触するように設けられたゲート絶縁膜と、前記第２の半導体領域内の第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、を有する電界効果型トランジスタと、
を有し、
前記ダミートランジスタ及び電界効果型トランジスタは前記第２の方向に配列された配列を構成すると共に、前記ダミートランジスタは第２の方向に関して前記配列の少なくとも一方の端に配置されており、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置に関する。
【００２０】
他の一実施形態は、
突起状の半導体領域と前記半導体領域内に埋め込まれた溝型のゲート電極とを有する、複数の電界効果型トランジスタを、第２の方向に周期的に配列した素子領域を有し、
前記電界効果型トランジスタのうち、第２の方向に関して端に位置する１又は２の第１の電界効果型トランジスタ内に埋め込まれた前記溝型のゲート電極の前記第２の方向の幅は、前記第１の電界効果型トランジスタ以外の第２の電界効果型トランジスタの半導体領域内に埋め込まれた前記溝型のゲート電極の第２の方向の幅よりも短いことを特徴とする半導体装置に関する。
【００２１】
なお、「素子領域」とは、第１及び第２の半導体領域又は半導体領域が形成された一定の面積を占める領域のことを表す。
「半導体部」とは、素子領域と隣り合うように形成された、半導体から構成され一定の面積を占める領域のことを表す。
「第１の素子分離領域」及び「第２の素子分離領域」は、一定の面積を占める絶縁性の領域であれば良く、第１の素子分離領域と第２の素子分離領域、及び第２の素子分離領域同士は、その一部が連結されていても良い。
「第１及び第２の半導体領域の第１の方向に関して中間の部分」とは、第１及び第２の半導体領域の第１の方向に関して端部以外の部分を表す。
【００２２】
また、第１及び第２の素子分離領域の第２の方向の幅が、それぞれ第１及び第２の素子分離領域の深さ方向（第１及び第２の方向に垂直な方向に相当する）に変化する場合の、図１４の半導体装置のＢ−Ｂ’断面図を図１９に示す。この場合、図１９に示すように、高さＡ、Ｂ、Ｃ等の深さ方向１２３に関して何れの高さにおいても、第２の素子分離領域の第２の方向の幅が、第１の素子分離領域の第２の方向の幅よりも短いときに、「第２の素子分離領域は、第１の素子分離領域よりも第２の方向の幅が短い」とする。
【００２３】
また、第１及び第２の半導体領域内のゲート電極の埋設部が、それぞれ第１及び第２の半導体領域の深さ方向（第１及び第２の方向に垂直な方向に相当する）に変化する場合の、図１４の半導体装置のＢ−Ｂ’断面図を図２０に示す。図２０に示すように、高さＡ、Ｂ、Ｃ等の深さ方向１２３に関して何れの高さにおいても、第１の半導体領域内の埋設部の第２の方向の幅が、第２の半導体領域内の埋設部の第２の方向の幅よりも短いときに、「第１の半導体領域内のゲート電極の埋設部は、第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短い」とする。
【００２４】
上記各実施形態では、ゲート電極の埋設部を形成する際に、端部の半導体領域に隣接する素子分離領域において、内部のライナー膜が露出せず、ライナー膜の除去に起因した凹部が形成されない。従って、ゲート電極用の導電体が凹部に残存して、隣接するゲート電極間がショートすることを防止できる。
【発明の効果】
【００２５】
半導体領域の配列において端部の半導体領域と、この半導体領域に隣接する素子分離領域の境界部分に凹部が残存し、この凹部内に形成された導電膜によって隣接するゲート電極間がショートすることを防止できる。この結果、半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２６】
メモリセルを備えた半導体装置として、ＤＲＡＭを例にして本発明の説明を行う。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２７】
図８は、ＤＲＡＭのメモリセル領域の端部を含む領域（素子領域に相当する）、および周辺回路領域を模式的に示した平面図で、活性領域（不純物拡散層領域）のレイアウトを示している。１はメモリセルを形成する突起状の活性領域（第２の半導体領域に相当する。以下、単に「活性領域」と記載する場合がある）で第１の方向２２に延在している。また、活性領域１は所定の規則に従って第２の方向２１に周期的に配置されている。各活性領域１は半導体基板（図示せず）にＳＴＩで形成した素子分離領域２０を設けて区画することにより形成されている。１ａはメモリセル領域の端部に配置された突起状の活性領域（第１の半導体領域に相当する。以下、単に「活性領域」と記載する場合がある）を示す。
【００２８】
２はメモリセル領域と周辺回路領域の境界部分に設けられた活性領域（半導体部に相当する）で、メモリセル領域の基板電位（ウェル電位）を固定するため等に使用される。３は周辺回路領域に設けられた活性領域を示す。メモリセル領域端部の活性領域１ａと、活性領域２の間に位置する第１の素子分離領域をＤ１（以下、単に「素子分離領域」と記載する場合がある）で表す。また、メモリセル領域内部の各活性領域１の間に位置する第２の素子分離領域をＤ２（以下、単に「素子分離領域」と記載する場合がある）で示す。また、メモリセル領域端部の活性領域１ａと隣接する活性領域１の間の素子分離領域も同様にＤ２で示す。
【００２９】
この半導体装置では、メモリセル領域に溝型ゲート電極構造のＭＯＳ型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のＭＯＳ型トランジスタが形成される。また、メモリセル領域端部の活性領域１ａはダミーセルとなる。すなわち、ＤＲＡＭの回路動作には寄与しないメモリセルとなる。具体的には、このダミーセル中のソース領域又はドレイン領域に接続したビット線をセンスアンプには接続せずに、接地状態とするか、或いは所定電位に固定することによって、活性領域１ａをダミーセルとすることができる。
【００３０】
フォトリソグラフィを用いてパターンを形成する際に、メモリセル領域の端部ではパターンが不連続になることに起因して、所望の形状のパターンを形成することが難しい。そこで、本実施例ではメモリセル領域の端部にダミーセルを設けることにより、隣接するメモリセル（回路動作に寄与するメモリセル）のパターンを所望の形状とすることができる。
【００３１】
なお、ダミーセルは、メモリセル最外周の１個だけでなく、メモリセル領域の端部から２個以上を配置してもかまわない。メモリセル領域の端部から２個以上のダミーセルを配置する場合には、最端部に位置するダミーセルに対してのみ、以下に説明する本発明のゲート電極配置を適用すればよい。また、上記半導体領域の配列について、第２の方向の両方の端部に第１の半導体領域を設け、両方の端部をダミーセルとしても良い。
【００３２】
メモリセル領域端部における素子分離領域Ｄ１の幅は、メモリセル領域内部の素子分離領域Ｄ２の幅よりも大きくなるように形成されている。この素子分離領域は、従来と同様の方法により形成されている。
【００３３】
図８のＡ−Ａ’部での断面を図９に示す。素子分離領域２０ａは、シリコンからなるＰ型の半導体基板２００に形成した第２の溝の内部にライナー膜６としてシリコン窒化膜を設けた後、塗布絶縁膜としてＳＯＤ領域７を形成する。次に、ＳＯＤ領域７の上部にシリコン酸化膜８を積層して充填することで２層構造となるように形成されている。このライナー膜６と半導体基板２００の間には、シリコン酸化膜の薄膜を設けてもよい。
【００３４】
同様に、素子分離領域２０ｂは、第１の溝の内部にライナー膜６としてシリコン窒化膜を設けた後、塗布絶縁膜としてＳＯＤ領域７と、その上部にシリコン酸化膜８を２層に積層して充填することで形成されている。
【００３５】
ＳＯＤ領域７としてはポリシラザン等が使用できる。このＳＯＤ領域７は、塗布によって溝内部を充填した後、酸化性雰囲気で熱処理を行うことによって緻密な膜に転化（改質）している。
【００３６】
シリコン酸化膜８はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法等を用いて、溝内のＳＯＤ領域７の上部を充填するように形成されている。
【００３７】
メモリセル領域端部の素子分離領域Ｄ１は、メモリセル領域内部の素子分離領域Ｄ２よりも幅が広くなっている。このため、ＳＴＩ上層のシリコン酸化膜８の膜厚は、Ｄ１の方がＤ２よりも薄く形成されている。
【００３８】
図１０にメモリセル領域に形成する溝型ゲート電極のパターンを示す。溝１０の部分をエッチングで除去することにより、ゲート電極用の溝パターンを設ける。１つの活性領域１、１ａに対して２本の平行に配置された溝１０が設けられる。
【００３９】
本実施例では、ゲート電極用の溝１０はメモリセル領域端部の活性領域とは完全には交差せず、図１０に示したように溝１０の終端Ｃ１が、メモリセル領域端部の活性領域１ａの内側に位置するように形成される。また、本実施例では、周辺回路領域にはプレーナー型ＭＯＳトランジスタを形成するため、周辺回路領域の活性領域３上には溝は形成されていない。
【００４０】
ゲート電極用の溝パターン形成状態での図１０Ａ−Ａ’部での断面を図１１に、Ｂ−Ｂ’部での断面を図１２、図１３に示す。図１１では、１５はゲート電極用の溝をエッチングで形成するときにマスクとして使用されるシリコン窒化膜を示す。シリコン窒化膜１５はフォトリソグラフィ技術を用いて、溝１０に対応した位置に開口が設けられている。
【００４１】
図１２では、マスク用のシリコン窒化膜１５の開口の境界（溝１０の端部の位置Ｃ１）は、ダミーセルである端部の活性領域１ａ内に位置している。この構造では、シリコン窒化膜１５で覆われてない領域の半導体基板２００および素子分離領域のシリコン酸化膜８がエッチングで除去されて、溝１０が形成される。溝１０を形成する際に、図１２に示したように、素子分離領域２０ａ、２０ｂの側壁部分に半導体基板２００のシリコン層が薄膜状に残存するようにする。半導体領域１内の薄膜状のシリコン層は側部２３を構成し、ＭＯＳ型トランジスタのチャネル層として使用することができる。
【００４２】
また、溝１０の側面部分に薄膜状のシリコン層を残さずに、溝型のゲート電極を形成してもよい。その場合には、トランジスタのオン状態において、溝と半導体基板の境界部分に沿ってチャネル層が形成される。図２１は、このような電界効果型トランジスタとして、後述する図１４のＣ−Ｃ’断面図を示したものである。図２１に示すように、この場合、矢印３６の方向に沿ってチャネル層が形成される。
【００４３】
次に、図１３に示したように、マスク用のシリコン窒化膜１５を除去し、シリコン酸化膜等でゲート絶縁膜（図示せず）を形成した後に、溝１０の内部を充填するように多結晶シリコン膜１６を形成する。本実施例では、ゲート電極用の溝１０の端部Ｃ１が、メモリセル領域端部に位置するダミーセルの活性領域１ａ内に位置している。このため、メモリセル領域端部の幅の広い素子分離領域Ｄ１のライナー膜６が、溝１０の形成時に露出しない。従って、ライナー膜６が除去されて、図７に示されるような凹部１２０が形成されることが無い。
【００４４】
多結晶シリコン膜１６はゲート電極となるので、抵抗値を下げるためにリン等の不純物を導入すると共に、上部にタングステン（Ｗ）等の高融点金属膜を積層する。
【００４５】
次に、溝型のゲート電極のパターニングと、メモリセル領域以外（周辺回路領域）に配置されているプレーナー型のＭＯＳ型トランジスタのゲート電極のパターニングとを同時に行う。
【００４６】
図１４にこの状態の平面図を示す。３０は溝１０を覆う位置に設けられたメモリセル領域用のゲート電極のパターン（３０の内部を残すパターン）である。ゲート電極３０は、溝１０と同じ位置に設けられるが、端部Ｃ２が活性領域１ａの外部にまで延在するように配置される。溝１０の端部の位置をＣ１で示す。
【００４７】
このようにゲート電極の端部Ｃ２を活性領域１ａの外部にまで延在するように配置することにより、端部に位置するメモリセルをパターン変形防止のダミーセルとして有効に活用することができる。すなわち、回路動作に寄与するメモリセルとできるだけ同一の形状となるようにダミーセルを配置することにより、後の工程で活性領域に接続するコンタクトプラグを加工する場合等において、パターンの変形が隣接するメモリセル（回路動作に寄与するメモリセル）に影響するのを最小限に抑制することができる。３１はメモリセルの活性領域間に配置されたダミーのゲート電極で、メモリセル用のゲート電極３０と平行になるように同じ幅で配置される。ダミーのゲート電極３１は下部に溝パターンが存在しないので、必ずしも配置しなくてもよい。
【００４８】
３２は周辺回路領域に配置されたプレーナー型トランジスタのゲート電極で、先に形成したゲート絶縁膜を介して活性領域３の上部に設けられる。ゲート電極３０、３１、３２は、各パターンを覆うマスクとしてフォトレジストを用いて、先に形成したゲート電極用の導電体をエッチングで除去することにより形成される。
【００４９】
図１５にゲート電極パターニング後のＢ−Ｂ’部での断面図を示す。１７は多結晶シリコン１６上に積層した高融点金属膜である。ゲート電極は、半導体領域１及び１ａ内に埋め込まれた埋設部３６と、第２の方向２１に延在して各埋設部３６を連結する延在部３７とから構成されている。多結晶シリコン膜１６と高融点金属膜１７との間には窒化タングステン（ＷＮ）等の膜を介在させてもよい。
【００５０】
溝１０の端部Ｃ１はダミーセルの活性領域１ａ内に位置し、ゲート電極３０の端部は活性領域１ａの外部の素子分離領域Ｄ１上に位置している。ＭＯＳ型トランジスタのソース／ドレイン領域を形成するために、活性領域内にＮ型またはＰ型の不純物を導入した後に、ゲート電極パターンを覆う層間絶縁膜をシリコン酸化膜等で形成する。
【００５１】
次に、図１６の平面図に示したように、メモリセル領域の活性領域１上にコンタクトプラグ５７、５８、５９を形成する。コンタクトプラグの形成に際しては、ゲート電極３０、３１のパターンを利用してセルフアライン方式で形成してもよい。ダミーセルの活性領域１ａ上においても、ゲート電極３０が他のメモリセルと同様に活性領域と完全に交差するように配置されている。このため、セルフアライン方式とする場合にも、他のメモリセルと同様にコンタクトプラグ５７ａ、５８ａ、５９ａを形成することができる。
【００５２】
最終状態まで形成したメモリセルのＥ−Ｅ’部での断面を図１７に示す。２００はＰ型シリコンからなる半導体基板で、さらにボロン等のＰ型不純物を導入してＰ型ウェルを形成してもよい。４１はＭＯＳ型トランジスタで、ゲート電極３０を備えている。ゲート電極３０の下層部は半導体基板２００に形成した溝部を充填するように設けられている。ゲート電極３０はワード線として機能する。ゲート電極の側面部分にはシリコン窒化膜等でサイドウォールを形成してもよい。
【００５３】
活性領域１の表面部分にはＮ型不純物層５５が形成されており、ＭＯＳ型トランジスタのソース／ドレイン領域として機能し、コンタクトプラグ５７、５８、５９と接触している。コンタクトプラグ５７、５８、５９の材料としては、リンを導入した多結晶シリコンを用いることができる。コンタクトプラグ５７は、別に設けたコンタクトプラグ６０を介して、ビット線として機能する配線層６１に接続している。
【００５４】
配線層６１はゲート電極３０のパターンと交差する方向に延在するように配置される。配線層６１は直線形状では無く、湾曲した形状としてもよい。配線層６１の材料としてはタングステン（Ｗ）等を用いることができる。
【００５５】
また、コンタクトプラグ５８と５９はそれぞれ、別に設けたコンタクトプラグ７０、７１を介してキャパシター素子８０と接続している。６５、６６、６７、６８は各配線間を絶縁するための層間絶縁膜である。キャパシター素子８０は、２つの電極間に酸化アルミニウム（Ａｌ2Ｏ3）や酸化ジルコニウム（ＺｒＯ2）等の絶縁膜を挟んで形成されている。８５はアルミや銅等を用いて形成された、上層に位置する配線層で、８６は表面保護膜である。
【００５６】
ＭＯＳ型トランジスタ４１をオン状態にすることで、キャパシター素子８０に蓄積した電荷の有無の判定をビット線（配線層６１）を介して行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【００５７】
周辺回路領域については、メモリセル領域の形成とは別の工程で、活性領域３に接続するコンタクトプラグと配線層を設けて、ＭＯＳ型トランジスタを形成する。コンタクトプラグや配線層の一部を、メモリセル領域と周辺回路領域で共通の製造工程で形成してもよい。周辺回路領域のゲート電極３２の側面にサイドウォールを形成して、ＬＤＤ構造のトランジスタとしてもよい。メモリセル領域と周辺回路領域の境界に位置する活性領域２についても同様に、コンタクトプラグ介して接続する配線層を設ける。
【００５８】
なお、上記説明では、半導体装置としてＤＲＡＭを例に挙げて説明した。しかし、本発明は、ＤＲＡＭ以外にもメモリセルを備えた半導体装置に適用することができる。
【００５９】
本発明は上記実施形態に限定されるわけではなく、本発明の範囲を逸脱することなく本発明の修正又は変更できることは明らかである。
【図面の簡単な説明】
【００６０】
【図１】関連する半導体装置の製造方法の一工程を説明する図である。
【図２】関連する半導体装置の製造方法の一工程を説明する図である。
【図３】関連する半導体装置の製造方法の一工程を説明する図である。
【図４】関連する半導体装置の製造方法の一工程を説明する図である。
【図５】関連する半導体装置の製造方法の一工程を説明する図である。
【図６】関連する半導体装置の製造方法の一工程を説明する図である。
【図７】関連する半導体装置の製造方法の一工程を説明する図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図９】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１０】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１１】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１２】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１３】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１４】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１５】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１６】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１７】本発明の半導体装置の一例を説明する図である。
【図１８】関連する半導体装置の課題を説明する図である。
【図１９】第１と第２の素子分離領域の第２の方向の幅の関係を説明する図である。
【図２０】第１と第２の半導体領域の第２の方向の幅の関係を説明する図である。
【図２１】本発明の半導体装置の一例を構成する電界効果型トランジスタを説明する図である。
【符号の説明】
【００６１】
１、１ａ、３ 活性領域
２ 活性領域
６ ライナー膜
７ ＳＯＤ領域
８ シリコン酸化膜
１０ 溝
１５ シリコン窒化膜
１６ 多結晶シリコン膜
１７ 高融点金属膜
２０ａ，２０ｂ 素子分離領域
２１ 第２の方向
２２ 第１の方向
２３ 側部
３０、３２ ゲート電極
３１ ダミーゲート電極
３３ 素子分離領域
３４ ソース／ドレイン領域
３５ ゲート絶縁膜
３６ 埋設部
３７ 延在部
４１ ＭＯＳ型トランジスタ
５７、５７ａ、５８、５８ａ、５９、５９ａ、６０ コンタクトプラグ
６１ 配線層
６５、６６、６７、６８ 層間絶縁膜
８０ キャパシター素子
８５ 配線層
８６ 表面保護膜
１０１、１０１ａ、１０２ 活性領域
１０４ 溝
１０５ シリコン窒化膜
１０６ ライナー膜
１０７ ＳＯＤ領域
１０８ シリコン酸化膜
１１０ 溝
１１５ シリコン窒化膜
１２０ 凹部
１２１、１２２ 凹部に残存した導電膜
１２３ 深さ方向
２００ 半導体基板
Ｄ１ 第１の素子分離領域
Ｄ２ 第２の素子分離領域
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、半導体装置に使用される半導体素子の微細化が進展している。また、近年の半導体装置においては、素子分離領域として、半導体層の溝内に絶縁膜を充填して形成したＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が用いられることが多い。このＳＴＩの微細化に伴い、ＳＴＩの形成時に溝内にＣＶＤ法等で絶縁膜を充填するのが困難となる。このため、ＳＴＩの形成方法として、ポリシラザン等の塗布により膜形成が形成可能なＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）膜と、ＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ2）等の２層構造により溝内部を埋め込む方法が提案されている（特許文献１）。
【０００３】
また、微細化に伴い、ＭＯＳ型トランジスタとして、従来のプレーナー型のトランジスタに代えて、新しいタイプのトランジスタが用いられるようになってきている。このトランジスタとしては、短チャネル効果の防止効果の高い溝型ゲート電極やゲート電極用の溝の側面部分にチャネル層を設けたトランジスタが用いられている（特許文献２）。
【０００４】
そこで、微細化に対応可能で、半導体チップ上にメモリセル領域とそれ以外の周辺回路領域とを備えたＤＲＡＭ等の半導体装置としては、メモリセル領域内に、特許文献１のような２層構造のＳＴＩの素子分離領域と、溝型ゲート電極構造のトランジスタを形成したものが考えられる。
【特許文献１】特開２００２−２０３８９５号公報
【特許文献２】特開２００７−１５８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、溝型ゲート電極構造のトランジスタを配置した半導体装置では、次に説明するような問題点の生じることを見出した。
以下の説明では半導体装置として、２層構造のＳＴＩの素子分離領域を備えたメモリセルを有するＤＲＡＭを例にして説明を行う。
図１は、関連するＤＲＡＭのメモリセルの端部領域における素子分離領域の配置を模式的に示した平面図である。１０１はメモリセルを形成する活性領域（不純物拡散層領域）で、所定の規則に従い複数の活性領域が配列されている。各活性領域は半導体基板（図示せず）にＳＴＩで形成した素子分離領域１００を設けて区画することにより形成されている。１０１ａはメモリセル領域の端部に配置された活性領域を示す。
【０００６】
１０２はメモリセル領域と周辺回路領域の境界部分に設けられた活性領域で、メモリセル領域の基板電位（ウェル電位）を固定するため等に使用される。端部の活性領域１０１ａと活性領域１０２の間に位置する素子分離領域をＤ１、メモリセル領域内部の各活性領域１０１の間の素子分離領域をＤ２で示す。また、端部メモリセルの活性領域１０１ａと隣接する活性領域の間の素子分離領域も同様にＤ２で示す。
【０００７】
図１のＡ−Ａ’断面での、素子分離領域１００の形成方法を図２、図３を用いて説明する。
図２に示すように、半導体基板２００上に、シリコン窒化膜（Ｓｉ3Ｎ4）１０５を用いて活性領域を覆うようにマスクパターンを形成し、エッチングを行うことで半導体基板２００に溝１０４を形成する。この溝１０４内にはライナー膜１０６としてシリコン窒化膜を形成する。次に、ポリシラザン等のＳＯＤ領域１０７を充填した後に、高温の酸化性雰囲気中で熱処理を行い、緻密な膜へ転化（改質）する。
【０００８】
この後に溝１０４内にＳＯＤ領域１０７を残存させるように一部のみをウェットエッチングで除去する。また、露出したライナー膜１０６も除去する。メモリセル端部に位置する素子分離領域Ｄ１では、メモリセル領域内の素子分離領域Ｄ２よりもＳＯＤ領域１０７の緻密な膜への転化が進行し易い。
【０００９】
この理由は、素子分離領域Ｄ１の溝の開口幅が素子分離領域Ｄ２よりも広く、熱処理時のＳＯＤ領域への酸素供給が行われ易いためである。従って、ＳＯＤ領域１０７の一部除去に際して、素子分離領域Ｄ１よりも素子分離領域Ｄ２でのＳＯＤ領域のエッチング速度が速く、メモリセル領域端部の素子分離領域Ｄ１のＳＯＤ領域１０７は、メモリセル領域内の素子分離領域Ｄ２よりも残存量（溝底部からの膜厚）が大きくなる。
【００１０】
次に、図３に示したように、溝内のＳＯＤ領域１０７の上部に、ＣＶＤ法で形成したシリコン酸化膜１０８等の絶縁膜を充填する。この後に、ＣＭＰ法により、その表面を平坦化してマスク用のシリコン窒化膜１０５を除去する。さらにウェットエッチングを行ってシリコン酸化膜１０８を一部除去し、表面を平坦化して素子分離領域を完成させる。
【００１１】
次に、メモリセル領域にワード線として機能する、ＭＯＳ型トランジスタの溝型ゲート電極を形成する。図４にゲート電極用の溝１１０の配置を平面図で示す。溝１１０は端部の活性領域１０１ａを含めてすべての活性領域１０１と完全に交差するように配置されている。
【００１２】
この溝パターン形成状態でのＡ−Ａ’部断面を図５に、Ｂ−Ｂ’部断面を図６、図７に示す。図５において、１１５は溝１１０をエッチングで形成する際のマスクとして用いるシリコン窒化膜で、溝１１０の位置に開口が設けられている。図６では、マスク用のシリコン窒化膜１１５で覆われていない部分に溝１１０が形成される。この溝の形成時に、半導体基板２００がエッチングされると同時に、素子分離領域の絶縁膜もエッチングにより除去される。ただし、エッチング選択比の違いによって、半導体基板の方が多くエッチングされる。
【００１３】
メモリセル領域端部の素子分離領域Ｄ１においては、エッチング開始前の状態でのシリコン酸化膜１０８の膜厚が薄くなる。このため、溝の形成時には、下層のＳＯＤ領域１０７が露出するまでエッチングが進行し、これに伴いライナー膜１０６も露出する。一方、メモリセル領域の素子分離領域Ｄ２では、シリコン酸化膜１０８の膜厚が厚くなる。このため、ＳＯＤ領域１０７およびライナー膜１０６は露出しない。
【００１４】
次に、図７に示したようにマスク用のシリコン窒化膜１１５をウェットエッチングにより除去する。この際、メモリセル領域端部の素子分離領域Ｄ１では、ライナー膜１０６として用いられているシリコン窒化膜が露出している。このため、ライナー膜１０６も除去され、凹部１２０が形成される。このライナー膜１０６のエッチングは素子分離領域と活性領域の境界部に沿って横方向にも進行する。このため、隣接する溝１１０の間にも凹部１２０が形成される。
【００１５】
本発明者は、この状態でゲート絶縁膜を形成した後に、ゲート電極用の溝１１０内に多結晶シリコン等の導電膜を充填すると、ライナー膜１０６が除去されて形成された凹部１２０に沿って導電膜が残存して除去困難となることを見出した。このように、凹部１２０に沿って導電膜が残存すると、隣接するゲート電極間でショート（短絡）が発生する。図１８はこの状態を表す上面図である。図１８において凹部に残存した導電膜は１２１、１２２で表される。図１８に示すように、２つの溝１１０の間には導電膜１２２が存在する。この溝１１０内には、後の工程で、導電材料が堆積されてゲート電極が形成される。このため、この２つの溝１１０内に形成されたゲート電極は、導電膜１２２によりショートすることとなる。従って、関連する方法によりメモリセル領域を備えた半導体装置を製造しようとすると、製造歩留まりが低下すると言う問題があった。
【課題を解決するための手段】
【００１６】
本発明は、１以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
【００１７】
一実施形態は、
素子領域と、
半導体部と、
前記素子領域において、第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が第２の方向に周期的に配列された半導体領域の配列であって、前記第１の半導体領域は第２の方向に関して前記半導体部との距離が最も短い半導体領域を構成する半導体領域の配列と、
前記半導体部と前記第１の半導体領域間に設けられた第１の素子分離領域と、
隣り合う前記第１と第２の半導体領域間及び隣り合う前記第２の半導体領域間に設けられた、前記第１の素子分離領域よりも第２の方向の幅が短い第２の素子分離領域と、
前記第１および第２の素子分離領域を構成する溝の内壁上に設けられたライナー膜と、
前記第１および第２の素子分離領域を構成する溝内の前記ライナー膜上に設けられたＳＯＤ領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置に関する。
【００１８】
他の一実施形態は、
第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が、第２の方向に配列された半導体領域の配列であって、第１の半導体領域は第２の方向に関して少なくとも一方の端の半導体領域を構成する半導体領域の配列と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
前記第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置に関する。
【００１９】
他の一実施形態は、
第１の方向に延在する突起状の第１の半導体領域を有するダミートランジスタと、
前記第１の方向に延在する突起状の第２の半導体領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域と、前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と、前記第２の半導体領域内の埋設部に接触するように設けられたゲート絶縁膜と、前記第２の半導体領域内の第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、を有する電界効果型トランジスタと、
を有し、
前記ダミートランジスタ及び電界効果型トランジスタは前記第２の方向に配列された配列を構成すると共に、前記ダミートランジスタは第２の方向に関して前記配列の少なくとも一方の端に配置されており、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置に関する。
【００２０】
他の一実施形態は、
突起状の半導体領域と前記半導体領域内に埋め込まれた溝型のゲート電極とを有する、複数の電界効果型トランジスタを、第２の方向に周期的に配列した素子領域を有し、
前記電界効果型トランジスタのうち、第２の方向に関して端に位置する１又は２の第１の電界効果型トランジスタ内に埋め込まれた前記溝型のゲート電極の前記第２の方向の幅は、前記第１の電界効果型トランジスタ以外の第２の電界効果型トランジスタの半導体領域内に埋め込まれた前記溝型のゲート電極の第２の方向の幅よりも短いことを特徴とする半導体装置に関する。
【００２１】
なお、「素子領域」とは、第１及び第２の半導体領域又は半導体領域が形成された一定の面積を占める領域のことを表す。
「半導体部」とは、素子領域と隣り合うように形成された、半導体から構成され一定の面積を占める領域のことを表す。
「第１の素子分離領域」及び「第２の素子分離領域」は、一定の面積を占める絶縁性の領域であれば良く、第１の素子分離領域と第２の素子分離領域、及び第２の素子分離領域同士は、その一部が連結されていても良い。
「第１及び第２の半導体領域の第１の方向に関して中間の部分」とは、第１及び第２の半導体領域の第１の方向に関して端部以外の部分を表す。
【００２２】
また、第１及び第２の素子分離領域の第２の方向の幅が、それぞれ第１及び第２の素子分離領域の深さ方向（第１及び第２の方向に垂直な方向に相当する）に変化する場合の、図１４の半導体装置のＢ−Ｂ’断面図を図１９に示す。この場合、図１９に示すように、高さＡ、Ｂ、Ｃ等の深さ方向１２３に関して何れの高さにおいても、第２の素子分離領域の第２の方向の幅が、第１の素子分離領域の第２の方向の幅よりも短いときに、「第２の素子分離領域は、第１の素子分離領域よりも第２の方向の幅が短い」とする。
【００２３】
また、第１及び第２の半導体領域内のゲート電極の埋設部が、それぞれ第１及び第２の半導体領域の深さ方向（第１及び第２の方向に垂直な方向に相当する）に変化する場合の、図１４の半導体装置のＢ−Ｂ’断面図を図２０に示す。図２０に示すように、高さＡ、Ｂ、Ｃ等の深さ方向１２３に関して何れの高さにおいても、第１の半導体領域内の埋設部の第２の方向の幅が、第２の半導体領域内の埋設部の第２の方向の幅よりも短いときに、「第１の半導体領域内のゲート電極の埋設部は、第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短い」とする。
【００２４】
上記各実施形態では、ゲート電極の埋設部を形成する際に、端部の半導体領域に隣接する素子分離領域において、内部のライナー膜が露出せず、ライナー膜の除去に起因した凹部が形成されない。従って、ゲート電極用の導電体が凹部に残存して、隣接するゲート電極間がショートすることを防止できる。
【発明の効果】
【００２５】
半導体領域の配列において端部の半導体領域と、この半導体領域に隣接する素子分離領域の境界部分に凹部が残存し、この凹部内に形成された導電膜によって隣接するゲート電極間がショートすることを防止できる。この結果、半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２６】
メモリセルを備えた半導体装置として、ＤＲＡＭを例にして本発明の説明を行う。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２７】
図８は、ＤＲＡＭのメモリセル領域の端部を含む領域（素子領域に相当する）、および周辺回路領域を模式的に示した平面図で、活性領域（不純物拡散層領域）のレイアウトを示している。１はメモリセルを形成する突起状の活性領域（第２の半導体領域に相当する。以下、単に「活性領域」と記載する場合がある）で第１の方向２２に延在している。また、活性領域１は所定の規則に従って第２の方向２１に周期的に配置されている。各活性領域１は半導体基板（図示せず）にＳＴＩで形成した素子分離領域２０を設けて区画することにより形成されている。１ａはメモリセル領域の端部に配置された突起状の活性領域（第１の半導体領域に相当する。以下、単に「活性領域」と記載する場合がある）を示す。
【００２８】
２はメモリセル領域と周辺回路領域の境界部分に設けられた活性領域（半導体部に相当する）で、メモリセル領域の基板電位（ウェル電位）を固定するため等に使用される。３は周辺回路領域に設けられた活性領域を示す。メモリセル領域端部の活性領域１ａと、活性領域２の間に位置する第１の素子分離領域をＤ１（以下、単に「素子分離領域」と記載する場合がある）で表す。また、メモリセル領域内部の各活性領域１の間に位置する第２の素子分離領域をＤ２（以下、単に「素子分離領域」と記載する場合がある）で示す。また、メモリセル領域端部の活性領域１ａと隣接する活性領域１の間の素子分離領域も同様にＤ２で示す。
【００２９】
この半導体装置では、メモリセル領域に溝型ゲート電極構造のＭＯＳ型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のＭＯＳ型トランジスタが形成される。また、メモリセル領域端部の活性領域１ａはダミーセルとなる。すなわち、ＤＲＡＭの回路動作には寄与しないメモリセルとなる。具体的には、このダミーセル中のソース領域又はドレイン領域に接続したビット線をセンスアンプには接続せずに、接地状態とするか、或いは所定電位に固定することによって、活性領域１ａをダミーセルとすることができる。
【００３０】
フォトリソグラフィを用いてパターンを形成する際に、メモリセル領域の端部ではパターンが不連続になることに起因して、所望の形状のパターンを形成することが難しい。そこで、本実施例ではメモリセル領域の端部にダミーセルを設けることにより、隣接するメモリセル（回路動作に寄与するメモリセル）のパターンを所望の形状とすることができる。
【００３１】
なお、ダミーセルは、メモリセル最外周の１個だけでなく、メモリセル領域の端部から２個以上を配置してもかまわない。メモリセル領域の端部から２個以上のダミーセルを配置する場合には、最端部に位置するダミーセルに対してのみ、以下に説明する本発明のゲート電極配置を適用すればよい。また、上記半導体領域の配列について、第２の方向の両方の端部に第１の半導体領域を設け、両方の端部をダミーセルとしても良い。
【００３２】
メモリセル領域端部における素子分離領域Ｄ１の幅は、メモリセル領域内部の素子分離領域Ｄ２の幅よりも大きくなるように形成されている。この素子分離領域は、従来と同様の方法により形成されている。
【００３３】
図８のＡ−Ａ’部での断面を図９に示す。素子分離領域２０ａは、シリコンからなるＰ型の半導体基板２００に形成した第２の溝の内部にライナー膜６としてシリコン窒化膜を設けた後、塗布絶縁膜としてＳＯＤ領域７を形成する。次に、ＳＯＤ領域７の上部にシリコン酸化膜８を積層して充填することで２層構造となるように形成されている。このライナー膜６と半導体基板２００の間には、シリコン酸化膜の薄膜を設けてもよい。
【００３４】
同様に、素子分離領域２０ｂは、第１の溝の内部にライナー膜６としてシリコン窒化膜を設けた後、塗布絶縁膜としてＳＯＤ領域７と、その上部にシリコン酸化膜８を２層に積層して充填することで形成されている。
【００３５】
ＳＯＤ領域７としてはポリシラザン等が使用できる。このＳＯＤ領域７は、塗布によって溝内部を充填した後、酸化性雰囲気で熱処理を行うことによって緻密な膜に転化（改質）している。
【００３６】
シリコン酸化膜８はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法等を用いて、溝内のＳＯＤ領域７の上部を充填するように形成されている。
【００３７】
メモリセル領域端部の素子分離領域Ｄ１は、メモリセル領域内部の素子分離領域Ｄ２よりも幅が広くなっている。このため、ＳＴＩ上層のシリコン酸化膜８の膜厚は、Ｄ１の方がＤ２よりも薄く形成されている。
【００３８】
図１０にメモリセル領域に形成する溝型ゲート電極のパターンを示す。溝１０の部分をエッチングで除去することにより、ゲート電極用の溝パターンを設ける。１つの活性領域１、１ａに対して２本の平行に配置された溝１０が設けられる。
【００３９】
本実施例では、ゲート電極用の溝１０はメモリセル領域端部の活性領域とは完全には交差せず、図１０に示したように溝１０の終端Ｃ１が、メモリセル領域端部の活性領域１ａの内側に位置するように形成される。また、本実施例では、周辺回路領域にはプレーナー型ＭＯＳトランジスタを形成するため、周辺回路領域の活性領域３上には溝は形成されていない。
【００４０】
ゲート電極用の溝パターン形成状態での図１０Ａ−Ａ’部での断面を図１１に、Ｂ−Ｂ’部での断面を図１２、図１３に示す。図１１では、１５はゲート電極用の溝をエッチングで形成するときにマスクとして使用されるシリコン窒化膜を示す。シリコン窒化膜１５はフォトリソグラフィ技術を用いて、溝１０に対応した位置に開口が設けられている。
【００４１】
図１２では、マスク用のシリコン窒化膜１５の開口の境界（溝１０の端部の位置Ｃ１）は、ダミーセルである端部の活性領域１ａ内に位置している。この構造では、シリコン窒化膜１５で覆われてない領域の半導体基板２００および素子分離領域のシリコン酸化膜８がエッチングで除去されて、溝１０が形成される。溝１０を形成する際に、図１２に示したように、素子分離領域２０ａ、２０ｂの側壁部分に半導体基板２００のシリコン層が薄膜状に残存するようにする。半導体領域１内の薄膜状のシリコン層は側部２３を構成し、ＭＯＳ型トランジスタのチャネル層として使用することができる。
【００４２】
また、溝１０の側面部分に薄膜状のシリコン層を残さずに、溝型のゲート電極を形成してもよい。その場合には、トランジスタのオン状態において、溝と半導体基板の境界部分に沿ってチャネル層が形成される。図２１は、このような電界効果型トランジスタとして、後述する図１４のＣ−Ｃ’断面図を示したものである。図２１に示すように、この場合、矢印３６の方向に沿ってチャネル層が形成される。
【００４３】
次に、図１３に示したように、マスク用のシリコン窒化膜１５を除去し、シリコン酸化膜等でゲート絶縁膜（図示せず）を形成した後に、溝１０の内部を充填するように多結晶シリコン膜１６を形成する。本実施例では、ゲート電極用の溝１０の端部Ｃ１が、メモリセル領域端部に位置するダミーセルの活性領域１ａ内に位置している。このため、メモリセル領域端部の幅の広い素子分離領域Ｄ１のライナー膜６が、溝１０の形成時に露出しない。従って、ライナー膜６が除去されて、図７に示されるような凹部１２０が形成されることが無い。
【００４４】
多結晶シリコン膜１６はゲート電極となるので、抵抗値を下げるためにリン等の不純物を導入すると共に、上部にタングステン（Ｗ）等の高融点金属膜を積層する。
【００４５】
次に、溝型のゲート電極のパターニングと、メモリセル領域以外（周辺回路領域）に配置されているプレーナー型のＭＯＳ型トランジスタのゲート電極のパターニングとを同時に行う。
【００４６】
図１４にこの状態の平面図を示す。３０は溝１０を覆う位置に設けられたメモリセル領域用のゲート電極のパターン（３０の内部を残すパターン）である。ゲート電極３０は、溝１０と同じ位置に設けられるが、端部Ｃ２が活性領域１ａの外部にまで延在するように配置される。溝１０の端部の位置をＣ１で示す。
【００４７】
このようにゲート電極の端部Ｃ２を活性領域１ａの外部にまで延在するように配置することにより、端部に位置するメモリセルをパターン変形防止のダミーセルとして有効に活用することができる。すなわち、回路動作に寄与するメモリセルとできるだけ同一の形状となるようにダミーセルを配置することにより、後の工程で活性領域に接続するコンタクトプラグを加工する場合等において、パターンの変形が隣接するメモリセル（回路動作に寄与するメモリセル）に影響するのを最小限に抑制することができる。３１はメモリセルの活性領域間に配置されたダミーのゲート電極で、メモリセル用のゲート電極３０と平行になるように同じ幅で配置される。ダミーのゲート電極３１は下部に溝パターンが存在しないので、必ずしも配置しなくてもよい。
【００４８】
３２は周辺回路領域に配置されたプレーナー型トランジスタのゲート電極で、先に形成したゲート絶縁膜を介して活性領域３の上部に設けられる。ゲート電極３０、３１、３２は、各パターンを覆うマスクとしてフォトレジストを用いて、先に形成したゲート電極用の導電体をエッチングで除去することにより形成される。
【００４９】
図１５にゲート電極パターニング後のＢ−Ｂ’部での断面図を示す。１７は多結晶シリコン１６上に積層した高融点金属膜である。ゲート電極は、半導体領域１及び１ａ内に埋め込まれた埋設部３６と、第２の方向２１に延在して各埋設部３６を連結する延在部３７とから構成されている。多結晶シリコン膜１６と高融点金属膜１７との間には窒化タングステン（ＷＮ）等の膜を介在させてもよい。
【００５０】
溝１０の端部Ｃ１はダミーセルの活性領域１ａ内に位置し、ゲート電極３０の端部は活性領域１ａの外部の素子分離領域Ｄ１上に位置している。ＭＯＳ型トランジスタのソース／ドレイン領域を形成するために、活性領域内にＮ型またはＰ型の不純物を導入した後に、ゲート電極パターンを覆う層間絶縁膜をシリコン酸化膜等で形成する。
【００５１】
次に、図１６の平面図に示したように、メモリセル領域の活性領域１上にコンタクトプラグ５７、５８、５９を形成する。コンタクトプラグの形成に際しては、ゲート電極３０、３１のパターンを利用してセルフアライン方式で形成してもよい。ダミーセルの活性領域１ａ上においても、ゲート電極３０が他のメモリセルと同様に活性領域と完全に交差するように配置されている。このため、セルフアライン方式とする場合にも、他のメモリセルと同様にコンタクトプラグ５７ａ、５８ａ、５９ａを形成することができる。
【００５２】
最終状態まで形成したメモリセルのＥ−Ｅ’部での断面を図１７に示す。２００はＰ型シリコンからなる半導体基板で、さらにボロン等のＰ型不純物を導入してＰ型ウェルを形成してもよい。４１はＭＯＳ型トランジスタで、ゲート電極３０を備えている。ゲート電極３０の下層部は半導体基板２００に形成した溝部を充填するように設けられている。ゲート電極３０はワード線として機能する。ゲート電極の側面部分にはシリコン窒化膜等でサイドウォールを形成してもよい。
【００５３】
活性領域１の表面部分にはＮ型不純物層５５が形成されており、ＭＯＳ型トランジスタのソース／ドレイン領域として機能し、コンタクトプラグ５７、５８、５９と接触している。コンタクトプラグ５７、５８、５９の材料としては、リンを導入した多結晶シリコンを用いることができる。コンタクトプラグ５７は、別に設けたコンタクトプラグ６０を介して、ビット線として機能する配線層６１に接続している。
【００５４】
配線層６１はゲート電極３０のパターンと交差する方向に延在するように配置される。配線層６１は直線形状では無く、湾曲した形状としてもよい。配線層６１の材料としてはタングステン（Ｗ）等を用いることができる。
【００５５】
また、コンタクトプラグ５８と５９はそれぞれ、別に設けたコンタクトプラグ７０、７１を介してキャパシター素子８０と接続している。６５、６６、６７、６８は各配線間を絶縁するための層間絶縁膜である。キャパシター素子８０は、２つの電極間に酸化アルミニウム（Ａｌ2Ｏ3）や酸化ジルコニウム（ＺｒＯ2）等の絶縁膜を挟んで形成されている。８５はアルミや銅等を用いて形成された、上層に位置する配線層で、８６は表面保護膜である。
【００５６】
ＭＯＳ型トランジスタ４１をオン状態にすることで、キャパシター素子８０に蓄積した電荷の有無の判定をビット線（配線層６１）を介して行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【００５７】
周辺回路領域については、メモリセル領域の形成とは別の工程で、活性領域３に接続するコンタクトプラグと配線層を設けて、ＭＯＳ型トランジスタを形成する。コンタクトプラグや配線層の一部を、メモリセル領域と周辺回路領域で共通の製造工程で形成してもよい。周辺回路領域のゲート電極３２の側面にサイドウォールを形成して、ＬＤＤ構造のトランジスタとしてもよい。メモリセル領域と周辺回路領域の境界に位置する活性領域２についても同様に、コンタクトプラグ介して接続する配線層を設ける。
【００５８】
なお、上記説明では、半導体装置としてＤＲＡＭを例に挙げて説明した。しかし、本発明は、ＤＲＡＭ以外にもメモリセルを備えた半導体装置に適用することができる。
【００５９】
本発明は上記実施形態に限定されるわけではなく、本発明の範囲を逸脱することなく本発明の修正又は変更できることは明らかである。
【図面の簡単な説明】
【００６０】
【図１】関連する半導体装置の製造方法の一工程を説明する図である。
【図２】関連する半導体装置の製造方法の一工程を説明する図である。
【図３】関連する半導体装置の製造方法の一工程を説明する図である。
【図４】関連する半導体装置の製造方法の一工程を説明する図である。
【図５】関連する半導体装置の製造方法の一工程を説明する図である。
【図６】関連する半導体装置の製造方法の一工程を説明する図である。
【図７】関連する半導体装置の製造方法の一工程を説明する図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図９】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１０】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１１】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１２】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１３】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１４】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１５】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１６】本発明の半導体装置の製造方法の一例の一工程を説明する図である。
【図１７】本発明の半導体装置の一例を説明する図である。
【図１８】関連する半導体装置の課題を説明する図である。
【図１９】第１と第２の素子分離領域の第２の方向の幅の関係を説明する図である。
【図２０】第１と第２の半導体領域の第２の方向の幅の関係を説明する図である。
【図２１】本発明の半導体装置の一例を構成する電界効果型トランジスタを説明する図である。
【符号の説明】
【００６１】
１、１ａ、３ 活性領域
２ 活性領域
６ ライナー膜
７ ＳＯＤ領域
８ シリコン酸化膜
１０ 溝
１５ シリコン窒化膜
１６ 多結晶シリコン膜
１７ 高融点金属膜
２０ａ，２０ｂ 素子分離領域
２１ 第２の方向
２２ 第１の方向
２３ 側部
３０、３２ ゲート電極
３１ ダミーゲート電極
３３ 素子分離領域
３４ ソース／ドレイン領域
３５ ゲート絶縁膜
３６ 埋設部
３７ 延在部
４１ ＭＯＳ型トランジスタ
５７、５７ａ、５８、５８ａ、５９、５９ａ、６０ コンタクトプラグ
６１ 配線層
６５、６６、６７、６８ 層間絶縁膜
８０ キャパシター素子
８５ 配線層
８６ 表面保護膜
１０１、１０１ａ、１０２ 活性領域
１０４ 溝
１０５ シリコン窒化膜
１０６ ライナー膜
１０７ ＳＯＤ領域
１０８ シリコン酸化膜
１１０ 溝
１１５ シリコン窒化膜
１２０ 凹部
１２１、１２２ 凹部に残存した導電膜
１２３ 深さ方向
２００ 半導体基板
Ｄ１ 第１の素子分離領域
Ｄ２ 第２の素子分離領域
【特許請求の範囲】
【請求項１】
素子領域と、
半導体部と、
前記素子領域において、第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が第２の方向に周期的に配列された半導体領域の配列であって、前記第１の半導体領域は第２の方向に関して前記半導体部との距離が最も短い半導体領域を構成する半導体領域の配列と、
前記半導体部と前記第１の半導体領域間に設けられた第１の素子分離領域と、
隣り合う前記第１と第２の半導体領域間及び隣り合う前記第２の半導体領域間に設けられた、前記第１の素子分離領域よりも第２の方向の幅が短い第２の素子分離領域と、
前記第１および第２の素子分離領域を構成する溝の内壁上に設けられたライナー膜と、
前記第１および第２の素子分離領域を構成する溝内の前記ライナー膜上に設けられたＳＯＤ領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、更に前記第１の素子分離領域上まで延在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の素子分離領域は、更に前記ＳＯＤ領域および前記ライナー膜の上部を覆うように絶縁膜を有し、
前記ゲート電極は、前記第１及び第２の素子分離領域内の前記ＳＯＤ領域及びライナー膜が露出しないように前記第１及び第２の半導体領域のエッチングを行った後、ゲート電極材料を堆積させることによって形成されたものであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が、第２の方向に配列された半導体領域の配列であって、第１の半導体領域は第２の方向に関して少なくとも一方の端の半導体領域を構成する半導体領域の配列と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
前記第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置。
【請求項５】
前記第１の半導体領域と隣接し、前記第２の方向に関して、前記第１の半導体領域が前記第２の半導体領域に対向している側と反対側に位置する第１の素子分離領域を備え、
前記第１の素子分離領域は、前記第１の素子分離領域を構成する溝の内壁上にライナー膜と、前記溝内のライナー膜上に設けられた塗布絶縁膜と、を備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、その端部が前記第１の素子分離領域上に位置するように延在していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１の方向に延在する突起状の第１の半導体領域を有するダミートランジスタと、
前記第１の方向に延在する突起状の第２の半導体領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域と、前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と、前記第２の半導体領域内の埋設部に接触するように設けられたゲート絶縁膜と、前記第２の半導体領域内の第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、を有する電界効果型トランジスタと、
を有し、
前記ダミートランジスタ及び電界効果型トランジスタは前記第２の方向に配列された配列を構成すると共に、前記ダミートランジスタは第２の方向に関して前記配列の少なくとも一方の端に配置されており、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置。
【請求項８】
前記延在部は更に、前記第１の半導体領域内の埋設部上から、第２の方向に沿って第１の半導体領域から第２の半導体領域に向かう方向と反対側の方向に延在することを特徴とする請求項７に記載の半導体装置。
【請求項９】
更に、前記第１の半導体領域に対して、これが前記第２の半導体領域と対向する側と反対側に第１の半導体領域とは電気的に絶縁されるように設けられた半導体部を有することを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１及び第２の半導体領域は、それぞれ、前記第１及び第２の半導体領域の前記第１の方向に関して前記中間の部分に位置し、かつ前記第１及び第２の半導体領域内に埋め込まれた前記埋設部の第１の方向と平行な側面に対向するように設けられた側部を有し、
前記ゲート絶縁膜は、前記第２の半導体領域の側部と接触していることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
更に、前記電界効果型トランジスタに接続されたキャパシター及びビット線を有し、
前記キャパシター及び前記電界効果型トランジスタは、メモリセルを構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
突起状の半導体領域と前記半導体領域内に埋め込まれた溝型のゲート電極とを有する、複数の電界効果型トランジスタを、第２の方向に周期的に配列した素子領域を有し、
前記電界効果型トランジスタのうち、第２の方向に関して端に位置する１又は２の第１の電界効果型トランジスタ内に埋め込まれた前記溝型のゲート電極の前記第２の方向の幅は、前記第１の電界効果型トランジスタ以外の第２の電界効果型トランジスタの半導体領域内に埋め込まれた前記溝型のゲート電極の第２の方向の幅よりも短いことを特徴とする半導体装置。
【請求項１３】
前記第１の電界効果型トランジスタは、ソース領域又はドレイン領域が接地されているか、或いは所定電位に固定されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ＳＯＤ領域は、ポリシラザンを含有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項１５】
前記ライナー膜がシリコン窒化膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項１６】
更に、前記第２の電界効果型トランジスタに接続されたキャパシター及びビット線を有し、
前記キャパシター及び第２の電界効果型トランジスタは、メモリセルを構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成することを特徴とする請求項１２〜１５の何れか１項に記載の半導体装置。
【請求項１】
素子領域と、
半導体部と、
前記素子領域において、第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が第２の方向に周期的に配列された半導体領域の配列であって、前記第１の半導体領域は第２の方向に関して前記半導体部との距離が最も短い半導体領域を構成する半導体領域の配列と、
前記半導体部と前記第１の半導体領域間に設けられた第１の素子分離領域と、
隣り合う前記第１と第２の半導体領域間及び隣り合う前記第２の半導体領域間に設けられた、前記第１の素子分離領域よりも第２の方向の幅が短い第２の素子分離領域と、
前記第１および第２の素子分離領域を構成する溝の内壁上に設けられたライナー膜と、
前記第１および第２の素子分離領域を構成する溝内の前記ライナー膜上に設けられたＳＯＤ領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、更に前記第１の素子分離領域上まで延在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の素子分離領域は、更に前記ＳＯＤ領域および前記ライナー膜の上部を覆うように絶縁膜を有し、
前記ゲート電極は、前記第１及び第２の素子分離領域内の前記ＳＯＤ領域及びライナー膜が露出しないように前記第１及び第２の半導体領域のエッチングを行った後、ゲート電極材料を堆積させることによって形成されたものであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１の方向に延在する突起状の第１の半導体領域及び複数の突起状の第２の半導体領域が、第２の方向に配列された半導体領域の配列であって、第１の半導体領域は第２の方向に関して少なくとも一方の端の半導体領域を構成する半導体領域の配列と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と接触するように設けられたゲート絶縁膜と、
前記第２の半導体領域内の、第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
前記第２の半導体領域、ゲート電極、ゲート絶縁膜及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置。
【請求項５】
前記第１の半導体領域と隣接し、前記第２の方向に関して、前記第１の半導体領域が前記第２の半導体領域に対向している側と反対側に位置する第１の素子分離領域を備え、
前記第１の素子分離領域は、前記第１の素子分離領域を構成する溝の内壁上にライナー膜と、前記溝内のライナー膜上に設けられた塗布絶縁膜と、を備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、その端部が前記第１の素子分離領域上に位置するように延在していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１の方向に延在する突起状の第１の半導体領域を有するダミートランジスタと、
前記第１の方向に延在する突起状の第２の半導体領域と、
前記第１及び第２の半導体領域の前記第１の方向に関して中間の部分に埋め込まれた埋設部と、前記埋設部を連結して前記第１及び第２の半導体領域の前記中間の部分上を前記第２の方向に延在する延在部と、を有するゲート電極と、
前記第２の半導体領域と、前記第２の半導体領域内に埋め込まれた前記ゲート電極の埋設部と、前記第２の半導体領域内の埋設部に接触するように設けられたゲート絶縁膜と、前記第２の半導体領域内の第１の方向に関して前記ゲート電極の埋設部を挟んだ両側に設けられたソース／ドレイン領域と、を有する電界効果型トランジスタと、
を有し、
前記ダミートランジスタ及び電界効果型トランジスタは前記第２の方向に配列された配列を構成すると共に、前記ダミートランジスタは第２の方向に関して前記配列の少なくとも一方の端に配置されており、
前記第１の半導体領域内のゲート電極の埋設部は、前記第２の半導体領域内のゲート電極の埋設部よりも、第２の方向の幅が短いことを特徴とする半導体装置。
【請求項８】
前記延在部は更に、前記第１の半導体領域内の埋設部上から、第２の方向に沿って第１の半導体領域から第２の半導体領域に向かう方向と反対側の方向に延在することを特徴とする請求項７に記載の半導体装置。
【請求項９】
更に、前記第１の半導体領域に対して、これが前記第２の半導体領域と対向する側と反対側に第１の半導体領域とは電気的に絶縁されるように設けられた半導体部を有することを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１及び第２の半導体領域は、それぞれ、前記第１及び第２の半導体領域の前記第１の方向に関して前記中間の部分に位置し、かつ前記第１及び第２の半導体領域内に埋め込まれた前記埋設部の第１の方向と平行な側面に対向するように設けられた側部を有し、
前記ゲート絶縁膜は、前記第２の半導体領域の側部と接触していることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
更に、前記電界効果型トランジスタに接続されたキャパシター及びビット線を有し、
前記キャパシター及び前記電界効果型トランジスタは、メモリセルを構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
突起状の半導体領域と前記半導体領域内に埋め込まれた溝型のゲート電極とを有する、複数の電界効果型トランジスタを、第２の方向に周期的に配列した素子領域を有し、
前記電界効果型トランジスタのうち、第２の方向に関して端に位置する１又は２の第１の電界効果型トランジスタ内に埋め込まれた前記溝型のゲート電極の前記第２の方向の幅は、前記第１の電界効果型トランジスタ以外の第２の電界効果型トランジスタの半導体領域内に埋め込まれた前記溝型のゲート電極の第２の方向の幅よりも短いことを特徴とする半導体装置。
【請求項１３】
前記第１の電界効果型トランジスタは、ソース領域又はドレイン領域が接地されているか、或いは所定電位に固定されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ＳＯＤ領域は、ポリシラザンを含有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項１５】
前記ライナー膜がシリコン窒化膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項１６】
更に、前記第２の電界効果型トランジスタに接続されたキャパシター及びビット線を有し、
前記キャパシター及び第２の電界効果型トランジスタは、メモリセルを構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成することを特徴とする請求項１２〜１５の何れか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１０−１０９２２９（Ｐ２０１０−１０９２２９Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２８１０９３（Ｐ２００８−２８１０９３）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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