【課題】上部金属配線層と下部コンタクトパッドとの接続においてコンタクトパッドをエッチング工程から保護する半導体素子の製造方法を提供する。
【解決手段】半導体基板の上に絶縁層６５を形成し、前記絶縁層はその内部に導電性パッド６７を具備する段階と、前記絶縁層と導電性パッド上に誘電層７２を形成する段階と、前記誘電層の一領域をエッチングして前記導電性パッドと重畳するコンタクトホール７２ａを形成し、前記コンタクトホールは前記導電性パッドの上部コーナーを露出させる段階と、前記コンタクトホール内に前記導電性パッドの上部コーナーを覆うエッチング防止層７５を形成する段階により製造する。 （もっと読む）

【課題】揮発性の金属化合物の成分となる金属元素を含む膜を有する被処理基板に加熱処理を施す際に、膜から発生する揮発性金属化合物が膜の表面に付着するのを抑制して、清浄な導電膜を形成できる半導体装置の製造装置を提供する。
【解決手段】半導体装置の製造装置１は、チャンバー２および加熱装置３を具備している。チャンバー２の内部には、室温から７００℃までの所定の温度で加熱されてガス状の物質となる揮発性の金属化合物の成分となる金属元素としてルテニウム、オスミウム、ロジウム、イリジウム、パラジウム、およびプラチナのうちの少なくとも一つを含む膜３４，３５を有する被処理基板５が収容される。それとともに、チャンバー２の内部には、膜３４，３５から発生する揮発性金属化合物を吸着する吸着剤４が設けられている。加熱装置３は、チャンバー２内に収容された被処理基板５を加熱する。 （もっと読む）

【課題】厚い絶縁膜をドライエッチングしてスルーホールなどを形成する場合、開口径が小さくなるとエッチング停止が生じる問題や底部ほど先細りして接触面積が小さくなり接触抵抗が増大する問題を回避する半導体装置の製造方法を提供する。
【解決手段】ホールを形成する位置に、酸素や水素プラズマのみでエッチングが可能なペデスタル１４１を予め形成しておき、その上に層間絶縁膜１４２を形成する。ペデスタル上の層間絶縁膜をフッ素含有プラズマでエッチングしてホール１４７ａを形成しペデスタルの表面を露出させる。その後、酸素プラズマを用いてペデスタルをエッチングする。ペデスタルには非晶質カーボン膜や有機塗布膜を用いることができる。 （もっと読む）

【課題】周辺回路領域にキャパシタを、マスク工程を増加させることなく形成する、メモリセルと周辺回路を備えた半導体装置とその製造方法を提供する。
【解決手段】メモリセル１０Ａと周辺回路１０Ｂを備えた半導体装置において、周辺回路領域１０Ｂに形成されるキャパシタＥは、メモリセル領域１０Ａのゲート電極１３Ｃと同時に形成される下部電極１３Ｆと、メモリセル領域１０Ａにおいてコンタクトホール１４Ｂ内壁面を覆う絶縁膜１４ｂと同時に形成される容量絶縁膜１４０と、コンタクトホール１４Ｂに形成されるコンタクトプラグ１５Ｂと同時に形成される上部電極１５０とを備える。 （もっと読む）

【課題】金属配線コンタクトの接触面積を増加させて界面抵抗を改善し、Ｖｃｐ電圧の免疫力を増加させ得る半導体素子及びその製造方法を提供する。
【解決手段】半導体素子及びその製造方法に関し、特に金属層１９５とコンタクトされるプレート電極１８０下部にダミープラグ１７５を形成し、ダミープラグ１７５に金属配線コンタクト１９７を形成するよう半導体素子を設計することにより、全体プレート電極１８０の厚さを増加させず、金属配線コンタクト１９７の接触面積を増加させて界面抵抗を改善し、Ｖｃｐ電圧の免疫力を増加させることができる技術である。 （もっと読む）

【課題】ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減することにより、容量絶縁膜の劣化を抑制する。
【解決手段】溝部１２内に形成された下部電極１３と、下部電極１３の上を覆う容量絶縁膜１４と、容量絶縁膜１４を挟んで複数の下部電極１３を覆う上部電極１５とを備え、上部電極１５には、開口部である応力緩衝部１７が形成されている。応力緩衝部１７である開口部は、上部電極１５の上にマスクを形成してエッチングを行うことにより形成されている。 （もっと読む）

【課題】自己整合コンタクトプラグを形成する層間膜に、窒化シリコン膜のエッチング速度に対するエッチング速度比が１００以上となる材料を適用し、コンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供することにある。
【解決手段】上面及び側面が窒化シリコン膜１２０，１２１で覆われたビット配線を形成した後、ビット配線を覆って全面に非晶質炭素膜からなる犠牲層間膜１２６を形成し、犠牲層間膜１２６および下層層間絶縁膜１０９を順次にエッチングしてコンタクトホール１２８，１２９を形成し、容量コンタクトプラグ１１３を形成する。その後犠牲層間膜１２６を除去して容量コンタクトプラグ１１３の柱を形成し、その上に第３層間絶縁膜を形成し、さらに第３層間絶縁膜を表面から一部除去し、容量コンタクトプラグ１１３の表面を露出させるようにした。 （もっと読む）

【課題】同一半導体基板上に厚いゲート絶縁膜を有するトレンチゲート型トランジスタと薄いゲート絶縁膜を有するプレーナ型トランジスタとを併存させる場合に、工程を簡素化し、且ついずれのトランジスタも高性能とすることが可能な半導体装置の製造方法を提供する。
【解決手段】周辺回路領域ＰＥ上のゲート絶縁膜１１ｓを保護膜１２で覆った状態で、メモリセル領域Ｍにゲートトレンチ１８を形成した後、そのまま周辺回路領域ＰＥのゲート絶縁膜１１ｓを保護膜１２で覆った状態で、ゲートトレンチ１８の内壁にゲート絶縁膜１１ｓよりも厚いゲート絶縁膜１９を形成する （もっと読む）

【課題】ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供する。
【解決手段】ゲート電極５およびサイドウォール絶縁膜６は、素子形成領域の上側の領域から素子分離酸化膜２の上側の領域まで延びており、かつ、チタンシリサイド膜は、少なくともサイドウォール酸化膜６および素子分離酸化膜２に隣接する領域であってサイドウォール酸化膜６の外側に位置する領域には形成されていない。 （もっと読む）

【課題】低い漏れ電流及び高い信頼性、例えば長いリテンション時間及び短いリフレッシュ時間を有する半導体メモリ素子を提供する。
【解決手段】スイッチング素子及びキャパシタを備える半導体メモリ素子であり、該スイッチング素子のソースは、金属−絶縁体転移膜の抵抗体の一端に連結され、キャパシタの一つの電極は、金属−絶縁体転移膜の抵抗体の他端に連結される。金属−絶縁体転移膜の抵抗体は、両端に印加された電圧に応じて絶縁体と導電体との間で転移が可能である。 （もっと読む）

【課題】平坦かつ薄いバリア膜またはRu膜をダマシン構造で形成する。
【解決手段】金属配線構造を形成する方法は、(i)露出した配線層及び露出した絶縁層を含む多層構造を反応空間内に与える工程と、(ii)還元雰囲気中で、絶縁層の少なくとも露出面上に-NH2または>NHターミナルを導入する工程と、(iii)反応空間へ還元剤を導入し、その後反応空間をパージする工程と、(iv)反応空間へハロゲン化金属化合物を導入し、その後反応空間をパージする工程と、(v) N及びHを含むガスを導入し、その後反応空間をパージする工程と、(vi)金属含有バリア層を製造するべく工程(iii)から(v)を連続して繰り返す工程と、(vii)金属含有バリア層上に金属膜を形成する工程と、を含む。 （もっと読む）

【課題】素子分離溝の形状を最適化してＭＩＳＦＥＴの微細化を推進する。
【解決手段】素子分離溝２に囲まれた活性領域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な水平面となっているが、活性領域Ｌの肩部では、素子分離溝２の側壁に向かって下降する傾斜面となっている。この傾斜面は、傾斜角度の異なる２つの傾斜面（Ｓ_１、Ｓ_２）を含んでいる。活性領域Ｌの中央部に近い第１の傾斜面（Ｓ_１）は、比較的急峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾斜面（Ｓ_２）は、第１の傾斜面（Ｓ_１）よりも緩やかな傾斜面である。また、上記活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しない。 （もっと読む）

【課題】 電極からの電子の熱放出に起因するリーク電流及びトンネル効果に起因するリーク電流の両方を抑制でき、且つ高い比誘電率を維持できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】 下部電極１６、容量絶縁膜１８及び上部電極２０を順次積層して形成したキャパシタを備えた半導体装置において、容量絶縁膜１８はＨｆ酸化物又はＺｒ酸化物からなり、下部電極１６と容量絶縁膜１８との間に、Ａｌ又はＳｉの少なくとも一方を含むＨｆ酸化物又はＺｒ酸化物からなるバリア膜１７が形成されている。 （もっと読む）

【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】高誘電率で薄膜化、均一化が可能であり、高性能なキャパシタ絶縁膜を有する半導体装置とその製造方法を提供する。
【解決手段】半導体基板上に形成されたトランジスタ１３，１４は、ゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側に位置する半導体基板内に形成された第１、第２の拡散層とを有している。第１の電極１５、１６は、トランジスタの第１の拡散層に接続されている。第１の電極上に形成されたキャパシタ絶縁膜１７は、拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有するシリコン酸化膜により形成されている。キャパシタ絶縁膜上に形成された第２の電極は、Ｃｕ層と、前記物質を含むＣｕ層のうちの１つにより形成されている。 （もっと読む）

【課題】静電容量を確保し、且つ漏れ電流特性を改善することができる誘電膜及びその形成方法並びに半導体メモリ素子及びその製造方法を提供すること。
【解決手段】誘電膜（５０）は、少なくとも２５の比誘電率を有する第１誘電膜（１０）と、第１誘電膜（１０）よりも結晶化率が低い物質を用いて第１誘電膜（１０）の上に形成された第２誘電膜（２０）と、第１誘電膜（１０）と同じ物質を用いて第２誘電膜（２０）の上に形成された第３誘電膜（３０）とを備えており、半導体メモリ素子は、下部電極が形成された基板と、下部電極の上に形成された誘電膜（５０）と、誘電膜（５０）の上に形成された上部電極とを備える。 （もっと読む）

【課題】 チタンを含む金属膜のドライエッチにフッ素系ガスを使用する際に形成される側壁を除去する際に析出異物が生成されることがなく、短絡不良の発生を確実に防止することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板上に形成されたチタンを含む金属膜１７上にエッチングマスク２３を形成し、エッチングマスク２３を介して、金属膜１７をドライエッチングする。当該ドライエッチング後に、エッチングマスク２３を除去し、金属膜１７の表面に水分子の透過を阻害する防水膜３２を形成する。そして、前記ドライエッチングの過程でエッチング部位１８の内側面に形成された反応生成物からなる側壁３１の、金属膜１７の上面より上方に突出する突出部を、フッ素元素を含むガスを用いたプラズマ処理により行うこと除去する。 （もっと読む）

【課題】バンカーディフェクトを防止することができる半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る半導体素子は、基板上（１１０）に形成された層間絶縁膜（１１２）と、層間絶縁膜（１１２）内に形成され、一部が層間絶縁膜（１１２）から突出するように形成されたコンタクトプラグ（１１４）と、コンタクトプラグ（１１４）の上部が露出されるように層間絶縁膜（１１２）の上に形成されたエッチング停止膜（１１８）と、層間絶縁膜（１１２）と直接接触しないように、エッチング停止膜（１１８）により層間絶縁膜（１１２）から離隔され、一部がコンタクトプラグ（１１４）と接触するように形成されたキャパシタ用の下部電極（１２６）とを備える。 （もっと読む）

【課題】強誘電膜上で貴金属膜の蒸着率を向上させうる物質膜の形成方法、この方法を利用した強誘電膜キャパシタの製造方法及びこの方法で形成された強誘電膜キャパシタ、このような強誘電膜キャパシタを備える半導体メモリ装置及びその製造方法を提供する。
【解決手段】強誘電膜を形成する工程と、強誘電膜をシードプラズマに露出させる工程と、強誘電膜の前記シードプラズマに露出された領域上に、シードプラズマのソース物質を含む物質膜を形成する工程と、を含をことを特徴とする物質膜の形成方法である。 （もっと読む）

【課題】電極面積が大きく取れ、容量素子の高集積化が可能な半導体装置及びその製法を提供する。
【解決手段】半導体基板(100)と、この上に形成された第１の層間絶縁膜(101)と、この層間絶縁膜中に半導体基板(100)まで到達するように形成されたプラグ(102)と、これを覆うように第１の層間絶縁膜(101)上に延在して形成された酸素バリア膜(103)と、第１の層間絶縁膜上の何れかの部分に形成された下部電極(105)と、この上に形成された強誘電体又は高誘電体を用いた容量絶縁膜(106)と、この上に形成された上部電極(107)とを含み、下部電極(105)は平面的に見てその一部のみが酸素バリア膜(103)と重なるようにずれて形成されることにより、下部電極(105)の底面が酸素バリア膜上、酸素バリア膜側面上及び第１の層間絶縁膜(101)上に沿うように延在して形成されている。 （もっと読む）