半導体集積回路装置の製造方法
【課題】素子分離溝の形状を最適化してＭＩＳＦＥＴの微細化を推進する。
【解決手段】素子分離溝２に囲まれた活性領域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な水平面となっているが、活性領域Ｌの肩部では、素子分離溝２の側壁に向かって下降する傾斜面となっている。この傾斜面は、傾斜角度の異なる２つの傾斜面（Ｓ１、Ｓ２）を含んでいる。活性領域Ｌの中央部に近い第１の傾斜面（Ｓ１）は、比較的急峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾斜面（Ｓ２）は、第１の傾斜面（Ｓ１）よりも緩やかな傾斜面である。また、上記活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しない。
【解決手段】素子分離溝２に囲まれた活性領域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な水平面となっているが、活性領域Ｌの肩部では、素子分離溝２の側壁に向かって下降する傾斜面となっている。この傾斜面は、傾斜角度の異なる２つの傾斜面（Ｓ１、Ｓ２）を含んでいる。活性領域Ｌの中央部に近い第１の傾斜面（Ｓ１）は、比較的急峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾斜面（Ｓ２）は、第１の傾斜面（Ｓ１）よりも緩やかな傾斜面である。また、上記活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、微細なＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を形成するための素子分離形成プロセスに適用して有効な技術に関する。
【背景技術】
【０００２】
ＬＳＩ製造プロセスにおける素子分離技術として、選択酸化(Local Oxidization of Silicon；ＬＯＣＯＳ)法が広く用いられてきたが、半導体素子の微細化に伴って新たな素子分離技術の導入が進められている。
【０００３】
シリコン基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込んだ素子分離溝(Shallow Groove Isolation；ＳＧＩ)は、（ａ）素子分離間隔を縮小することができる、（ｂ）素子分離膜厚の制御が容易で、フィールド反転電圧の設定が容易である、（ｃ）溝の内部の側壁と底部とで不純物を打ち分けることによって、反転防止層を拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対しても有利であるなど、選択酸化法に比べて優れた特長を備えている。
【０００４】
上記素子分離溝の一般的な形成方法は、次の通りである。まず、シリコン基板を熱酸化してその表面に薄い酸化シリコン膜を形成し、さらにその上部にＣＶＤ(Chemical Vapor Deposition)法で窒化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜を除去する。次に、上記フォトレジスト膜を除去し、窒化シリコン膜をマスクにしたドライエッチングで基板に３５０ｎｍ〜４００ｎｍ程度の深さの溝を形成した後、基板を熱酸化することによって、溝の内壁に薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたエッチングダメージの除去と、後の工程で溝の内部に埋め込まれる酸化シリコン膜のストレス緩和を目的として形成される。
【０００５】
次に、溝の内部を含む基板上にＣＶＤ法で厚い酸化シリコン膜を堆積した後、基板を熱処理し、溝の内部に埋め込んだ酸化シリコン膜を緻密に焼締め（デンシファイ）する。続いて、化学的機械研磨(Chemical Mechanical Polishing；ＣＭＰ）法で窒化シリコン膜の上部の酸化シリコン膜を除去し、溝の内部のみに酸化シリコン膜を残した後、不要となった窒化シリコン膜をエッチングで除去することにより、素子分離溝が完成する。
【０００６】
ところで、上記のような素子分離構造においては、活性領域の基板表面に形成するゲート酸化膜が活性領域の端部（肩部）で局所的に薄くなり、この肩部にゲート電圧の電界が集中する結果、低いゲート電圧でもドレイン電流が流れてしまう現象（キンク特性あるいはハンプ特性などと呼ばれる）が生じることが知られており、これを解決する対策として、活性領域の肩部に丸みを付ける技術などが提案されている。
【０００７】
例えば、特開昭６３−２３７１号公報（特許文献１）は、上記のような素子分離溝によって囲まれた基板の活性領域にチャネル幅が１μｍ以下の微細なＭＩＳＦＥＴを形成した場合、しきい値電圧（Ｖth）が低下する、いわゆる狭チャネル効果が顕在化し、デバイスとして使用不可能になる問題を指摘している。これは、基板に溝を形成してその内部に絶縁膜を埋め込んだ素子分離構造では、活性領域の肩部が直角に近い尖った断面形状となるため、この領域にゲート電圧の電界が集中し、低いゲート電圧でもチャネルが形成されてしまうからである。
【０００８】
上記特許文献１は、このような狭チャネル効果を抑制するために、基板に溝を形成した後、９５０℃のウェット酸化を行なって活性領域の肩部に曲率（丸み）を持たせると共に、活性領域の肩部のゲート酸化膜を厚くすることによって、しきい値電圧の低下を防ぐ技術を開示している。
【０００９】
また、特開平２−２６０６６０号公報（特許文献２）も、上記したキンク（ハンプ）特性の発生を防ぐために、活性領域の肩部に丸みを付け、この領域にゲート電圧の電界が集中するのを抑制する技術を開示している。この公報においては、概略次のような方法によって活性領域の肩部に丸みを付けている。
【００１０】
まず、半導体基板の素子形成領域を酸化膜と耐酸化性膜の積層膜からなるマスクで覆い、この状態で基板を熱酸化することによって、素子分離領域の基板面にその一端が素子形成領域に食い込むように酸化膜を形成する。次に、上記耐酸化性膜をマスクにしたウェットエッチングによって、素子分離領域の上記酸化膜を除去し、続いて上記耐酸化性膜をマスクにした反応性イオンエッチングによって、素子分離領域の基板に溝を形成した後、基板を熱酸化することによって、上記溝の内壁面に熱酸化膜を形成し、併せて溝の肩部に丸みを付ける。
【特許文献１】特開昭６３−２３７１号公報
【特許文献２】特開平２−２６０６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図３０は、活性領域の肩部近傍の拡大図である。図の左側部分は活性領域の基板を示し、その表面にはゲート酸化膜６０が形成されている。また、図の左側部分は素子分離溝を示し、その内部には酸化シリコン膜６１が埋め込まれている。さらに、活性領域および素子分離溝の上部には、図の左右方向に延在するゲート電極６２が形成されている。
【００１２】
図示のように、基板に形成した溝の内部に酸化シリコン膜６１を埋め込んで形成した素子分離溝においては、酸化シリコン膜６１の表面が活性領域の近傍で下方に後退（リセス）するという特徴がある。これは、活性領域の基板上に形成した窒化シリコン膜をマスクにしたエッチングで基板に溝を形成し、次いでこの溝の内部に酸化シリコン膜６１を埋め込んでその表面を平坦化した後、不要となった窒化シリコン膜をエッチングで除去すると、活性領域の基板表面と溝に埋め込まれた酸化シリコン膜６１の表面との間に窒化シリコン膜の膜厚に相当する段差が発生する。そこで、この段差を低減するために、酸化シリコン膜６１の表面をフッ酸でウェットエッチングすると、窒化シリコン膜と接していた箇所、すなわち活性領域の近傍の酸化シリコン膜６１は、その上面だけでなく側面もフッ酸に晒されるので、活性領域から離れた領域の酸化シリコン膜６１に比べて被エッチング量が多くなるからである。
【００１３】
このように、活性領域の近傍の酸化シリコン膜６１が下方に後退（リセス）すると、活性領域の肩部の基板表面に形成されるゲート酸化膜６０の端部が素子分離溝の側壁の一部にまで達するようになる。ところが、素子分離溝の側壁にはチャネル形成用の不純物が打ち込まれ難いため、この領域の不純物濃度は活性領域の平坦部の不純物濃度よりも低下する。その結果、ゲート電極に電圧を印加したときに、活性領域の平坦部にチャネルが形成されるよりも先に活性領域の肩部にサブチャネルが形成されてしまうので、しきい値電圧が低下すると考えられる。特に、ＭＩＳＦＥＴの微細化に伴ってゲート幅が小さくなると、サブチャネルの影響が顕著になり、しきい値電圧の低下量が大きくなる。このような現象は、ｎ型の多結晶シリコンでゲート電極を形成する表面チャネル型ＭＩＳＦＥＴで特に深刻な問題となる。
【００１４】
上記のようなしきい値電圧の低下を防ぐ対策として、チャネル形成用の不純物のドーズ量を増やし、活性領域の肩部における不純物濃度の低下を補償することも考えられる。しかし、この方法では基板の不純物濃度が高くなるために、例えばＤＲＡＭ(Dynamic Random Access Memory)の場合には、蓄積ノードの半導体領域近傍における電界強度が大きくなり、リーク電流の増大によるリフレッシュ特性の低下や、ビット線の寄生容量の増大といった問題を引き起こす。
【００１５】
このように、素子分離溝によって囲まれた基板の活性領域に微細なＭＩＳＦＥＴを形成しようとする場合は、単に活性領域の肩部を丸くするだけの対策では、しきい値電圧の低下を防ぐことはできず、上記したような活性領域の肩部におけるサブチャネルの形成を抑制する対策が不可欠である。
【００１６】
本発明の目的は、素子分離溝の形状を最適化してＭＩＳＦＥＴの微細化を推進する技術を提供することにある。
【００１７】
本発明の他の目的は、微細化されたＤＲＡＭのリフレッシュ特性を向上させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体基板上に第１酸化シリコン膜を形成する工程、
（ｂ）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程後に、前記第１窒化シリコン膜および前記第１酸化シリコン膜を選択的に除去することで、前記半導体基板を選択的に露出すると共に、前記半導体基板を削る工程、
（ｄ）前記（ｃ）工程後に、前記第１酸化シリコン膜を前記第１窒化シリコン膜の端部から後退させる工程、
（ｅ）前記（ｄ）工程後に、前記（ｃ）工程で露出した前記半導体基板に、熱酸化法によって、前記第１酸化シリコン膜よりも厚い膜厚を有する第２酸化シリコン膜を形成すると共に、前記第１酸化シリコン膜を後退させた領域に前記第２酸化シリコン膜のバーズビークを形成する工程、
（ｆ）前記第２酸化シリコン膜を除去する工程であって、前記半導体基板に傾斜面を形成する工程、
（ｇ）前記（ｆ）工程後に、前記半導体基板をエッチングすることによって、前記半導体基板に溝を形成する工程、
（ｈ）前記（ｇ）工程後、熱酸化法によって、前記溝の内壁に第３酸化シリコン膜を形成する工程、
（ｉ）前記溝内の第３酸化シリコン膜上および前記第１窒化シリコン膜上に第４酸化シリコン膜を堆積する工程、
（ｊ）化学的機械研磨法によって、前記溝内の前記第４酸化シリコン膜を残すように、前記第４酸化シリコン膜を研磨する工程、
（ｋ）前記（ｊ）工程後に、前記第１酸化シリコン膜および前記第１窒化シリコン膜を除去した後、ＭＩＳＦＥＴのしきい値電圧を制御するための不純物を前記半導体基板に導入する工程、
（ｌ）前記（ｋ）工程後に、前記半導体基板を洗浄した後、前記半導体基板上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｍ）前記ゲート絶縁膜および前記第４酸化シリコン膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｎ）前記半導体基板に、前記ＭＩＳＦＥＴのソースまたはドレイン領域を形成する工程、
（ｏ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続するビット線を形成する工程、
（ｐ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続する容量素子を形成する工程。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
活性領域の肩部におけるサブチャネルの形成を抑制することができるので、微細化されたＭＩＳＦＥＴのしきい値電圧の低下を抑制することができる。これにより、基板の不純物濃度を低くすることができるので、ＤＲＡＭの場合は、リーク電流の低減によるリフレッシュ特性の向上を実現することができる。
【００２３】
活性領域の肩部に丸みを付けることにより、活性領域の肩部における電界の集中およびゲート絶縁膜の薄膜化を防止することができるので、これらに起因するしきい値電圧の低下も抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１は、製造工程の途中における基板の要部平面図、図２は、図１のＡ−Ａ’線に沿った基板の断面図、図３は、同じくＢ−Ｂ’線に沿った基板の断面図である。
【００２６】
例えばｐ型の単結晶シリコンからなる基板１の主面に形成されたｐ型ウエル３には、素子分離溝２によって周囲を規定された活性領域Ｌが形成されている。活性領域Ｌは細長い島状の平面パターンを有し、その平面寸法は、例えば長辺方向が０．６μｍ、短辺方向が０．１２μｍである。これらの活性領域Ｌのそれぞれには、ソース、ドレインの一方を共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓが形成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、ＤＲＡＭのメモリセルの一部を構成し、後の工程でその上部に形成される情報蓄積用容量素子Ｃと直列に接続される。
【００２７】
上記メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜７、ゲート電極８Ａおよび一対のｎ型半導体領域１０、１０（ソース、ドレイン）によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａは、ワード線ＷＬと一体に構成され、図１の上下方向（第２方向）に沿って同一の線幅および同一の間隔で直線的に延在している。また、図１の左右方向（第１方向）に沿ったゲート電極８Ａ（ワード線ＷＬ）の線幅（ゲート長）および間隔は、フォトリソグラフィの解像限界で決まる最小寸法（例えば０．１２μｍ）で構成されている。ゲート電極８Ａは、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＮ（窒化タングステン）などのバリアメタル膜とＷ（タングステン）膜とを積層したポリメタル構造で構成されている。また、ゲート電極８Ａ（ワード線ＷＬ）の上部には、ゲート電極８Ａ（ワード線ＷＬ）と同一の平面パターンを有する窒化シリコン膜９が形成されている。
【００２８】
図４（ａ）は、図１の上下方向（第２方向）に沿った活性領域Ｌおよびその近傍の素子分離溝２を拡大して示す図、図４（ｂ）および図５は、図１の上下方向（第２方向）に沿った活性領域Ｌの肩部の近傍を拡大して示す図である。
【００２９】
活性領域Ｌを囲む素子分離溝２は、基板１（ｐ型ウエル２）に形成した溝の内部に酸化シリコン膜６を埋め込んだ構成になっている。この素子分離溝２の内壁と酸化シリコン膜６との界面には、酸化シリコン膜６と基板１との間に生じるストレスを緩和するための薄い酸化シリコン膜１１が形成されている。素子分離溝２に埋め込まれた上記酸化シリコン膜６の表面（上面）は、活性領域Ｌの基板１の表面（ゲート酸化膜７）とほぼ同じ高さになっているが、活性領域Ｌの近傍では下方（基板１側）に後退（リセス）している。
【００３０】
一方、上記素子分離溝２に囲まれた活性領域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な水平面となっているが、活性領域Ｌの肩部では、素子分離溝２の側壁に向かって下降する傾斜面となっている。図４（ｂ）に示すように、この傾斜面は、傾斜角度の異なる２つの傾斜面（Ｓ１、Ｓ２）を含んでいる。活性領域Ｌの中央部に近い第１の傾斜面（Ｓ１）は、比較的急峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾斜面（Ｓ２）は、第１の傾斜面（Ｓ１）よりも緩やかな傾斜面である。
【００３１】
また、上記活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しない。活性領域Ｌの肩部には前述した傾斜角度の異なる２つの傾斜面（Ｓ１、Ｓ２）が形成されているので、活性領域Ｌの水平に近い平坦面と第１の傾斜面（Ｓ１）との境界部、および素子分離溝２の側壁と第２の傾斜面（Ｓ２）との境界部は、いずれも角が丸められた凸面になっている。また、急峻な第１の傾斜面（Ｓ１）と緩やかな第２の傾斜面（Ｓ２）との境界部は、角が丸められた凹面になっている。すなわち、図５に示すように、活性領域Ｌの肩部に対する接線が活性領域Ｌの水平な平坦面に対してなす角度（θ）は、活性領域Ｌ側（図の左側）から素子分離溝２側（図の右側）に向かって徐々に増加（θＡ＜θＢ）した後、徐々に減少（θＢ＞θＣ）し、素子分離溝２の側壁に達する手前で再び増加する（θＣ＜θＤ）ように変化する。
【００３２】
上記活性領域Ｌの基板１表面には、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜７が形成され、さらにその上部にはゲート電極８Ａが形成されている。前記のように、素子分離溝２に埋め込まれた酸化シリコン膜６の表面は活性領域Ｌの近傍で下方に後退（リセス）し、活性領域Ｌの肩部を覆っていないので、ゲート酸化膜７は活性領域Ｌの肩部にも形成され、その端部は前記第２の傾斜面（Ｓ２）の下端まで延在している。また、活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しないので、活性領域Ｌの肩部におけるゲート酸化膜７の膜厚は、活性領域の中央部におけるゲート酸化膜７の膜厚とほぼ等しくなっている。
【００３３】
ゲート酸化膜７の下部の基板１（ｐ型ウエル３）の表面近傍には、ゲート電極８Ａに所定の電圧を印加したときにソース、ドレイン間に流れる電流の通路となるチャネルを構成するｐ型半導体領域１２が形成されている。このｐ型半導体領域１２には、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧（Ｖth）を調整するためのｐ型不純物（ホウ素）がドープされている。すなわち、メモリセル選択用ＭＩＳＦＥＴＱｓは、表面チャネル型で構成されている。基板１（ｐ型ウエル３）の表面近傍に形成されたｐ型半導体領域１２の端部は、活性領域Ｌの肩部に形成された前記第２の傾斜面（Ｓ２）の下端まで延在し、第２の傾斜面（Ｓ２）におけるゲート電極８Ａの下端よりも下方に位置している。後述するように、このｐ型半導体領域１２に導入された不純物（ホウ素）の濃度は、活性領域の中央部と活性領域Ｌの肩部とでほぼ等しくなっている。
【００３４】
次に、上記ＤＲＡＭの製造方法を図６〜図２９を用いて説明する。なお、図６〜図１９、図２１および図２３〜図２９のそれぞれの左側部分は、ＤＲＡＭのメモリアレイの一部を示し、右側部分は、ＤＲＡＭの周辺回路の一部を示している。
【００３５】
まず、図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第１の酸化シリコン膜）４０を形成した後、酸化シリコン膜４０の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜（耐酸化膜）４１を堆積する。窒化シリコン膜４１は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用する。また、窒化シリコン膜４１は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜４１の下部の酸化シリコン膜４０は、基板１と窒化シリコン膜４１との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００３６】
次に、図７に示すように、フォトレジスト膜ＰＲ１をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜４１とその下部の酸化シリコン膜４０とを選択的に除去することによって、基板１の表面を露出させる。このとき、露出した基板１の表面に酸化シリコン膜４０が僅かでも残っていると異物発生の原因となるので、基板１をオーバーエッチングして酸化シリコン膜４０を完全に除去する。また、このオーバーエッチングを行ない、素子分離領域の基板１を後退させることによって、後の工程で形成される活性領域Ｌの肩部に傾斜面ができ易くなる。基板１のオーバーエッチング量は、１０〜３０ｎｍ程度あればよい。
【００３７】
次に、フォトレジスト膜ＰＲ１をアッシングで除去した後、周知のＳＣ−１液（アンモニア水／過酸化水素水の混合液）およびＳＣ−２液（塩酸／過酸化水素水の混合液）を使った洗浄によって、基板１の表面に残った異物を除去し、さらにフッ酸を使った洗浄によって、基板１の表面の自然酸化膜を除去する。この洗浄を行なうと、酸化膜が等方的に浅くエッチングされるので、図８に示すように、窒化シリコン膜４１の端部下に露出した酸化シリコン膜４０も浅くエッチングされ、その端部が窒化シリコン膜４１の端部から内側（活性領域Ｌ側）へ後退する。これにより、後の工程で形成される活性領域Ｌの肩部に傾斜面ができ易くなる。なお、この後退量が大きいと、窒化シリコン膜３と酸化シリコン膜２との接触面積が減少し、両者の界面で剥離が生じ易くなるので注意を要する。酸化シリコン膜４０の後退量は、その膜厚に相当する量（例えば１０ｎｍ程度）を大きく超えないようにすることが望ましい。
【００３８】
次に、図９に示すように、基板１を約８００〜１０００℃で熱酸化することによって、素子分離領域の基板１の表面に酸化シリコン膜４０よりも厚い膜厚（例えば２０〜６５ｎｍ程度）の酸化シリコン膜（第２の酸化シリコン膜）４２を形成する。この熱酸化処理を行なうことにより、窒化シリコン膜４１の端部から内側（活性領域Ｌ側）へ向かって酸化シリコン膜４２のバーズビーク(bird's beak)が伸びる。
【００３９】
次に、図１０に示すように、基板１の表面に形成された上記酸化シリコン膜４２をフッ酸を使ったウェットエッチングで除去することにより、素子分離領域の基板１の表面を再び露出させる。ここまでの工程により、後の工程で形成される活性領域Ｌの肩部の基板１表面に傾斜面ができる。なお、上記酸化シリコン膜４２はドライエッチングで除去してもよく、あるいはウェットエッチングとドライエッチングとを併用して除去してもよい。
【００４０】
次に、図１１に示すように、窒化シリコン膜４１をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００ｎｍ程度の溝２ａを形成する。このとき、活性領域Ｌの肩部もエッチングされるため、傾斜面の途中が後退して凹面が形成される。また、この溝２ａを形成する際には、基板１をエッチングするガス（例えばＣＦ４＋Ｏ２）の組成を調節することによって、その側壁に８０°程度のテーパを設ける。溝２ａの側壁にテーパを設けることにより、後の工程で堆積される酸化シリコン膜（６）が溝２ａの内部に埋め込まれ易くなる。
【００４１】
次に、前記ＳＣ−１液、ＳＣ−２液および希フッ酸を使った洗浄によって、溝２ａの内壁に付着したエッチング残渣を除去した後、図１２に示すように、基板１を約８００〜１０００℃で熱酸化することによって、溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第３の酸化シリコン膜）１１を形成する。この酸化シリコン膜１１は、溝２ａの内壁に生じたドライエッチングのダメージを回復すると共に、後の工程で溝２ａの内部に埋め込まれる酸化シリコン膜６と基板１との界面に生じるストレスを緩和するために形成する。また、この熱酸化処理を行なうことにより、活性領域Ｌの肩部の基板１表面が丸められ、前記図４（ａ）、図４（ｂ）に示した形状に類似した形状となる。
【００４２】
次に、図１３に示すように、溝２ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜（第４の酸化シリコン膜）６を堆積する。この酸化シリコン膜６は、溝２ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝２ａの内部が酸化シリコン膜６で完全に埋め込まれるようにする。酸化シリコン膜６は、例えば酸素とテトラエトキシシラン（（Ｃ２Ｈ５）４Ｓｉ）とを使って成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。なお、この酸化シリコン膜６を堆積する工程に先立って、溝２ａの内壁にＣＶＤ法で窒化シリコン膜（図示せず）を薄く堆積してもよい。この窒化シリコン膜は、溝２ａに埋め込んだ酸化シリコン膜６をデンシファイ（焼き締め）する際に、溝２ａの内壁の薄い酸化シリコン膜１１が活性領域側に厚く成長するのを抑制する作用がある。
【００４３】
次に、基板１を約１０００℃で熱酸化し、溝２ａに埋め込んだ酸化シリコン膜６の膜質を改善するためのデンシファイ（焼き締め）を行った後、図１４に示すように、フォトレジスト膜ＰＲ２をマスクにしたドライエッチングで窒化シリコン膜４１の上部の酸化シリコン膜６を除去する。フォトレジスト膜ＰＲ２のパターンは、素子分離領域の窒化シリコン膜４１をドライエッチングするときに使用したフォトレジスト膜ＰＲ１の反転パターンとする。
【００４４】
次に、フォトレジスト膜ＰＲ２を除去した後、図１５に示すように、化学的機械研磨（ＣＭＰ）法を用いて溝２ａの上部の酸化シリコン膜６を研磨し、その表面を平坦化する。この研磨は、活性領域Ｌの基板１表面を覆っている窒化シリコン膜４１をストッパに用いて行ない、酸化シリコン膜６の表面の高さが窒化シリコン膜４１のそれと同じになった時点を終点とする。
【００４５】
上記酸化シリコン膜６の研磨は、フォトレジスト膜ＰＲ２を使用しないで行なうこともできる。すなわち、溝２ａの内部を含む基板１上に酸化シリコン膜６を堆積し、続いて基板１を熱酸化して酸化シリコン膜６をデンシファイした後、窒化シリコン膜４１をストッパに用いた化学的機械研磨法で酸化シリコン膜６を研磨してもよい。また、酸化シリコン膜６のデンシファイは、化学的機械研磨法で酸化シリコン膜６を研磨し、溝２ａの内部のみに残した後に行ってもよい。この場合は、酸化シリコン膜６の膜厚が薄くなってからデンシファイを行なうので、研磨の前にデンシファイを行う場合に比べてデンシファイ時間を短縮することができる。ここまでの工程により、酸化シリコン膜６が埋め込まれた素子分離溝２が略完成する。
【００４６】
次に、活性領域Ｌの基板１表面を覆っている窒化シリコン膜４１を熱リン酸で除去し、その下部の酸化シリコン膜４０を露出させる。窒化シリコン膜４１を除去すると、図１６に示すように、活性領域Ｌの基板１表面に形成された酸化シリコン膜４０の表面と素子分離溝２に埋め込まれた酸化シリコン膜６の表面との間に窒化シリコン膜４１の膜厚に相当する段差が発生する。
【００４７】
次に、図１７に示すように、素子分離溝２に埋め込まれた酸化シリコン膜６の表面をフッ酸でウェットエッチングし、活性領域Ｌの基板１の表面との間に生じた段差を低減する。このとき、活性領域Ｌの基板１に形成されていた薄い酸化シリコン膜４０もエッチングされ、基板１の表面が露出する。また、前記窒化シリコン膜４１と接していた箇所の酸化シリコン膜６は、その上面だけでなく側面もフッ酸に晒されるので、活性領域Ｌから離れた領域の酸化シリコン膜６に比べて被エッチング量が多くなる。これにより、活性領域Ｌの肩部近傍の酸化シリコン膜６表面が内側に後退（リセス）し、活性領域Ｌの肩部の基板１表面が露出する。
【００４８】
次に、図１８に示すように、基板１を約８５０℃で熱酸化し、活性領域Ｌの基板１の表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第５の酸化シリコン膜）４３を形成する。この酸化シリコン膜４３は、次の工程で行なわれる不純物のイオン打ち込みによる基板１のダメージを低減するために形成する。
【００４９】
次に、図１９に示すように、基板１にウエル（ｐ型ウエル３、ｎ型ウエル４、５）を形成するために、上記酸化シリコン膜４３を通して基板１の一部にｎ型不純物（例えばリン）を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込む。また、基板１にチャネル領域１２を形成するために、上記酸化シリコン膜４３を通して基板１にｐ型不純物（ホウ素）を打ち込む。ウエル（ｐ型ウエル３、ｎ型ウエル４、５）を形成するための不純物は、高いエネルギーで基板１の深い領域に導入し、チャネル領域１２を形成するための不純物は、低いエネルギーで基板１の浅い領域に導入する。
【００５０】
これまでの工程で、活性領域Ｌの肩部の基板１表面には、前記図４（ａ）、図４（ｂ）に示したような、角が丸められた凹面を挟む急峻な第１の傾斜面（Ｓ１）と緩やかな第２の傾斜面（Ｓ２）とが形成されている。そのため、図２０に拡大して示すように、活性領域Ｌの肩部の急峻な第１の傾斜面（ｔ１）における酸化シリコン膜４３の垂直方向に沿った膜厚（ｔ１）は、活性領域Ｌの中央部における酸化シリコン膜４３の膜厚（ｔ０）よりも実効的に大きくなる。その結果、第１の傾斜面（ｔ１）では、酸化シリコン膜４３を通じて基板１に導入されるチャネル形成用不純物の濃度が、活性領域Ｌの中央部の基板１に導入されるチャネル形成用不純物の濃度よりも低くなる。
【００５１】
一方、素子分離溝２の側壁に近い第２の傾斜面（Ｓ２）は、傾斜が緩やかなため、この領域における酸化シリコン膜４３の垂直方向に沿った膜厚（ｔ２）は、活性領域Ｌの中央部における酸化シリコン膜４３の膜厚（ｔ０）と大差がない。従って、第２の傾斜面（Ｓ２）では、酸化シリコン膜４３を通じて基板１に導入されるチャネル形成用不純物の濃度は、第２の傾斜面（Ｓ２）と活性領域Ｌの中央部とで大差がない。
【００５２】
次に、図２１に示すように、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散させることにより、メモリアレイの基板１にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路の基板１にｐ型ウエル３およびｎ型ウエル４を形成する。メモリアレイの基板１の深い領域に形成されるｎ型ウエル５は、基板１を通じて周辺回路からメモリアレイのｐ型ウエル３にノイズが侵入するのを防ぐために形成される。
【００５３】
また、上記熱処理を行なうと、図２２に拡大して示すように、メモリアレイの基板１（ｐ型ウエル３）の表面近傍にはチャネルを構成するｐ型半導体領域１２が形成される。このとき、活性領域Ｌの肩部近傍では、第１の傾斜面（Ｓ１）の基板１よりも多くの不純物が導入された活性領域Ｌの中央部の基板１および第２の傾斜面（Ｓ２）の基板１からそれぞれ第１の傾斜面（Ｓ１）の基板１に不純物の一部が拡散する。これにより、ｐ型半導体領域１２の不純物濃度は、活性領域Ｌの中央部、第１の傾斜面（Ｓ１）および第２の傾斜面（Ｓ２）でほぼ等しくなる。なお、図示は省略するが、周辺回路の基板１（ｐ型ウエル３）の表面近傍にも上記と同様のチャネル領域１２が形成される。
【００５４】
このように、本実施の形態によれば、チャネルを構成するｐ型半導体領域１２の不純物濃度を活性領域Ｌの全域でほぼ等しくすることができる。これにより、活性領域の肩部におけるサブチャネルの形成を抑制し、しきい値電圧の低下を抑制することができる。
【００５５】
次に、図２３に示すように、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜４３を除去した後、図２４に示すように、基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚４ｎｍ程度の清浄なゲート酸化膜７を形成する。前述したように、ゲート酸化膜７は活性領域Ｌの肩部にも形成されるが、活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられ、角張った領域が存在しないので、この領域におけるゲート酸化膜７の膜厚は、活性領域の中央部におけるゲート酸化膜７の膜厚とほぼ等しくなる。
【００５６】
次に、図２５に示すように、上記ゲート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）、８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線ＷＬ）、８Ｂ、８Ｃは、例えばゲート酸化膜７上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法でＷＮ膜およびＷ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を堆積した後、フォトレジスト膜（図示せず）をマスクにしたエッチングでこれらの膜をパターニングすることによって形成する。
【００５７】
次に、図２６に示すように、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン注入することによって、メモリアレイのｐ型ウエル３にメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ型半導体領域１２を形成し、周辺回路のｐ型ウエル３にｎ−型半導体領域１４を形成する。また、周辺回路のｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入することによって、ｐ−型半導体領域１５を形成する。ここまでの工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００５８】
次に、図２７に示すように、基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の窒化シリコン膜１７を堆積した後、メモリアレイの窒化シリコン膜１７をフォトレジスト膜（図示せず）で覆い、周辺回路の窒化シリコン膜１７を異方的にエッチングすることによって、ゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペーサ１７ｃを形成する。
【００５９】
続いて、周辺回路のｐ型ウエル３にｎ型不純物（リン）をイオン注入することによって高不純物濃度のｎ＋型半導体領域１１（ソース、ドレイン）を形成し、周辺回路のｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入することによって高不純物濃度のｐ＋型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程により、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを有する周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが略完成する。
【００６０】
次に、図２８に示すように、メモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成し、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐの上部に第１層配線３０〜３４を形成する。
【００６１】
ビット線ＢＬおよび第１層配線３０〜３４を形成するには、まず、基板１上にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜２０を堆積し、続いて酸化シリコン膜２０をＣＭＰ法で研磨してその表面を平坦化した後、フォトレジスト膜（図示せず）をマスクにしてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１０）の上部の酸化シリコン膜２０および窒化シリコン膜１７をドライエッチングすることによって、ソース、ドレイン（ｎ型半導体領域１０）の一方の上部にコンタクトホール２２を形成し、他方の上部にコンタクトホール２３を形成する。
【００６２】
次に、上記コンタクトホール２２、２３の内部にプラグ２４を形成する。プラグ２４を形成するには、コンタクトホール２２、２３の内部を含む酸化シリコン膜２０の上部にｎ型不純物（リン）をドープした多結晶シリコン膜を堆積した後、この多結晶シリコン膜をエッチバックしてコンタクトホール２２、２３の内部のみに残す。
【００６３】
次に、上記酸化シリコン膜２０の上部にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜２５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてメモリアレイの酸化シリコン膜２５をドライエッチングすることにより、コンタクトホール２２の上部にスルーホール２７を形成する。続いて、フォトレジスト膜（図示せず）をマスクにして周辺回路の酸化シリコン膜２５およびその下層の酸化シリコン膜２０をドライエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１５）の上部にコンタクトホール３５、３６を形成し、周辺回路の酸化シリコン膜２５、その下層の酸化シリコン膜２０およびゲート電極８Ｃの上部の窒化シリコン層９をドライエッチングすることにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１２）の上部にコンタクトホール３７、３８を形成し、ゲート電極８Ｃの上部にコンタクトホール３９を形成する。
【００６４】
次に、コンタクトホール３５〜３９およびスルーホール２７の内部にプラグ２６を形成する。プラグ２６を形成するには、コンタクトホール３５〜３９の内部およびスルーホール２７の内部を含む酸化シリコン膜２５の上部にスパッタリング法でＣｏ膜（またはＴｉ膜）を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸化シリコン膜２５の上部のＷ膜、ＴｉＮ膜およびＣｏ膜（またはＴｉ膜）をＣＭＰ法で研磨し、これらの膜をコンタクトホール３５〜３９およびスルーホール２７の内部のみに残す。
【００６５】
次に、酸化シリコン膜２５の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＷ膜をドライエッチングすることにより、ビット線ＢＬおよび周辺回路の第１層配線３０〜３４を形成する。
【００６６】
次に、図２９に示すように、ビット線ＢＬの上部にメモリセルの情報蓄積用容量素子Ｃを形成する。
【００６７】
情報蓄積用容量素子Ｃを形成するには、まず、ビット線ＢＬおよび第１層配線３０〜３４の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜５０を堆積し、続いて酸化シリコン膜５０およびその下層の酸化シリコン膜２５をドライエッチングすることにより、コンタクトホール２３の上部にスルーホール５５を形成する。
【００６８】
次に、上記スルーホール５４の内部にプラグ５５を形成した後、酸化シリコン膜５０の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜５１を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたエッチングで周辺回路の窒化シリコン膜５１を除去する。プラグ５５を形成するには、スルーホール５４の内部を含む酸化シリコン膜５０の上部にｎ型不純物（リン）をドープした多結晶シリコン膜を堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール５４の内部のみに残す。
【００６９】
次に、メモリアレイの窒化シリコン膜５１の上部および周辺回路の酸化シリコン膜５０の上部にＣＶＤ法で酸化シリコン膜５２を堆積した後、フォトレジスト膜（図示せず）をマスクにしてメモリアレイの酸化シリコン膜５２をドライエッチングし、続いてこの酸化シリコン膜５２の下層の窒化シリコン膜５１をドライエッチングすることにより、スルーホール５４の上部に溝５３を形成する。情報蓄積用容量素子Ｃの下部電極５６は、この溝５３の内壁に沿って形成されるので、下部電極５６の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜５２を厚い膜厚（例えば１．３μｍ程度）で堆積し、深い溝５３を形成する必要がある。
【００７０】
次に、上記溝５３の内部を含む酸化シリコン膜５２の上部に、ｎ型不純物（リン）をドープした膜厚５０ｎｍ程度のアモルファスシリコン膜（図示せず）をＣＶＤ法で堆積した後、酸化シリコン膜５２の上部のアモルファスシリコン膜をエッチバックして除去することにより、溝５３の内壁に沿ってアモルファスシリコン膜を残す。続いて、溝５３の内部に残った上記アモルファスシリコン膜の表面をフッ酸系のエッチング液で洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ４）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜で構成された下部電極５６が溝５３の内壁に沿って形成される。
【００７１】
次に、下部電極５６の上部に酸化タンタル膜で構成された容量絶縁膜５７およびＴｉＮ膜で構成された上部電極５８を形成する。容量絶縁膜５７および上部電極５８を形成するには、まず溝５３の内部を含む酸化シリコン膜５２の上部にＣＶＤ法で膜厚２０ｎｍ程度の酸化タンタル膜を堆積し、続いてこの酸化タンタル膜の上部にＣＶＤ法およびスパッタリング法で膜厚１５０ｎｍ程度のＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜および酸化タンタル膜をドライエッチングする。これにより、多結晶シリコン膜で構成された下部電極５６、酸化タンタル膜で構成された容量絶縁膜５７およびＴｉＮ膜で構成された上部電極５８からなる情報蓄積用容量素子Ｃが形成される。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００７２】
その後、情報蓄積用容量素子Ｃの上部に２層程度のＡｌ（アルミニウム）配線と配線を保護する表面保護膜とを形成するが、それらの図示は省略する。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
前記実施の形態では、ＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、素子分離溝を有する基板に微細なＭＩＳＦＥＴを形成する各種ＳＬＳＩに広く適用することができる。
【産業上の利用可能性】
【００７５】
本発明は、半導体基板に微細なＭＩＳＦＥＴを形成するための素子分離形成プロセスに適用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程の途中における基板の要部平面図である。
【図２】図１のＡ−Ａ’線に沿った基板の断面図である。
【図３】図１のＢ−Ｂ’線に沿った基板の断面図である。
【図４】（ａ）は、活性領域およびその近傍の素子分離溝を拡大して示す図、（ｂ）は、活性領域の肩部の近傍を拡大して示す図である。
【図５】活性領域の肩部の近傍を拡大して示す図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】活性領域の肩部の近傍を拡大して示す図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】活性領域の肩部の近傍を拡大して示す図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明者が検討した素子分離構造における活性領域の肩部近傍を拡大して示す図である。
【符号の説明】
【００７７】
１ 基板
２ 素子分離溝
２ａ 溝
３ ｐ型ウエル
４、５ ｎ型ウエル
６ 酸化シリコン膜（溝の内部）
７ ゲート酸化膜
８Ａ、８Ｂ、８Ｃ ゲート電極
９ 窒化シリコン膜
１０ ｎ型半導体領域（ソース、ドレイン）
１１ 酸化シリコン膜（溝の内壁）
１２ ｐ型半導体領域
１３ ｎ−型半導体領域
１４ ｐ−型半導体領域
１５ ｎ＋型半導体領域（ソース、ドレイン）
１６ ｐ＋型半導体領域（ソース、ドレイン）
１７ 窒化シリコン膜（ＳＡＣ）
１７ｃ サイドウォールスペーサ
２０ 酸化シリコン膜
２２、２３ コンタクトホール
２５ 酸化シリコン膜
２６ プラグ
３０〜３４ 第１層配線
３５〜３９ コンタクトホール
４０ 酸化シリコン膜
４１ 窒化シリコン膜
４２ 酸化シリコン膜
４３ 酸化シリコン膜
５０ 酸化シリコン膜
５１ 窒化シリコン膜
５２ 酸化シリコン膜
５３ 溝
５６ 下部電極
５７ 容量絶縁膜
５８ 上部電極
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
ＰＲ１、ＰＲ２ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、微細なＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を形成するための素子分離形成プロセスに適用して有効な技術に関する。
【背景技術】
【０００２】
ＬＳＩ製造プロセスにおける素子分離技術として、選択酸化(Local Oxidization of Silicon；ＬＯＣＯＳ)法が広く用いられてきたが、半導体素子の微細化に伴って新たな素子分離技術の導入が進められている。
【０００３】
シリコン基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込んだ素子分離溝(Shallow Groove Isolation；ＳＧＩ)は、（ａ）素子分離間隔を縮小することができる、（ｂ）素子分離膜厚の制御が容易で、フィールド反転電圧の設定が容易である、（ｃ）溝の内部の側壁と底部とで不純物を打ち分けることによって、反転防止層を拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対しても有利であるなど、選択酸化法に比べて優れた特長を備えている。
【０００４】
上記素子分離溝の一般的な形成方法は、次の通りである。まず、シリコン基板を熱酸化してその表面に薄い酸化シリコン膜を形成し、さらにその上部にＣＶＤ(Chemical Vapor Deposition)法で窒化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜を除去する。次に、上記フォトレジスト膜を除去し、窒化シリコン膜をマスクにしたドライエッチングで基板に３５０ｎｍ〜４００ｎｍ程度の深さの溝を形成した後、基板を熱酸化することによって、溝の内壁に薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたエッチングダメージの除去と、後の工程で溝の内部に埋め込まれる酸化シリコン膜のストレス緩和を目的として形成される。
【０００５】
次に、溝の内部を含む基板上にＣＶＤ法で厚い酸化シリコン膜を堆積した後、基板を熱処理し、溝の内部に埋め込んだ酸化シリコン膜を緻密に焼締め（デンシファイ）する。続いて、化学的機械研磨(Chemical Mechanical Polishing；ＣＭＰ）法で窒化シリコン膜の上部の酸化シリコン膜を除去し、溝の内部のみに酸化シリコン膜を残した後、不要となった窒化シリコン膜をエッチングで除去することにより、素子分離溝が完成する。
【０００６】
ところで、上記のような素子分離構造においては、活性領域の基板表面に形成するゲート酸化膜が活性領域の端部（肩部）で局所的に薄くなり、この肩部にゲート電圧の電界が集中する結果、低いゲート電圧でもドレイン電流が流れてしまう現象（キンク特性あるいはハンプ特性などと呼ばれる）が生じることが知られており、これを解決する対策として、活性領域の肩部に丸みを付ける技術などが提案されている。
【０００７】
例えば、特開昭６３−２３７１号公報（特許文献１）は、上記のような素子分離溝によって囲まれた基板の活性領域にチャネル幅が１μｍ以下の微細なＭＩＳＦＥＴを形成した場合、しきい値電圧（Ｖth）が低下する、いわゆる狭チャネル効果が顕在化し、デバイスとして使用不可能になる問題を指摘している。これは、基板に溝を形成してその内部に絶縁膜を埋め込んだ素子分離構造では、活性領域の肩部が直角に近い尖った断面形状となるため、この領域にゲート電圧の電界が集中し、低いゲート電圧でもチャネルが形成されてしまうからである。
【０００８】
上記特許文献１は、このような狭チャネル効果を抑制するために、基板に溝を形成した後、９５０℃のウェット酸化を行なって活性領域の肩部に曲率（丸み）を持たせると共に、活性領域の肩部のゲート酸化膜を厚くすることによって、しきい値電圧の低下を防ぐ技術を開示している。
【０００９】
また、特開平２−２６０６６０号公報（特許文献２）も、上記したキンク（ハンプ）特性の発生を防ぐために、活性領域の肩部に丸みを付け、この領域にゲート電圧の電界が集中するのを抑制する技術を開示している。この公報においては、概略次のような方法によって活性領域の肩部に丸みを付けている。
【００１０】
まず、半導体基板の素子形成領域を酸化膜と耐酸化性膜の積層膜からなるマスクで覆い、この状態で基板を熱酸化することによって、素子分離領域の基板面にその一端が素子形成領域に食い込むように酸化膜を形成する。次に、上記耐酸化性膜をマスクにしたウェットエッチングによって、素子分離領域の上記酸化膜を除去し、続いて上記耐酸化性膜をマスクにした反応性イオンエッチングによって、素子分離領域の基板に溝を形成した後、基板を熱酸化することによって、上記溝の内壁面に熱酸化膜を形成し、併せて溝の肩部に丸みを付ける。
【特許文献１】特開昭６３−２３７１号公報
【特許文献２】特開平２−２６０６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図３０は、活性領域の肩部近傍の拡大図である。図の左側部分は活性領域の基板を示し、その表面にはゲート酸化膜６０が形成されている。また、図の左側部分は素子分離溝を示し、その内部には酸化シリコン膜６１が埋め込まれている。さらに、活性領域および素子分離溝の上部には、図の左右方向に延在するゲート電極６２が形成されている。
【００１２】
図示のように、基板に形成した溝の内部に酸化シリコン膜６１を埋め込んで形成した素子分離溝においては、酸化シリコン膜６１の表面が活性領域の近傍で下方に後退（リセス）するという特徴がある。これは、活性領域の基板上に形成した窒化シリコン膜をマスクにしたエッチングで基板に溝を形成し、次いでこの溝の内部に酸化シリコン膜６１を埋め込んでその表面を平坦化した後、不要となった窒化シリコン膜をエッチングで除去すると、活性領域の基板表面と溝に埋め込まれた酸化シリコン膜６１の表面との間に窒化シリコン膜の膜厚に相当する段差が発生する。そこで、この段差を低減するために、酸化シリコン膜６１の表面をフッ酸でウェットエッチングすると、窒化シリコン膜と接していた箇所、すなわち活性領域の近傍の酸化シリコン膜６１は、その上面だけでなく側面もフッ酸に晒されるので、活性領域から離れた領域の酸化シリコン膜６１に比べて被エッチング量が多くなるからである。
【００１３】
このように、活性領域の近傍の酸化シリコン膜６１が下方に後退（リセス）すると、活性領域の肩部の基板表面に形成されるゲート酸化膜６０の端部が素子分離溝の側壁の一部にまで達するようになる。ところが、素子分離溝の側壁にはチャネル形成用の不純物が打ち込まれ難いため、この領域の不純物濃度は活性領域の平坦部の不純物濃度よりも低下する。その結果、ゲート電極に電圧を印加したときに、活性領域の平坦部にチャネルが形成されるよりも先に活性領域の肩部にサブチャネルが形成されてしまうので、しきい値電圧が低下すると考えられる。特に、ＭＩＳＦＥＴの微細化に伴ってゲート幅が小さくなると、サブチャネルの影響が顕著になり、しきい値電圧の低下量が大きくなる。このような現象は、ｎ型の多結晶シリコンでゲート電極を形成する表面チャネル型ＭＩＳＦＥＴで特に深刻な問題となる。
【００１４】
上記のようなしきい値電圧の低下を防ぐ対策として、チャネル形成用の不純物のドーズ量を増やし、活性領域の肩部における不純物濃度の低下を補償することも考えられる。しかし、この方法では基板の不純物濃度が高くなるために、例えばＤＲＡＭ(Dynamic Random Access Memory)の場合には、蓄積ノードの半導体領域近傍における電界強度が大きくなり、リーク電流の増大によるリフレッシュ特性の低下や、ビット線の寄生容量の増大といった問題を引き起こす。
【００１５】
このように、素子分離溝によって囲まれた基板の活性領域に微細なＭＩＳＦＥＴを形成しようとする場合は、単に活性領域の肩部を丸くするだけの対策では、しきい値電圧の低下を防ぐことはできず、上記したような活性領域の肩部におけるサブチャネルの形成を抑制する対策が不可欠である。
【００１６】
本発明の目的は、素子分離溝の形状を最適化してＭＩＳＦＥＴの微細化を推進する技術を提供することにある。
【００１７】
本発明の他の目的は、微細化されたＤＲＡＭのリフレッシュ特性を向上させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体基板上に第１酸化シリコン膜を形成する工程、
（ｂ）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程後に、前記第１窒化シリコン膜および前記第１酸化シリコン膜を選択的に除去することで、前記半導体基板を選択的に露出すると共に、前記半導体基板を削る工程、
（ｄ）前記（ｃ）工程後に、前記第１酸化シリコン膜を前記第１窒化シリコン膜の端部から後退させる工程、
（ｅ）前記（ｄ）工程後に、前記（ｃ）工程で露出した前記半導体基板に、熱酸化法によって、前記第１酸化シリコン膜よりも厚い膜厚を有する第２酸化シリコン膜を形成すると共に、前記第１酸化シリコン膜を後退させた領域に前記第２酸化シリコン膜のバーズビークを形成する工程、
（ｆ）前記第２酸化シリコン膜を除去する工程であって、前記半導体基板に傾斜面を形成する工程、
（ｇ）前記（ｆ）工程後に、前記半導体基板をエッチングすることによって、前記半導体基板に溝を形成する工程、
（ｈ）前記（ｇ）工程後、熱酸化法によって、前記溝の内壁に第３酸化シリコン膜を形成する工程、
（ｉ）前記溝内の第３酸化シリコン膜上および前記第１窒化シリコン膜上に第４酸化シリコン膜を堆積する工程、
（ｊ）化学的機械研磨法によって、前記溝内の前記第４酸化シリコン膜を残すように、前記第４酸化シリコン膜を研磨する工程、
（ｋ）前記（ｊ）工程後に、前記第１酸化シリコン膜および前記第１窒化シリコン膜を除去した後、ＭＩＳＦＥＴのしきい値電圧を制御するための不純物を前記半導体基板に導入する工程、
（ｌ）前記（ｋ）工程後に、前記半導体基板を洗浄した後、前記半導体基板上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｍ）前記ゲート絶縁膜および前記第４酸化シリコン膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｎ）前記半導体基板に、前記ＭＩＳＦＥＴのソースまたはドレイン領域を形成する工程、
（ｏ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続するビット線を形成する工程、
（ｐ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続する容量素子を形成する工程。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
活性領域の肩部におけるサブチャネルの形成を抑制することができるので、微細化されたＭＩＳＦＥＴのしきい値電圧の低下を抑制することができる。これにより、基板の不純物濃度を低くすることができるので、ＤＲＡＭの場合は、リーク電流の低減によるリフレッシュ特性の向上を実現することができる。
【００２３】
活性領域の肩部に丸みを付けることにより、活性領域の肩部における電界の集中およびゲート絶縁膜の薄膜化を防止することができるので、これらに起因するしきい値電圧の低下も抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１は、製造工程の途中における基板の要部平面図、図２は、図１のＡ−Ａ’線に沿った基板の断面図、図３は、同じくＢ−Ｂ’線に沿った基板の断面図である。
【００２６】
例えばｐ型の単結晶シリコンからなる基板１の主面に形成されたｐ型ウエル３には、素子分離溝２によって周囲を規定された活性領域Ｌが形成されている。活性領域Ｌは細長い島状の平面パターンを有し、その平面寸法は、例えば長辺方向が０．６μｍ、短辺方向が０．１２μｍである。これらの活性領域Ｌのそれぞれには、ソース、ドレインの一方を共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓが形成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、ＤＲＡＭのメモリセルの一部を構成し、後の工程でその上部に形成される情報蓄積用容量素子Ｃと直列に接続される。
【００２７】
上記メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜７、ゲート電極８Ａおよび一対のｎ型半導体領域１０、１０（ソース、ドレイン）によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａは、ワード線ＷＬと一体に構成され、図１の上下方向（第２方向）に沿って同一の線幅および同一の間隔で直線的に延在している。また、図１の左右方向（第１方向）に沿ったゲート電極８Ａ（ワード線ＷＬ）の線幅（ゲート長）および間隔は、フォトリソグラフィの解像限界で決まる最小寸法（例えば０．１２μｍ）で構成されている。ゲート電極８Ａは、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＮ（窒化タングステン）などのバリアメタル膜とＷ（タングステン）膜とを積層したポリメタル構造で構成されている。また、ゲート電極８Ａ（ワード線ＷＬ）の上部には、ゲート電極８Ａ（ワード線ＷＬ）と同一の平面パターンを有する窒化シリコン膜９が形成されている。
【００２８】
図４（ａ）は、図１の上下方向（第２方向）に沿った活性領域Ｌおよびその近傍の素子分離溝２を拡大して示す図、図４（ｂ）および図５は、図１の上下方向（第２方向）に沿った活性領域Ｌの肩部の近傍を拡大して示す図である。
【００２９】
活性領域Ｌを囲む素子分離溝２は、基板１（ｐ型ウエル２）に形成した溝の内部に酸化シリコン膜６を埋め込んだ構成になっている。この素子分離溝２の内壁と酸化シリコン膜６との界面には、酸化シリコン膜６と基板１との間に生じるストレスを緩和するための薄い酸化シリコン膜１１が形成されている。素子分離溝２に埋め込まれた上記酸化シリコン膜６の表面（上面）は、活性領域Ｌの基板１の表面（ゲート酸化膜７）とほぼ同じ高さになっているが、活性領域Ｌの近傍では下方（基板１側）に後退（リセス）している。
【００３０】
一方、上記素子分離溝２に囲まれた活性領域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な水平面となっているが、活性領域Ｌの肩部では、素子分離溝２の側壁に向かって下降する傾斜面となっている。図４（ｂ）に示すように、この傾斜面は、傾斜角度の異なる２つの傾斜面（Ｓ１、Ｓ２）を含んでいる。活性領域Ｌの中央部に近い第１の傾斜面（Ｓ１）は、比較的急峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾斜面（Ｓ２）は、第１の傾斜面（Ｓ１）よりも緩やかな傾斜面である。
【００３１】
また、上記活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しない。活性領域Ｌの肩部には前述した傾斜角度の異なる２つの傾斜面（Ｓ１、Ｓ２）が形成されているので、活性領域Ｌの水平に近い平坦面と第１の傾斜面（Ｓ１）との境界部、および素子分離溝２の側壁と第２の傾斜面（Ｓ２）との境界部は、いずれも角が丸められた凸面になっている。また、急峻な第１の傾斜面（Ｓ１）と緩やかな第２の傾斜面（Ｓ２）との境界部は、角が丸められた凹面になっている。すなわち、図５に示すように、活性領域Ｌの肩部に対する接線が活性領域Ｌの水平な平坦面に対してなす角度（θ）は、活性領域Ｌ側（図の左側）から素子分離溝２側（図の右側）に向かって徐々に増加（θＡ＜θＢ）した後、徐々に減少（θＢ＞θＣ）し、素子分離溝２の側壁に達する手前で再び増加する（θＣ＜θＤ）ように変化する。
【００３２】
上記活性領域Ｌの基板１表面には、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜７が形成され、さらにその上部にはゲート電極８Ａが形成されている。前記のように、素子分離溝２に埋め込まれた酸化シリコン膜６の表面は活性領域Ｌの近傍で下方に後退（リセス）し、活性領域Ｌの肩部を覆っていないので、ゲート酸化膜７は活性領域Ｌの肩部にも形成され、その端部は前記第２の傾斜面（Ｓ２）の下端まで延在している。また、活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しないので、活性領域Ｌの肩部におけるゲート酸化膜７の膜厚は、活性領域の中央部におけるゲート酸化膜７の膜厚とほぼ等しくなっている。
【００３３】
ゲート酸化膜７の下部の基板１（ｐ型ウエル３）の表面近傍には、ゲート電極８Ａに所定の電圧を印加したときにソース、ドレイン間に流れる電流の通路となるチャネルを構成するｐ型半導体領域１２が形成されている。このｐ型半導体領域１２には、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧（Ｖth）を調整するためのｐ型不純物（ホウ素）がドープされている。すなわち、メモリセル選択用ＭＩＳＦＥＴＱｓは、表面チャネル型で構成されている。基板１（ｐ型ウエル３）の表面近傍に形成されたｐ型半導体領域１２の端部は、活性領域Ｌの肩部に形成された前記第２の傾斜面（Ｓ２）の下端まで延在し、第２の傾斜面（Ｓ２）におけるゲート電極８Ａの下端よりも下方に位置している。後述するように、このｐ型半導体領域１２に導入された不純物（ホウ素）の濃度は、活性領域の中央部と活性領域Ｌの肩部とでほぼ等しくなっている。
【００３４】
次に、上記ＤＲＡＭの製造方法を図６〜図２９を用いて説明する。なお、図６〜図１９、図２１および図２３〜図２９のそれぞれの左側部分は、ＤＲＡＭのメモリアレイの一部を示し、右側部分は、ＤＲＡＭの周辺回路の一部を示している。
【００３５】
まず、図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第１の酸化シリコン膜）４０を形成した後、酸化シリコン膜４０の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜（耐酸化膜）４１を堆積する。窒化シリコン膜４１は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用する。また、窒化シリコン膜４１は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜４１の下部の酸化シリコン膜４０は、基板１と窒化シリコン膜４１との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００３６】
次に、図７に示すように、フォトレジスト膜ＰＲ１をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜４１とその下部の酸化シリコン膜４０とを選択的に除去することによって、基板１の表面を露出させる。このとき、露出した基板１の表面に酸化シリコン膜４０が僅かでも残っていると異物発生の原因となるので、基板１をオーバーエッチングして酸化シリコン膜４０を完全に除去する。また、このオーバーエッチングを行ない、素子分離領域の基板１を後退させることによって、後の工程で形成される活性領域Ｌの肩部に傾斜面ができ易くなる。基板１のオーバーエッチング量は、１０〜３０ｎｍ程度あればよい。
【００３７】
次に、フォトレジスト膜ＰＲ１をアッシングで除去した後、周知のＳＣ−１液（アンモニア水／過酸化水素水の混合液）およびＳＣ−２液（塩酸／過酸化水素水の混合液）を使った洗浄によって、基板１の表面に残った異物を除去し、さらにフッ酸を使った洗浄によって、基板１の表面の自然酸化膜を除去する。この洗浄を行なうと、酸化膜が等方的に浅くエッチングされるので、図８に示すように、窒化シリコン膜４１の端部下に露出した酸化シリコン膜４０も浅くエッチングされ、その端部が窒化シリコン膜４１の端部から内側（活性領域Ｌ側）へ後退する。これにより、後の工程で形成される活性領域Ｌの肩部に傾斜面ができ易くなる。なお、この後退量が大きいと、窒化シリコン膜３と酸化シリコン膜２との接触面積が減少し、両者の界面で剥離が生じ易くなるので注意を要する。酸化シリコン膜４０の後退量は、その膜厚に相当する量（例えば１０ｎｍ程度）を大きく超えないようにすることが望ましい。
【００３８】
次に、図９に示すように、基板１を約８００〜１０００℃で熱酸化することによって、素子分離領域の基板１の表面に酸化シリコン膜４０よりも厚い膜厚（例えば２０〜６５ｎｍ程度）の酸化シリコン膜（第２の酸化シリコン膜）４２を形成する。この熱酸化処理を行なうことにより、窒化シリコン膜４１の端部から内側（活性領域Ｌ側）へ向かって酸化シリコン膜４２のバーズビーク(bird's beak)が伸びる。
【００３９】
次に、図１０に示すように、基板１の表面に形成された上記酸化シリコン膜４２をフッ酸を使ったウェットエッチングで除去することにより、素子分離領域の基板１の表面を再び露出させる。ここまでの工程により、後の工程で形成される活性領域Ｌの肩部の基板１表面に傾斜面ができる。なお、上記酸化シリコン膜４２はドライエッチングで除去してもよく、あるいはウェットエッチングとドライエッチングとを併用して除去してもよい。
【００４０】
次に、図１１に示すように、窒化シリコン膜４１をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００ｎｍ程度の溝２ａを形成する。このとき、活性領域Ｌの肩部もエッチングされるため、傾斜面の途中が後退して凹面が形成される。また、この溝２ａを形成する際には、基板１をエッチングするガス（例えばＣＦ４＋Ｏ２）の組成を調節することによって、その側壁に８０°程度のテーパを設ける。溝２ａの側壁にテーパを設けることにより、後の工程で堆積される酸化シリコン膜（６）が溝２ａの内部に埋め込まれ易くなる。
【００４１】
次に、前記ＳＣ−１液、ＳＣ−２液および希フッ酸を使った洗浄によって、溝２ａの内壁に付着したエッチング残渣を除去した後、図１２に示すように、基板１を約８００〜１０００℃で熱酸化することによって、溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第３の酸化シリコン膜）１１を形成する。この酸化シリコン膜１１は、溝２ａの内壁に生じたドライエッチングのダメージを回復すると共に、後の工程で溝２ａの内部に埋め込まれる酸化シリコン膜６と基板１との界面に生じるストレスを緩和するために形成する。また、この熱酸化処理を行なうことにより、活性領域Ｌの肩部の基板１表面が丸められ、前記図４（ａ）、図４（ｂ）に示した形状に類似した形状となる。
【００４２】
次に、図１３に示すように、溝２ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜（第４の酸化シリコン膜）６を堆積する。この酸化シリコン膜６は、溝２ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝２ａの内部が酸化シリコン膜６で完全に埋め込まれるようにする。酸化シリコン膜６は、例えば酸素とテトラエトキシシラン（（Ｃ２Ｈ５）４Ｓｉ）とを使って成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。なお、この酸化シリコン膜６を堆積する工程に先立って、溝２ａの内壁にＣＶＤ法で窒化シリコン膜（図示せず）を薄く堆積してもよい。この窒化シリコン膜は、溝２ａに埋め込んだ酸化シリコン膜６をデンシファイ（焼き締め）する際に、溝２ａの内壁の薄い酸化シリコン膜１１が活性領域側に厚く成長するのを抑制する作用がある。
【００４３】
次に、基板１を約１０００℃で熱酸化し、溝２ａに埋め込んだ酸化シリコン膜６の膜質を改善するためのデンシファイ（焼き締め）を行った後、図１４に示すように、フォトレジスト膜ＰＲ２をマスクにしたドライエッチングで窒化シリコン膜４１の上部の酸化シリコン膜６を除去する。フォトレジスト膜ＰＲ２のパターンは、素子分離領域の窒化シリコン膜４１をドライエッチングするときに使用したフォトレジスト膜ＰＲ１の反転パターンとする。
【００４４】
次に、フォトレジスト膜ＰＲ２を除去した後、図１５に示すように、化学的機械研磨（ＣＭＰ）法を用いて溝２ａの上部の酸化シリコン膜６を研磨し、その表面を平坦化する。この研磨は、活性領域Ｌの基板１表面を覆っている窒化シリコン膜４１をストッパに用いて行ない、酸化シリコン膜６の表面の高さが窒化シリコン膜４１のそれと同じになった時点を終点とする。
【００４５】
上記酸化シリコン膜６の研磨は、フォトレジスト膜ＰＲ２を使用しないで行なうこともできる。すなわち、溝２ａの内部を含む基板１上に酸化シリコン膜６を堆積し、続いて基板１を熱酸化して酸化シリコン膜６をデンシファイした後、窒化シリコン膜４１をストッパに用いた化学的機械研磨法で酸化シリコン膜６を研磨してもよい。また、酸化シリコン膜６のデンシファイは、化学的機械研磨法で酸化シリコン膜６を研磨し、溝２ａの内部のみに残した後に行ってもよい。この場合は、酸化シリコン膜６の膜厚が薄くなってからデンシファイを行なうので、研磨の前にデンシファイを行う場合に比べてデンシファイ時間を短縮することができる。ここまでの工程により、酸化シリコン膜６が埋め込まれた素子分離溝２が略完成する。
【００４６】
次に、活性領域Ｌの基板１表面を覆っている窒化シリコン膜４１を熱リン酸で除去し、その下部の酸化シリコン膜４０を露出させる。窒化シリコン膜４１を除去すると、図１６に示すように、活性領域Ｌの基板１表面に形成された酸化シリコン膜４０の表面と素子分離溝２に埋め込まれた酸化シリコン膜６の表面との間に窒化シリコン膜４１の膜厚に相当する段差が発生する。
【００４７】
次に、図１７に示すように、素子分離溝２に埋め込まれた酸化シリコン膜６の表面をフッ酸でウェットエッチングし、活性領域Ｌの基板１の表面との間に生じた段差を低減する。このとき、活性領域Ｌの基板１に形成されていた薄い酸化シリコン膜４０もエッチングされ、基板１の表面が露出する。また、前記窒化シリコン膜４１と接していた箇所の酸化シリコン膜６は、その上面だけでなく側面もフッ酸に晒されるので、活性領域Ｌから離れた領域の酸化シリコン膜６に比べて被エッチング量が多くなる。これにより、活性領域Ｌの肩部近傍の酸化シリコン膜６表面が内側に後退（リセス）し、活性領域Ｌの肩部の基板１表面が露出する。
【００４８】
次に、図１８に示すように、基板１を約８５０℃で熱酸化し、活性領域Ｌの基板１の表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第５の酸化シリコン膜）４３を形成する。この酸化シリコン膜４３は、次の工程で行なわれる不純物のイオン打ち込みによる基板１のダメージを低減するために形成する。
【００４９】
次に、図１９に示すように、基板１にウエル（ｐ型ウエル３、ｎ型ウエル４、５）を形成するために、上記酸化シリコン膜４３を通して基板１の一部にｎ型不純物（例えばリン）を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込む。また、基板１にチャネル領域１２を形成するために、上記酸化シリコン膜４３を通して基板１にｐ型不純物（ホウ素）を打ち込む。ウエル（ｐ型ウエル３、ｎ型ウエル４、５）を形成するための不純物は、高いエネルギーで基板１の深い領域に導入し、チャネル領域１２を形成するための不純物は、低いエネルギーで基板１の浅い領域に導入する。
【００５０】
これまでの工程で、活性領域Ｌの肩部の基板１表面には、前記図４（ａ）、図４（ｂ）に示したような、角が丸められた凹面を挟む急峻な第１の傾斜面（Ｓ１）と緩やかな第２の傾斜面（Ｓ２）とが形成されている。そのため、図２０に拡大して示すように、活性領域Ｌの肩部の急峻な第１の傾斜面（ｔ１）における酸化シリコン膜４３の垂直方向に沿った膜厚（ｔ１）は、活性領域Ｌの中央部における酸化シリコン膜４３の膜厚（ｔ０）よりも実効的に大きくなる。その結果、第１の傾斜面（ｔ１）では、酸化シリコン膜４３を通じて基板１に導入されるチャネル形成用不純物の濃度が、活性領域Ｌの中央部の基板１に導入されるチャネル形成用不純物の濃度よりも低くなる。
【００５１】
一方、素子分離溝２の側壁に近い第２の傾斜面（Ｓ２）は、傾斜が緩やかなため、この領域における酸化シリコン膜４３の垂直方向に沿った膜厚（ｔ２）は、活性領域Ｌの中央部における酸化シリコン膜４３の膜厚（ｔ０）と大差がない。従って、第２の傾斜面（Ｓ２）では、酸化シリコン膜４３を通じて基板１に導入されるチャネル形成用不純物の濃度は、第２の傾斜面（Ｓ２）と活性領域Ｌの中央部とで大差がない。
【００５２】
次に、図２１に示すように、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散させることにより、メモリアレイの基板１にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路の基板１にｐ型ウエル３およびｎ型ウエル４を形成する。メモリアレイの基板１の深い領域に形成されるｎ型ウエル５は、基板１を通じて周辺回路からメモリアレイのｐ型ウエル３にノイズが侵入するのを防ぐために形成される。
【００５３】
また、上記熱処理を行なうと、図２２に拡大して示すように、メモリアレイの基板１（ｐ型ウエル３）の表面近傍にはチャネルを構成するｐ型半導体領域１２が形成される。このとき、活性領域Ｌの肩部近傍では、第１の傾斜面（Ｓ１）の基板１よりも多くの不純物が導入された活性領域Ｌの中央部の基板１および第２の傾斜面（Ｓ２）の基板１からそれぞれ第１の傾斜面（Ｓ１）の基板１に不純物の一部が拡散する。これにより、ｐ型半導体領域１２の不純物濃度は、活性領域Ｌの中央部、第１の傾斜面（Ｓ１）および第２の傾斜面（Ｓ２）でほぼ等しくなる。なお、図示は省略するが、周辺回路の基板１（ｐ型ウエル３）の表面近傍にも上記と同様のチャネル領域１２が形成される。
【００５４】
このように、本実施の形態によれば、チャネルを構成するｐ型半導体領域１２の不純物濃度を活性領域Ｌの全域でほぼ等しくすることができる。これにより、活性領域の肩部におけるサブチャネルの形成を抑制し、しきい値電圧の低下を抑制することができる。
【００５５】
次に、図２３に示すように、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜４３を除去した後、図２４に示すように、基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚４ｎｍ程度の清浄なゲート酸化膜７を形成する。前述したように、ゲート酸化膜７は活性領域Ｌの肩部にも形成されるが、活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられ、角張った領域が存在しないので、この領域におけるゲート酸化膜７の膜厚は、活性領域の中央部におけるゲート酸化膜７の膜厚とほぼ等しくなる。
【００５６】
次に、図２５に示すように、上記ゲート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）、８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線ＷＬ）、８Ｂ、８Ｃは、例えばゲート酸化膜７上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法でＷＮ膜およびＷ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を堆積した後、フォトレジスト膜（図示せず）をマスクにしたエッチングでこれらの膜をパターニングすることによって形成する。
【００５７】
次に、図２６に示すように、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン注入することによって、メモリアレイのｐ型ウエル３にメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ型半導体領域１２を形成し、周辺回路のｐ型ウエル３にｎ−型半導体領域１４を形成する。また、周辺回路のｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入することによって、ｐ−型半導体領域１５を形成する。ここまでの工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００５８】
次に、図２７に示すように、基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の窒化シリコン膜１７を堆積した後、メモリアレイの窒化シリコン膜１７をフォトレジスト膜（図示せず）で覆い、周辺回路の窒化シリコン膜１７を異方的にエッチングすることによって、ゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペーサ１７ｃを形成する。
【００５９】
続いて、周辺回路のｐ型ウエル３にｎ型不純物（リン）をイオン注入することによって高不純物濃度のｎ＋型半導体領域１１（ソース、ドレイン）を形成し、周辺回路のｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入することによって高不純物濃度のｐ＋型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程により、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを有する周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが略完成する。
【００６０】
次に、図２８に示すように、メモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成し、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐの上部に第１層配線３０〜３４を形成する。
【００６１】
ビット線ＢＬおよび第１層配線３０〜３４を形成するには、まず、基板１上にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜２０を堆積し、続いて酸化シリコン膜２０をＣＭＰ法で研磨してその表面を平坦化した後、フォトレジスト膜（図示せず）をマスクにしてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１０）の上部の酸化シリコン膜２０および窒化シリコン膜１７をドライエッチングすることによって、ソース、ドレイン（ｎ型半導体領域１０）の一方の上部にコンタクトホール２２を形成し、他方の上部にコンタクトホール２３を形成する。
【００６２】
次に、上記コンタクトホール２２、２３の内部にプラグ２４を形成する。プラグ２４を形成するには、コンタクトホール２２、２３の内部を含む酸化シリコン膜２０の上部にｎ型不純物（リン）をドープした多結晶シリコン膜を堆積した後、この多結晶シリコン膜をエッチバックしてコンタクトホール２２、２３の内部のみに残す。
【００６３】
次に、上記酸化シリコン膜２０の上部にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜２５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてメモリアレイの酸化シリコン膜２５をドライエッチングすることにより、コンタクトホール２２の上部にスルーホール２７を形成する。続いて、フォトレジスト膜（図示せず）をマスクにして周辺回路の酸化シリコン膜２５およびその下層の酸化シリコン膜２０をドライエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１５）の上部にコンタクトホール３５、３６を形成し、周辺回路の酸化シリコン膜２５、その下層の酸化シリコン膜２０およびゲート電極８Ｃの上部の窒化シリコン層９をドライエッチングすることにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１２）の上部にコンタクトホール３７、３８を形成し、ゲート電極８Ｃの上部にコンタクトホール３９を形成する。
【００６４】
次に、コンタクトホール３５〜３９およびスルーホール２７の内部にプラグ２６を形成する。プラグ２６を形成するには、コンタクトホール３５〜３９の内部およびスルーホール２７の内部を含む酸化シリコン膜２５の上部にスパッタリング法でＣｏ膜（またはＴｉ膜）を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸化シリコン膜２５の上部のＷ膜、ＴｉＮ膜およびＣｏ膜（またはＴｉ膜）をＣＭＰ法で研磨し、これらの膜をコンタクトホール３５〜３９およびスルーホール２７の内部のみに残す。
【００６５】
次に、酸化シリコン膜２５の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＷ膜をドライエッチングすることにより、ビット線ＢＬおよび周辺回路の第１層配線３０〜３４を形成する。
【００６６】
次に、図２９に示すように、ビット線ＢＬの上部にメモリセルの情報蓄積用容量素子Ｃを形成する。
【００６７】
情報蓄積用容量素子Ｃを形成するには、まず、ビット線ＢＬおよび第１層配線３０〜３４の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜５０を堆積し、続いて酸化シリコン膜５０およびその下層の酸化シリコン膜２５をドライエッチングすることにより、コンタクトホール２３の上部にスルーホール５５を形成する。
【００６８】
次に、上記スルーホール５４の内部にプラグ５５を形成した後、酸化シリコン膜５０の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜５１を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたエッチングで周辺回路の窒化シリコン膜５１を除去する。プラグ５５を形成するには、スルーホール５４の内部を含む酸化シリコン膜５０の上部にｎ型不純物（リン）をドープした多結晶シリコン膜を堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール５４の内部のみに残す。
【００６９】
次に、メモリアレイの窒化シリコン膜５１の上部および周辺回路の酸化シリコン膜５０の上部にＣＶＤ法で酸化シリコン膜５２を堆積した後、フォトレジスト膜（図示せず）をマスクにしてメモリアレイの酸化シリコン膜５２をドライエッチングし、続いてこの酸化シリコン膜５２の下層の窒化シリコン膜５１をドライエッチングすることにより、スルーホール５４の上部に溝５３を形成する。情報蓄積用容量素子Ｃの下部電極５６は、この溝５３の内壁に沿って形成されるので、下部電極５６の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜５２を厚い膜厚（例えば１．３μｍ程度）で堆積し、深い溝５３を形成する必要がある。
【００７０】
次に、上記溝５３の内部を含む酸化シリコン膜５２の上部に、ｎ型不純物（リン）をドープした膜厚５０ｎｍ程度のアモルファスシリコン膜（図示せず）をＣＶＤ法で堆積した後、酸化シリコン膜５２の上部のアモルファスシリコン膜をエッチバックして除去することにより、溝５３の内壁に沿ってアモルファスシリコン膜を残す。続いて、溝５３の内部に残った上記アモルファスシリコン膜の表面をフッ酸系のエッチング液で洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ４）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜で構成された下部電極５６が溝５３の内壁に沿って形成される。
【００７１】
次に、下部電極５６の上部に酸化タンタル膜で構成された容量絶縁膜５７およびＴｉＮ膜で構成された上部電極５８を形成する。容量絶縁膜５７および上部電極５８を形成するには、まず溝５３の内部を含む酸化シリコン膜５２の上部にＣＶＤ法で膜厚２０ｎｍ程度の酸化タンタル膜を堆積し、続いてこの酸化タンタル膜の上部にＣＶＤ法およびスパッタリング法で膜厚１５０ｎｍ程度のＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜および酸化タンタル膜をドライエッチングする。これにより、多結晶シリコン膜で構成された下部電極５６、酸化タンタル膜で構成された容量絶縁膜５７およびＴｉＮ膜で構成された上部電極５８からなる情報蓄積用容量素子Ｃが形成される。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００７２】
その後、情報蓄積用容量素子Ｃの上部に２層程度のＡｌ（アルミニウム）配線と配線を保護する表面保護膜とを形成するが、それらの図示は省略する。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
前記実施の形態では、ＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、素子分離溝を有する基板に微細なＭＩＳＦＥＴを形成する各種ＳＬＳＩに広く適用することができる。
【産業上の利用可能性】
【００７５】
本発明は、半導体基板に微細なＭＩＳＦＥＴを形成するための素子分離形成プロセスに適用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程の途中における基板の要部平面図である。
【図２】図１のＡ−Ａ’線に沿った基板の断面図である。
【図３】図１のＢ−Ｂ’線に沿った基板の断面図である。
【図４】（ａ）は、活性領域およびその近傍の素子分離溝を拡大して示す図、（ｂ）は、活性領域の肩部の近傍を拡大して示す図である。
【図５】活性領域の肩部の近傍を拡大して示す図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】活性領域の肩部の近傍を拡大して示す図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】活性領域の肩部の近傍を拡大して示す図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明者が検討した素子分離構造における活性領域の肩部近傍を拡大して示す図である。
【符号の説明】
【００７７】
１ 基板
２ 素子分離溝
２ａ 溝
３ ｐ型ウエル
４、５ ｎ型ウエル
６ 酸化シリコン膜（溝の内部）
７ ゲート酸化膜
８Ａ、８Ｂ、８Ｃ ゲート電極
９ 窒化シリコン膜
１０ ｎ型半導体領域（ソース、ドレイン）
１１ 酸化シリコン膜（溝の内壁）
１２ ｐ型半導体領域
１３ ｎ−型半導体領域
１４ ｐ−型半導体領域
１５ ｎ＋型半導体領域（ソース、ドレイン）
１６ ｐ＋型半導体領域（ソース、ドレイン）
１７ 窒化シリコン膜（ＳＡＣ）
１７ｃ サイドウォールスペーサ
２０ 酸化シリコン膜
２２、２３ コンタクトホール
２５ 酸化シリコン膜
２６ プラグ
３０〜３４ 第１層配線
３５〜３９ コンタクトホール
４０ 酸化シリコン膜
４１ 窒化シリコン膜
４２ 酸化シリコン膜
４３ 酸化シリコン膜
５０ 酸化シリコン膜
５１ 窒化シリコン膜
５２ 酸化シリコン膜
５３ 溝
５６ 下部電極
５７ 容量絶縁膜
５８ 上部電極
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
ＰＲ１、ＰＲ２ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法：
（ａ）半導体基板上に第１酸化シリコン膜を形成する工程、
（ｂ）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程後に、前記第１窒化シリコン膜および前記第１酸化シリコン膜を選択的に除去することで、前記半導体基板を選択的に露出すると共に、前記半導体基板を削る工程、
（ｄ）前記（ｃ）工程後に、前記第１酸化シリコン膜を前記第１窒化シリコン膜の端部から後退させる工程、
（ｅ）前記（ｄ）工程後に、前記（ｃ）工程で露出した前記半導体基板に、熱酸化法によって、前記第１酸化シリコン膜よりも厚い膜厚を有する第２酸化シリコン膜を形成すると共に、前記第１酸化シリコン膜を後退させた領域に前記第２酸化シリコン膜のバーズビークを形成する工程、
（ｆ）前記第２酸化シリコン膜を除去する工程であって、前記半導体基板に傾斜面を形成する工程、
（ｇ）前記（ｆ）工程後に、前記半導体基板をエッチングすることによって、前記半導体基板に溝を形成する工程、
（ｈ）前記（ｇ）工程後、熱酸化法によって、前記溝の内壁に第３酸化シリコン膜を形成する工程、
（ｉ）前記溝内の第３酸化シリコン膜上および前記第１窒化シリコン膜上に第４酸化シリコン膜を堆積する工程、
（ｊ）化学的機械研磨法によって、前記溝内の前記第４酸化シリコン膜を残すように、前記第４酸化シリコン膜を研磨する工程、
（ｋ）前記（ｊ）工程後に、前記第１酸化シリコン膜および前記第１窒化シリコン膜を除去した後、ＭＩＳＦＥＴのしきい値電圧を制御するための不純物を前記半導体基板に導入する工程、
（ｌ）前記（ｋ）工程後に、前記半導体基板を洗浄した後、前記半導体基板上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｍ）前記ゲート絶縁膜および前記第４酸化シリコン膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｎ）前記半導体基板に、前記ＭＩＳＦＥＴのソースまたはドレイン領域を形成する工程、
（ｏ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続するビット線を形成する工程、
（ｐ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続する容量素子を形成する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｈ）工程で前記第３酸化シリコン膜を形成する際に、前記半導体基板と前記傾斜面との境界部、および前記傾斜面と前記溝の内壁との境界部が丸められることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法において、
前記（ｈ）工程後に、前記溝内の第３酸化シリコン膜上に第２窒化シリコン膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記（ａ）工程において、前記半導体基板を削る量は、１０〜３０ｎｍであることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程において、前記第１酸化シリコン膜を後退させる厚さは、１０ｎｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程後に、前記半導体基板を熱処理することによって、前記溝に埋め込まれた前記第４酸化シリコン膜を焼き締める工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｊ）工程後に、前記半導体基板を熱処理することによって、前記溝に埋め込まれた前記第４酸化シリコン膜を焼き締める工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程と前記（ｊ）工程の間に、前記溝の外部の前記第４酸化シリコン膜を除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程において、前記第４シリコン酸化膜は、ＣＶＤ法によって堆積されることを特徴とする半導体集積回路装置の製造方法。
【請求項１】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法：
（ａ）半導体基板上に第１酸化シリコン膜を形成する工程、
（ｂ）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程後に、前記第１窒化シリコン膜および前記第１酸化シリコン膜を選択的に除去することで、前記半導体基板を選択的に露出すると共に、前記半導体基板を削る工程、
（ｄ）前記（ｃ）工程後に、前記第１酸化シリコン膜を前記第１窒化シリコン膜の端部から後退させる工程、
（ｅ）前記（ｄ）工程後に、前記（ｃ）工程で露出した前記半導体基板に、熱酸化法によって、前記第１酸化シリコン膜よりも厚い膜厚を有する第２酸化シリコン膜を形成すると共に、前記第１酸化シリコン膜を後退させた領域に前記第２酸化シリコン膜のバーズビークを形成する工程、
（ｆ）前記第２酸化シリコン膜を除去する工程であって、前記半導体基板に傾斜面を形成する工程、
（ｇ）前記（ｆ）工程後に、前記半導体基板をエッチングすることによって、前記半導体基板に溝を形成する工程、
（ｈ）前記（ｇ）工程後、熱酸化法によって、前記溝の内壁に第３酸化シリコン膜を形成する工程、
（ｉ）前記溝内の第３酸化シリコン膜上および前記第１窒化シリコン膜上に第４酸化シリコン膜を堆積する工程、
（ｊ）化学的機械研磨法によって、前記溝内の前記第４酸化シリコン膜を残すように、前記第４酸化シリコン膜を研磨する工程、
（ｋ）前記（ｊ）工程後に、前記第１酸化シリコン膜および前記第１窒化シリコン膜を除去した後、ＭＩＳＦＥＴのしきい値電圧を制御するための不純物を前記半導体基板に導入する工程、
（ｌ）前記（ｋ）工程後に、前記半導体基板を洗浄した後、前記半導体基板上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｍ）前記ゲート絶縁膜および前記第４酸化シリコン膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｎ）前記半導体基板に、前記ＭＩＳＦＥＴのソースまたはドレイン領域を形成する工程、
（ｏ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続するビット線を形成する工程、
（ｐ）前記ＭＩＳＦＥＴ上に、前記ＭＩＳＦＥＴのソースまたはドレイン領域と接続する容量素子を形成する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｈ）工程で前記第３酸化シリコン膜を形成する際に、前記半導体基板と前記傾斜面との境界部、および前記傾斜面と前記溝の内壁との境界部が丸められることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法において、
前記（ｈ）工程後に、前記溝内の第３酸化シリコン膜上に第２窒化シリコン膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記（ａ）工程において、前記半導体基板を削る量は、１０〜３０ｎｍであることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程において、前記第１酸化シリコン膜を後退させる厚さは、１０ｎｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程後に、前記半導体基板を熱処理することによって、前記溝に埋め込まれた前記第４酸化シリコン膜を焼き締める工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｊ）工程後に、前記半導体基板を熱処理することによって、前記溝に埋め込まれた前記第４酸化シリコン膜を焼き締める工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程と前記（ｊ）工程の間に、前記溝の外部の前記第４酸化シリコン膜を除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程において、前記第４シリコン酸化膜は、ＣＶＤ法によって堆積されることを特徴とする半導体集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００７−９６３３９（Ｐ２００７−９６３３９Ａ）
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願番号】特願２００６−３１６４７５（Ｐ２００６−３１６４７５）
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【分割の表示】特願平１０−３７４８８１の分割
【原出願日】平成１０年１２月２８日（１９９８．１２．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【分割の表示】特願平１０−３７４８８１の分割
【原出願日】平成１０年１２月２８日（１９９８．１２．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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