【課題】半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間のリーク電流を低減する。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。 （もっと読む）

本発明は、少なくとも1X10^-6の水性酸解離定数を持つ一種以上のカルボン酸成分が、酸化物（二酸化ケイ素もしくはドープした二酸化ケイ素など）のエッチングの間に利用される方法を含む。二種以上のカルボン酸も利用できる。カルボン酸の例としては、トリクロロ酢酸、マレイン酸、クエン酸を含む。 （もっと読む）

【課題】ＭＩＳＦＥＴの微細化を推進する。
【解決手段】窒化シリコン膜１４とサイドウォールスペーサ１６とをマスクにしたドライエッチングによって、素子分離領域の基板１に溝２ａを形成した後、窒化シリコン膜１４の側壁のサイドウォールスペーサ１６を除去し、次いで、基板１を熱酸化することによって、活性領域の周辺部の基板１の表面をラウンド加工し、凸状の丸みが付いた断面形状とする。これにより、活性領域の寸法を減少させることなく、その周辺部をラウンド加工することができる。 （もっと読む）

【課題】 記憶保持特性が良好なダイナミック型メモリセルを有する半導体装置およびその製造方法を提供する。
【解決手段】 第１導電型の半導体基板１１と、電荷蓄積領域を有するトレンチキャパシタ１２と、半導体基板１１上にゲート絶縁膜１３を介して設けられたゲート電極１５と、第２導電型のドレイン領域１６およびソース領域１７と、トレンチキャパシタ１２に隣接して電荷蓄積領域の上面を覆うように半導体基板１１に設けられた素子分離領域１８と、電荷蓄積領域の上部をソース領域１７と電気的に接続するように設けられた第２導電型の埋め込みストラップ領域１９と、ドレイン領域１６およびゲート電極１５の一部の下にあって、素子分離領域１８の最深底部ａより上方の半導体基板１１中に設けられ、半導体基板１１より高いキャリア濃度を有する第１導電型のウェル領域２０と、を具備する。 （もっと読む）

【課題】 コンタクトホールがボーイング形状となるのを防止し、かつコンタクトホールの下部の開口径を大きくすることができる半導体装置の製造方法を得る。
【解決手段】 絶縁膜を所定深さまでドライエッチングしてコンタクトホールを形成する工程と、コンタクトホールの側壁に側壁保護膜を形成する工程と、側壁保護膜をマスクとしてコンタクトホールの底部から絶縁膜をドライエッチングしてコンタクトホールを更に掘り込む工程と、側壁保護膜をマスクとしてコンタクトホールの下部の側面にある絶縁膜をウェットエッチングすることにより、コンタクトホールの下部と上部の境界において、下部の開口径を上部の開口径以上にする工程とを有する。 （もっと読む）

【課題】 キャパシタ形成後のコンタクトプラグ形成時又は配線層形成時等に容量絶縁膜に加わるプラズマダメージを低減することにより、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止する。
【解決手段】 半導体基板１００上の第１の層間絶縁膜１０６の上に形成され第２の層間絶縁膜１０９に、キャパシタ領域となる凹部１１０が形成されている。凹部１１０内に下部電極（第２のポリシリコン膜４１２及びＨＳＧ膜４１３）が形成されていると共に該下部電極上に容量絶縁膜となる酸化タンタル膜１１５及び上部電極となる第１の窒化チタン膜が形成されている。当該上部電極及び上層配線１２４のそれぞれと接続するプレートコンタクト１２０が、第１の層間絶縁膜１０６中に形成されたプラグ１０７Ｃを介して、半導体基板１００の表面部のＮ型不純物拡散層１０５と電気的に接続されている。 （もっと読む）

【課題】 工程の追加なしに又は少ない工程を追加するだけで、信頼性の高いメモリセルを有する半導体記憶装置を形成する。
【解決手段】 ワード線となるゲート電極２０と、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってメモリセルが構成されている。ダミーワード線となるダミーゲート電極２１と、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってダミーセルが構成されている。ダミー下部電極１２Ｂの短辺寸法が下部電極１２Ａの短辺寸法よりも小さく設定されている。 （もっと読む）

【課題】ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減することにより、容量絶縁膜の劣化を抑制する。
【解決手段】本発明の半導体装置は、第１の層間絶縁膜１１内に設けられた複数の溝部１２の表面を覆う下部電極１３と、下部電極１３の上を覆う容量絶縁膜１４と、容量絶縁膜１４を挟んで複数の下部電極の上方を覆う上部電極１５とを備えている。上部電極１５には、クラック１７ａ、溝１７ｂまたは凹部１７ｃといった応力緩衝部１７が設けられている。 （もっと読む）

【課題】エッチング停止絶縁膜のエッチング時に生じるキャパシタの漏れ電流ソースの発生を防止できる半導体メモリ装置の製造方法を提供すること。
【解決手段】半導体基板（３１）上に層間絶縁膜（３２）を形成するステップと、コンタクトホール（３３）の側壁にストレージノードコンタクトスペーサ（３４）を形成するステップと、コンタクトホール（３３）の内部にストレージノードコンタクトプラグ（３５）を形成するステップと、層間絶縁膜（３２）をリセスするステップと、全面にエッチング停止絶縁膜（３６）及びストレージノード用絶縁膜（３７）を積層するステップと、絶縁膜（３７）及びエッチング停止絶縁膜（３６）をドライエッチングし、コンタクトプラグ（３５）及びコンタクトスペーサ（３４）を開放させる開放部（３８）を形成するステップと、下部電極（４０）、誘電膜（４１）及び上部電極（４２）を形成するステップとを含む。 （もっと読む）

【課題】 ＭＩＭ構造の容量素子の形成にあたり、表面が凹凸を有する下部電極の形成に際して高温の熱処理を必要としない半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、下部電極２０を形成する工程が、容量素子収容孔１８の表面に４００℃の基板温度でスパッタ法によってＣｏを堆積し、表面に凹凸を有するＣｏ膜１９を形成する工程と、Ｃｏ膜１９を覆って窒化チタンから成る下部電極２０を形成する工程とを有する。 （もっと読む）

【課題】絶縁膜に形成した溝の内部に導電層を形成する方法を提供する。
【解決手段】酸化シリコン膜２４に形成した溝２５の内部にアモルファスシリコン膜２６Ａを堆積し、続いてアモルファスシリコン膜２６Ａの上部にフォトレジスト膜３０をスピン塗布する。次に、フォトレジスト膜３０の全面に露光光を照射して溝２５の外部のフォトレジスト膜３０を露光する。このとき、溝２５の内部のフォトレジスト膜３０は、露光量が不足するので露光されない。次に、フォトレジスト膜３０を現像して露光部である溝２５の外部のフォトレジスト膜３０を除去した後、溝２５の内部に残った未露光のフォトレジスト膜３０をマスクにしたドライエッチングで溝２５の外部のアモルファスシリコン膜２６Ａを除去する。 （もっと読む）

【課題】ＤＲＡＭのメモリセルを構成するトランジスタとして良好な特性を持ち、且つ微細化にも好適な構成の半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１１と、この半導体基板１１上に形成された素子分離領域２８と、この素子分離領域２８の間の前記半導体基板上に形成され凸部を有する素子形成領域３０と、この素子形成領域３０の凸部に形成されたチャネル部を有するトランジスタＴｒａと、このトランジスタＴｒａに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタＣｔ、Ｃｓとを具備し、前記素子形成領域３０の凸部は前記トランジスタＴｒａのチャネル幅方向に沿って互いに対面する第１、第２斜面とこの第１、第２斜面間に形成された上面とを有し、この上面のチャネル幅方向の幅が６０ｎｍ以下で、かつ前記第１、第２斜面の延長で作られる頂角が鋭角であることを特徴とする半導体記憶装置。 （もっと読む）

誘電特性及び漏れ電流特性を向上させることのできる半導体素子の誘電体膜の形成方法が提供される。本発明の実施形態によれば、誘電体膜の形成方法は、ウェーハ上に、連続的に形成されない厚さに酸化亜鉛（ＺｒＯ_２）膜を形成するステップと、前記ＺｒＯ_２膜が形成されていない前記ウェーハ上に、連続的に形成されない厚さに酸化アルミニウム（Ａｌ_２Ｏ_３）膜を形成するステップとを含む。 （もっと読む）

【課題】 シリンダ型コンデンサにおいては、シリンダの垂直方向下側の対向する側壁間は狭く、ＨＳＧが接触し、シリンダが途中で閉塞される。閉塞された部分より下側領域においてはコンデンサが形成されず所望の容量値が得られないため半導体装置は動作不良となる。シリンダの閉塞を防止できるシリンダ型コンデンサの製造方法及びそれらを備えた半導体装置を提供する。
【解決手段】 シリンダ型コンデンサの下部電極となるアモルファスシリコンを高濃度不純物層と低濃度不純物層の２層構造とし、シリンダ下側領域の低濃度不純物層をエッチングし、下側領域に形成されるＨＳＧの結晶粒径を小さくすることでシリンダの閉塞を防止する。 （もっと読む）

【課題】ハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用の酸化膜の損傷、及びコンタクト間のブリッジ現象を防止する。
【解決手段】本発明は半導体素子の格納電極形成方法に関し、特にハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用は酸化膜の損傷、及びコンタクト間のブリッジ現象を防止することができる技術である。 （もっと読む）

【課題】複雑な工程を追加することなく下部電極表面に凹凸を形成することにより、限られたセル面積の中で十分な容量を確保することができるＭＩＭ構造のキャパシタを提供する。
【解決手段】本発明の半導体装置の製造方法では、第２のホール１５の表面に、キャパシタの下部電極となる窒化チタン膜１６ａを形成する。窒化チタン膜１６ａの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを１６回繰り返すことにより行う。この化学気相成長法を、低温、高圧力、原料ガスであるアンモニアに対する四塩化チタンの流量比を従来よりも高くした条件で行うことにより、窒化チタン膜１６ａの表面の凹凸を高くすることができる。一方、アンモニア雰囲気下でのアニールを行うことにより、窒化チタン膜１６ａが低抵抗化される。 （もっと読む）

回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
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【課題】微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができるＤＲＡＭ混載半導体装置を提供する。
【解決手段】本発明の半導体記憶装置のキャパシタは、ストレージノードホール９の底面を覆い、側面を第２の層間絶縁膜８の上面の高さよりも低い高さまで覆う下部電極１０と、下部電極の上を覆う容量絶縁膜１１と、容量絶縁膜１１の上を覆う上部電極１２とを備える。この構造では、ビット線コンタクト１４を形成するための開口１７がずれてキャパシタにまで達しても、容量が蓄積される部分の容量絶縁膜が露出することがない。そのため、リーク電流の発生を抑制することができる。また、ストレージノードホール９と開口１７との間にマージンを設ける必要がないので、微細化を実現することができると共に、メモリセルサイズが一定のままで保持できる容量を多くすることができる。 （もっと読む）

【課題】 プラズマドーピングと活性化アニールを同時に実施する場合にも、不純物の外方拡散によるシリコン基板表面、またはポリシリコン電極表面の濃度低下を防止する。
【解決手段】 被処理基板であるシリコン基板、または被処理基板に形成されているポリシリコン膜の表面に窒化膜１４を形成する工程と、前記被処理基板を７００℃以上に加熱して燐元素を含むガスによりプラズマ放電して前記窒化膜を突き抜けて前記シリコン基板、または前記ポリシリコン膜に燐ドーピング処理を行う工程を実行する。 （もっと読む）

【課題】 深孔の壁面におけるボーイングが抑制されたスタック型キャパシタを備える半導体装置を提供する。
【解決手段】 半導体装置１００は、シリコン基板１０１の主面上部に形成された第三の層間絶縁膜１２３と、第三の層間絶縁膜１２３内に形成され上部に開口を有する筒状の下部電極１２５と、下部電極１２５の表面を覆って形成された筒状の誘電体膜１２６と、誘電体膜１２６上に形成され誘電体膜１２６を介して下部電極１２５と対向する上部電極１２７とを備えるキャパシタと、下部電極１２５の底部に金属シリサイド１２４を介して接続されるコンタクトプラグ１２２とを備える。下部電極１２５は、開口に隣接する上部電極部分が２層の多結晶シリコン膜１５３，１５４で構成され、金属シリサイド１２４に隣接する底部電極部分が２層の多結晶シリコン膜１５３，１５４の内で最上層の多結晶シリコン膜１５４で構成される。 （もっと読む）