半導体記憶装置
【課題】半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間のリーク電流を低減する。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、さらに詳しくは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置は、ＲＡＭに代表される揮発性メモリと、ＲＯＭに代表される不揮発性メモリとに大別される。揮発性メモリはさらに、ＤＲＡＭと、スタティックランダムアクセスメモリ（ＳＲＡＭ）とに大別される。また不揮発性メモリには、マスクＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ヒューズＲＯＭなどがある。
【０００３】
ＤＲＡＭにおいてはメモリセルのキャパシタに電荷が蓄積されることによってデータがストアされるため、リフレッシュ動作が必要になるが、メモリセルの構成が単純であるため、大規模な記憶容量を有するＤＲＡＭを低コストで製造することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＲＡＭはキャパシタに電荷を蓄積することによってデータをストアしているため、パッケージ、配線材料などから放出されたα粒子がキャパシタに蓄積された電荷量を変化させ、それによりデータが反転されるという、いわゆるソフトエラーの問題があった。
【０００５】
また、ＤＲＡＭはさらなる高集積化が望まれており、今後は２５６Ｍビット、１Ｇビットなどというような大規模な記憶容量を持つＤＲＡＭが量産されることが期待されている。ＤＲＡＭを高集積化するためには、一般にゲート長を短くする必要があるが、ゲート長を短くするにつれて短チャネル効果が顕著に現われるため、ゲート長を短くするのには限界がある。
【０００６】
ところで、近年、半導体基板中に絶縁層が埋込まれたＳＯＩ基板上にトランジスタなどの半導体素子が形成された半導体集積回路（ＬＳＩ）が開発されている。
【０００７】
図９２は、ＳＯＩ基板上に形成されたＭＯＳトランジスタの構成を示す平面図である。図９３は、図９２に示されたＭＯＳトランジスタが９３−９３線で切断された断面図である。図９４は、図９２に示されたＭＯＳトランジスタが９４−９４線で切断された断面図である。
【０００８】
図９２〜図９４を参照して、このＭＯＳトランジスタは、ｎ+ 型ソース領域１と、ｎ+ 型ドレイン領域２と、ｐ型ボディ領域３と、ゲート電極４とを備える。ボディ領域３は、ソース領域１およびドレイン領域２間に位置する。ゲート電極４に所定電位が与えられると、ボディ領域３の中にチャネルが形成される。
【０００９】
このＭＯＳトランジスタはＬＯＣＯＳ酸化膜５によって完全に包囲され、それにより隣接する素子と分離されている。また、このＭＯＳトランジスタはＳＯＩ基板６の上に形成されている。ＳＯＩ基板６は、シリコン基板７と、ＳｉＯ2 からなる埋込酸化層８と、ＳＯＩ活性層９とから構成される。ソース領域１、ドレイン領域２およびボディ領域３は、このＳＯＩ活性層９中に形成されている。
【００１０】
ボディ領域３は、ＬＯＣＯＳ酸化膜５によって包囲され、かつ埋込酸化層８によってシリコン基板７と隔離されているため、電気的にフローティング状態となっている。ボディ領域３がフローティング状態になると、寄生バイポーラ動作によってソース・ドレイン間の耐圧が３Ｖ程度まで低下したり、あるいはソース・ドレイン間にリーク電流が流れやすくなったりする。また、ボディ領域３はフローティング状態になると、キンクが発生し、それによりドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性が乱れるなど、トランジスタが安定して動作しなくなる。
【００１１】
この発明は上記のような問題点を解決するためになされたもので、その目的は、ＳＯＩ基板上に形成された半導体記憶装置を提供することである。
【００１２】
この発明の他の目的は、ソフトエラーがほとんど発生しないＤＲＡＭを提供することである。
【００１３】
この発明のさらに他の目的は、さらに大規模な記憶容量を持つＤＲＡＭを提供することである。
【００１４】
この発明のさらに他の目的は、メモリセルのデータ保持時間をさらに長くすることである。
【００１５】
この発明のさらに他の目的は、半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間の耐圧を高めることである。
【００１６】
この発明のさらに他の目的は、半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間のリーク電流を低減することである。
【００１７】
この発明のさらに他の目的は、半導体記憶装置におけるＭＯＳトランジスタを安定して動作させることである。
【００１８】
この発明のさらに他の目的は、レイアウト面積の増加を最小限に抑えることである。
【課題を解決するための手段】
【００１９】
請求項１に係る半導体記憶装置は、行方向に沿って配置された複数のワード線と、列方向に沿って配置された複数のビット線対と、複数のワード線および複数のビット線対の交点のいずれかに対応して設けられ、各々がデータを蓄積する蓄積手段と蓄積手段および対応するビット線対の一方ビット線の間に接続された第１のＭＯＳトランジスタとを含む複数のメモリセルと、複数のワード線のうち１つを選択する行選択手段と、複数の第２のＭＯＳトランジスタを含み、複数のビット線対のうち１つを選択する列選択手段と、複数のビット線対に対応して設けられ、各々が、第３のＭＯＳトランジスタを含み、対応するビット線対を所定電位にプリチャージする複数のプリチャージ手段と、複数のビット線対に対応して設けられ、各々が、第４のＭＯＳトランジスタを含み、対応するビット線対間の電位差を増幅する複数のセンスアンプ手段とを備えた半導体記憶装置であって、複数のワード線と、複数のビット線対と、複数のメモリセルと、行選択手段と、列選択手段と、複数のプリチャージ手段と、複数のセンスアンプ手段とは、ＳＯＩ基板上に形成される。複数の第１から第４までのＭＯＳトランジスタの各々は、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域とを有する。複数の第１から第４までのＭＯＳトランジスタのうち、複数のビット線対のうちいずれかに接続されたソース領域またはドレイン領域を有するＭＯＳトランジスタのボディ領域が電気的に固定される。
【００２０】
請求項２に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第１のＭＯＳトランジスタである。
【００２１】
請求項３に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第２のＭＯＳトランジスタである。
【００２２】
請求項４に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第３のＭＯＳトランジスタである。
【００２３】
請求項５に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第４のＭＯＳトランジスタである。
【００２４】
請求項６に係る半導体記憶装置は、複数のビット線対と、各々が、複数のビット線対のうち２つのビット線対に対応して設けられ、対応する２つのビット線対のうち一方のビット線対間の電位差を増幅する複数のセンスアンプ手段と、複数のビット線対に対応して設けられ、各々が対応するビット線対および対応するセンスアンプ手段の間に接続された複数のＭＯＳトランジスタ対とを備え、２つのビット線対は対応するセンスアンプ手段の両側に配置されている、半導体記憶装置であって、複数のビット線対と、複数のセンスアンプ手段と、複数のＭＯＳトランジスタ対とは、ＳＯＩ基板上に形成される。複数のＭＯＳトランジスタ対のうち少なくとも１つのＭＯＳトランジスタのソース領域およびドレイン領域間に位置するボディ領域が電気的に固定される。
【発明の効果】
【００２５】
請求項１に係る半導体記憶装置においては、ビット線対に接続されるＭＯＳトランジスタのボディ領域が固定されるので、ビット線対からそのＭＯＳトランジスタを介して流出する、あるいはビット線対へそのＭＯＳトランジスタを介して流入するリーク電流が低減される。さらに、メモリセル、列選択手段、プリチャージ手段またはセンスアンプ手段のいずれかのＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのいずれかのＭＯＳトランジスタを介してリークすることはない。
【００２６】
請求項２に係る半導体記憶装置においては、請求項１の作用に加えて、メモリセルのＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がメモリセルのトランジスタを介してリークすることはない。
【００２７】
請求項３に係る半導体記憶装置においては、請求項１の作用に加えて、列選択手段のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタを介してリークすることはない。
【００２８】
請求項４に係る半導体記憶装置においては、請求項１の作用に加えて、プリチャージ手段のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタ介してリークすることはない。
【００２９】
請求項５に係る半導体記憶装置においては、請求項１の作用に加えて、センスアンプ手段のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタを介してリークすることはない。
【００３０】
請求項６に係る半導体記憶装置においては、いわゆるシェアードセンスアンプ方式におけるビット線選択用のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタを介してリークすることはない。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施例を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３２】
［実施例１］
図２は、この発明の実施例１によるＤＲＡＭの全体構成を示すブロック図である。図２を参照して、このＤＲＡＭ１０は、メモリセルアレイ１１と、行デコーダ１２と、列デコーダ１３と、センスアンプ群１４と、入出力回路１５と、行および列アドレスバッファ１６と、入力バッファ１７と、出力バッファ１８と、クロック発生回路１９とを備える。
【００３３】
メモリセルアレイ１１には、複数のワード線（図示せず）が行方向に沿って配置され、複数のビット線対（図示せず）が列方向に沿って配置され、さらに複数のメモリセル（図示せず）がそれら交点に配置される。行デコーダ１２は、アドレスバッファ１６から供給される行アドレス信号に応答して、複数のワード線のうち１つを選択して駆動する。列デコーダ１３は、アドレスバッファ１６から供給される列アドレス信号に応答して、複数のビット線対のうち１つを選択する。センスアンプ群１４は、複数のセンスアンプを備える。複数のセンスアンプは複数のビット線対に対応して設けられる。各センスアンプはその対応するビット線対間の電位差を増幅する。入出力回路１５は、列デコーダ１３によって選択されたビット線対の電位を出力バッファ１８に供給する。出力バッファ１８は、その供給された電位を増幅して出力データＤＱ1 〜ＤＱ4 として外部に出力する。入力バッファ１７は、外部から供給された入力データＤＱ1 〜ＤＱ4 を増幅する。入出力回路１５は、入力バッファ１７において増幅された入力データを、列デコーダ１３によって選択されたビット線対に供給する。アドレスバッファ１６は、外部から供給されたアドレス信号Ａ０〜Ａ１１を行デコーダ１２および列デコーダ１３に選択的に供給する。
【００３４】
図１は、図２に示されたメモリセルアレイ１１、センスアンプ群１４および入出力回路１５の一部を詳細に示す回路図である。図１を参照して、メモリセルアレイ１１には、ワード線ＷＬ１，ＷＬ２…と、これらワード線と交差してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１とが配置されている。ビット線ＢＬ０，／ＢＬ０とワード線ＷＬ１，ＷＬ２との交点には、メモリセル２７がそれぞれ配置されている。
【００３５】
また、２つのビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１に対応して１つのセンスアンプ２０が配置されている。ビット線対ＢＬ０，／ＢＬ０はビット線選択回路２６Ａを介してセンスアンプ２０に接続され、ビット線対ＢＬ１，／ＢＬ１はビット線選択回路２６Ｂを介してセンスアンプ２０に接続されている。ビット線選択回路２６Ａはビット線選択信号ＢＬＩ０に応答してビット線対ＢＬ０，／ＢＬ０をセンスアンプ２０に接続し、それによりセンスアンプ２０はビット線対ＢＬ０，／ＢＬ０間の電位差を増幅する。ビット線選択回路２６Ｂはビット線選択信号ＢＬＩ１に応答してビット線対ＢＬ１，／ＢＬ１をセンスアンプ２０に接続し、それによりセンスアンプ２０はビット線対ＢＬ１，／ＢＬ１間の電位差を増幅する。したがって、この実施例１ではいわゆるシェアードセンスアンプ方式が採用されている。
【００３６】
また、センスアンプ２０に対応して１つのビット線用プリチャージ回路２３が設けられている。このプリチャージ回路２３はビット線イコライズ信号ＢＬＥＱに応答してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を所定の電位ＶBLにプリチャージする。
【００３７】
また、１つまたは複数のセンスアンプ２０に対応して１つのコラム選択回路２９が設けられている。このコラム選択回路２９はコラム選択信号ＣＳＬに応答してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を入出力線対ＩＯ，／ＩＯに接続する。
【００３８】
また、センスアンプ２０を駆動するためのセンスアンプ駆動線２１Ａおよび２１Ｂの間には駆動線用プリチャージ回路２２が設けられている。このプリチャージ回路２２はイコライズ信号ＢＬＥＱに応答してセンスアンプ駆動線２１Ａおよび２１Ｂを所定の電位ＶBLにプリチャージする。センスアンプ駆動線２１Ａは、制御信号Ｓ０Ｆに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｓ１を介して接地ノードに接続される。センスアンプ駆動線２１Ａはまた、制御信号Ｓ０Ｎに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｓ２を介して接地ノードに接続される。センスアンプ駆動線２１Ｂは、制御信号Ｓ０Ｐに応答して導通状態となるＰチャネルＭＯＳトランジスタＱｓ３を介して電源ノードに接続される。
【００３９】
なお、ワード線ＷＬ１，ＷＬ２と平行してダミーワード線ＤＷＬ１およびＤＷＬ２が配置されている。さらに、これらダミーワード線ＤＷＬ１，ＤＷＬ２とビット線ＢＬ０，／ＢＬ０との交点にはダミーセル２８がそれぞれ配置されている。ダミーセル２８は、ワード線ＷＬ１，ＷＬ２が立上がるとき、ビット線ＢＬ０，／ＢＬ０に生じるノイズをキャンセルする。
【００４０】
センスアンプ２０は、ビット線対の間に直列に接続されたＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２と、同様にビット線対の間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２とを備える。トランジスタＱｎ１およびＱｐ１のゲート電極はともにビット線／ＢＬ０，／ＢＬ１に接続され、トランジスタＱｎ２およびＱｐ２のゲート電極はともにビット線ＢＬ０，ＢＬ１に接続される。トランジスタＱｎ１およびＱｎ２のソース電極はともにセンスアンプ駆動線２１Ａに接続され、トランジスタＱｐ１およびＱｐ２のソース電極はともにセンスアンプ駆動線２１Ｂに接続される。
【００４１】
各メモリセル２７は、トランスファーゲートとして機能するＮチャネルＭＯＳトランジスタＱｍと、データをストアするキャパシタＣｍとを備える。トランジスタＱｍのゲート電極は対応するワード線ＷＬ１またはＷＬ２に接続され、一方ソース／ドレイン電極は対応するビット線ＢＬ０または／ＢＬ０に接続される。キャパシタＣｍの一方電極はトランジスタＱｍの他方ソース／ドレイン電極に接続され、その他方電極にはセルプレート電位Ｖｃｐが与えられる。
【００４２】
各ダミーセル２８もメモリセル２７とほぼ同様に、ＮチャネルＭＯＳトランジスタＱｄと、キャパシタＣｄとを備える。トランジスタＱｄのゲート電極は対応するダミーワード線ＤＷＬ１またはＤＷＬ２に接続され、その一方ソース／ドレイン電極は対応するビット線ＢＬ０または／ＢＬ０に接続される。キャパシタＣｄの一方電極はその他方ソース／ドレイン電極に接続され、その他方電極にはセルプレート電位Ｖｃｐが与えられる。
【００４３】
ビット線選択回路２６Ｂは、ビット線選択信号ＢＬＩ０に応答して導通状態となる２つのＮチャネルＭＯＳトランジスタＱｂを備える。ビット線選択回路２６Ｂは、ビット線選択信号ＢＬＩ１に応答して導通状態となる２つのＮチャネルＭＯＳトランジスタＱｂを備える。
【００４４】
ビット線用プリチャージ回路２３は、ビット線対の間に接続されたＮチャネルＭＯＳトランジスタＱｅと、ビット線対の間に直列に接続された２つのＮチャネルＭＯＳトランジスタＱｐｃを備える。これらトランジスタＱｅ，Ｑｐｃのゲート電極はともにイコライズ線２４に接続される。トランジスタＱｐｃのソース電極はともにプリチャージ線２５に接続される。
【００４５】
コラム選択回路２９は、ビット線ＢＬ０，ＢＬ１と入出力線ＩＯとの間に接続され、コラム選択信号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｉｏと、ビット線／ＢＬ０，／ＢＬ１と入出力線／ＩＯとの間に接続され、コラム選択信号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｉｏとを備える。
【００４６】
駆動専用プリチャージ回路２２は、駆動線２１Ａおよび２１Ｂの間に接続されたＮチャネルＭＯＳトランジスタＱｓｅと、駆動線２１Ａおよび２１Ｂの間に直列に接続された２つのＮチャネルＭＯＳトランジスタＱｓｐとを備える。これらトランジスタＱｓｅ，Ｑｓｐのゲート電極はイコライズ線２４に接続される。トランジスタＱｓｐのソース電極はともにプリチャージ線２５に接続される。
【００４７】
次に、図１の動作を図３に示されたタイミングチャートを参照して説明する。 図３（ａ）に示されるように外部行アドレスストローブ信号／ＲＡＳの立下がりに応答して、アドレス信号Ａ０〜Ａ１１がストローブされる。そのアドレス信号に従ってビット線対ＢＬ０，／ＢＬ０が選択される場合は、図３（ｄ）に示されるようにビット線選択信号ＢＬＩ０が立上がる。ビット線選択信号ＢＬＩ１はＬ（論理ロー）のまま維持される。したがって、ビット線対ＢＬ０，／ＢＬ０がセンスアンプ２０に接続される。
【００４８】
図３（ｆ）に示されるようにビット線イコライズ信号ＢＬＥＱはＨ（論理ハイ）レベルにあるので、ビット線用プリチャージ回路２３のトランジスタＱｐｃはともに導通状態である。そのため、プリチャージ電位ＶBLはビット線対ＢＬ０，／ＢＬ０に与えられる。また、ビット線用プリチャージ回路２３のトランジスタＱｅもまた導通状態であるので、ビット線対ＢＬ０，／ＢＬ０の電位は互いに等しくなる。ここでは、プリチャージ電位ＶBLとして電源電位の半分の電位Ｖcc／２が与えられるので、ビット線対ＢＬ０，／ＢＬ０の電位は図３（ｊ）に示されるようにＨおよびＬレベルの中間電位となる。
【００４９】
このＨレベルのイコライズ信号ＢＬＥＱは駆動専用プリチャージ回路２２のトランジスタＱｓｅ，Ｑｓｐのゲート電極にも与えられるので、センスアンプ駆動線２１Ａおよび２１Ｂもビット線対ＢＬ０，／ＢＬ０と同様に、電源電位の半分の電位Ｖcc／２にプリチャージされる。
【００５０】
続いて図３（ｂ）に示されるようにワード線ＷＬ１が立上がると、対応するメモリセル２７のトランジスタＱｄが導通状態となり、それによりキャパシタＣｍの電荷がビット線ＢＬ０に読出される。メモリセル２７にＬレベルのデータがストアされている場合は、図３（ｊ）に示されるようにビット線ＢＬ０の電位はプリチャージ電位ＶBLよりもわずかに低下する。これにより、ビット線対ＢＬ０，／ＢＬ０の間に電位差が生じる。
【００５１】
続いて図３（ｇ）に示されるように制御信号Ｓ０Ｆが立上がると、トランジスタＱｓ１が導通状態となり、それによりセンスアンプ駆動線２１Ａの電荷はトランジスタＱｓ１を介して接地ノードに流出する。そのため、センスアンプ駆動線２１Ａの電位ＳＡＮは接地電位Ｖssに向かって減少し始める。
【００５２】
続いて図３（ｈ）に示されるように制御信号Ｓ０Ｎが立上がると、トランジスタＱｓ２が導通状態となり、それによりセンスアンプ駆動線２１Ａの電荷はトランジスタＱｓ２を介して接地ノードへ流出する。そのため、センスアンプ駆動線２１Ａの電位ＳＡＮは接地電位Ｖssに向かってさらに減少する。
【００５３】
続いて図３（ｉ）に示されるように制御信号Ｓ０Ｐが立下がると、トランジスタＱｓ３が導通状態となり、それにより電源ノードからトランジスタＱｓ３を介してセンスアンプ駆動線２１Ｂへ電荷が供給される。そのため、センスアンプ駆動線２１Ｂの電位ＳＡＢは、電源電位Ｖccに向かって徐々に増加する。
【００５４】
上記のようにセンスアンプ駆動信号ＳＡＮは接地電位Ｖssに向かって徐々に減少し、かつセンスアンプ駆動信号ＳＡＰは電源電位Ｖccに向かって徐々に増加するため、図３（ｊ）に示されるようにセンスアンプ２０はビット線ＢＬ０の電位をＬレベルまで低下させるとともに、ビット線／ＢＬ０の電位をＨレベルまで上昇させる。したがって、センスアンプ２０はメモリセル２７のデータに対応する相補的なデータをラッチする。
【００５５】
続いてコラム選択信号ＣＳＬが立上がると、コラム選択回路２９のトランジスタＱｉｏがともに導通状態となる。これにより、ビット線ＢＬ０の電位はトランジスタＱｉｏを介して入出力線ＩＯに与えられるとともに、ビット線／ＢＬ０の電位はトランジスタＱｉｏを介して入出力線／ＩＯに与えられる。この入出力線ＩＯおよび／ＩＯに現われた電位は最終的に出力バッファ１８によって増幅され、さらに出力データとして外部に出力される。
【００５６】
ここではビット線対がＶcc／２にプリチャージされる場合を説明したが、ビット線対はＶccにプリチャージされてもよい。この場合、ダミーセル２８におけるキャパシタＣｄの容量はメモリセル２７におけるキャパシタＣｍと異なるようにする必要がある。たとえばキャパシタＣｄの容量をキャパシタＣｍの２分の１にすればよい。
【００５７】
図４は、ビット線対がＶccにプリチャージされる場合のタイミングチャートである。図４（ｆ）に示されるようにビット線イコライズ信号ＢＬＥＱがＨレベルにあるとき、図４（ｊ）に示されるようにビット線対はＨレベル、つまり電源電位Ｖccにプリチャージされる。ワード線ＷＬ１が立上がると同時にＤＷＬ２を立上げることにより、ビット線対に電位差が生じる。
【００５８】
なお、電源レベルが階層化される場合においては、外部電源電位が降圧されることによって内部電源電位が生成され、外部接地電位が昇圧されることにより内部接地電位が生成される。この場合は、センスアンプ駆動信号ＳＡＮはプリチャージレベルから外部接地電位よりも高い内部接地電位に向かって徐々に放電し、センスアンプ駆動信号ＳＡＰは外部電源電位よりも低い内部電源電位に向かって徐々に増加する。したがって、センスアンプ２０は一方のセンスアンプの電位を内部電源電位まで上昇させるとともに、他方のビット線の電位を内部電源電位まで下降させる。
【００５９】
この実施例１のセンスアンプ２０においては、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２のボディ領域に一定の接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。また、ＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領域には一定の電源電位Ｖccが与えられ、それによりボディ領域は電気的に固定されている。
【００６０】
したがって、これらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２においてキンクが発生することはなく、安定したＩｄ−Ｖｄ特性が得られる。そのため、このセンスアンプ２０は安定したアナログ動作をする。
【００６１】
また、これらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域は固定されているため、ソース・ドレイン間のリーク電流が減少する。そのため、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電荷がそれらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２を介してリークすることはない。したがって、メモリセル２７からデータが読出されたときにビット線対の間に生じた電位差を十分に大きく維持することができる。
【００６２】
この実施例１のメモリセル２７においては、ＮチャネルＭＯＳトランジスタのボディ領域に一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。したがって、サブスレッショルド特性が向上し、リーク電流は物理的な限界値に近づく。そのため、キャパシタＣｍからトランジスタＱｍを介してリークする電荷は、殆どＰＮ接合におけるリークによって律則される。さらに薄膜ＳＯＩ上に形成されたトランジスタにおいては、少なくともＳＯＩ基板と平行なＰＮ接合面は存在しない。また、ＰＮ接合におけるリーク電流はＰＮ接合の表面積に比例するので、データ保持時間が長くなる。なお、ダミーメモリセル２８においてもメモリセル２７と同様に、ＮチャネルＭＯＳトランジスタＱｄのボディ領域に一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。
【００６３】
この実施例１のビット線用プリチャージ回路２３のＮチャネルＭＯＳトランジスタＱｅ，Ｑｐｃのボディ領域には一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。したがって、ビット線の電荷がこれらトランジスタＱｅ，Ｑｐｃを介してリークすることはない。そのため、ビット線対の間に生じる読出電位差が小さくならないので、その電位差は確実にセンスアンプによって増幅される。
【００６４】
なお、駆動専用プリチャージ回路２２においてもビット線用プリチャージ回路２３と同様に、それらトランジスタＱｓｅ，Ｑｓｐのボディ領域には一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。また、ＮチャネルＭＯＳトランジスタＱｓ１およびＱｓ２のボディ領域には一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。ＰチャネルＭＯＳトランジスタＱｓ３のボディ領域には電源電位Ｖccが与えられ、それによりそのボディ領域が電気的に固定されている。
【００６５】
この実施例１のビット線選択回路２６Ａおよび２６Ｂにおいては、それらＮチャネルＭＯＳトランジスタＱｂのボディ領域に一定の接地電位Ｖssが与えられ、それによりそのボディ領域が電気的に固定されている。したがって、ビット線の電荷がそれらトランジスタＱｂを介してリークすることはないので、読出電位差は十分に大きく保たれる。
【００６６】
この実施例１のコラム選択回路２９においては、それらＮチャネルＭＯＳトランジスタＱｉｏのボディ領域に一定の接地電位Ｖssが与えられ、そのボディ領域が電気的に固定されている。したがって、ビット線の電荷がそれらトランジスタＱｉｏを介してリークすることはないので、読出電位差は十分大きく保たれる。そのため、正確なデータがこのコラム選択回路２９を介して入出力線ＩＯ，／ＩＯに読出される。
【００６７】
図５は、図１に示されたセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図６は、図５に示されたセンスアンプ２０を６−６線で切断した断面図である。図５においては、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２によって構成されるＮチャネルセンスアンプのみが示されている。
【００６８】
図５および図６を参照して、トランジスタＱｎ１のｎ+ 型ソース領域１は、トランジスタＱｎ２のソース領域と共通する。このソース領域１は、コンタクトホールＣＨを介して、センスアンプ駆動信号ＳＡＮが与えられるセンスアンプ駆動線２１Ａに接続される。
【００６９】
また、トランジスタＱｎ１のｎ+ 型ドレイン領域２は、コンタクトホールＣＨを介してビット線ＢＬ１に接続される。トランジスタＱｎ２のｎ+ 型ドレイン領域２は、コンタクトホールＣＨを介してビット線／ＢＬ１に接続される。トランジスタＱｎ１のゲート電極４は、コンタクトホールＣＨを介してビット線／ＢＬ１に接続される。トランジスタＱｎ２のゲート電極４は、コンタクトホールＣＨを介してビット線ＢＬ１に接続される。
【００７０】
また、トランジスタＱｎ１のｐ型ボディ領域３には、ｐ+ 型コンタクト領域３１が形成されている。このコンタクト領域３１は、ポリパッドなどの中間層３２を介してボディ固定線３０Ｃに接続される。ボディ固定線３０Ｃには接地電位Ｖssが供給されている。したがって、ボディ領域３には一定の接地電位Ｖssが与えられている。トランジスタＱｎ２のボディ領域３にも、コンタクト領域３１が形成されている。トランジスタＱｎ２のボディ領域３は、このコンタクト領域３１および中間層を介してボディ固定線３０Ｂに接続される。このボディ固定線３０Ｂにもまた接地電位Ｖssが供給されている。そのため、トランジスタＱｎ２のボディ領域３にも、接地電位Ｖssが与えられている。
【００７１】
図６を参照して、ゲート電極４の上には、第１の層間絶縁膜３３が形成されている。この層間絶縁膜３３の所定位置には、コンタクトホールＣＨが開設されている。このコンタクトホールＣＨ上には中間層３２が形成されている。第１の層間絶縁膜３３および中間層３２の上には、第２の層間絶縁膜３４が形成されている。この第２の層間絶縁膜３４の所定位置には、コンタクトホールＣＨが開設されている。第２の層間絶縁膜３４の上には、ビット線ＢＬおよび／ＢＬが形成されている。
【００７２】
第２の層間絶縁膜３４およびビット線ＢＬおよび／ＢＬ上には、第３の層間絶縁膜３５が形成されている。この第３の層間絶縁膜３５の所定位置には、コンタクトホールＣＨが開設されている。このコンタクトホールＣＨは中間層３２の上方に開設されている。この第３の層間絶縁膜３５上には、ボディ固定線３０Ｂおよび３０Ｃが形成されている。ボディ固定線３０ＣはコンタクトホールＣＨ上に形成され、中間層３２と接触している。さらに、第３の層間絶縁膜３５ならびにボディ固定線３０Ｂおよび３０Ｃ上には、第４の層間絶縁膜３６が形成されている。
【００７３】
センスアンプ２０のトランジスタＱｎ１はＳＯＩ基板６上に形成される。このＳＯＩ基板では埋込酸化層８が浅いため、ＳＯＩ活性層９は薄くなっている。そのため、ＬＯＣＯＳ酸化膜５の底面は埋込酸化層８に到達し、このトランジスタＱｎ１のソース領域１およびドレイン領域２も埋込酸化層８に達している。そのため、このトランジスタＱｎ１のボディ領域３はＬＯＣＯＳ酸化膜５および埋込酸化層８によって周辺と完全に分離されているが、このボディ領域３にはボディ固定線３０Ｃが接続され、それにより接地電位Ｖssが与えられている。
【００７４】
一方、プリチャージ回路２３においては、イコライズ線２４がすべてのトランジスタＱｅ，Ｑｐｃのゲート電極を構成する。したがって、これらトランジスタＱｅ，Ｑｐｃのｐ型ボディ領域３は互いに共通している。このボディ領域３にはｐ+ 型コンタクト領域３１が形成されている。コンタクト領域３１はコンタクトホールＣＨを介してボディ固定線３０Ａに接続される。ボディ固定線３０Ａには接地電位Ｖssが与えられている。したがって、トランジスタＱｅ，Ｑｐｃのボディ領域４には接地電位Ｖssが与えられる。
【００７５】
なお、駆動用プリチャージ回路２２もこのビット線用プリチャージ回路２３とほぼ同様に構成される。
【００７６】
図７は、メモリセル２７、ダミーセル２８、ビット線選択回路２６Ａ，２６Ｂ、コラム選択回路２９のトランジスタＱｍ，Ｑｄ，Ｑｂ，Ｑｉｏの一般的構成を示す平面図である。図７を参照して、これらトランジスタのｐ型ボディ領域３にはｐ+ 型コンタクト領域３１が形成される。このコンタクト領域３１には接地電位Ｖssが与えられる。これにより、ボディ領域３は電気的に固定される。
【００７７】
以上のようにこの実施例１によれば、ＤＲＡＭがＳＯＩ基板上に形成されているため、シリコン基板７にα粒子が突入し、それによりシリコン基板７中に電荷が発生しても、シリコン基板７はＳＯＩ活性層９と埋込酸化層８によって電気的に分離されているため、その生成された電荷が、ソース領域１、ドレイン領域２およびボディ領域３に流込むことはない。しかもソース領域１、ドレイン領域２およびボディ領域３はそれぞれ非常に狭いため、これらの領域１，２，３においてα粒子による電荷が発生することはほとんどない。したがって、いわゆるソフトエラーはほとんど発生しない。
【００７８】
また、メモリセル２７を構成するトランジスタＱｍのソース／ドレイン領域の底面も埋込酸化層８に達しているため、ＰＮ接合面はＳＯＩ基板６に対して垂直にしか存在せず、平行には存在しない。また、ＰＮ接合におけるリーク電流はＰＮ接合の表面積に比例する。そのため、キャパシタＣｍからそのソース／ドレイン領域を介してリークする電荷はその表面積に応じて低減され、それによりデータの保持時間が長くなる。しかも、ソース／ドレイン領域の接合容量も小さくなるため、ビット線対の間に生じる読出電位差が大きくなり、かつ消費電流も低減される。
【００７９】
また、ビット線に接続されるトランジスタのボディ領域が固定されているため、そのトランジスタを介してビット線の電荷がリークすることはないので、ビット線対の間に生じる読出電位差は十分大きく保たれる。さらに、センスアンプ２０のトランジスタのボディ領域も固定されているため、これらトランジスタにおいてはほとんどキンクが発生しない。そのため、このセンスアンプ２０は安定して読出電位差を増幅する。
【００８０】
［実施例２］
図８は、この発明の実施例２によるＤＲＡＭにおけるセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図８を参照して、この実施例２においては、図５と異なり両方のボディ領域３が同一方向に突出し、その突出部分にコンタクト領域３１が形成される。両方のコンタクト領域３１はそれぞれコンタクトホールＣＨを介して１本のボディ固定線３０Ｃに接続される。また、両方のゲート電極４も同一方向に突出し、その突出部分がそれぞれコンタクトホールＣＨを介してビット線ＢＬ１および／ＢＬ１に接続される。
【００８１】
この実施例２においては、トランジスタＱｎ１およびＱｎ２のボディ領域３を固定するためのボディ固定線３０Ｃが共通にされているため、上記実施例１よりもそのレイアウト面積は小さくなる。
【００８２】
［実施例３］
図９は、この発明の実施例３によるＤＲＡＭにおけるセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図９を参照して、このプリチャージ回路２３は上記実施例１のプリチャージ回路を１８０度回転させて配置したものである。プリチャージ回路２３におけるトランジスタＱｅおよびＱｐｃのボディ領域３は、コンタクト領域３１およびコンタクトホールＣＨを介してボディ固定線３０Ｂに接続される。センスアンプ２０におけるトランジスタＱｎ２のボディ領域３もまた、コンタクト領域３１およびコンタクトホールＣＨを介してボディ固定線３０Ｂに接続される。
【００８３】
この実施例３においては、センスアンプ２０におけるトランジスタＱｎ２のボディ領域３を固定するためのボディ固定線３０Ｂが、プリチャージ回路２３におけるトランジスタＱｅおよびＱｐｃのボディ領域３を固定するためのボディ固定線と共通にされているため、上記実施例１よりもそのレイアウト面積は小さくなる。
【００８４】
［実施例４］
図１０は、この発明の実施例４によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１０を参照して、この実施例４においては、上記実施例１と異なりメモリセル２７におけるトランジスタＱｍのボディ領域には負電位ＶBBが与えられる。ダミーセル２８におけるトランジスタＱｄのボディ領域にもまた、負電位ＶBBが与えられる。したがって、この実施例４におけるＮチャネルＭＯＳトランジスタは２種類のしきい電圧を有する。
【００８５】
この実施例４によれば、メモリセル２７およびダミーセル２８におけるトランジスタＱｍおよびＱｄのしきい電圧だけが大きいため、それらトランジスタＱｍ，Ｑｄの中にサブスレッショルド電流が流れにくい。そのため、非選択のメモリセルにおいては、センス動作によるビット線振幅のダイナミックなデータ保持特性もさらに向上する。したがって、メモリセルのデータ保持時間は長くなる。
【００８６】
［実施例５］
図１１は、この発明の実施例５によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１１を参照して、この実施例５においては、すべてのＮチャネルＭＯＳトランジスタＱｍ，Ｑｄ，Ｑｂ，Ｑｐｃ，Ｑｅ，Ｑｎ１，Ｑｎ２，Ｑｉｏのボディ領域に、負電位ＶBBが与えられる。この実施例５のように、すべてのＮチャネルＭＯＳトランジスタのボディ領域に負電位ＶBBを与えてもよい。
【００８７】
［実施例６］
図１２は、この発明の実施例６によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１２を参照して、この実施例６においては、図１と異なりセンスアンプ２０における４つのトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域が自己のソース電極と接続される。すなわち、トランジスタＱｎ１およびＱｎ２のボディ領域はセンスアンプ駆動線２１Ａに接続される。トランジスタＱｐ１およびＱｐ２のボディ領域はセンスアンプ駆動線２１Ｂに接続される。したがって、トランジスタＱｎ１およびＱｎ２のボディ領域には、プリチャージ電位ＶBLから接地電位Ｖssに向かって徐々に減少する可変電位が与えられる。トランジスタＱｐ１およびＱｐ２のボディ領域には、プリチャージ電位ＶBLから電源電位Ｖccに向かって上昇する可変電位が与えられる。そのため、これらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２においては、ボディ領域およびソース領域間のＰＮ接合に常に同一の電圧が印加されるので、いわゆる基板効果は全く生じない。したがって、このセンスアンプ２０の感度は上記実施例１よりも高くなる。しかも、低い電源電圧が供給される場合であっても、このセンスアンプ２０は高速に動作する。
【００８８】
ＤＲＡＭが通常のシリコン基板上に形成される場合において、図１２に示されるようにセンスアンプにおけるトランジスタの基板電位をソース電位と同期させるためには、センスアンプを基板および他のウェルと完全に分離しなければならない。したがって、通常はトリプルウェル構造が採用される。また、書込動作においてはサブスレッショルドによるリーク電流を低減するため、そのウェルを一定電位に固定しなければならない。そのため、そのウェルの接合容量における電荷が充放電されるので、消費電流が増大する。さらに、トリプルウェル構造などが採用されるため、ウェル電位を固定するための領域が必要となる。そのため、レイアウト面積は大きくなる。
【００８９】
これに対し、この実施例６においては、ボディ領域の底面が埋込酸化層に接触しているため、その接合容量は非常に小さい。また、ボディ領域は固定されているので、サブスレッショルドによるリーク電流が増大することもない。さらに、ウェルなどを形成する必要がないので、レイアウト面積は十分に小さい。
【００９０】
図１３は、図１２に示されたセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図１３を参照して、この実施例６においては、図５と異なりソース領域１の一部にｐ+ 型コモン領域３８が形成される。したがって、トランジスタＱｎ１のボディ領域３はコモン領域３８を介してソース領域１に接続される。トランジスタＱｎ２のボディ領域３はコモン領域３８を介してソース領域１に接続される。このソース領域１にはコンタクトホールＣＨを介してセンスアンプ駆動信号ＳＡＮが与えられるため、コモン領域３８およびソース領域１間のＰＮ接合に順方向電圧が与えられる間、これらのボディ領域３は電気的に固定される。つまり、ボディ領域３の電位はソース領域１の電位よりもＰＮ接合の障壁電位だけ常に高くなる。この実施例６によれば、上記実施例１のようにボディ固定線３０Ｂ，３０Ｃを設ける必要がないので、レイアウト面積は実施例１よりも小さい。
【００９１】
［実施例７］
図１４は、この発明の実施例７によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。図１４を参照して、この実施例７においては、ソース領域１とほぼ同じ大きさのｐ+ 型コモン領域３８がボディ領域３の間に形成されている。ソース領域１はコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続され、コモン領域３８もコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。したがって、トランジスタＱｎ１のボディ領域３はコモン領域３８およびコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。また、トランジスタＱｎ２のボディ領域３は、コモン領域３８およびコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。そのため、コモン領域３８およびソース領域１の電位が常に同一であるため、それらボディ領域３は常に電気的に固定される。
【００９２】
［実施例８］
図１５は、この発明の実施例８によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。図１５を参照して、この実施例８においては、図１４と異なりＰ+ 型コモン領域３８がソース領域１の両側に形成されている。また、２つのコンタクトホールＣＨがソース領域１およびコモン領域３８にわたってそれぞれ形成されている。したがって、Ｑｎ１のボディ領域３は２つのコモン領域３８および２つのコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続され、トランジスタＱｎ２のボディ領域３もまた２つのコモン領域３８および２つのコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。この実施例８によれば、小さなコモン領域３８がソース領域１の両側に形成されているため、トランジスタＱｎ１およびＱｎ２の実行チャネル長が長くなる。しかも、２つのコモン領域３８が設けられているため、実行チャネル長の長いトランジスタＱｎ１およびＱｎ２であってもそのボディ領域３は確実に固定される。したがって、コモン領域３８から遠い位置であってもボディ領域３の電位はセンスアンプ駆動線２１Ａの電位ＳＡＮに速やかに追従し、これによりこのセンスアンプは図１４の実施例７よりも安定して動作する。
【００９３】
［実施例９］
図１６は、この発明の実施例９によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１６を参照して、この実施例９においては、図１２と異なりビット線選択回路２６Ａおよび２６Ｂならびにコラム選択回路２９におけるトランジスタＱｂ，Ｑｉｏのボディ領域が電気的にフローティング状態にされている。これらトランジスタＱｂ，Ｑｉｏはフローティング状態にされても、その中に大量のリーク電流が流れることはない。
【００９４】
この実施例９によれば、一部のＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定され、その他のＮチャネルＭＯＳトランジスタのボディ領域はフローティング状態にされているため、図１２の実施例６よりもボディ固定線の数が少なくなる。そのため、ボディ固定線のための領域が小さくなり、それによりレイアウト面積は小さくなる。
【００９５】
［実施例１０］
図１７は、この発明の実施例１０によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１７を参照して、この実施例１０においては、図１と異なりすべてのＰチャネルＭＯＳトランジスタのボディ領域が電気的にフローティング状態にされている。具体的には、センスアンプ２０におけるＱｐ１およびＱｐ２のボディ領域がフローティング状態にされている。なお、すべてのＮチャネルＭＯＳトランジスタのボディ領域は電気的に固定されている。
【００９６】
一般にＰチャネルＭＯＳトランジスタのソース・ドレイン間の耐圧はＮチャネルＭＯＳトランジスタよりも高いため、ＮチャネルＭＯＳトランジスタのボディ領域が固定されていればよい。この実施例１０によれば、ＰチャネルＭＯＳトランジスタのボディ領域を固定するためのボディ固定領域およびボディ固定線が必要ないので、上記実施例１よりもレイアウト面積が小さくなる。
【００９７】
［実施例１１］
図１８は、この発明の実施例１１によるＤＲＡＭにおけるメモリセルアレイ、センスアンプ、および入出力回路の構成を示す回路図である。図１８を参照して、この実施例１１においては、ビット線ＢＬ０および／ＢＬ０がセンスアンプ２０の両側に配置されている。すなわち、いわゆるオープンビット線構造が採用されている。
【００９８】
この実施例１１においても上記実施例１と同様に、センスアンプ２０におけるＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２のボディ領域には接地電位Ｖssが与えられ、ＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領域には電源電位Ｖccが与えられる。また、ビット線用プリチャージ回路２３におけるＮチャネルＭＯＳトランジスタＱｅ，Ｑｐｃのボディ領域には接地電位Ｖssが与えられる。また、センスアンプ駆動線用プリチャージ回路２２におけるＮチャネルＭＯＳトランジスタＱｓｅおよびＱｓｐのボディ領域には接地電位Ｖssが与えられる。また、コラム選択回路におけるＮチャネルＭＯＳトランジスタＱｉｏのボディ領域には接地電位Ｖssが与えられる。また、メモリセル２７におけるＮチャネルＭＯＳトランジスタＱｍのボディ領域にも接地電位Ｖssが与えられる。さらに、ダミーセル２８におけるＮチャネルＭＯＳトランジスタＱｄのボディ領域にも接地電位Ｖssが与えられる。
【００９９】
この実施例１１によれば、上記実施例１と同じ効果を奏するとともに、オープンビット線構造が採用されているため、ワード線およびビット線のすべての交点にメモリセル２７を配置することができる。
【０１００】
［実施例１２］
図１９は、この発明の実施例１２によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の構成を示す回路図である。図１９を参照して、この実施例１２においては、図１８と異なりセンスアンプ２０における４つのトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域が自己のソース電極と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２のボディ領域には、センスアンプ駆動信号ＳＡＮが与えられる。ＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領域には、センスアンプ駆動信号ＳＡＰが与えられる。
【０１０１】
この実施例１２によれば、図１２の実施例６と同じ効果を奏するとともに、オープンビット線構造が採用されているため、ワード線およびビット線のすべての交点にメモリセル２７を配置することができる。
【０１０２】
［実施例１３］
図２０は、この発明の実施例１３によるＤＲＡＭにおける行デコーダの一部構成を示す回路図である。図２０を参照して、行デコーダ中のワード線駆動回路は、８つのＮチャネルＭＯＳトランジスタＱｒ１〜Ｑｒ８をその終段に備える。トランジスタＱｒ１およびＱｒ２は直列に接続され、トランジスタＱｒ１のソース電極がワード線ＷＬ０に接続される。トランジスタＱｒ３およびＱｒ４は直列に接続され、トランジスタＱｒ３のソース電極がワード線ＷＬ１に接続される。トランジスタＱｒ５およびＱｒ６は直列に接続され、トランジスタＱｒ５のソース電極がワード線ＷＬ２に接続される。トランジスタＱｒ７およびＱｒ８は直列に接続され、トランジスタＱｒ７のソース電極がワード線ＷＬ３に接続される。
【０１０３】
このワード線駆動回路は、行アドレス信号がプリデコードされた信号Ｘｊ，Ｘｋ，Ｘｌに応答して活性化される。ワード線駆動回路は活性化され、さらに昇圧信号ＲＸ０〜ＲＸ３のうち１つの信号が対応するトランジスタのドレイン電極に与えられると、ワード線ＷＬ０〜ＷＬ３のうち対応する１つが立上がる。昇圧信号ＲＸ０〜ＲＸ３は電源電位Ｖccが昇圧されたものであるため、このワード線ＷＬ０〜ＷＬ３は電源電位Ｖccよりも高い電位まで立上がる。したがって、トランジスタＱｒ１〜Ｑｒ８のソース・ドレイン間には電源電圧よりも大きい電圧が印加される。
【０１０４】
また、このワード線駆動回路が活性化されていないとき、昇圧信号ＲＸ０〜ＲＸ３が与えられると、寄生容量のカップリングによってトランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域の電位が上昇し、それによりしきい値が低下する。そのため、昇圧電位がトランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７を介してリークし、それにより昇圧電位が不十分になる。また、そのリークした昇圧電位が非選択のワード線に与えられると、非選択のメモリセルからデータがリークすることになる。
【０１０５】
この実施例１３においては、トランジスタＱｒ１〜Ｑｒ１２のボディ領域に接地電位Ｖssが与えられ、それによりそのボディ領域は電気的に固定されている。したがって、これらトランジスタＱｒ１〜Ｑｒ１２のソース・ドレイン間の耐圧が高くなるため、このワード線駆動回路は正常に動作する。さらに、寄生容量のカップリングによるしきい値の低下が抑制されるので、このワード線駆動回路は安定して動作する。
【０１０６】
［実施例１４］
図２１は、この発明の実施例１４によるＤＲＡＭにおける行デコーダの一部構成を示す回路図である。図２１を参照して、この実施例１４においては、上記実施例１３と異なりトランジスタＱｒ１〜Ｑｒ１２のボディ領域はそれ自身のソース領域に接続されている。具体的には、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域はワード線ＷＬ０〜ＷＬ３に接続される。トランジスタＱｒ２，Ｑｒ４，Ｑｒ６，Ｑｒ８のボディ領域は接地ノードに接続される。トランジスタＱｒ９〜Ｑｒ１２のボディ領域は、セルフブートストラップによって電位が上昇しない側のノードに接続されている。
【０１０７】
図２２は、図２１に示したワード線駆動回路におけるトランジスタＱｒ１〜Ｑｒ１２の一般的な構成を示す平面図である。図２２を参照して、トランジスタＱｒ１〜Ｑｒ１２は、ｎ+ 型ソース領域１と、ｎ+ 型ドレイン領域２と、ｐ型ボディ領域３と、ゲート電極４と、ｐ+ 型コモン領域３８とを備える。コモン領域３８は、ソース領域１およびボディ領域３と隣接して形成される。したがって、ボディ領域３は、コモン領域３８を介してソース領域１と接続され、それにより電気的に固定される。
【０１０８】
この実施例１４においては、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域がワード線ＷＬ０〜ＷＬ３と接続されているため、そのボディ領域３の電位はワード線ＷＬ０〜ＷＬ３の電位に追従する。そのため、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７においては基板効果が発生しないので、ワード線ＷＬ０〜ＷＬ３の電位は速やかに立上がる。
【０１０９】
しかも、トランジスタＱｒ１〜Ｑｒ１２のボディ領域３はそれ自身のソース領域１と接続されているため、ボディ固定線を設ける必要がない。したがって、この実施例１４のレイアウト面積は図２０の実施例１３よりも小さくなる。
【０１１０】
［実施例１５］
図２３は、この発明の実施例１５による昇圧信号プリデコード回路の構成を示す回路図である。この昇圧信号プリデコード回路は、図２０および２１に示されたワード線駆動回路に昇圧信号ＲＸ０〜ＲＸ３を供給するためのものである。
【０１１１】
図２３を参照して、この昇圧信号プリデコード回路は、トランジスタＱｒ１３〜Ｑｒ１５と、インバータＩ１およびＩ２とを備える。トランジスタＱｒ１３およびＱｒ１４は直列に接続される。昇圧電圧発生回路の出力である昇圧信号ＲＸはトランジスタＱｒ１３のドレイン電極に与えられる。行アドレス信号ＸはインバータＩ１およびＩ２を介してトランジスタＱｒ１５の一方ソース／ドレイン電極に与えられる。インバータＩ１の出力はトランジスタＱｒ１４のゲート電極に与えられる。
【０１１２】
この昇圧信号プリデコード回路は行アドレス信号Ｘに応答して活性化され、活性化されている間に、昇圧信号ＲＸが与えられると、トランジスタＱｒ１３のゲート電位がセルフブートストラップによって上昇し、このトランジスタＱｒ１３は完全に導通状態となる。そのため、その与えられた昇圧信号ＲＸはトランジスタＱｒ１３を介して昇圧信号ＲＸ０〜ＲＸ３として外部に出力される。
【０１１３】
上記の動作から明らかなように、トランジスタＱｒ１３〜Ｑｒ１５のソース・ドレイン間には電源電圧よりも大きい電圧が印加される。したがって、この実施例１５においては、これらトランジスタＱｒ１３〜Ｑｒ１５のボディ領域に接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。そのため、これらトランジスタＱｒ１３〜Ｑｒ１５のソース・ドレイン間の耐圧が高くなるので、この昇圧信号プリデコード回路は正常に動作する。
【０１１４】
［実施例１６］
図２４は、この発明の実施例１６によるＤＲＡＭにおける昇圧信号プリデコード回路の構成を示す回路図である。図２４を参照して、この実施例１６においては、図２３と異なりトランジスタＱｒ１３〜Ｑｒ１５のボディ領域がそれぞれ自己のソース領域と接続されている。
【０１１５】
この実施例１６においては、特にトランジスタＱｒ１３のボディ領域が自己のソース領域と接続されている。そのため、トランジスタＱｒ１３のボディ領域の電位は、その出力される昇圧信号ＲＸ０〜ＲＸ３に追従して上昇する。したがって、このトランジスタＱｒ１３においては基板効果が発生しないので、昇圧信号ＲＸ０〜ＲＸ３は速やかに立上がる。しかも、各ボディ領域がそれ自身のソース領域と接続されているため、ボディ固定線を設ける必要がないので、この実施例１６のレイアウト面積は図２３の実施例１５よりも小さくなる。
【０１１６】
［実施例１７］
図２５は、この発明の実施例１７によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。ＭＯＳキャパシタは、たとえばワード線駆動回路、昇圧信号プリデコード回路、電源電圧が昇圧された電圧ＶPPを発生する回路などで用いられる。
【０１１７】
図２５を参照して、このＭＯＳキャパシタは、ｎ+ 型ソース領域１と、そのソース領域１によって包囲されるｐ型ボディ領域３と、ゲート電極４と、ｐ+ 型コモン領域３８とを備える。このコモン領域３８は、ソース領域１の一部分に挿入されている。したがって、コモン領域３８はソース領域１およびボディ領域３に隣接して形成される。そのため、ボディ領域３は、コモン領域３８を介してソース領域１と接続されている。これによりボディ領域３は電気的に固定されるので、このＭＯＳキャパシタは安定して動作する。しかも、ソース領域１の一部に挿入されたコモン領域３８を介してボディ領域３がソース領域１に接続されるため、ボディ固定線などを設ける必要がない。そのため、この実施例１７のレイアウト面積は従来のものと同じになる。
【０１１８】
なお、この実施例１７においては、ソース領域１の一部にコモン領域３８が挿入されているだけであるが、ソース領域１およびコモン領域３８の接合部分の上に１つのコンタクトホールを形成し、ソース領域１およびコモン領域３８をそのコンタクトホールを介してボディ固定線に接続してもよい。このようにすると、コモン領域３８の電位よりもソース領域１の電位が高くなる場合でも、ボディ領域３を電気的に固定することができる。
【０１１９】
［実施例１８］
図２６は、この発明の実施例１８によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。図２６を参照して、このＰチャネルＭＯＳキャパシタは、ｐ+ 型ソース領域１と、そのソース領域１によって包囲されるｎ型ボディ領域３と、ゲート電極４と、ｎ+ 型コモン領域３８とを備える。この実施例１８は、図２５の実施例１７における各領域の導電型を逆にしたものである。
【０１２０】
［実施例１９］
図２７は、この発明の実施例１９によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。図２７を参照して、このＮチャネルＭＯＳキャパシタは、２つのｎ+ 型ソース領域１と、それらソース領域１の間に位置するｐ型ボディ領域３と、ゲート電極４と、ｐ+ 型コンタクト領域３１とを備える。２つのソース領域１は互いに接続されている。コンタクト領域３１は、ボディ領域３の一部に挿入され、そのボディ領域３だけに隣接して形成されている。
【０１２１】
コンタクト領域３１にはソース領域１に与えられる電位と同じ電位が与えられ、これによりボディ領域３はコンタクト領域３１を介してソース領域１と接続される。したがって、このＮチャネルＭＯＳキャパシタは、そのボディ領域３が電気的に固定されるので、安定して動作する。
【０１２２】
この実施例１９では、ソース領域１に与えられる電位と同じ電位がコンタクト領域３１に与えられているが、コンタクト領域３１に接地電位Ｖss、または負電位ＶBBが与えられてもよい。
【０１２３】
［実施例２０］
図２８は、この発明の実施例２０によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。図２８を参照して、このＰチャネルＭＯＳキャパシタは、２つのｐ+ 型ソース領域１と、それらソース領域１の間に位置するｎ型ボディ領域３と、ゲート電極４と、ｎ+ 型コンタクト領域３１とを備える。このコンタクト領域３１に所定電位が与えられ、それによりボディ領域３が電気的に固定される。この実施例２０は、図２７の実施例１９における各領域の導電型を逆にしたものである。
【０１２４】
［実施例２１］
図２９は、この発明の実施例２１によるＤＲＡＭにおける昇圧電源発生回路の構成を示す回路図である。図２９を参照して、この昇圧電源発生回路は、３つのＭＯＳキャパシタＣｂｓ１〜Ｃｂｓ３と、その終段にＮチャネルＭＯＳトランジスタＱｂｓとを備える。この昇圧電源発生回路は、クロック信号ＣＫに応答して電源電位Ｖccよりも高い昇圧電位ＶPPを発生する。
【０１２５】
この昇圧電源発生回路のトランジスタＱｂｓでは、そのドレイン電極（出力ノード）の電位がそのソース電極の電位よりも常に高くなる。したがって、このトランジスタＱｂｓのボディ領域は自己のソース領域と接続されている。これにより、このトランジスタＱｂｓのソース・ドレイン間の耐圧は高くなる。しかも、ボディ領域はソース領域と接続されるため、ボディ固定線などを設ける必要がない。そのため、この実施例２１のレイアウト面積は従来のものとほとんど同じになる。
【０１２６】
［実施例２２］
図３０は、この発明の実施例２２によるＤＲＡＭにおける出力プリアンプおよび書込回路の構成を示す回路図である。図３０を参照して、この出力プリアンプ４０はカレントミラー型で、ＰチャネルＭＯＳトランジスタＱｐ５〜Ｑｐ１１と、ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ１２とを備える。出力プリアンプは一般に、入出力線ＩＯおよび／ＩＯの電位をアナログ的に増幅するため、キンクの影響を受けやすい。そのため、ＰチャネルＭＯＳトランジスタＱｐ５〜Ｑｐ１１のボディ領域はそれぞれ自己のソース領域と接続されている。ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ１２のボディ領域はそれぞれ自己のソース領域と接続されている。
【０１２７】
この実施例２２によれば、トランジスタＱｐ５〜Ｑｐ１１ならびにＱｎ５〜Ｑｎ１２のボディ領域が電気的に固定されるので、それらトランジスタにおいてキンクが発生しない。そのため、この出力プリアンプ４０は、入出力線ＩＯおよび／ＩＯの電位を安定して増幅することができる。
【０１２８】
一方、書込回路４１は、４つのＮチャネルＭＯＳトランジスタＱｎ１３〜Ｑｎ１６を備える。トランジスタＱｎ１３〜Ｑｎ１６のボディ領域には接地電位Ｖssが与えられているので、これらボディ領域は電気的に固定されている。そのため、トランジスタＱｎ１３〜Ｑｎ１６のソース・ドレイン間に大量のリーク電流が流れることはない。
【０１２９】
［実施例２３］
図３１は、この発明の実施例２３によるＤＲＡＭにおける入出力線プリチャージ回路および入出力線イコライズ回路の構成を示す回路図である。図３１を参照して、この入出力線プリチャージ回路４２は、ＰチャネルＭＯＳトランジスタＱｐ２１およびＱｐ２２と、ＮチャネルＭＯＳトランジスタＱｎ２１およびＱｎ２２とを備える。ＰチャネルＭＯＳトランジスタＱｐ２１およびＮチャネルＭＯＳトランジスタＱｎ２１は転送ゲートを構成する。ＰチャネルＭＯＳトランジスタＱｐ２２およびＮチャネルＭＯＳトランジスタＱｎ２２もまた、転送ゲートを構成する。この入出力線プリチャージ回路４２は、プリチャージ信号ＹＮに応答して入出力線ＩＯおよび／ＩＯを所定の電位にプリチャージする。
【０１３０】
一方、入出力線イコライズ回路は、ＰチャネルＭＯＳトランジスタＱｐ２０およびＮチャネルＭＯＳトランジスタＱｎ２０を備える。トランジスタＱｐ２０およびＱｎ２０は転送ゲートを構成する。この入出力線イコライズ回路は、入出力線イコライズ信号ＩＯＥＱおよび／ＩＯＥＱに応答して入出力線ＩＯおよび／ＩＯの電位を互いに等しくする。
【０１３１】
この実施例２３においては、ＰチャネルＭＯＳトランジスタＱｐ２０〜Ｑｐ２２のボディ領域には電源電位Ｖccが与えられる。ＮチャネルＭＯＳトランジスタＱｎ２０〜Ｑｎ２２のボディ領域には接地電位Ｖssが与えられる。これにより、トランジスタＱｐ２０〜Ｑｐ２２，Ｑｎ２０〜Ｑｎ２２のボディ領域は電気的に固定される。したがって、これらトランジスタのソース・ドレイン間に大量のリーク電流が流れることはない。そのため、正確なデータが入出力線ＩＯおよび／ＩＯを介して伝達される。
【０１３２】
［実施例２４］
図３２は、この発明の実施例２４によるＤＲＡＭにおける行アドレスバッファの一部構成を示す回路図である。図３２を参照して、この行アドレスバッファはダイナミックラッチ型で、ＰチャネルＭＯＳトランジスタＱｐ２５〜Ｑｐ２８と、ＮチャネルＭＯＳトランジスタＱｎ２５〜Ｑｎ３０とを備える。このアドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎに応答して内部行アドレス信号ＲＡｎおよび／ＲＡｎを生成する。このアドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎを参照信号ＶＲＥＦと比較し、それにより外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルであるかを判定する。
【０１３３】
この実施例２４において、トランジスタＱｐ２５〜Ｑｐ２８のボディ領域はソース電極と接続されている。トランジスタＱｎ２５，Ｑｎ２６，Ｑｎ２９，Ｑｎ３０のボディ領域には接地電位Ｖssが与えられる。このダイナミックラッチ型行アドレスバッファは、制御信号／ＲＡＤＢＥの立下りに応答してアドレス信号をラッチする。したがって、活性化状態においては、ボディ領域およびソース領域間のＰＮ接合に逆方向電圧が印加されることはないので、トランジスタＱｎ２７，Ｑｎ２８のボディ領域をそれぞれ自己のソース電極と接続することが可能である。
【０１３４】
したがって、トランジスタＱｐ２５〜Ｑｐ２８，Ｑｎ２５〜Ｑｎ３０のボディ領域は電気的に固定されているので、この行アドレスバッファは安定してアナログ動作をする。しかも、トランジスタＱｐ２７，Ｑｐ２８は基板効果を受けないので、この行アドレスバッファは外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルであるかを安定かつ高速に判定することができる。
【０１３５】
［実施例２５］
図３３は、この発明の実施例２５によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。図３３を参照して、この列アドレスバッファは、ＰチャネルＭＯＳトランジスタＱｐ３１〜Ｑｐ３４と、ＮチャネルＭＯＳトランジスタＱｎ３１〜Ｑｎ３４とを備える。トランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２は、ＮＯＲ回路を構成する。トランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４は、次段のクロックドインバータを構成する。この列アドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎに応答して内部列アドレス信号ＣＡｎおよび／ＣＡｎを生成する。
【０１３６】
また、このＮＯＲ回路を構成するすべてのトランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２のボディ領域はそれぞれ自己のソース領域と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域には接地電位Ｖssが与えられる。一方、インバータを構成するすべてのトランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４のボディ領域はフローティング状態にされている。
【０１３７】
この実施例２５においては、入力初段のトランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２のボディ領域が電気的に固定されているため、外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルであるかは正確に判定される。しかも、入力初段のトランジスタ以外のトランジスタ、たとえば次段のクロックドインバータを構成するトランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４、およびその他の論理ゲートを構成するトランジスタのボディ領域はフローティング状態にされているため、ボディ固定線などを設ける必要がない。そのため、レイアウト面積の増加は最小限に抑えられる。
【０１３８】
［実施例２６］
図３４は、この発明の実施例２６によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。図３４を参照して、この実施例２６においては、図３３と異なりＮＯＲ回路を構成するＮチャネルＭＯＳトランジスタＱｎ３１およびＱｎ３２のボディ領域には負電位ＶBBが与えられる。上記のように、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１３９】
［実施例２７］
図３５は、この発明の実施例２７によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。この実施例２７においては、図３３と異なりインバータを構成するすべてのトランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４のボディ領域がそれぞれ自己のソース領域と接続されている。この実施例２７によれば、入力初段のトランジスタおよび次段のクロックドインバータを構成するトランジスタのボディ領域が電気的に固定されるので、レイアウト面積は若干大きくなるが、それらボディ領域が固定されない場合に比べてこの列アドレスバッファは安定して動作する。
【０１４０】
［実施例２８］
図３６は、この発明の実施例２８によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。この実施例２８においては、図２７と異なりＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域に負電位ＶBBが与えられる。このように、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１４１】
［実施例２９］
図３７は、この発明の実施例２９によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。図３７を参照して、このクロック入力バッファは、ＰチャネルＭＯＳトランジスタＱｐ３５〜Ｑｐ３７と、ＮチャネルＭＯＳトランジスタＱｎ３５と、インバータＩ３〜Ｉ５とを備える。このクロック入力バッファは、ＭＯＳレベルまたはＴＴＬレベルの外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳに応答して、内部行アドレスストローブ信号ＲＡＳおよび／ＲＡＳを生成する。
【０１４２】
この実施例２９においては、入力初段のトランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ領域はそれぞれ自己のソース領域と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎ３５のボディ領域には接地電位Ｖssが与えられる。
【０１４３】
このように、入力初段のトランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ領域は電気的に固定されているため、外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳがＨレベルであるかＬレベルであるかは正確に判定される。しかも、トランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ領域はそれぞれ自己のソース領域と接続されているため、ボディ固定線などを設ける必要がない。そのため、このクロック入力バッファのレイアウト面積は従来と同じになる。
【０１４４】
［実施例３０］
図３８は、この発明の実施例３０によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。この実施例３０においては、図３７と異なり入力初段のＮチャネルＭＯＳトランジスタＱｎ３５のボディ領域に負電位ＶBBが与えられる。このように、ＮチャネルＭＯＳトランジスタＱｎ３５のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１４５】
［実施例３１］
図３９は、この発明の実施例３１によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。図３９を参照して、このクロック入力バッファは、図３７の実施例２９と同様に、ＰチャネルＭＯＳトランジスタＱｐ３５〜Ｑｐ３７と、ＮチャネルＭＯＳトランジスタＱｎ３５と、インバータＩ３〜Ｉ５とを備える。インバータＩ４は、ＰチャネルＭＯＳトランジスタＱｐ３８と、ＮチャネルＭＯＳトランジスタＱｎ３８とを備える。インバータＩ５は、ＰチャネルＭＯＳトランジスタＱｐ３９と、ＮチャネルＭＯＳトランジスタＱｎ３９とを備える。
【０１４６】
この実施例３１においては、図３７と異なりインバータＩ４，Ｉ５を構成するＰチャネルＭＯＳトランジスタＱｐ３８，Ｑｐ３９のボディ領域がそれぞれ自己のソース領域と接続されている。また、インバータＩ４，Ｉ５を構成するＮチャネルＭＯＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域に負電位ＶBBが与えられている。
【０１４７】
この実施例３１においては、終段のトランジスタＱｐ３８，Ｑｐ３９，Ｑｎ３８，Ｑｎ３９のボディ領域が電気的に固定されているため、このクロック入力バッファによって生成される内部行アドレスストローブ信号ＲＡＳ，／ＲＡＳのクロックスキューは低減される。
【０１４８】
［実施例３２］
図４０は、この発明の実施例３２によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。この実施例３２においては、図３９と異なり終段のＮチャネルＭＯＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域がそれぞれ自己のソース領域と接続されている。
【０１４９】
この実施例３２によれば、ＮチャネルＭＯＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域がそれぞれ自己のソース領域と接続されているため、ボディ固定線を設ける必要がない。そのため、そのレイアウト面積の増加は最小限に抑えられる。このように、終段のトランジスタＱｎ３８，Ｑｎ３９のボディ領域には、負電位ＶBBの代わりに接地電位Ｖssが与えられてもよい。
【０１５０】
［実施例３３］
図４１は、この発明の実施例３３によるＤＲＡＭにおけるセンスアンプ駆動回路の構成を示す回路図である。図４１を参照して、このセンスアンプ駆動回路は、直列に接続された複数のインバータと、複数のＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃｓｎ１〜Ｃｓｎ３とを備える。このセンスアンプ駆動回路は、昇圧信号ＲＸに応答して、センスアンプ２０を駆動するための制御信号Ｓ０Ｆ，Ｓ０Ｎ，／Ｓ０Ｐを生成する。
【０１５１】
図４２は、図４１に示されたセンスアンプ駆動回路の動作を示すタイミングチャートである。図４２を参照して、昇圧信号ＲＸの立上がりから一定時間経過後に、制御信号Ｓ０Ｆが立上がる。さらにその制御信号Ｓ０Ｆの立上がりから一定時間経過後に、制御信号Ｓ０Ｎが立上がる。さらにその制御信号Ｓ０Ｎの立上がりから一定時間経過後に、制御信号／Ｓ０Ｐが立下がる。
【０１５２】
この実施例３３によるセンスアンプ駆動回路においては、すべてのＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃｓｎ１〜Ｃｓｎ３のボディ領域が電気的に固定されているため、ＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃｓｎ１〜Ｃｓｎ３のしきい値が不安定にならず、したがって昇圧信号ＲＸの立上がりから制御信号Ｓ０Ｆの立上がりまでの時間が短くなったり、あるいは制御信号Ｓ０Ｆの立上がりから制御信号Ｓ０Ｎの立上がりまでの時間が短くなったりすることはない。そのため、センスアンプ２０の動作マージンが低下することはない。
【０１５３】
この実施例３３においては、ＰチャネルＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３のボディ領域には電源電位Ｖccが与えられる。ＮチャネルＭＯＳキャパシタＣｓｎ１〜Ｃｓｎ３のボディ領域には接地電位Ｖssが与えられる。しかしながら、ＮチャネルＭＯキャパシタＣｓｎ１〜Ｃｓｎ３のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１５４】
［実施例３４］
図４３は、この発明の実施例３４によるＤＲＡＭにおけるＣＡＴ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ）回路の構成を示す回路図である。図４３を参照して、このＣＡＴ回路は、３つのインバータＩ２０〜Ｉ２２と、３つのＮＯＲ回路ＮＲ１〜ＮＲ３と、２つのＰチャネルＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２と、ＮチャネルＭＯＳキャパシタＣｔｎ１，Ｃｔｎ２とを備える。このＣＡＴ回路は、制御信号ＣＡＤに応答して制御信号ＣＡＴを生成する。ここで、ＰチャネルＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２のボディ領域には電源電位Ｖccが与えられる。ＮチャネルＭＯＳキャパシタＣｔｎ１，Ｃｔｎ２のボディ領域には接地電位Ｖssが与えられる。
【０１５５】
図４４は、図４３に示されたＣＡＴ回路の動作を示すタイミングチャートである。図４３のタイミングチャートを参照して、制御信号ＣＡＤが立上がると直ちに、ＮＯＲ回路ＮＲ１の出力ノードＡの電位は立下がる。このノードＡの電位の立下がりから一定時間経過後に、ＮＯＲ回路ＮＲ３の出力ノードＢの電位が立上がる。続いて制御信号ＣＡＤが立下がると直ちに、ノードＢの電位は立下がる。このノードＢの電位の立下がりから一定時間経過後に、ノードＡの電位が立上がる。
【０１５６】
一方、ノードＡの電位が立下がると直ちに、制御信号ＣＡＴが立上がる。ノードＢの電位が立上がると直ちに、制御信号ＣＡＴは立下がる。また、ノードＢの電位が立下がると直ちに、制御信号ＣＡＴは立上がる。ノードＡの電位が立上がると直ちに、制御信号ＣＡＴは立下がる。
【０１５７】
ここで、もしもＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２，Ｃｔｎ１，Ｃｔｎ２のボディ領域がフローティング状態であると、ボディ領域の電位変動に伴ってそれらキャパシタのしきい値が不安定になり、それによりそれらキャパシタの容量が不安定になる可能性がある。そのため、図４４のタイミングチャートに示されるように、制御ＣＡＴ１の立下がり時期が遅れたり、制御信号ＣＡＴ２の立下がり時期が早くなったりする。特に、立下がりが遅くなる制御信号ＣＡＴ２の場合は、このＣＡＴ回路の動作マージンが小さくなる。
【０１５８】
そこで、この実施例３４においては、ＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２，Ｃｔｎ１，Ｃｔｎ２のボディ領域は電気的に固定されている。そのため、常に安定した制御信号ＣＡＴが生成される。
【０１５９】
［実施例３５］
図４５は、この発明の実施例３５によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。Ｎ−Ｎバッファは、ＤＲＡＭのデータ出力バッファなどに用いられる。
【０１６０】
図４５を参照して、このＮ−Ｎバッファは、直列に接続されたＮチャネルＭＯＳトランジスタＱｎｎ１およびＱｎｎ２を備える。ＮチャネルＭＯＳトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域は、それぞれ自己のソース領域と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎｎ１のボディ領域は出力ノードＯＵＴに接続される。
【０１６１】
このＮ−Ｎバッファにおいては、相補的な信号Ｄｏおよび／ＤｏがトランジスタＱｎｎ１およびＱｎｎ２のゲート電極にそれぞれ与えられる。信号ＤｏがＨレベルで、信号／ＤｏがＬレベルのとき、トランジスタＱｎｎ１は導通状態となり、トランジスタＱｎｎ２は非導通状態となる。したがって、Ｈレベルの信号が出力される。
【０１６２】
この実施例３５によるＮ−Ｎバッファにおいては、ＮチャネルＭＯＳトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域が電気的に固定されているため、しきい値が不安定になることはなく、これらトランジスタＱｎｎ１，Ｑｎｎ２のソース・ドレイン間に大量のリーク電流が流れることはない。そのため、リーク電流がトランジスタＱｎｎ１を介して外部へ流出したり、あるいはリーク電流がトランジスタＱｎｎ２を介して外部から流入したりすることはない。
【０１６３】
また、このＮ−Ｎバッファにおいては、トランジスタＱｎｎ１，Ｑｎｎ２のボディ領域はそれぞれ自己のソース領域と接続されているため、そのレイアウト面積は大きくならない。しかも、トランジスタＱｎｎ１のボディ領域は出力ノードに接続されているため、そのボディ領域の電位は出力ノードの電位に追従する。そのため、このトランジスタＱｎｎ１においては基板効果によってしきい値が上昇することはない。したがって、このＮ−Ｎバッファの出力信号は速やかに電源電位Ｖccまで上昇する。
【０１６４】
［実施例３６］
図４６は、この発明の実施例３６によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。この実施例３６においては、図４５と異なりトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域には接地電位Ｖssが与えられている。このように、トランジスタＱｎｎ１，Ｑｎｎ２のボディ領域にはソース電位の代わりに接地電位Ｖssが与えられてもよい。
【０１６５】
［実施例３７］
図４７は、この発明の実施例３７によるＤＲＡＭにおける２入力ＮＡＮＤ回路の構成を示す回路図である。ＮＡＮＤ回路は、内部行アドレスストローブ信号／ＲＡＳを生成するクロック入力バッファなどの他、ＤＲＡＭの各所で用いられる。
【０１６６】
図４７を参照して、このＮＡＮＤ回路はＣＭＯＳ型で、２つの入力端子を持つ。このＮＡＮＤ回路は、電源ノードと出力ノード５０との間に並列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ１およびＱｇｐ２と、出力ノード５０と接地ノード５１との間に直列に接続されたＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２とを備える。入力信号ＩＮ１は、トランジスタＱｇｐ１およびＱｇｎ１のゲート電極に与えられる。入力信号ＩＮ２は、トランジスタＱｇｐ２およびＱｇｎ２のゲート電極に与えられる。出力信号ＯＵＴは出力ノード５０から供給される。
【０１６７】
このＮＡＮＤ回路においては、ＰチャネルＭＯＳトランジスタＱｇｐ１およびＱｇｐ２のボディ領域はフローティング状態にされているが、ＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のボディ領域はそれぞれ自己のソース領域と接続されている。したがって、これらのボディ領域は電気的に固定されている。これにより、トランジスタＱｇｎ１のしきい値が安定しかつ小さくなるので、このＮＡＮＤ回路は高速に動作する。したがって、電源電位Ｖccが低い場合でも、このＮＡＮＤ回路は正常に動作する。
【０１６８】
図４８は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２の構成を示す平面図である。図４８を参照して、トランジスタＱｇｎ１は、ｎ+ 型ドレイン領域５２と、ｎ+ 型ソース／ドレイン領域５３と、ｐ型ボディ領域５７と、ゲート電極５９とから構成される。トランジスタＱｇｎ２は、トランジスタＱｇｎ１と共通のｎ+ 型ソース／ドレイン領域５３と、ｎ+ ソース領域５４と、ｐ型ボディ領域５８と、ゲート電極６０とから構成される。トランジスタＱｇｎ１のドレイン領域５２はコンタクトホールＣＨを介してアルミニウムからなる出力ノード５０に接続される。トランジスタＱｇｎ２のソース領域５４は、コンタクトホールＣＨを介してアルミニウムからなる接地ノード５１に接続される。
【０１６９】
ソース／ドレイン領域５３の一部には、ｐ+ 型コモン領域５５が形成されている。ソース／ドレイン領域５３およびコモン領域５５の接合部の上には、アルミニウムからなる中間層６１を介在してコンタクトホールＣＨが形成されている。したがって、ボディ領域５７はコモン領域５５を介してソース／ドレイン領域５３に接続され、これにより電気的に固定されている。
【０１７０】
また、ソース領域５４の一部には、ｐ+ 型コモン領域５６が形成されている。ソース領域５４およびコモン領域５６の接合部の上にはコンタクトホールＣＨが形成されている。したがって、ボディ領域５８はコモン領域５６を介してソース領域５４に接続され、それにより電気的に固定されている。
【０１７１】
［実施例３８］
図４９は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のもう１つの構成を示す平面図である。図４９を参照して、この実施例３８においては、図４８と異なりドレイン領域５２、ソース／ドレイン領域５３およびソース領域５４の上にはそれぞれポリシリコンからなる中間層６２が形成されている。この中間層６２はエッチングストッパーとして機能するので、コンタクトホールＣＨがエッチングにより形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１７２】
［実施例３９］
図５０は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のさらにもう１つの構成を示す平面図である。図５０を参照して、この実施例３９においては、図４８と異なりソース／ドレイン領域６５の一部がゲート電極５９および６０の間から突出している。このソース／ドレイン領域６５の突出部に隣接してｐ+ 型コモン領域６６が形成されている。ソース／ドレイン領域６５の突出部およびコモン領域６６の接合部の上にはアルミニウムからなる中間層６７を介在してコンタクトホールＣＨが形成されている。
【０１７３】
この実施例３９においては、ボディ領域５７はコモン領域６６を介してソース領域６５と接続され、それにより電気的に固定されている。また、ゲート電極５９および６０の間にコンタクトホールが形成されないので、ゲート電極５９および６０の間隔を短くすることができる。
【０１７４】
［実施例４０］
図５１は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のさらにもう１つの構成を示す平面図である。図５１を参照して、この実施例４０においては、図５０と異なりドレイン領域５２、ソース／ドレイン領域６５、およびソース領域５４の上にそれぞれポリシリコンからなる中間層６８が形成されている。したがって、コンタクトホールＣＨがエッチングにより形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１７５】
［実施例４１］
図５２は、この発明の実施例４１によるＤＲＡＭにおける３入力ＮＡＮＤ回路の構成を示す回路図である。図５２を参照して、この３入力ＮＡＮＤ回路は、電源ノードと出力ノード７０との間に並列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ５、Ｑｇｐ４およびＱｇｐ３と、出力ノード７０と接地ノード７１との間に直列に接続されたＮチャネルＭＯＳトランジスタＱｇｎ３、Ｑｇｎ４およびＱｇｎ５とを備える。入力信号ＩＮ１は、トランジスタＱｇｐ３およびＱｇｎ３のゲート電極に与えられる。入力信号ＩＮ２は、トランジスタＱｇｐ４およびＱｇｎ４のゲート電極に与えられる。入力信号ＩＮ３は、トランジスタＱｇｐ５およびＱｇｎ５のゲート電極に与えられる。出力信号ＯＵＴは出力ノード７０から供給される。
【０１７６】
このＮＡＮＤ回路においては、トランジスタＱｇｐ３〜Ｑｇｐ５のボディ領域がフローティング状態にされ、トランジスタＱｇｎ３〜Ｑｇｎ５のボディ領域がソース領域と接続され、それにより電気的に固定されている。したがって、トランジスタＱｇｎ３およびＱｇｎ４のしきい値が小さくなるので、この３入力ＮＡＮＤ回路は高速に動作する。また、トランジスタＱｇｐ３〜Ｑｇｐ５のボディ領域はフローティング状態にされているため、ボディ固定線などを設ける必要がないので、レイアウト面積はさほど大きくならない。
【０１７７】
図５３は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５の構成を示す平面図である。図５３を参照して、トランジスタＱｇｎ３は、ｎ+ 型ドレイン領域７２と、ｎ+ 型ソース／ドレイン領域７３と、ｐ型ボディ領域７９と、ゲート電極８２とから構成される。トランジスタＱｇｎ４は、トランジスタＱｇｎ３と共通のソース／ドレイン領域３７と、ｎ+ ソース／ドレイン７４と、ｐ型ボディ領域８０とから構成される。トランジスタＱｇｎ５は、トランジスタＱｇｎ４と共通のソース／ドレイン領域７４と、ｎ+ 型ソース領域７５と、ｐ型ボディ領域８１と、ゲート電極８４とから構成される。
【０１７８】
トランジスタＱｇｎ３のドレイン領域７２は、２つのコンタクトホールＣＨを介して出力ノード７０に接続されている。ソース／ドレイン領域７３の一部には、ｐ+ 型コモン領域７６が形成されている。したがって、トランジスタＱｇｎ３のボディ領域７９はコモン領域７６を介してソース／ドレイン領域７３と接続され、それにより電気的に固定されている。ソース／ドレイン領域７３およびコモン領域７６の接合部の上には、アルミニウムからなる中間層８５を介在してコンタクトホールＣＨが形成されている。
【０１７９】
ソース／ドレイン領域７４の一部にはｐ+ 型コモン領域７７が形成されている。したがって、トランジスタＱｇｎ４のボディ領域８０はコモン領域７７を介してソース領域７４と接続され、それにより電気的に固定されている。ソース／ドレイン領域７４およびコモン領域７７の接合部分の上には、アルミニウムからなる中間層８５を介在してコンタクトホールＣＨが形成されている。トランジスタＱｇｎ５のソース領域７５は、２つのコンタクトホールＣＨを介して接地ノード７１に接続されている。このソース領域７５の一部には、ｐ+ 型コモン領域７８が形成されている。トランジスタＱｇｎ５のボディ領域はこのコモン領域７８を介してソース領域７５と接続され、それにより電気的に固定されている。
【０１８０】
［実施例４２］
図５４は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面図である。図５４を参照して、この実施例４２においては、図５３と異なりドレイン領域７２、ソース／ドレイン領域７３，７４およびソース領域７５の上にそれぞれポリシリコンからなる中間層８６が形成されている。そのため、エッチングによりコンタクトホールＣＨが形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１８１】
［実施例４３］
図５５は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面図である。図５５を参照して、この実施例４３においては、図５３と異なりソース／ドレイン領域９０が、ゲート電極８２および８３の間から突出している。ソース／ドレイン領域９１もまた、ゲート電極８３および８４の間から突出している。ソース／ドレイン領域９０の突出部に隣接してｐ+ 型コモン領域９２が形成されている。したがって、トランジスタＱｇｎ３のボディ領域７９は、コモン領域９２を介してソース／ドレイン領域９０に接続され、それにより電気的に固定されている。また、ソース／ドレイン領域９１の突出部に隣接してｐ+ 型コモン領域９３が形成されている。したがって、トランジスタＱｇｎ４のボディ領域８０はコモン領域９３を介してソース／ドレイン領域９１に接続され、それにより電気的に固定されている。さらに、ソース領域７５の一部にはｐ+ 型コモン領域７８が形成されている。したがって、トランジスタＱｇｎ５のボディ領域８１はコモン領域７８を介してソース領域７５と接続され、それにより電気的に固定されている。
【０１８２】
ソース／ドレイン領域９０およびコモン領域９２の接合部の上には、アルミニウムからなる中間層９４を介在してコンタクトホールＣＨが形成されている。ソース／ドレイン領域９１およびコモン領域９３の接合部の上には、アルミニウムからなる中間層９４を介在してコンタクトホールＣＨが形成されている。
【０１８３】
この実施例４３においては、ゲート電極８２および８３の間にコンタクトホールが形成されていないので、ゲート電極８２および８３の間隔を短くすることができる。また、ゲート電極８３および８４の間にはコンタクトホールが形成されていないので、ゲート電極８３および８４の間隔を短くすることができる。
【０１８４】
［実施例４４］
図５６は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面図である。図５６を参照して、この実施例４４においては、図５５と異なりドレイン領域７２、ソース／ドレイン領域９０，９１およびソース領域７５の上にそれぞれポリシリコンからなる中間層９５が形成されている。したがって、エッチングによりコンタクトホールＣＨが形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１８５】
［実施例４５］
図５７は、この発明の実施例４５によるＤＲＡＭにおける３入力ＮＡＮＤ回路の構成を示す回路図である。図５７を参照して、この実施例４５においては、図５２と異なりトランジスタＱｇｎ３のボディ領域がトランジスタＱｇｎ４およびＱｇｎ５の共通するソース／ドレイン領域に接続されている。また、トランジスタＱｇｎ４およびＱｇｎ５のボディ領域はフローティング状態にされている。このようなＮＡＮＤ回路においては、出力ノード７０の電位がＬレベルに変化する場合、トランジスタＱｇｎ３のボディ領域の電位は必ず接地電位になる。
【０１８６】
この実施例４５から明らかなように、出力ノード７０に直接接続されるトランジスタＱｇｎ３のボディ領域が少なくとも電気的に固定されていればよい。また、トランジスタＱｇｎ３のボディ領域は自己のソース領域ではなく、たとえばトランジスタＱｇｎ４およびＱｇｎ５の共通するソース／ドレイン電極に接続されていてもよい。
【０１８７】
この実施例４５においても、トランジスタＱｇｎ３のボディ領域に与えられる電位は一定ではなく、出力ノード７０の電位が上昇するにつれて上昇する。したがって、このトランジスタＱｇｎ３においては基板効果が発生しないので、この３入力ＮＡＮＤ回路は高速に動作する。
【０１８８】
［実施例４６］
図５８は、この発明の実施例４６によるＤＲＡＭにおける負論理の２入力ＮＡＮＤ回路（正論理の２入力ＮＯＲ回路）の構成を示す回路図である。図５８を参照して、この２入力ＮＡＮＤ回路は、接地ノード５１および出力ノード５０の間に並列に接続されたＮチャネルＭＯＳトランジスタＱｇｎ６およびＱｇｎ７と、出力ノード５０および電源ノードの間に直列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ６およびＱｇｐ８とを備える。入力信号ＩＮ１は、トランジスタＱｇｎ７およびＱｇｐ６のゲート電極に与えられる。入力信号ＩＮ２は、トランジスタＱｇｎ６およびＱｇｐ７のゲート電極に与えられる。出力信号ＯＵＴは、出力ノード５０から供給される。
【０１８９】
このＮＡＮＤ回路においては、トランジスタＱｇｎ６およびＱｇｎ７のボディ領域はフローティング状態にされている。トランジスタＱｇｐ６およびＱｇｐ７のボディ領域はそれぞれ自己のドレイン領域と接続されている。したがって、トランジスタＱｇｐ６のボディ領域には、出力信号ＯＵＴの上昇に伴って上昇するドレイン電位が与えられる。トランジスタＱｇｐ７のドレイン領域には、一定の接地電位Ｖssが与えられる。したがって、トランジスタＱｇｐ６のしきい値が小さくなるため、このＮＡＮＤ回路は高速に動作する。また、電源電位Ｖccが低い場合でも、このＮＡＮＤ回路は正常に動作する。
【０１９０】
［実施例４７］
図５９は、この発明の実施例４７によるＤＲＡＭにおける２入力ＮＡＮＤ回路の構成を示す回路図である。図５９を参照して、このＮＡＮＤ回路においては、図５８と異なりＰチャネルＭＯＳトランジスタＱｇｐ６のボディ領域には電源電位Ｖccが与えられ、これによりこのボディ領域は電気的に固定されている。この実施例４７においては、トランジスタＱｇｐ６に基板効果が生じるが、この実施例４７のようにトランジスタＱｇｐ６のボディ領域には自己のドレイン電位の代わりに電源電位Ｖccが与えられてもよい。
【０１９１】
［実施例４８］
図６０は、この発明の実施例４８によるＤＲＡＭにおけるプレーナ型メモリセル部をビット線方向に切断した断面図である。図６１は、図６０に示されたメモリセル部をワード線方向に切断した断面図である。
【０１９２】
図６０および図６１に示されるように、ＳＯＩ基板６上には、ソース／ドレイン領域４４と、ＬＯＣＯＳ酸化膜５と、ゲート電極４と、セルプレート電極４５とが形成されている。ゲート電極４およびセルプレート電極４５は、第１の層間絶縁膜３３の中に形成されている。ここで、２つのソース／ドレイン領域４４と、その間のボディ領域３と、ゲート電極４とが、１つのＮチャネルＭＯＳトランジスタを構成する。１つのソース／ドレイン領域４４と、ボディ領域３と、セルプレート電極４５とは、１つのＮチャネルＭＯＳキャパシタを構成する。
【０１９３】
２つのトランジスタに共通するソース／ドレイン領域４４は、ポリパッドなどの中間層３２を介してビット線ＢＬに接続されている。第１の層間絶縁膜３３および中間層３２の上には、第２の層間絶縁膜３４が形成されている。この第２の層間絶縁膜３４の上にはビット線ＢＬが形成され、このビット線ＢＬはコンタクトホールを介して中間層３２と接続されている。ビット線ＢＬの上には第３の層間絶縁膜３５が形成され、さらに第３の層間絶縁膜３５の上にはアルミニウムからなる杭打ワード線４６が形成されている。杭打ワード線４６は、一定間隔ごとにコンタクトホールを介してゲート電極４を構成するワード線ＷＬと接続されている。これにより、ワード線ＷＬに駆動電圧が供給されたときに、ワード線ＷＬで生じる信号伝幡遅延が低減される。
【０１９４】
図６１に示されるように、トランジスタのボディ領域３の一部には、コンタクト領域３１が形成されている。したがって、ボディ領域３は、このコンタクト領域３１および中間層３２を介してボディ固定線３０と接続され、これにより電気的に固定されている。上記のように、メモリセルを構成するトランジスタのボディ領域３は電気的に固定されているため、そのトランジスタのしきい値が不安定にならず、ソース・ドレイン間に大量のリーク電流が流れることはない。したがって、このメモリセルにおけるデータ保持時間が長くなる。また、このＳＯＩ基板６にα粒子が入射し、それによりシリコン基板７中に電荷が発生したとしても、その電荷はボディ領域３に侵入することはない。なぜならば、ボディ領域３とシリコン基板７とは、埋込酸化層８によって電気的に分離されているからである。しかも、ボディ領域３は極めて薄いため、そのボディ領域３の中でα粒子によって電荷が発生することはほとんどない。したがって、いわゆるソフトエラーはほとんど発生しない。
【０１９５】
［実施例４９］
図６２は、この発明の実施例４９によるＤＲＡＭにおけるメモリセル部をビット線方向に切断した断面図である。図６３は、図６２に示されたメモリセル部をワード線方向に切断した断面図である。図６２および図６３に示された実施例４９においては、図６０および図６１と異なりＳＯＩ基板６の上にＬＯＣＯＳ酸化膜の代わりにフィールドシールド電極４７が形成されている。このフィールドシールド電極４７は第１の層間絶縁膜３３の中に形成されている。
【０１９６】
フィールドシールド電極４７には接地電位Ｖssまたは負電位が与えられ、それによりフィールドシールド電極４７下のＳＯＩ活性層９の部分が非導通状態となる。したがって、これらトランジスタおよびキャパシタは隣接する素子と電気的に分離される。この実施例４９から明らかなように、トランジスタなどの素子は、ＬＯＣＯＳではなく、フィールドシールド等の他の分離方式によって分離されていてもよい。
【０１９７】
［実施例５０］
図６４は、この発明の実施例５０によるＤＲＡＭにおけるメモリセル部をビット線方向に沿って切断した断面図である。図６４には、ＬＯＣＯＳ酸化膜５によって分離されたスタック型メモリセルが示されている。
【０１９８】
図６４を参照して、ＳＯＩ基板６上には、ソース／ドレイン領域４４と、ＬＯＣＯＳ酸化膜５と、ゲート電極４とが形成されている。２つのソース／ドレイン領域４４と、その間に位置するボディ領域３と、ゲート電極４とは、１つのＮチャネルＭＯＳトランジスタを構成する。
【０１９９】
２つのトランジスタに共通するソース／ドレイン領域４４は、中間層３２を介してビット線ＢＬと接続されている。また、そのトランジスタの他方ソース／ドレイン領域４４上には、ストレージノード４８およびセルプレート電極４５が形成されている。ストレージノード４８およびセルプレート４５がキャパシタの電極を構成する。そして、前述したＮチャネルＭＯＳトランジスタおよびこのキャパシタがメモリセルを構成する。
【０２００】
なお、トランジスタのボディ領域３の一部にはコンタクト領域（図示せず）が形成されている。したがって、ボディ領域３はそのコンタクト領域を介してボディ固定線（図示せず）と接続され、これにより電気的に固定されている。
【０２０１】
［実施例５１］
図６５は、この発明の実施例５１によるＤＲＡＭにおけるメモリセル部をビット線方向に切断した断面図である。図６５には、フィールドシールドによって分離されたスタック型メモリセルが示されている。
【０２０２】
図６５を参照して、この実施例５１においては、図６４と異なりＳＯＩ基板６上にＬＯＣＯＳ酸化膜の代わりにフィールドシールド電極４７が形成されている。また、トランジスタのボディ領域３の一部にはコンタクト領域（図示せず）が形成されている。したがって、このボディ領域３はそのコンタクト領域を介してボディ固定線（図示せず）と接続されている。このボディ固定線には接地電位ＶssまたはＶBBが与えられる。これにより、トランジスタのボディ領域３は電気的に固定される。
【０２０３】
［実施例５２］
図６６は、この発明の実施例５２によるＤＲＡＭの全体構成を示すレイアウト図である。図６６を参照して、このＤＲＡＭは、４つのメモリセルアレイ１１と、２つの行デコーダ１２と、２つの列デコーダ１３と、周辺回路９９とを備える。各行デコーダ１２は２つのメモリセルアレイ１１の間に配置される。各列デコーダ１３は２つのメモリセルアレイ１１の一方側に配置される。
【０２０４】
この実施例５２においては、メモリセルアレイ１１中の素子はＬＯＣＯＳによって分離されている。また、メモリセルアレイ中の各メモリセルを構成するＮチャネルＭＯＳトランジスタのボディ領域には負電位ＶBBが与えられ、それによりボディ領域は電気的に固定されている。
【０２０５】
行デコーダ１２は複数のＰチャネルＭＯＳトランジスタと複数のＮチャネルＭＯＳトランジスタとを含む。行デコーダ１２中のＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられ、それによりボディ領域は電気的に固定されている。行デコーダ１２中のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。
【０２０６】
列デコーダ１３は複数のＮチャネルＭＯＳトランジスタを含む。列デコーダ１３中のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。
【０２０７】
列デコーダ１３の間に配置された周辺回路９９は複数のＰチャネルＭＯＳトランジスタを含む。この周辺回路９９中のＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられ、それによりボディ領域は電気的に固定されている。他の周辺回路９９は複数のＮチャネルＭＯＳトランジスタを含む。この周辺回路９９中のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。
【０２０８】
上記のように、このＤＲＡＭに含まれるＭＯＳトランジスタのボディ領域はすべて電気的に固定されている。ただし、ＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられる。また、ＮチャネルＭＯＳトランジスタのうちメモリセルアレイ１１中のトランジスタのボディ領域には負電位ＶBBが与えられ、その他のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられる。
【０２０９】
したがって、メモリセルアレイ１１中のＮチャネルＭＯＳトランジスタのしきい電圧は、他のＮチャネルＭＯＳトランジスタのしきい電圧よりも大きくなる。そのため、メモリセルを構成するそれらトランジスタ中に流れるリーク電流が小さくなり、メモリセルのデータ保持時間が長くなる。
【０２１０】
［実施例５３］
図６７は、この発明の実施例５３によるＤＲＡＭの全体構成を示すレイアウト図である。図６７を参照して、この実施例５３においては、図６６と異なりメモリセルアレイ１１中のＮチャネルＭＯＳトランジスタのボディ領域がすべてフローティング状態にされている。
【０２１１】
一般にメモリセルアレイ１１においては、周辺回路９９などよりも密にトランジスタが配置されている。したがって、行デコーダ１２、列デコーダ１３および周辺回路９９中にボディ固定線が配置されてもそのレイアウト面積はほとんど増加しない。また、メモリセルアレイ１１中にはボディ固定線を配置する必要がないので、そのレイアウト面積は従来と同じである。
【０２１２】
［実施例５４］
図６８は、この発明の実施例５４によるＤＲＡＭの全体構成を示すレイアウト図である。図６８を参照して、この実施例５４においては、図６６と異なりメモリセルアレイ１１中の素子がフィールドシールドによって分離されている。なお、メモリセルアレイ１１中のトランジスタのボディ領域には、図６６と同様に負電位ＶBBが与えられている。
【０２１３】
上記のように、少なくともメモリセルアレイ１１中の素子をフィールドシールドによって分離すれば、特にメモリセルアレイ１１中にボディ固定線などを設けることなく、そのメモリセルアレイ１１中のトランジスタのボディ領域を電気的に固定することができる。したがって、この実施例５４によるＤＲＡＭのレイアウト面積は、上記実施例５２よりも小さくなる。また、この実施例５４によるレイアウト面積は上記実施例５３とほぼ同じになるにも関わらず、メモリセルアレイ１１中のトランジスタのボディ領域が電気的に固定されているため、それらトランジスタの中にはほとんどリーク電流は流れない。そのため、この実施例５４におけるデータの保持時間は上記実施例５３よりも長くなる。
【０２１４】
［実施例５５］
図６９は、この発明の実施例５５によるＤＲＡＭの全体構成を示すレイアウト図である。図６９を参照して、この実施例５５においては、図６８と異なりメモリセルアレイ１１中のＮチャネルＭＯＳトランジスタのボディ領域に接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。したがって、この実施例５５においては、すべてのＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。このように、メモリセルアレイ１１中のトランジスタのボディ領域に接地電位Ｖssが与えられてもよい。
【０２１５】
［実施例５６］
図７０は、この発明の実施例５６によるＤＲＡＭを示す概念図である。図７０を参照して、このＤＲＡＭは、複数のＮチャネルＭＯＳトランジスタと、複数のＰチャネルＭＯＳトランジスタとを含む。ＮチャネルＭＯＳトランジスタのうちいくつかのトランジスタのボディ領域には接地電位Ｖssが与えられ、その他のＮチャネルＭＯＳトランジスタのボディ領域には負電位ＶBBが与えられている。また、すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。
【０２１６】
したがって、この実施例５６においては、すべてのＭＯＳトランジスタのボディ領域が電気的に固定されている。また、負電位ＶBBが与えられるボディ領域を有するトランジスタのしきい電圧は、接地電位Ｖssが与えられるボディ領域を有するトランジスタのしきい電圧よりも大きくなるため、これら複数のＮチャネルＭＯＳトランジスタは２種類のしきい電圧を有する。
【０２１７】
［実施例５７］
図７１は、この発明の実施例５７によるＤＲＡＭを示す概念図である。図７１を参照して、この実施例５７においては、図７０と異なり一部のＮチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。したがって、このフローティング状態のボディ領域を有するＮチャネルＭＯＳトランジスタの領域にはボディ固定線などを設ける必要がないので、このレイアウト面積は上記実施例５６よりも小さくなる。
【０２１８】
［実施例５８］
図７２は、この発明の実施例５８によるＤＲＡＭを示す概念図である。図７２を参照して、この実施例５８においては、図７０と異なりすべてのＰチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。したがって、この実施例５８においては、全部のＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定され、全部のＰチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。一般に、フローティング状態のボディ領域を有するＮチャネルＭＯＳトランジスタのソース・ドレイン間の耐圧はＰチャネルＭＯＳトランジスタよりも低いが、この実施例５８においてはＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定されているため、そのソース・ドレイン間の耐圧はＰチャネルＭＯＳトランジスタとほとんど同じ程度まで高くなる。そのため、すべてのトランジスタのソース・ドレイン間の耐圧が高くなり、しかもＰチャネルＭＯＳトランジスタのボディ領域は電気的に固定されないので、ＰチャネルＭＯＳトランジスタの領域にはボディ固定線などを設ける必要はない。したがって、この実施例５８によるＤＲＡＭのレイアウト面積は上記実施例５６よりも小さくなる。
【０２１９】
この実施例５８では一部のＮチャネルＭＯＳトランジスタのボディ領域に接地電位Ｖssが与えられているが、その電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０２２０】
［実施例５９］
図７３は、この発明の実施例５９によるＤＲＡＭを示す概念図である。図７３を参照して、この実施例５９においては、図７２と異なり一部のＮチャネルＭＯＳトランジスタのボディ領域もフローティング状態にされている。したがって、この実施例５９においては、一部のＮチャネルＭＯＳトランジスタのボディ領域が固定され、全部のＰチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。この実施例５９によれば、一部のＮチャネルＭＯＳトランジスタの領域にはボディ固定線などを配置する必要がないので、そのレイアウト面積は上記実施例５８よりも小さくなる。
【０２２１】
［実施例６０］
図７４は、この発明の実施例６０によるＤＲＡＭを示す概念図である。図７４を参照して、この実施例６０においては、すべてのＰチャネルＭＯＳトランジスタがＬＯＣＯＳによって分離されている。また、一部のＮチャネルＭＯＳトランジスタはＬＯＣＯＳによって分離され、その他のＮチャネルＭＯＳトランジスタはフィールドシールド（ＦＳ）によって分離されている。フィールドシールドによって分離されたＮチャネルＭＯＳトランジスタのボディ領域には負電位ＶBBが与えられ、ＬＯＣＯＳによって分離されたＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられている。また、すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。なお、フィールドシールドによって分離されたＮチャネルＭＯＳトランジスタのボディ領域にもまた、接地電位Ｖssが与えられてもよい。
【０２２２】
［実施例６１］
図７５は、この発明の実施例６１によるＤＲＡＭを示す概念図である。図７５を参照して、この実施例６１においては、一部のＰチャネルＭＯＳトランジスタがフィールドシールドによって分離され、その他のＰチャネルＭＯＳトランジスタはＬＯＣＯＳによって分離されている。また、すべてのＮチャネルＭＯＳトランジスタはＬＯＣＯＳによって分離されている。すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。また、一部のＮチャネルＭＯＳトランジスタのボディ領域はフローティング状態にされ、その他のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられている。したがって、この実施例６１においては、一部のＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定され、全部のＰチャネルＭＯＳトランジスタのボディ領域が電気的に固定されている。
【０２２３】
［実施例６２］
図７６は、この発明の実施例６２によるＤＲＡＭを示す概念図である。図７６を参照して、このＤＲＡＭは、複数のＰチャネルＭＯＳトランジスタと、複数のＮチャネルＭＯＳトランジスタとを含む。いくつかのＰチャネルＭＯＳトランジスタはしきい電圧Ｖthp1を有し、その他のＰチャネルＭＯＳトランジスタはしきい電圧Ｖthp2を有する。また、すべてのＮチャネルＭＯＳトランジスタはしきい電圧Ｖthn を有する。したがって、これらＰチャネルＭＯＳトランジスタは２種類のしきい電圧を有する。また、これらＮチャネルＭＯＳトランジスタは１種類のしきい電圧を有する。このように、同一導電チャネル型ＭＯＳトランジスタに２種類のしきい電圧を持たせてもよい。
【０２２４】
トランジスタに２種類のしきい電圧を持たせるためには、それらトランジスタのボディ領域に２種類の電位を印加すればよい。ボディ領域に与えられる電位が異なると、基板効果によってしきい電圧も異なるからである。
【０２２５】
また、図７７に示されるように、ＰチャネルＭＯＳトランジスタ３のｎ型ボディ領域にそれぞれ濃度の異なる不純物をドーピングしてもよい。これにより、それらボディ領域３の表面付近には不純物濃度の異なる領域が形成されるため、これら２つのＰチャネルＭＯＳトランジスタは互いに異なるしきい電圧を有する。
【０２２６】
また、異なる材質でそれらトランジスタのゲート電極４を形成してもよい。この場合、それら材質に特有の仕事関数に応じてこれらトランジスタのしきい電圧は互いに異なる。
【０２２７】
また、ＳＯＩ活性層９の一部分をエッチングし、ＳＯＩ活性層９に膜厚の薄い部分と厚い部分とを形成し、それらの上にトランジスタを形成してもよい。膜厚の薄いＳＯＩ活性層９の上に形成されたトランジスタは、いわゆる完全空乏化トランジスタに近くなる。一般に、完全空乏化トランジスタのしきい電圧は、部分空乏化トランジスタのしきい電圧よりも小さくなる。したがって、膜厚の薄いＳＯＩ活性層９の上に形成されたトランジスタは、膜厚の厚いＳＯＩ活性層９の上に形成されたトランジスタよりも小さいしきい電圧を有する。
【０２２８】
さらに、ゲート絶縁膜の膜厚を変えたり、あるいはゲート絶縁膜の材料を変えることによって、トランジスタのしきい電圧を変えてもよい。
【０２２９】
この実施例６２では、ＰチャネルＭＯＳトランジスタが２種類のしきい電圧を有しているが、ＮチャネルＭＯＳトランジスタが２種類のしきい電圧を有していてもよい。また、トランジスタが３種類以上のしきい電圧を有するようにしてもよい。
【０２３０】
上記のように、ＳＯＩ基板上に形成されたＤＲＡＭ中の多数のトランジスタが２種類以上のしきい電圧を有していれば、このＤＲＡＭはより安定して動作する。
【０２３１】
［実施例６３］
図７８は、この発明の実施例６３によるＤＲＡＭを示す概念図である。図７８を参照して、この実施例６３においては、ゲート長の短いトランジスタのボディ領域は電気的に固定され、ゲート長の短いトランジスタのボディ領域は電気的にフローティング状態にされている。一般に、ゲート長の長いトランジスタは、ゲート長の短いトランジスタよりも高いソース・ドレイン間耐圧を有する。したがって、ゲート長の短いトランジスタのボディ領域が固定されると、そのしきい電圧は、フローティング状態のボディ領域を有しかつゲート長の長いトランジスタとほぼ同じ程度となる。しかも、この場合、ゲート長の長いトランジスタの領域にはボディ固定線などを配置する必要がないので、このレイアウト面積はさほど大きくならない。
【０２３２】
［実施例６４］
図７９は、この発明の実施例６４によるＤＲＡＭにおけるセンスアンプの構造を示す断面図である。図７９を参照して、この実施例６４では図６と異なり、ＳＯＩ活性層９がメサ状にエッチングされ、図６のＬＯＣＯＳ酸化膜５は形成されていない。
【０２３３】
図８０および図８１は、図７９に示されたＤＲＡＭにおけるメモリセルの構造を示す断面図である。このメモリセルはプレーナ構造を有する。図８０および図８１に示されるように、このＳＯＩ活性層９は図６０および図６１と異なりメサ状にエッチングされている。
【０２３４】
このような構造は、たとえば次のような工程を経て製造される。
ＳＯＩ活性層９内にソース／ドレイン領域４４、コンタクト領域３１などが形成された後、ＳＯＩ活性層９の素子活性領域以外の部分はすべてエッチングされ、これにより素子活性領域がメサ状にされる。次いでゲート酸化膜がそのメサ状の素子活性領域を覆うように形成される。そしてこのゲート酸化膜上にゲート電極４が形成される。
【０２３５】
図６に示されたＬＯＣＯＳ分離の場合、ＳＯＩ活性層９を熱酸化してＬＯＣＯＳ酸化膜５を形成するとき、Ｐ型ボディ領域３に注入されている硼素がＬＯＣＯＳ酸化膜５内に吸込まれるという問題がある。ボディ領域３内の硼素がＬＯＣＯ酸化膜５内に吸込まれると、ボディ領域３のエッジ部分３ａの不純物濃度が低下し、これによりこのエッジ部分３ａにしきい値の低い寄生ＭＯＳトランジスタが形成される。そのため、このトランジスタＱｎ１のドレイン電流−ゲート電圧特性にいわゆるハンプ現象が現れる。このようなハンプ現象が現れるもう一つの原因として、ＬＯＣＯＳ分離に特有のバーズビークが薄いＳＯＩ活性層９に応力を与えるということが考えられる。
【０２３６】
これに対し、図７９〜図８１に示されたメサ分離の場合、ボディ領域３内のエッジ部分の不純物濃度が低下することはない。これは、ＳＯＩ活性層９が熱酸化されず、しかもボディ領域３がゲート酸化膜およびゲート電極４によって覆われているためである。また、層間絶縁膜３３として酸化膜、窒化膜などがＣＶＤ法などによって堆積されるので、ボディ領域３のエッジ部分に応力が生じることはない。したがって、このトランジスタのドレイン電流−ゲート電圧特性にハンプ現象が現れることはない。そのため、このトランジスタはさらに安定して動作する。
【０２３７】
［実施例６５］
図８２は、この発明の実施例６５によるＤＲＡＭにおけるメモリセルの構造を示す断面図である。図８２を参照して、このメモリセルはスタック構造を有する。また、図６４と異なり、ＳＯＩ活性層９はメサ状にエッチングされている。上記実施例６４およびこの実施例６５から明らかなように、ＬＯＣＯＳ分離の代わりにメサ分離を採用してもよい。
【０２３８】
［実施例６６］
図８３は、この発明の実施例６６によるＤＲＡＭの一部を示す概念図である。上述した実施例ではシリコン基板７の電位について特に言及していないが、図８３に示されるようにシリコン基板７には所定の基板電位ＶBBが供給されるのが好ましい。この基板電位ＶBBは基板電位発生器１００によって生成される。
【０２３９】
ＳＯＩ基板６においては、シリコン基板７が埋込酸化層８によってＳＯＩ活性層９と分離されているが、ＳＯＩ活性層９は寄生容量を介してシリコン基板７と結合している。したがって、シリコン基板７が電気的にフローティング状態の場合は、シリコン基板７の電位変動に伴ってボディ領域３の電位が不安定になりやすい。この実施例６６によれば、シリコン基板７には所定の基板電位ＶBBが供給され、これにより電気的に固定されているので、シリコン基板７の電位が変動することはない。そのため、このＳＯＩ基板６上に形成されたトランジスタなどの半導体素子は安定して動作する。
【０２４０】
［実施例６７］
図８４は、この発明の実施例６７によるＤＲＡＭの一部を示す概念図である。図８４に示されるように、この実施例６７では図８３と異なり、シリコン基板７は接地ノード５１と接続されている。したがって、シリコン基板７には接地電位Ｖssが供給されるので、このシリコン基板７は電気的に固定される。そのため、上記実施例６６と同様に、このＳＯＩ基板６上に形成されたトランジスタなどの半導体素子は安定して動作する。この実施例６７から明らかなように、シリコン基板７には基板電位ＶBBだけでなく接地電位Ｖssが与えられてもよいなど、その電位は特に限定されない。
【０２４１】
［実施例６８］
図８５は、図８３に示されるようにシリコン基板７に基板電位ＶBBを供給するための具体的構成を示す斜視図である。図８５を参照して、この実施例６８では基板電位発生器１００がＳＯＩ基板６上に形成されている。また、このＳＯＩ基板６上にはボンディングパッド１０２が形成され、このボンディングパッド１０２に基板電位発生器１００から基板電位ＶBBが供給される。
【０２４２】
このＳＯＩ基板６は、パッケージ内に敷設されたダイパッド１０６上に載置されている。ボンディングパッド１０２はワイヤ１０４を介してこのダイパッド１０６と接続されている。ＳＯＩ基板６の裏面はダイパッド１０６と接触しているので、基板電位発生器１００によって生成された基板電位ＶBBは、ボンディングパッド１０２、ワイヤ１０４およびダイパッド１０６を介してシリコン基板７へ供給される。これにより、シリコン基板７は電気的に固定される。
【０２４３】
［実施例６９］
図８６は、図８４に示されるようにシリコン基板７に接地電位Ｖssを供給するための具体的構成を示す斜視図である。図８６のボンディングパッド１０２は、このＳＯＩ基板６上に形成された回路へ接地電位Ｖssを供給するためのものである。このボンディングパッド１０２は、ワイヤ１０４を介して接地電位Ｖssが供給されるリードフレーム１１０と接続されている。
【０２４４】
さらにこの実施例６９においては、ダイパッド１０６がワイヤ１０４を介してリードフレーム１１０と接続されている。したがって、接地電位Ｖssはリードフレーム１１０、ワイヤ１０４およびダイパッド１０６を介してシリコン基板７に供給される。これにより、シリコン基板７は電気的に固定される。
【０２４５】
［実施例７０］
図８７は、シリコン基板７に接地電位Ｖssを供給するための他の例を示す斜視図である。図８７に示されるようにこの実施例７０では、ＳＯＩ基板６が概略Ｌ字型のダイパッド１１２上に載置されている。ＳＯＩ基板６上の回路へ接地電位Ｖssを供給するためのボンディングパッド１０２は、ワイヤ１０４を介してこのダイパッド１１２と接続されている。したがって、接地電位Ｖssはダイパッドおよびワイヤ１０４を介してボンディングパッド１０２へ供給されるとともに、ダイパッド１１２を介してシリコン基板７へ供給される。これにより、シリコン基板７は電気的に固定される。
【０２４６】
［実施例７１］
図８８は、図８３に示されるようにシリコン基板７へ基板電位ＶBBを供給するための他の例を示す断面図である。図８８に示されるようにこの実施例７１では、ＳＯＩ基板６にコンタクト溝１１８が形成されている。この溝１１８は埋込酸化層８を貫通し、シリコン基板７に達している。この溝１１８上にはコンタクトホールＣＨが形成され、さらに基板固定線１１４が形成されている。基板固定線１１４はコンタクトホールＣＨを介してシリコン基板７と接続されている。
【０２４７】
この実施例７１においては、基板固定線１１４に基板電位発生器１００によって生成された基板電位ＶBBが供給される。したがって、この基板電位ＶBBは基板固定線１１４を介してシリコン基板７に供給される。これにより、シリコン基板７は電気的に固定される。
【０２４８】
［実施例７２］
図８９は、図８３または図８４に示されるように、シリコン基板７へ基板電位ＶBBまたは接地電位Ｖssを供給するための他の例を示す断面図である。図８９に示されるようにこの実施例７２では図８８と異なり、基板固定線１１４はボンディングパッド１０２と接続されている。このボンディングパッド１０２は図８６または図８７に示されたようにＳＯＩ基板６上に形成されている。このボンディングパッド１０２には接地電位Ｖssまたは基板電位ＶBBが供給される。したがって、このボンディングパッド１０２の電位ＶssまたはＶBBは基板固定線１１４を介してシリコン基板７へ供給される。これにより、シリコン基板７は電気的に固定される。
【０２４９】
［実施例７３］
図９０は、この発明の実施例７３によるＤＲＡＭにおけるメモリセル、センスアンプおよび入出力回路の一部構成を示す回路図である。図９０を参照して、この実施例７３では図１２と異なり、昇圧センスグランド電位発生器１２０が設けられ、その発生器１２０によって生成された昇圧センスグランド電位ＶBSGがトランジスタＱｓ１およびＱｓ２のソース電極に与えられている。
【０２５０】
図９１は、このＤＲＡＭの動作を示すタイミングチャートである。このタイミングチャートでは図３と異なり、一方のビット線の電位が図９１（ｊ）に示されるように昇圧センスグランド電位ＶBSGまでしか低下しない。この電位ＶBSGは接地電位ＶssよりもΔＶだけ高い電位である。
【０２５１】
非選択のメモリセルにおけるトランスファーゲートＱｍのゲート電位は０Ｖ（Ｌレベル）であるが、この実施例７３によるとそのトランスファーゲートＱｍのソース電位は昇圧センスグランド電位ＶBSGまでしか低下しない。したがって、ソース電位のほうがゲート電位よりもΔＶだけ高くなる。そのため、このトランスファーゲートＱｍは上述した実施例に比べてより強く非導通状態となる。換言すれば、このトランスファーゲートＱｍのしきい値は実質的に高くなる。したがって、非選択メモリセル２７において、デスターブ系のサブスレッショルドリーク電流が大幅に抑制される。
【０２５２】
このような昇圧センスグランド方式によれば、トランスファーゲートＱｍのボディ領域に不純物をドーピングすることなく、そのしきい値を実質的に高くすることができるので、キャリア移動度がドーピングによって低下することはない。また、そのようなドーピング工程を必要としないので、製造工程は簡略化される。
【０２５３】
以上説明した実施例では、ＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssまたは負電位ＶBBが与えられているが、これら電位に限定されることなく、そのＮチャネルＭＯＳトランジスタのソース電位以下であれば如何なる電位が与えられてもよい。また、ＰチャネルＭＯＳトランジスタのボディ領域には主に電源電位Ｖccが与えられているが、同様にそのＰチャネルＭＯＳトランジスタのソース電位以上であれば如何なる電位が与えられてもよいなど、この発明は上述した実施例に限定されることなく、種々の修正、改良、変形などを加えた態様で実施し得るものである。
【図面の簡単な説明】
【０２５４】
【図１】この発明の実施例１によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図２】ＤＲＡＭの全体構成を示すブロック図である。
【図３】図１に示されたＤＲＡＭの動作を示すタイミングチャートである。
【図４】図１に示されたＤＲＡＭの他の動作を示すタイミングチャートである。
【図５】図１に示されたセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図６】図５に示されたセンスアンプを６−６線で切断した断面図である。
【図７】図１に示されたビット線選択回路、コラム選択回路またはメモリセルにおけるトランジスタの一般的な構成を示す平面図である。
【図８】この発明の実施例２によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図９】この発明の実施例３によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１０】この発明の実施例４によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１１】この発明の実施例５によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１２】この発明の実施例６によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１３】図１２に示されたセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１４】この発明の実施例７によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１５】この発明の実施例８によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１６】この発明の実施例９によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１７】この発明の実施例１０によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１８】この発明の実施例１１によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１９】この発明の実施例１２によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図２０】この発明の実施例１３によるＤＲＡＭにおけるワード線駆動回路の構成を示す回路図である。
【図２１】この発明の実施例１４によるＤＲＡＭにおけるワード線駆動回路の構成を示す回路図である。
【図２２】図２１に示されたワード線駆動回路におけるＮチャネルＭＯＳトランジスタの構成を示す平面図である。
【図２３】この発明の実施例１５によるＤＲＡＭにおける昇圧信号プリデコード回路の構成を示す回路図である。
【図２４】この発明の実施例１６によるＤＲＡＭにおける昇圧信号プリデコード回路の構成を示す回路図である。
【図２５】この発明の実施例１７によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２６】この発明の実施例１８によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２７】この発明の実施例１９によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２８】この発明の実施例２０によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２９】この発明の実施例２１によるＤＲＡＭにおける昇圧電源発生回路の全体構成を示す回路図である。
【図３０】この発明の実施例２２によるＤＲＡＭにおける出力プリアンプおよび書込回路の構成を示す回路図である。
【図３１】この発明の実施例２３によるＤＲＡＭにおける入出力線プリチャージ回路および入出力線イコライズ回路の構成を示す回路図である。
【図３２】この発明の実施例２４によるＤＲＡＭにおける行アドレスバッファの構成を示す回路図である。
【図３３】この発明の実施例２５によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３４】この発明の実施例２６によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３５】この発明の実施例２７によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３６】この発明の実施例２８によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３７】この発明の実施例２９によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図３８】この発明の実施例３０によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図３９】この発明の実施例３１によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図４０】この発明の実施例３２によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図４１】この発明の実施例３３によるＤＲＡＭにおけるセンスアンプ駆動回路の構成を示す回路図である。
【図４２】図４１に示されたセンスアンプ駆動回路の動作を示すタイミングチャートである。
【図４３】この発明の実施例３４によるＤＲＡＭにおけるＣＡＴ回路の構成を示す回路図である。
【図４４】図４３に示されたＣＡＴ回路の動作を示すタイミングチャートである。
【図４５】この発明の実施例３５によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。
【図４６】この発明の実施例３６によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。
【図４７】この発明の実施例３７によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図４８】図４７に示されたＮＡＮＤ回路の一部構成を示す平面図である。
【図４９】この発明の実施例３８によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５０】この発明の実施例３９によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５１】この発明の実施例４０によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５２】この発明の実施例４１によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す平面図である。
【図５３】図５２に示されたＮＡＮＤ回路の一部構成を示す平面図である。
【図５４】この発明の実施例４２によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５５】この発明の実施例４３によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５６】この発明の実施例４４によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５７】この発明の実施例４５によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図５８】この発明の実施例４６によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図５９】この発明の実施例４７によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図６０】この発明の実施例４８によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６１】図６０に示されたメモリセルをワード線方向に切断した断面図である。
【図６２】この発明の実施例４９によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６３】図６２に示されたメモリセルをワード線方向に切断した断面図である。
【図６４】この発明の実施例５０によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６５】この発明の実施例５１によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６６】この発明の実施例５２によるＤＲＡＭの全体構成を示すレイアウト図である。
【図６７】この発明の実施例５３によるＤＲＡＭの全体構成を示すレイアウト図である。
【図６８】この発明の実施例５４によるＤＲＡＭの全体構成を示すレイアウト図である。
【図６９】この発明の実施例５５によるＤＲＡＭの全体構成を示すレイアウト図である。
【図７０】この発明の実施例５６によるＤＲＡＭを示す概念図である。
【図７１】この発明の実施例５７によるＤＲＡＭを示す概念図である。
【図７２】この発明の実施例５８によるＤＲＡＭを示す概念図である。
【図７３】この発明の実施例５９によるＤＲＡＭを示す概念図である。
【図７４】この発明の実施例６０によるＤＲＡＭを示す概念図である。
【図７５】この発明の実施例６１によるＤＲＡＭを示す概念図である。
【図７６】この発明の実施例６２によるＤＲＡＭを示す概念図である。
【図７７】図７６に示されたＤＲＡＭにおける２つのＰチャネルＭＯＳトランジスタを示す断面図である。
【図７８】この発明の実施例６３によるＤＲＡＭを示す概念図である。
【図７９】この発明の実施例６４によるＤＲＡＭにおけるセンスアンプを示す断面図である。
【図８０】図７９に示されたＤＲＡＭのメモリセルを示す断面図である。
【図８１】図８０に示されたメモリセルをワード線方向に切断した断面図である。
【図８２】この発明の実施例６５によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図８３】この発明の実施例６６によるＤＲＡＭの一部構成を示す概念図である。
【図８４】この発明の実施例６７によるＤＲＡＭの一部構成を示す断面図である。
【図８５】この発明の実施例６８によるＤＲＡＭの構成を示す斜視図である。
【図８６】この発明の実施例６９によるＤＲＡＭの構成を示す斜視図である。
【図８７】この発明の実施例７０によるＤＲＡＭの構成を示す斜視図である。
【図８８】この発明の実施例７１によるＤＲＡＭの一部構成を示す概念図である。
【図８９】この発明の実施例７２によるＤＲＡＭの一部構成を示す概念図である。
【図９０】この発明の実施例７３によるＤＲＡＭにおけるメモリセル、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図９１】図９０に示されたＤＲＡＭの動作を示すタイミングチャートである。
【図９２】ＳＯＩ基板上に形成された従来のＮチャネルＭＯＳトランジスタの構成を示す平面図である。
【図９３】図９２に示されたトランジスタを９３−９３線で切断した断面図である。
【図９４】図９２に示されたトランジスタを９４−９４線で切断した断面図である。
【符号の説明】
【０２５５】
１，５４，７５ ソース領域、２，５２，７２ ドレイン領域、３，５７，５８，７９，８０，８１ ボディ領域、５３，６５，７３，７４，９０，９１ ソース／ドレイン領域、４，４４，５９，６０，８２，８３，８４ ゲート電極、５ ＬＯＣＯＳ酸化膜、６ ＳＯＩ基板、７ シリコン基板、８ 埋込酸化層、９ ＳＯＩ活性層、１０ ＤＲＡＭ、１１ メモリセルアレイ、１２ 行デコーダ、１３ 列デコーダ、１４ センスアンプ群、１５ 入出力回路、１６ アドレスバッファ、１７ 入力バッファ、１８ 出力バッファ、１９ クロック発生回路、２０ センスアンプ、２１Ａ，２１Ｂ センスアンプ駆動線、２３ プリチャージ回路、２４ ビット線イコライズ線、２５ ビット線プリチャージ線、２６Ａ，２６Ｂ ビット線選択回路、２７ メモリセル、２８ ダミーセル、２９ コラム選択回路、３０，３０Ａ，３０Ｂ，３０Ｃ ボディ固定線、３１ コンタクト領域、３２，６１，６２，６７，６８，８５，８６，９４，９５ 中間層、３８，５５，５６，６６，７６，７７，７８，９２，９３ コモン領域、４０ 出力プリアンプ、４１ 書込回路、４２ 入出力線プリチャージ回路、５０，７０ 出力ノード、５１，７１ 接地ノード、１００ 基板電位発生器。
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、さらに詳しくは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置は、ＲＡＭに代表される揮発性メモリと、ＲＯＭに代表される不揮発性メモリとに大別される。揮発性メモリはさらに、ＤＲＡＭと、スタティックランダムアクセスメモリ（ＳＲＡＭ）とに大別される。また不揮発性メモリには、マスクＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ヒューズＲＯＭなどがある。
【０００３】
ＤＲＡＭにおいてはメモリセルのキャパシタに電荷が蓄積されることによってデータがストアされるため、リフレッシュ動作が必要になるが、メモリセルの構成が単純であるため、大規模な記憶容量を有するＤＲＡＭを低コストで製造することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＲＡＭはキャパシタに電荷を蓄積することによってデータをストアしているため、パッケージ、配線材料などから放出されたα粒子がキャパシタに蓄積された電荷量を変化させ、それによりデータが反転されるという、いわゆるソフトエラーの問題があった。
【０００５】
また、ＤＲＡＭはさらなる高集積化が望まれており、今後は２５６Ｍビット、１Ｇビットなどというような大規模な記憶容量を持つＤＲＡＭが量産されることが期待されている。ＤＲＡＭを高集積化するためには、一般にゲート長を短くする必要があるが、ゲート長を短くするにつれて短チャネル効果が顕著に現われるため、ゲート長を短くするのには限界がある。
【０００６】
ところで、近年、半導体基板中に絶縁層が埋込まれたＳＯＩ基板上にトランジスタなどの半導体素子が形成された半導体集積回路（ＬＳＩ）が開発されている。
【０００７】
図９２は、ＳＯＩ基板上に形成されたＭＯＳトランジスタの構成を示す平面図である。図９３は、図９２に示されたＭＯＳトランジスタが９３−９３線で切断された断面図である。図９４は、図９２に示されたＭＯＳトランジスタが９４−９４線で切断された断面図である。
【０００８】
図９２〜図９４を参照して、このＭＯＳトランジスタは、ｎ+ 型ソース領域１と、ｎ+ 型ドレイン領域２と、ｐ型ボディ領域３と、ゲート電極４とを備える。ボディ領域３は、ソース領域１およびドレイン領域２間に位置する。ゲート電極４に所定電位が与えられると、ボディ領域３の中にチャネルが形成される。
【０００９】
このＭＯＳトランジスタはＬＯＣＯＳ酸化膜５によって完全に包囲され、それにより隣接する素子と分離されている。また、このＭＯＳトランジスタはＳＯＩ基板６の上に形成されている。ＳＯＩ基板６は、シリコン基板７と、ＳｉＯ2 からなる埋込酸化層８と、ＳＯＩ活性層９とから構成される。ソース領域１、ドレイン領域２およびボディ領域３は、このＳＯＩ活性層９中に形成されている。
【００１０】
ボディ領域３は、ＬＯＣＯＳ酸化膜５によって包囲され、かつ埋込酸化層８によってシリコン基板７と隔離されているため、電気的にフローティング状態となっている。ボディ領域３がフローティング状態になると、寄生バイポーラ動作によってソース・ドレイン間の耐圧が３Ｖ程度まで低下したり、あるいはソース・ドレイン間にリーク電流が流れやすくなったりする。また、ボディ領域３はフローティング状態になると、キンクが発生し、それによりドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性が乱れるなど、トランジスタが安定して動作しなくなる。
【００１１】
この発明は上記のような問題点を解決するためになされたもので、その目的は、ＳＯＩ基板上に形成された半導体記憶装置を提供することである。
【００１２】
この発明の他の目的は、ソフトエラーがほとんど発生しないＤＲＡＭを提供することである。
【００１３】
この発明のさらに他の目的は、さらに大規模な記憶容量を持つＤＲＡＭを提供することである。
【００１４】
この発明のさらに他の目的は、メモリセルのデータ保持時間をさらに長くすることである。
【００１５】
この発明のさらに他の目的は、半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間の耐圧を高めることである。
【００１６】
この発明のさらに他の目的は、半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間のリーク電流を低減することである。
【００１７】
この発明のさらに他の目的は、半導体記憶装置におけるＭＯＳトランジスタを安定して動作させることである。
【００１８】
この発明のさらに他の目的は、レイアウト面積の増加を最小限に抑えることである。
【課題を解決するための手段】
【００１９】
請求項１に係る半導体記憶装置は、行方向に沿って配置された複数のワード線と、列方向に沿って配置された複数のビット線対と、複数のワード線および複数のビット線対の交点のいずれかに対応して設けられ、各々がデータを蓄積する蓄積手段と蓄積手段および対応するビット線対の一方ビット線の間に接続された第１のＭＯＳトランジスタとを含む複数のメモリセルと、複数のワード線のうち１つを選択する行選択手段と、複数の第２のＭＯＳトランジスタを含み、複数のビット線対のうち１つを選択する列選択手段と、複数のビット線対に対応して設けられ、各々が、第３のＭＯＳトランジスタを含み、対応するビット線対を所定電位にプリチャージする複数のプリチャージ手段と、複数のビット線対に対応して設けられ、各々が、第４のＭＯＳトランジスタを含み、対応するビット線対間の電位差を増幅する複数のセンスアンプ手段とを備えた半導体記憶装置であって、複数のワード線と、複数のビット線対と、複数のメモリセルと、行選択手段と、列選択手段と、複数のプリチャージ手段と、複数のセンスアンプ手段とは、ＳＯＩ基板上に形成される。複数の第１から第４までのＭＯＳトランジスタの各々は、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域とを有する。複数の第１から第４までのＭＯＳトランジスタのうち、複数のビット線対のうちいずれかに接続されたソース領域またはドレイン領域を有するＭＯＳトランジスタのボディ領域が電気的に固定される。
【００２０】
請求項２に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第１のＭＯＳトランジスタである。
【００２１】
請求項３に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第２のＭＯＳトランジスタである。
【００２２】
請求項４に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第３のＭＯＳトランジスタである。
【００２３】
請求項５に係る半導体記憶装置は、請求項１の構成に加えて、固定されたボディ領域を有するＭＯＳトランジスタは第４のＭＯＳトランジスタである。
【００２４】
請求項６に係る半導体記憶装置は、複数のビット線対と、各々が、複数のビット線対のうち２つのビット線対に対応して設けられ、対応する２つのビット線対のうち一方のビット線対間の電位差を増幅する複数のセンスアンプ手段と、複数のビット線対に対応して設けられ、各々が対応するビット線対および対応するセンスアンプ手段の間に接続された複数のＭＯＳトランジスタ対とを備え、２つのビット線対は対応するセンスアンプ手段の両側に配置されている、半導体記憶装置であって、複数のビット線対と、複数のセンスアンプ手段と、複数のＭＯＳトランジスタ対とは、ＳＯＩ基板上に形成される。複数のＭＯＳトランジスタ対のうち少なくとも１つのＭＯＳトランジスタのソース領域およびドレイン領域間に位置するボディ領域が電気的に固定される。
【発明の効果】
【００２５】
請求項１に係る半導体記憶装置においては、ビット線対に接続されるＭＯＳトランジスタのボディ領域が固定されるので、ビット線対からそのＭＯＳトランジスタを介して流出する、あるいはビット線対へそのＭＯＳトランジスタを介して流入するリーク電流が低減される。さらに、メモリセル、列選択手段、プリチャージ手段またはセンスアンプ手段のいずれかのＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのいずれかのＭＯＳトランジスタを介してリークすることはない。
【００２６】
請求項２に係る半導体記憶装置においては、請求項１の作用に加えて、メモリセルのＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がメモリセルのトランジスタを介してリークすることはない。
【００２７】
請求項３に係る半導体記憶装置においては、請求項１の作用に加えて、列選択手段のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタを介してリークすることはない。
【００２８】
請求項４に係る半導体記憶装置においては、請求項１の作用に加えて、プリチャージ手段のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタ介してリークすることはない。
【００２９】
請求項５に係る半導体記憶装置においては、請求項１の作用に加えて、センスアンプ手段のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタを介してリークすることはない。
【００３０】
請求項６に係る半導体記憶装置においては、いわゆるシェアードセンスアンプ方式におけるビット線選択用のＭＯＳトランジスタのボディ領域が固定されるので、ビット線の電荷がそのトランジスタを介してリークすることはない。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施例を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３２】
［実施例１］
図２は、この発明の実施例１によるＤＲＡＭの全体構成を示すブロック図である。図２を参照して、このＤＲＡＭ１０は、メモリセルアレイ１１と、行デコーダ１２と、列デコーダ１３と、センスアンプ群１４と、入出力回路１５と、行および列アドレスバッファ１６と、入力バッファ１７と、出力バッファ１８と、クロック発生回路１９とを備える。
【００３３】
メモリセルアレイ１１には、複数のワード線（図示せず）が行方向に沿って配置され、複数のビット線対（図示せず）が列方向に沿って配置され、さらに複数のメモリセル（図示せず）がそれら交点に配置される。行デコーダ１２は、アドレスバッファ１６から供給される行アドレス信号に応答して、複数のワード線のうち１つを選択して駆動する。列デコーダ１３は、アドレスバッファ１６から供給される列アドレス信号に応答して、複数のビット線対のうち１つを選択する。センスアンプ群１４は、複数のセンスアンプを備える。複数のセンスアンプは複数のビット線対に対応して設けられる。各センスアンプはその対応するビット線対間の電位差を増幅する。入出力回路１５は、列デコーダ１３によって選択されたビット線対の電位を出力バッファ１８に供給する。出力バッファ１８は、その供給された電位を増幅して出力データＤＱ1 〜ＤＱ4 として外部に出力する。入力バッファ１７は、外部から供給された入力データＤＱ1 〜ＤＱ4 を増幅する。入出力回路１５は、入力バッファ１７において増幅された入力データを、列デコーダ１３によって選択されたビット線対に供給する。アドレスバッファ１６は、外部から供給されたアドレス信号Ａ０〜Ａ１１を行デコーダ１２および列デコーダ１３に選択的に供給する。
【００３４】
図１は、図２に示されたメモリセルアレイ１１、センスアンプ群１４および入出力回路１５の一部を詳細に示す回路図である。図１を参照して、メモリセルアレイ１１には、ワード線ＷＬ１，ＷＬ２…と、これらワード線と交差してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１とが配置されている。ビット線ＢＬ０，／ＢＬ０とワード線ＷＬ１，ＷＬ２との交点には、メモリセル２７がそれぞれ配置されている。
【００３５】
また、２つのビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１に対応して１つのセンスアンプ２０が配置されている。ビット線対ＢＬ０，／ＢＬ０はビット線選択回路２６Ａを介してセンスアンプ２０に接続され、ビット線対ＢＬ１，／ＢＬ１はビット線選択回路２６Ｂを介してセンスアンプ２０に接続されている。ビット線選択回路２６Ａはビット線選択信号ＢＬＩ０に応答してビット線対ＢＬ０，／ＢＬ０をセンスアンプ２０に接続し、それによりセンスアンプ２０はビット線対ＢＬ０，／ＢＬ０間の電位差を増幅する。ビット線選択回路２６Ｂはビット線選択信号ＢＬＩ１に応答してビット線対ＢＬ１，／ＢＬ１をセンスアンプ２０に接続し、それによりセンスアンプ２０はビット線対ＢＬ１，／ＢＬ１間の電位差を増幅する。したがって、この実施例１ではいわゆるシェアードセンスアンプ方式が採用されている。
【００３６】
また、センスアンプ２０に対応して１つのビット線用プリチャージ回路２３が設けられている。このプリチャージ回路２３はビット線イコライズ信号ＢＬＥＱに応答してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を所定の電位ＶBLにプリチャージする。
【００３７】
また、１つまたは複数のセンスアンプ２０に対応して１つのコラム選択回路２９が設けられている。このコラム選択回路２９はコラム選択信号ＣＳＬに応答してビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を入出力線対ＩＯ，／ＩＯに接続する。
【００３８】
また、センスアンプ２０を駆動するためのセンスアンプ駆動線２１Ａおよび２１Ｂの間には駆動線用プリチャージ回路２２が設けられている。このプリチャージ回路２２はイコライズ信号ＢＬＥＱに応答してセンスアンプ駆動線２１Ａおよび２１Ｂを所定の電位ＶBLにプリチャージする。センスアンプ駆動線２１Ａは、制御信号Ｓ０Ｆに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｓ１を介して接地ノードに接続される。センスアンプ駆動線２１Ａはまた、制御信号Ｓ０Ｎに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｓ２を介して接地ノードに接続される。センスアンプ駆動線２１Ｂは、制御信号Ｓ０Ｐに応答して導通状態となるＰチャネルＭＯＳトランジスタＱｓ３を介して電源ノードに接続される。
【００３９】
なお、ワード線ＷＬ１，ＷＬ２と平行してダミーワード線ＤＷＬ１およびＤＷＬ２が配置されている。さらに、これらダミーワード線ＤＷＬ１，ＤＷＬ２とビット線ＢＬ０，／ＢＬ０との交点にはダミーセル２８がそれぞれ配置されている。ダミーセル２８は、ワード線ＷＬ１，ＷＬ２が立上がるとき、ビット線ＢＬ０，／ＢＬ０に生じるノイズをキャンセルする。
【００４０】
センスアンプ２０は、ビット線対の間に直列に接続されたＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２と、同様にビット線対の間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２とを備える。トランジスタＱｎ１およびＱｐ１のゲート電極はともにビット線／ＢＬ０，／ＢＬ１に接続され、トランジスタＱｎ２およびＱｐ２のゲート電極はともにビット線ＢＬ０，ＢＬ１に接続される。トランジスタＱｎ１およびＱｎ２のソース電極はともにセンスアンプ駆動線２１Ａに接続され、トランジスタＱｐ１およびＱｐ２のソース電極はともにセンスアンプ駆動線２１Ｂに接続される。
【００４１】
各メモリセル２７は、トランスファーゲートとして機能するＮチャネルＭＯＳトランジスタＱｍと、データをストアするキャパシタＣｍとを備える。トランジスタＱｍのゲート電極は対応するワード線ＷＬ１またはＷＬ２に接続され、一方ソース／ドレイン電極は対応するビット線ＢＬ０または／ＢＬ０に接続される。キャパシタＣｍの一方電極はトランジスタＱｍの他方ソース／ドレイン電極に接続され、その他方電極にはセルプレート電位Ｖｃｐが与えられる。
【００４２】
各ダミーセル２８もメモリセル２７とほぼ同様に、ＮチャネルＭＯＳトランジスタＱｄと、キャパシタＣｄとを備える。トランジスタＱｄのゲート電極は対応するダミーワード線ＤＷＬ１またはＤＷＬ２に接続され、その一方ソース／ドレイン電極は対応するビット線ＢＬ０または／ＢＬ０に接続される。キャパシタＣｄの一方電極はその他方ソース／ドレイン電極に接続され、その他方電極にはセルプレート電位Ｖｃｐが与えられる。
【００４３】
ビット線選択回路２６Ｂは、ビット線選択信号ＢＬＩ０に応答して導通状態となる２つのＮチャネルＭＯＳトランジスタＱｂを備える。ビット線選択回路２６Ｂは、ビット線選択信号ＢＬＩ１に応答して導通状態となる２つのＮチャネルＭＯＳトランジスタＱｂを備える。
【００４４】
ビット線用プリチャージ回路２３は、ビット線対の間に接続されたＮチャネルＭＯＳトランジスタＱｅと、ビット線対の間に直列に接続された２つのＮチャネルＭＯＳトランジスタＱｐｃを備える。これらトランジスタＱｅ，Ｑｐｃのゲート電極はともにイコライズ線２４に接続される。トランジスタＱｐｃのソース電極はともにプリチャージ線２５に接続される。
【００４５】
コラム選択回路２９は、ビット線ＢＬ０，ＢＬ１と入出力線ＩＯとの間に接続され、コラム選択信号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｉｏと、ビット線／ＢＬ０，／ＢＬ１と入出力線／ＩＯとの間に接続され、コラム選択信号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｉｏとを備える。
【００４６】
駆動専用プリチャージ回路２２は、駆動線２１Ａおよび２１Ｂの間に接続されたＮチャネルＭＯＳトランジスタＱｓｅと、駆動線２１Ａおよび２１Ｂの間に直列に接続された２つのＮチャネルＭＯＳトランジスタＱｓｐとを備える。これらトランジスタＱｓｅ，Ｑｓｐのゲート電極はイコライズ線２４に接続される。トランジスタＱｓｐのソース電極はともにプリチャージ線２５に接続される。
【００４７】
次に、図１の動作を図３に示されたタイミングチャートを参照して説明する。 図３（ａ）に示されるように外部行アドレスストローブ信号／ＲＡＳの立下がりに応答して、アドレス信号Ａ０〜Ａ１１がストローブされる。そのアドレス信号に従ってビット線対ＢＬ０，／ＢＬ０が選択される場合は、図３（ｄ）に示されるようにビット線選択信号ＢＬＩ０が立上がる。ビット線選択信号ＢＬＩ１はＬ（論理ロー）のまま維持される。したがって、ビット線対ＢＬ０，／ＢＬ０がセンスアンプ２０に接続される。
【００４８】
図３（ｆ）に示されるようにビット線イコライズ信号ＢＬＥＱはＨ（論理ハイ）レベルにあるので、ビット線用プリチャージ回路２３のトランジスタＱｐｃはともに導通状態である。そのため、プリチャージ電位ＶBLはビット線対ＢＬ０，／ＢＬ０に与えられる。また、ビット線用プリチャージ回路２３のトランジスタＱｅもまた導通状態であるので、ビット線対ＢＬ０，／ＢＬ０の電位は互いに等しくなる。ここでは、プリチャージ電位ＶBLとして電源電位の半分の電位Ｖcc／２が与えられるので、ビット線対ＢＬ０，／ＢＬ０の電位は図３（ｊ）に示されるようにＨおよびＬレベルの中間電位となる。
【００４９】
このＨレベルのイコライズ信号ＢＬＥＱは駆動専用プリチャージ回路２２のトランジスタＱｓｅ，Ｑｓｐのゲート電極にも与えられるので、センスアンプ駆動線２１Ａおよび２１Ｂもビット線対ＢＬ０，／ＢＬ０と同様に、電源電位の半分の電位Ｖcc／２にプリチャージされる。
【００５０】
続いて図３（ｂ）に示されるようにワード線ＷＬ１が立上がると、対応するメモリセル２７のトランジスタＱｄが導通状態となり、それによりキャパシタＣｍの電荷がビット線ＢＬ０に読出される。メモリセル２７にＬレベルのデータがストアされている場合は、図３（ｊ）に示されるようにビット線ＢＬ０の電位はプリチャージ電位ＶBLよりもわずかに低下する。これにより、ビット線対ＢＬ０，／ＢＬ０の間に電位差が生じる。
【００５１】
続いて図３（ｇ）に示されるように制御信号Ｓ０Ｆが立上がると、トランジスタＱｓ１が導通状態となり、それによりセンスアンプ駆動線２１Ａの電荷はトランジスタＱｓ１を介して接地ノードに流出する。そのため、センスアンプ駆動線２１Ａの電位ＳＡＮは接地電位Ｖssに向かって減少し始める。
【００５２】
続いて図３（ｈ）に示されるように制御信号Ｓ０Ｎが立上がると、トランジスタＱｓ２が導通状態となり、それによりセンスアンプ駆動線２１Ａの電荷はトランジスタＱｓ２を介して接地ノードへ流出する。そのため、センスアンプ駆動線２１Ａの電位ＳＡＮは接地電位Ｖssに向かってさらに減少する。
【００５３】
続いて図３（ｉ）に示されるように制御信号Ｓ０Ｐが立下がると、トランジスタＱｓ３が導通状態となり、それにより電源ノードからトランジスタＱｓ３を介してセンスアンプ駆動線２１Ｂへ電荷が供給される。そのため、センスアンプ駆動線２１Ｂの電位ＳＡＢは、電源電位Ｖccに向かって徐々に増加する。
【００５４】
上記のようにセンスアンプ駆動信号ＳＡＮは接地電位Ｖssに向かって徐々に減少し、かつセンスアンプ駆動信号ＳＡＰは電源電位Ｖccに向かって徐々に増加するため、図３（ｊ）に示されるようにセンスアンプ２０はビット線ＢＬ０の電位をＬレベルまで低下させるとともに、ビット線／ＢＬ０の電位をＨレベルまで上昇させる。したがって、センスアンプ２０はメモリセル２７のデータに対応する相補的なデータをラッチする。
【００５５】
続いてコラム選択信号ＣＳＬが立上がると、コラム選択回路２９のトランジスタＱｉｏがともに導通状態となる。これにより、ビット線ＢＬ０の電位はトランジスタＱｉｏを介して入出力線ＩＯに与えられるとともに、ビット線／ＢＬ０の電位はトランジスタＱｉｏを介して入出力線／ＩＯに与えられる。この入出力線ＩＯおよび／ＩＯに現われた電位は最終的に出力バッファ１８によって増幅され、さらに出力データとして外部に出力される。
【００５６】
ここではビット線対がＶcc／２にプリチャージされる場合を説明したが、ビット線対はＶccにプリチャージされてもよい。この場合、ダミーセル２８におけるキャパシタＣｄの容量はメモリセル２７におけるキャパシタＣｍと異なるようにする必要がある。たとえばキャパシタＣｄの容量をキャパシタＣｍの２分の１にすればよい。
【００５７】
図４は、ビット線対がＶccにプリチャージされる場合のタイミングチャートである。図４（ｆ）に示されるようにビット線イコライズ信号ＢＬＥＱがＨレベルにあるとき、図４（ｊ）に示されるようにビット線対はＨレベル、つまり電源電位Ｖccにプリチャージされる。ワード線ＷＬ１が立上がると同時にＤＷＬ２を立上げることにより、ビット線対に電位差が生じる。
【００５８】
なお、電源レベルが階層化される場合においては、外部電源電位が降圧されることによって内部電源電位が生成され、外部接地電位が昇圧されることにより内部接地電位が生成される。この場合は、センスアンプ駆動信号ＳＡＮはプリチャージレベルから外部接地電位よりも高い内部接地電位に向かって徐々に放電し、センスアンプ駆動信号ＳＡＰは外部電源電位よりも低い内部電源電位に向かって徐々に増加する。したがって、センスアンプ２０は一方のセンスアンプの電位を内部電源電位まで上昇させるとともに、他方のビット線の電位を内部電源電位まで下降させる。
【００５９】
この実施例１のセンスアンプ２０においては、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２のボディ領域に一定の接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。また、ＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領域には一定の電源電位Ｖccが与えられ、それによりボディ領域は電気的に固定されている。
【００６０】
したがって、これらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２においてキンクが発生することはなく、安定したＩｄ−Ｖｄ特性が得られる。そのため、このセンスアンプ２０は安定したアナログ動作をする。
【００６１】
また、これらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域は固定されているため、ソース・ドレイン間のリーク電流が減少する。そのため、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電荷がそれらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２を介してリークすることはない。したがって、メモリセル２７からデータが読出されたときにビット線対の間に生じた電位差を十分に大きく維持することができる。
【００６２】
この実施例１のメモリセル２７においては、ＮチャネルＭＯＳトランジスタのボディ領域に一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。したがって、サブスレッショルド特性が向上し、リーク電流は物理的な限界値に近づく。そのため、キャパシタＣｍからトランジスタＱｍを介してリークする電荷は、殆どＰＮ接合におけるリークによって律則される。さらに薄膜ＳＯＩ上に形成されたトランジスタにおいては、少なくともＳＯＩ基板と平行なＰＮ接合面は存在しない。また、ＰＮ接合におけるリーク電流はＰＮ接合の表面積に比例するので、データ保持時間が長くなる。なお、ダミーメモリセル２８においてもメモリセル２７と同様に、ＮチャネルＭＯＳトランジスタＱｄのボディ領域に一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。
【００６３】
この実施例１のビット線用プリチャージ回路２３のＮチャネルＭＯＳトランジスタＱｅ，Ｑｐｃのボディ領域には一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。したがって、ビット線の電荷がこれらトランジスタＱｅ，Ｑｐｃを介してリークすることはない。そのため、ビット線対の間に生じる読出電位差が小さくならないので、その電位差は確実にセンスアンプによって増幅される。
【００６４】
なお、駆動専用プリチャージ回路２２においてもビット線用プリチャージ回路２３と同様に、それらトランジスタＱｓｅ，Ｑｓｐのボディ領域には一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。また、ＮチャネルＭＯＳトランジスタＱｓ１およびＱｓ２のボディ領域には一定の接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。ＰチャネルＭＯＳトランジスタＱｓ３のボディ領域には電源電位Ｖccが与えられ、それによりそのボディ領域が電気的に固定されている。
【００６５】
この実施例１のビット線選択回路２６Ａおよび２６Ｂにおいては、それらＮチャネルＭＯＳトランジスタＱｂのボディ領域に一定の接地電位Ｖssが与えられ、それによりそのボディ領域が電気的に固定されている。したがって、ビット線の電荷がそれらトランジスタＱｂを介してリークすることはないので、読出電位差は十分に大きく保たれる。
【００６６】
この実施例１のコラム選択回路２９においては、それらＮチャネルＭＯＳトランジスタＱｉｏのボディ領域に一定の接地電位Ｖssが与えられ、そのボディ領域が電気的に固定されている。したがって、ビット線の電荷がそれらトランジスタＱｉｏを介してリークすることはないので、読出電位差は十分大きく保たれる。そのため、正確なデータがこのコラム選択回路２９を介して入出力線ＩＯ，／ＩＯに読出される。
【００６７】
図５は、図１に示されたセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図６は、図５に示されたセンスアンプ２０を６−６線で切断した断面図である。図５においては、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２によって構成されるＮチャネルセンスアンプのみが示されている。
【００６８】
図５および図６を参照して、トランジスタＱｎ１のｎ+ 型ソース領域１は、トランジスタＱｎ２のソース領域と共通する。このソース領域１は、コンタクトホールＣＨを介して、センスアンプ駆動信号ＳＡＮが与えられるセンスアンプ駆動線２１Ａに接続される。
【００６９】
また、トランジスタＱｎ１のｎ+ 型ドレイン領域２は、コンタクトホールＣＨを介してビット線ＢＬ１に接続される。トランジスタＱｎ２のｎ+ 型ドレイン領域２は、コンタクトホールＣＨを介してビット線／ＢＬ１に接続される。トランジスタＱｎ１のゲート電極４は、コンタクトホールＣＨを介してビット線／ＢＬ１に接続される。トランジスタＱｎ２のゲート電極４は、コンタクトホールＣＨを介してビット線ＢＬ１に接続される。
【００７０】
また、トランジスタＱｎ１のｐ型ボディ領域３には、ｐ+ 型コンタクト領域３１が形成されている。このコンタクト領域３１は、ポリパッドなどの中間層３２を介してボディ固定線３０Ｃに接続される。ボディ固定線３０Ｃには接地電位Ｖssが供給されている。したがって、ボディ領域３には一定の接地電位Ｖssが与えられている。トランジスタＱｎ２のボディ領域３にも、コンタクト領域３１が形成されている。トランジスタＱｎ２のボディ領域３は、このコンタクト領域３１および中間層を介してボディ固定線３０Ｂに接続される。このボディ固定線３０Ｂにもまた接地電位Ｖssが供給されている。そのため、トランジスタＱｎ２のボディ領域３にも、接地電位Ｖssが与えられている。
【００７１】
図６を参照して、ゲート電極４の上には、第１の層間絶縁膜３３が形成されている。この層間絶縁膜３３の所定位置には、コンタクトホールＣＨが開設されている。このコンタクトホールＣＨ上には中間層３２が形成されている。第１の層間絶縁膜３３および中間層３２の上には、第２の層間絶縁膜３４が形成されている。この第２の層間絶縁膜３４の所定位置には、コンタクトホールＣＨが開設されている。第２の層間絶縁膜３４の上には、ビット線ＢＬおよび／ＢＬが形成されている。
【００７２】
第２の層間絶縁膜３４およびビット線ＢＬおよび／ＢＬ上には、第３の層間絶縁膜３５が形成されている。この第３の層間絶縁膜３５の所定位置には、コンタクトホールＣＨが開設されている。このコンタクトホールＣＨは中間層３２の上方に開設されている。この第３の層間絶縁膜３５上には、ボディ固定線３０Ｂおよび３０Ｃが形成されている。ボディ固定線３０ＣはコンタクトホールＣＨ上に形成され、中間層３２と接触している。さらに、第３の層間絶縁膜３５ならびにボディ固定線３０Ｂおよび３０Ｃ上には、第４の層間絶縁膜３６が形成されている。
【００７３】
センスアンプ２０のトランジスタＱｎ１はＳＯＩ基板６上に形成される。このＳＯＩ基板では埋込酸化層８が浅いため、ＳＯＩ活性層９は薄くなっている。そのため、ＬＯＣＯＳ酸化膜５の底面は埋込酸化層８に到達し、このトランジスタＱｎ１のソース領域１およびドレイン領域２も埋込酸化層８に達している。そのため、このトランジスタＱｎ１のボディ領域３はＬＯＣＯＳ酸化膜５および埋込酸化層８によって周辺と完全に分離されているが、このボディ領域３にはボディ固定線３０Ｃが接続され、それにより接地電位Ｖssが与えられている。
【００７４】
一方、プリチャージ回路２３においては、イコライズ線２４がすべてのトランジスタＱｅ，Ｑｐｃのゲート電極を構成する。したがって、これらトランジスタＱｅ，Ｑｐｃのｐ型ボディ領域３は互いに共通している。このボディ領域３にはｐ+ 型コンタクト領域３１が形成されている。コンタクト領域３１はコンタクトホールＣＨを介してボディ固定線３０Ａに接続される。ボディ固定線３０Ａには接地電位Ｖssが与えられている。したがって、トランジスタＱｅ，Ｑｐｃのボディ領域４には接地電位Ｖssが与えられる。
【００７５】
なお、駆動用プリチャージ回路２２もこのビット線用プリチャージ回路２３とほぼ同様に構成される。
【００７６】
図７は、メモリセル２７、ダミーセル２８、ビット線選択回路２６Ａ，２６Ｂ、コラム選択回路２９のトランジスタＱｍ，Ｑｄ，Ｑｂ，Ｑｉｏの一般的構成を示す平面図である。図７を参照して、これらトランジスタのｐ型ボディ領域３にはｐ+ 型コンタクト領域３１が形成される。このコンタクト領域３１には接地電位Ｖssが与えられる。これにより、ボディ領域３は電気的に固定される。
【００７７】
以上のようにこの実施例１によれば、ＤＲＡＭがＳＯＩ基板上に形成されているため、シリコン基板７にα粒子が突入し、それによりシリコン基板７中に電荷が発生しても、シリコン基板７はＳＯＩ活性層９と埋込酸化層８によって電気的に分離されているため、その生成された電荷が、ソース領域１、ドレイン領域２およびボディ領域３に流込むことはない。しかもソース領域１、ドレイン領域２およびボディ領域３はそれぞれ非常に狭いため、これらの領域１，２，３においてα粒子による電荷が発生することはほとんどない。したがって、いわゆるソフトエラーはほとんど発生しない。
【００７８】
また、メモリセル２７を構成するトランジスタＱｍのソース／ドレイン領域の底面も埋込酸化層８に達しているため、ＰＮ接合面はＳＯＩ基板６に対して垂直にしか存在せず、平行には存在しない。また、ＰＮ接合におけるリーク電流はＰＮ接合の表面積に比例する。そのため、キャパシタＣｍからそのソース／ドレイン領域を介してリークする電荷はその表面積に応じて低減され、それによりデータの保持時間が長くなる。しかも、ソース／ドレイン領域の接合容量も小さくなるため、ビット線対の間に生じる読出電位差が大きくなり、かつ消費電流も低減される。
【００７９】
また、ビット線に接続されるトランジスタのボディ領域が固定されているため、そのトランジスタを介してビット線の電荷がリークすることはないので、ビット線対の間に生じる読出電位差は十分大きく保たれる。さらに、センスアンプ２０のトランジスタのボディ領域も固定されているため、これらトランジスタにおいてはほとんどキンクが発生しない。そのため、このセンスアンプ２０は安定して読出電位差を増幅する。
【００８０】
［実施例２］
図８は、この発明の実施例２によるＤＲＡＭにおけるセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図８を参照して、この実施例２においては、図５と異なり両方のボディ領域３が同一方向に突出し、その突出部分にコンタクト領域３１が形成される。両方のコンタクト領域３１はそれぞれコンタクトホールＣＨを介して１本のボディ固定線３０Ｃに接続される。また、両方のゲート電極４も同一方向に突出し、その突出部分がそれぞれコンタクトホールＣＨを介してビット線ＢＬ１および／ＢＬ１に接続される。
【００８１】
この実施例２においては、トランジスタＱｎ１およびＱｎ２のボディ領域３を固定するためのボディ固定線３０Ｃが共通にされているため、上記実施例１よりもそのレイアウト面積は小さくなる。
【００８２】
［実施例３］
図９は、この発明の実施例３によるＤＲＡＭにおけるセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図９を参照して、このプリチャージ回路２３は上記実施例１のプリチャージ回路を１８０度回転させて配置したものである。プリチャージ回路２３におけるトランジスタＱｅおよびＱｐｃのボディ領域３は、コンタクト領域３１およびコンタクトホールＣＨを介してボディ固定線３０Ｂに接続される。センスアンプ２０におけるトランジスタＱｎ２のボディ領域３もまた、コンタクト領域３１およびコンタクトホールＣＨを介してボディ固定線３０Ｂに接続される。
【００８３】
この実施例３においては、センスアンプ２０におけるトランジスタＱｎ２のボディ領域３を固定するためのボディ固定線３０Ｂが、プリチャージ回路２３におけるトランジスタＱｅおよびＱｐｃのボディ領域３を固定するためのボディ固定線と共通にされているため、上記実施例１よりもそのレイアウト面積は小さくなる。
【００８４】
［実施例４］
図１０は、この発明の実施例４によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１０を参照して、この実施例４においては、上記実施例１と異なりメモリセル２７におけるトランジスタＱｍのボディ領域には負電位ＶBBが与えられる。ダミーセル２８におけるトランジスタＱｄのボディ領域にもまた、負電位ＶBBが与えられる。したがって、この実施例４におけるＮチャネルＭＯＳトランジスタは２種類のしきい電圧を有する。
【００８５】
この実施例４によれば、メモリセル２７およびダミーセル２８におけるトランジスタＱｍおよびＱｄのしきい電圧だけが大きいため、それらトランジスタＱｍ，Ｑｄの中にサブスレッショルド電流が流れにくい。そのため、非選択のメモリセルにおいては、センス動作によるビット線振幅のダイナミックなデータ保持特性もさらに向上する。したがって、メモリセルのデータ保持時間は長くなる。
【００８６】
［実施例５］
図１１は、この発明の実施例５によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１１を参照して、この実施例５においては、すべてのＮチャネルＭＯＳトランジスタＱｍ，Ｑｄ，Ｑｂ，Ｑｐｃ，Ｑｅ，Ｑｎ１，Ｑｎ２，Ｑｉｏのボディ領域に、負電位ＶBBが与えられる。この実施例５のように、すべてのＮチャネルＭＯＳトランジスタのボディ領域に負電位ＶBBを与えてもよい。
【００８７】
［実施例６］
図１２は、この発明の実施例６によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１２を参照して、この実施例６においては、図１と異なりセンスアンプ２０における４つのトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域が自己のソース電極と接続される。すなわち、トランジスタＱｎ１およびＱｎ２のボディ領域はセンスアンプ駆動線２１Ａに接続される。トランジスタＱｐ１およびＱｐ２のボディ領域はセンスアンプ駆動線２１Ｂに接続される。したがって、トランジスタＱｎ１およびＱｎ２のボディ領域には、プリチャージ電位ＶBLから接地電位Ｖssに向かって徐々に減少する可変電位が与えられる。トランジスタＱｐ１およびＱｐ２のボディ領域には、プリチャージ電位ＶBLから電源電位Ｖccに向かって上昇する可変電位が与えられる。そのため、これらトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２においては、ボディ領域およびソース領域間のＰＮ接合に常に同一の電圧が印加されるので、いわゆる基板効果は全く生じない。したがって、このセンスアンプ２０の感度は上記実施例１よりも高くなる。しかも、低い電源電圧が供給される場合であっても、このセンスアンプ２０は高速に動作する。
【００８８】
ＤＲＡＭが通常のシリコン基板上に形成される場合において、図１２に示されるようにセンスアンプにおけるトランジスタの基板電位をソース電位と同期させるためには、センスアンプを基板および他のウェルと完全に分離しなければならない。したがって、通常はトリプルウェル構造が採用される。また、書込動作においてはサブスレッショルドによるリーク電流を低減するため、そのウェルを一定電位に固定しなければならない。そのため、そのウェルの接合容量における電荷が充放電されるので、消費電流が増大する。さらに、トリプルウェル構造などが採用されるため、ウェル電位を固定するための領域が必要となる。そのため、レイアウト面積は大きくなる。
【００８９】
これに対し、この実施例６においては、ボディ領域の底面が埋込酸化層に接触しているため、その接合容量は非常に小さい。また、ボディ領域は固定されているので、サブスレッショルドによるリーク電流が増大することもない。さらに、ウェルなどを形成する必要がないので、レイアウト面積は十分に小さい。
【００９０】
図１３は、図１２に示されたセンスアンプ２０の一部構成およびプリチャージ回路２３の全体構成を示す平面図である。図１３を参照して、この実施例６においては、図５と異なりソース領域１の一部にｐ+ 型コモン領域３８が形成される。したがって、トランジスタＱｎ１のボディ領域３はコモン領域３８を介してソース領域１に接続される。トランジスタＱｎ２のボディ領域３はコモン領域３８を介してソース領域１に接続される。このソース領域１にはコンタクトホールＣＨを介してセンスアンプ駆動信号ＳＡＮが与えられるため、コモン領域３８およびソース領域１間のＰＮ接合に順方向電圧が与えられる間、これらのボディ領域３は電気的に固定される。つまり、ボディ領域３の電位はソース領域１の電位よりもＰＮ接合の障壁電位だけ常に高くなる。この実施例６によれば、上記実施例１のようにボディ固定線３０Ｂ，３０Ｃを設ける必要がないので、レイアウト面積は実施例１よりも小さい。
【００９１】
［実施例７］
図１４は、この発明の実施例７によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。図１４を参照して、この実施例７においては、ソース領域１とほぼ同じ大きさのｐ+ 型コモン領域３８がボディ領域３の間に形成されている。ソース領域１はコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続され、コモン領域３８もコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。したがって、トランジスタＱｎ１のボディ領域３はコモン領域３８およびコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。また、トランジスタＱｎ２のボディ領域３は、コモン領域３８およびコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。そのため、コモン領域３８およびソース領域１の電位が常に同一であるため、それらボディ領域３は常に電気的に固定される。
【００９２】
［実施例８］
図１５は、この発明の実施例８によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。図１５を参照して、この実施例８においては、図１４と異なりＰ+ 型コモン領域３８がソース領域１の両側に形成されている。また、２つのコンタクトホールＣＨがソース領域１およびコモン領域３８にわたってそれぞれ形成されている。したがって、Ｑｎ１のボディ領域３は２つのコモン領域３８および２つのコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続され、トランジスタＱｎ２のボディ領域３もまた２つのコモン領域３８および２つのコンタクトホールＣＨを介してセンスアンプ駆動線２１Ａに接続される。この実施例８によれば、小さなコモン領域３８がソース領域１の両側に形成されているため、トランジスタＱｎ１およびＱｎ２の実行チャネル長が長くなる。しかも、２つのコモン領域３８が設けられているため、実行チャネル長の長いトランジスタＱｎ１およびＱｎ２であってもそのボディ領域３は確実に固定される。したがって、コモン領域３８から遠い位置であってもボディ領域３の電位はセンスアンプ駆動線２１Ａの電位ＳＡＮに速やかに追従し、これによりこのセンスアンプは図１４の実施例７よりも安定して動作する。
【００９３】
［実施例９］
図１６は、この発明の実施例９によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１６を参照して、この実施例９においては、図１２と異なりビット線選択回路２６Ａおよび２６Ｂならびにコラム選択回路２９におけるトランジスタＱｂ，Ｑｉｏのボディ領域が電気的にフローティング状態にされている。これらトランジスタＱｂ，Ｑｉｏはフローティング状態にされても、その中に大量のリーク電流が流れることはない。
【００９４】
この実施例９によれば、一部のＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定され、その他のＮチャネルＭＯＳトランジスタのボディ領域はフローティング状態にされているため、図１２の実施例６よりもボディ固定線の数が少なくなる。そのため、ボディ固定線のための領域が小さくなり、それによりレイアウト面積は小さくなる。
【００９５】
［実施例１０］
図１７は、この発明の実施例１０によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。図１７を参照して、この実施例１０においては、図１と異なりすべてのＰチャネルＭＯＳトランジスタのボディ領域が電気的にフローティング状態にされている。具体的には、センスアンプ２０におけるＱｐ１およびＱｐ２のボディ領域がフローティング状態にされている。なお、すべてのＮチャネルＭＯＳトランジスタのボディ領域は電気的に固定されている。
【００９６】
一般にＰチャネルＭＯＳトランジスタのソース・ドレイン間の耐圧はＮチャネルＭＯＳトランジスタよりも高いため、ＮチャネルＭＯＳトランジスタのボディ領域が固定されていればよい。この実施例１０によれば、ＰチャネルＭＯＳトランジスタのボディ領域を固定するためのボディ固定領域およびボディ固定線が必要ないので、上記実施例１よりもレイアウト面積が小さくなる。
【００９７】
［実施例１１］
図１８は、この発明の実施例１１によるＤＲＡＭにおけるメモリセルアレイ、センスアンプ、および入出力回路の構成を示す回路図である。図１８を参照して、この実施例１１においては、ビット線ＢＬ０および／ＢＬ０がセンスアンプ２０の両側に配置されている。すなわち、いわゆるオープンビット線構造が採用されている。
【００９８】
この実施例１１においても上記実施例１と同様に、センスアンプ２０におけるＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２のボディ領域には接地電位Ｖssが与えられ、ＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領域には電源電位Ｖccが与えられる。また、ビット線用プリチャージ回路２３におけるＮチャネルＭＯＳトランジスタＱｅ，Ｑｐｃのボディ領域には接地電位Ｖssが与えられる。また、センスアンプ駆動線用プリチャージ回路２２におけるＮチャネルＭＯＳトランジスタＱｓｅおよびＱｓｐのボディ領域には接地電位Ｖssが与えられる。また、コラム選択回路におけるＮチャネルＭＯＳトランジスタＱｉｏのボディ領域には接地電位Ｖssが与えられる。また、メモリセル２７におけるＮチャネルＭＯＳトランジスタＱｍのボディ領域にも接地電位Ｖssが与えられる。さらに、ダミーセル２８におけるＮチャネルＭＯＳトランジスタＱｄのボディ領域にも接地電位Ｖssが与えられる。
【００９９】
この実施例１１によれば、上記実施例１と同じ効果を奏するとともに、オープンビット線構造が採用されているため、ワード線およびビット線のすべての交点にメモリセル２７を配置することができる。
【０１００】
［実施例１２］
図１９は、この発明の実施例１２によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の構成を示す回路図である。図１９を参照して、この実施例１２においては、図１８と異なりセンスアンプ２０における４つのトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のボディ領域が自己のソース電極と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎ１およびＱｎ２のボディ領域には、センスアンプ駆動信号ＳＡＮが与えられる。ＰチャネルＭＯＳトランジスタＱｐ１およびＱｐ２のボディ領域には、センスアンプ駆動信号ＳＡＰが与えられる。
【０１０１】
この実施例１２によれば、図１２の実施例６と同じ効果を奏するとともに、オープンビット線構造が採用されているため、ワード線およびビット線のすべての交点にメモリセル２７を配置することができる。
【０１０２】
［実施例１３］
図２０は、この発明の実施例１３によるＤＲＡＭにおける行デコーダの一部構成を示す回路図である。図２０を参照して、行デコーダ中のワード線駆動回路は、８つのＮチャネルＭＯＳトランジスタＱｒ１〜Ｑｒ８をその終段に備える。トランジスタＱｒ１およびＱｒ２は直列に接続され、トランジスタＱｒ１のソース電極がワード線ＷＬ０に接続される。トランジスタＱｒ３およびＱｒ４は直列に接続され、トランジスタＱｒ３のソース電極がワード線ＷＬ１に接続される。トランジスタＱｒ５およびＱｒ６は直列に接続され、トランジスタＱｒ５のソース電極がワード線ＷＬ２に接続される。トランジスタＱｒ７およびＱｒ８は直列に接続され、トランジスタＱｒ７のソース電極がワード線ＷＬ３に接続される。
【０１０３】
このワード線駆動回路は、行アドレス信号がプリデコードされた信号Ｘｊ，Ｘｋ，Ｘｌに応答して活性化される。ワード線駆動回路は活性化され、さらに昇圧信号ＲＸ０〜ＲＸ３のうち１つの信号が対応するトランジスタのドレイン電極に与えられると、ワード線ＷＬ０〜ＷＬ３のうち対応する１つが立上がる。昇圧信号ＲＸ０〜ＲＸ３は電源電位Ｖccが昇圧されたものであるため、このワード線ＷＬ０〜ＷＬ３は電源電位Ｖccよりも高い電位まで立上がる。したがって、トランジスタＱｒ１〜Ｑｒ８のソース・ドレイン間には電源電圧よりも大きい電圧が印加される。
【０１０４】
また、このワード線駆動回路が活性化されていないとき、昇圧信号ＲＸ０〜ＲＸ３が与えられると、寄生容量のカップリングによってトランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域の電位が上昇し、それによりしきい値が低下する。そのため、昇圧電位がトランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７を介してリークし、それにより昇圧電位が不十分になる。また、そのリークした昇圧電位が非選択のワード線に与えられると、非選択のメモリセルからデータがリークすることになる。
【０１０５】
この実施例１３においては、トランジスタＱｒ１〜Ｑｒ１２のボディ領域に接地電位Ｖssが与えられ、それによりそのボディ領域は電気的に固定されている。したがって、これらトランジスタＱｒ１〜Ｑｒ１２のソース・ドレイン間の耐圧が高くなるため、このワード線駆動回路は正常に動作する。さらに、寄生容量のカップリングによるしきい値の低下が抑制されるので、このワード線駆動回路は安定して動作する。
【０１０６】
［実施例１４］
図２１は、この発明の実施例１４によるＤＲＡＭにおける行デコーダの一部構成を示す回路図である。図２１を参照して、この実施例１４においては、上記実施例１３と異なりトランジスタＱｒ１〜Ｑｒ１２のボディ領域はそれ自身のソース領域に接続されている。具体的には、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域はワード線ＷＬ０〜ＷＬ３に接続される。トランジスタＱｒ２，Ｑｒ４，Ｑｒ６，Ｑｒ８のボディ領域は接地ノードに接続される。トランジスタＱｒ９〜Ｑｒ１２のボディ領域は、セルフブートストラップによって電位が上昇しない側のノードに接続されている。
【０１０７】
図２２は、図２１に示したワード線駆動回路におけるトランジスタＱｒ１〜Ｑｒ１２の一般的な構成を示す平面図である。図２２を参照して、トランジスタＱｒ１〜Ｑｒ１２は、ｎ+ 型ソース領域１と、ｎ+ 型ドレイン領域２と、ｐ型ボディ領域３と、ゲート電極４と、ｐ+ 型コモン領域３８とを備える。コモン領域３８は、ソース領域１およびボディ領域３と隣接して形成される。したがって、ボディ領域３は、コモン領域３８を介してソース領域１と接続され、それにより電気的に固定される。
【０１０８】
この実施例１４においては、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７のボディ領域がワード線ＷＬ０〜ＷＬ３と接続されているため、そのボディ領域３の電位はワード線ＷＬ０〜ＷＬ３の電位に追従する。そのため、トランジスタＱｒ１，Ｑｒ３，Ｑｒ５，Ｑｒ７においては基板効果が発生しないので、ワード線ＷＬ０〜ＷＬ３の電位は速やかに立上がる。
【０１０９】
しかも、トランジスタＱｒ１〜Ｑｒ１２のボディ領域３はそれ自身のソース領域１と接続されているため、ボディ固定線を設ける必要がない。したがって、この実施例１４のレイアウト面積は図２０の実施例１３よりも小さくなる。
【０１１０】
［実施例１５］
図２３は、この発明の実施例１５による昇圧信号プリデコード回路の構成を示す回路図である。この昇圧信号プリデコード回路は、図２０および２１に示されたワード線駆動回路に昇圧信号ＲＸ０〜ＲＸ３を供給するためのものである。
【０１１１】
図２３を参照して、この昇圧信号プリデコード回路は、トランジスタＱｒ１３〜Ｑｒ１５と、インバータＩ１およびＩ２とを備える。トランジスタＱｒ１３およびＱｒ１４は直列に接続される。昇圧電圧発生回路の出力である昇圧信号ＲＸはトランジスタＱｒ１３のドレイン電極に与えられる。行アドレス信号ＸはインバータＩ１およびＩ２を介してトランジスタＱｒ１５の一方ソース／ドレイン電極に与えられる。インバータＩ１の出力はトランジスタＱｒ１４のゲート電極に与えられる。
【０１１２】
この昇圧信号プリデコード回路は行アドレス信号Ｘに応答して活性化され、活性化されている間に、昇圧信号ＲＸが与えられると、トランジスタＱｒ１３のゲート電位がセルフブートストラップによって上昇し、このトランジスタＱｒ１３は完全に導通状態となる。そのため、その与えられた昇圧信号ＲＸはトランジスタＱｒ１３を介して昇圧信号ＲＸ０〜ＲＸ３として外部に出力される。
【０１１３】
上記の動作から明らかなように、トランジスタＱｒ１３〜Ｑｒ１５のソース・ドレイン間には電源電圧よりも大きい電圧が印加される。したがって、この実施例１５においては、これらトランジスタＱｒ１３〜Ｑｒ１５のボディ領域に接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。そのため、これらトランジスタＱｒ１３〜Ｑｒ１５のソース・ドレイン間の耐圧が高くなるので、この昇圧信号プリデコード回路は正常に動作する。
【０１１４】
［実施例１６］
図２４は、この発明の実施例１６によるＤＲＡＭにおける昇圧信号プリデコード回路の構成を示す回路図である。図２４を参照して、この実施例１６においては、図２３と異なりトランジスタＱｒ１３〜Ｑｒ１５のボディ領域がそれぞれ自己のソース領域と接続されている。
【０１１５】
この実施例１６においては、特にトランジスタＱｒ１３のボディ領域が自己のソース領域と接続されている。そのため、トランジスタＱｒ１３のボディ領域の電位は、その出力される昇圧信号ＲＸ０〜ＲＸ３に追従して上昇する。したがって、このトランジスタＱｒ１３においては基板効果が発生しないので、昇圧信号ＲＸ０〜ＲＸ３は速やかに立上がる。しかも、各ボディ領域がそれ自身のソース領域と接続されているため、ボディ固定線を設ける必要がないので、この実施例１６のレイアウト面積は図２３の実施例１５よりも小さくなる。
【０１１６】
［実施例１７］
図２５は、この発明の実施例１７によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。ＭＯＳキャパシタは、たとえばワード線駆動回路、昇圧信号プリデコード回路、電源電圧が昇圧された電圧ＶPPを発生する回路などで用いられる。
【０１１７】
図２５を参照して、このＭＯＳキャパシタは、ｎ+ 型ソース領域１と、そのソース領域１によって包囲されるｐ型ボディ領域３と、ゲート電極４と、ｐ+ 型コモン領域３８とを備える。このコモン領域３８は、ソース領域１の一部分に挿入されている。したがって、コモン領域３８はソース領域１およびボディ領域３に隣接して形成される。そのため、ボディ領域３は、コモン領域３８を介してソース領域１と接続されている。これによりボディ領域３は電気的に固定されるので、このＭＯＳキャパシタは安定して動作する。しかも、ソース領域１の一部に挿入されたコモン領域３８を介してボディ領域３がソース領域１に接続されるため、ボディ固定線などを設ける必要がない。そのため、この実施例１７のレイアウト面積は従来のものと同じになる。
【０１１８】
なお、この実施例１７においては、ソース領域１の一部にコモン領域３８が挿入されているだけであるが、ソース領域１およびコモン領域３８の接合部分の上に１つのコンタクトホールを形成し、ソース領域１およびコモン領域３８をそのコンタクトホールを介してボディ固定線に接続してもよい。このようにすると、コモン領域３８の電位よりもソース領域１の電位が高くなる場合でも、ボディ領域３を電気的に固定することができる。
【０１１９】
［実施例１８］
図２６は、この発明の実施例１８によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。図２６を参照して、このＰチャネルＭＯＳキャパシタは、ｐ+ 型ソース領域１と、そのソース領域１によって包囲されるｎ型ボディ領域３と、ゲート電極４と、ｎ+ 型コモン領域３８とを備える。この実施例１８は、図２５の実施例１７における各領域の導電型を逆にしたものである。
【０１２０】
［実施例１９］
図２７は、この発明の実施例１９によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。図２７を参照して、このＮチャネルＭＯＳキャパシタは、２つのｎ+ 型ソース領域１と、それらソース領域１の間に位置するｐ型ボディ領域３と、ゲート電極４と、ｐ+ 型コンタクト領域３１とを備える。２つのソース領域１は互いに接続されている。コンタクト領域３１は、ボディ領域３の一部に挿入され、そのボディ領域３だけに隣接して形成されている。
【０１２１】
コンタクト領域３１にはソース領域１に与えられる電位と同じ電位が与えられ、これによりボディ領域３はコンタクト領域３１を介してソース領域１と接続される。したがって、このＮチャネルＭＯＳキャパシタは、そのボディ領域３が電気的に固定されるので、安定して動作する。
【０１２２】
この実施例１９では、ソース領域１に与えられる電位と同じ電位がコンタクト領域３１に与えられているが、コンタクト領域３１に接地電位Ｖss、または負電位ＶBBが与えられてもよい。
【０１２３】
［実施例２０］
図２８は、この発明の実施例２０によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。図２８を参照して、このＰチャネルＭＯＳキャパシタは、２つのｐ+ 型ソース領域１と、それらソース領域１の間に位置するｎ型ボディ領域３と、ゲート電極４と、ｎ+ 型コンタクト領域３１とを備える。このコンタクト領域３１に所定電位が与えられ、それによりボディ領域３が電気的に固定される。この実施例２０は、図２７の実施例１９における各領域の導電型を逆にしたものである。
【０１２４】
［実施例２１］
図２９は、この発明の実施例２１によるＤＲＡＭにおける昇圧電源発生回路の構成を示す回路図である。図２９を参照して、この昇圧電源発生回路は、３つのＭＯＳキャパシタＣｂｓ１〜Ｃｂｓ３と、その終段にＮチャネルＭＯＳトランジスタＱｂｓとを備える。この昇圧電源発生回路は、クロック信号ＣＫに応答して電源電位Ｖccよりも高い昇圧電位ＶPPを発生する。
【０１２５】
この昇圧電源発生回路のトランジスタＱｂｓでは、そのドレイン電極（出力ノード）の電位がそのソース電極の電位よりも常に高くなる。したがって、このトランジスタＱｂｓのボディ領域は自己のソース領域と接続されている。これにより、このトランジスタＱｂｓのソース・ドレイン間の耐圧は高くなる。しかも、ボディ領域はソース領域と接続されるため、ボディ固定線などを設ける必要がない。そのため、この実施例２１のレイアウト面積は従来のものとほとんど同じになる。
【０１２６】
［実施例２２］
図３０は、この発明の実施例２２によるＤＲＡＭにおける出力プリアンプおよび書込回路の構成を示す回路図である。図３０を参照して、この出力プリアンプ４０はカレントミラー型で、ＰチャネルＭＯＳトランジスタＱｐ５〜Ｑｐ１１と、ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ１２とを備える。出力プリアンプは一般に、入出力線ＩＯおよび／ＩＯの電位をアナログ的に増幅するため、キンクの影響を受けやすい。そのため、ＰチャネルＭＯＳトランジスタＱｐ５〜Ｑｐ１１のボディ領域はそれぞれ自己のソース領域と接続されている。ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ１２のボディ領域はそれぞれ自己のソース領域と接続されている。
【０１２７】
この実施例２２によれば、トランジスタＱｐ５〜Ｑｐ１１ならびにＱｎ５〜Ｑｎ１２のボディ領域が電気的に固定されるので、それらトランジスタにおいてキンクが発生しない。そのため、この出力プリアンプ４０は、入出力線ＩＯおよび／ＩＯの電位を安定して増幅することができる。
【０１２８】
一方、書込回路４１は、４つのＮチャネルＭＯＳトランジスタＱｎ１３〜Ｑｎ１６を備える。トランジスタＱｎ１３〜Ｑｎ１６のボディ領域には接地電位Ｖssが与えられているので、これらボディ領域は電気的に固定されている。そのため、トランジスタＱｎ１３〜Ｑｎ１６のソース・ドレイン間に大量のリーク電流が流れることはない。
【０１２９】
［実施例２３］
図３１は、この発明の実施例２３によるＤＲＡＭにおける入出力線プリチャージ回路および入出力線イコライズ回路の構成を示す回路図である。図３１を参照して、この入出力線プリチャージ回路４２は、ＰチャネルＭＯＳトランジスタＱｐ２１およびＱｐ２２と、ＮチャネルＭＯＳトランジスタＱｎ２１およびＱｎ２２とを備える。ＰチャネルＭＯＳトランジスタＱｐ２１およびＮチャネルＭＯＳトランジスタＱｎ２１は転送ゲートを構成する。ＰチャネルＭＯＳトランジスタＱｐ２２およびＮチャネルＭＯＳトランジスタＱｎ２２もまた、転送ゲートを構成する。この入出力線プリチャージ回路４２は、プリチャージ信号ＹＮに応答して入出力線ＩＯおよび／ＩＯを所定の電位にプリチャージする。
【０１３０】
一方、入出力線イコライズ回路は、ＰチャネルＭＯＳトランジスタＱｐ２０およびＮチャネルＭＯＳトランジスタＱｎ２０を備える。トランジスタＱｐ２０およびＱｎ２０は転送ゲートを構成する。この入出力線イコライズ回路は、入出力線イコライズ信号ＩＯＥＱおよび／ＩＯＥＱに応答して入出力線ＩＯおよび／ＩＯの電位を互いに等しくする。
【０１３１】
この実施例２３においては、ＰチャネルＭＯＳトランジスタＱｐ２０〜Ｑｐ２２のボディ領域には電源電位Ｖccが与えられる。ＮチャネルＭＯＳトランジスタＱｎ２０〜Ｑｎ２２のボディ領域には接地電位Ｖssが与えられる。これにより、トランジスタＱｐ２０〜Ｑｐ２２，Ｑｎ２０〜Ｑｎ２２のボディ領域は電気的に固定される。したがって、これらトランジスタのソース・ドレイン間に大量のリーク電流が流れることはない。そのため、正確なデータが入出力線ＩＯおよび／ＩＯを介して伝達される。
【０１３２】
［実施例２４］
図３２は、この発明の実施例２４によるＤＲＡＭにおける行アドレスバッファの一部構成を示す回路図である。図３２を参照して、この行アドレスバッファはダイナミックラッチ型で、ＰチャネルＭＯＳトランジスタＱｐ２５〜Ｑｐ２８と、ＮチャネルＭＯＳトランジスタＱｎ２５〜Ｑｎ３０とを備える。このアドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎに応答して内部行アドレス信号ＲＡｎおよび／ＲＡｎを生成する。このアドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎを参照信号ＶＲＥＦと比較し、それにより外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルであるかを判定する。
【０１３３】
この実施例２４において、トランジスタＱｐ２５〜Ｑｐ２８のボディ領域はソース電極と接続されている。トランジスタＱｎ２５，Ｑｎ２６，Ｑｎ２９，Ｑｎ３０のボディ領域には接地電位Ｖssが与えられる。このダイナミックラッチ型行アドレスバッファは、制御信号／ＲＡＤＢＥの立下りに応答してアドレス信号をラッチする。したがって、活性化状態においては、ボディ領域およびソース領域間のＰＮ接合に逆方向電圧が印加されることはないので、トランジスタＱｎ２７，Ｑｎ２８のボディ領域をそれぞれ自己のソース電極と接続することが可能である。
【０１３４】
したがって、トランジスタＱｐ２５〜Ｑｐ２８，Ｑｎ２５〜Ｑｎ３０のボディ領域は電気的に固定されているので、この行アドレスバッファは安定してアナログ動作をする。しかも、トランジスタＱｐ２７，Ｑｐ２８は基板効果を受けないので、この行アドレスバッファは外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルであるかを安定かつ高速に判定することができる。
【０１３５】
［実施例２５］
図３３は、この発明の実施例２５によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。図３３を参照して、この列アドレスバッファは、ＰチャネルＭＯＳトランジスタＱｐ３１〜Ｑｐ３４と、ＮチャネルＭＯＳトランジスタＱｎ３１〜Ｑｎ３４とを備える。トランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２は、ＮＯＲ回路を構成する。トランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４は、次段のクロックドインバータを構成する。この列アドレスバッファは、外部アドレス信号ｅｘｔ．Ａｎに応答して内部列アドレス信号ＣＡｎおよび／ＣＡｎを生成する。
【０１３６】
また、このＮＯＲ回路を構成するすべてのトランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２のボディ領域はそれぞれ自己のソース領域と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域には接地電位Ｖssが与えられる。一方、インバータを構成するすべてのトランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４のボディ領域はフローティング状態にされている。
【０１３７】
この実施例２５においては、入力初段のトランジスタＱｐ３１，Ｑｐ３２，Ｑｎ３１，Ｑｎ３２のボディ領域が電気的に固定されているため、外部アドレス信号ｅｘｔ．ＡｎがＨレベルであるかＬレベルであるかは正確に判定される。しかも、入力初段のトランジスタ以外のトランジスタ、たとえば次段のクロックドインバータを構成するトランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４、およびその他の論理ゲートを構成するトランジスタのボディ領域はフローティング状態にされているため、ボディ固定線などを設ける必要がない。そのため、レイアウト面積の増加は最小限に抑えられる。
【０１３８】
［実施例２６］
図３４は、この発明の実施例２６によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。図３４を参照して、この実施例２６においては、図３３と異なりＮＯＲ回路を構成するＮチャネルＭＯＳトランジスタＱｎ３１およびＱｎ３２のボディ領域には負電位ＶBBが与えられる。上記のように、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１３９】
［実施例２７］
図３５は、この発明の実施例２７によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。この実施例２７においては、図３３と異なりインバータを構成するすべてのトランジスタＱｐ３３，Ｑｐ３４，Ｑｎ３３，Ｑｎ３４のボディ領域がそれぞれ自己のソース領域と接続されている。この実施例２７によれば、入力初段のトランジスタおよび次段のクロックドインバータを構成するトランジスタのボディ領域が電気的に固定されるので、レイアウト面積は若干大きくなるが、それらボディ領域が固定されない場合に比べてこの列アドレスバッファは安定して動作する。
【０１４０】
［実施例２８］
図３６は、この発明の実施例２８によるＤＲＡＭにおける列アドレスバッファの一部構成を示す回路図である。この実施例２８においては、図２７と異なりＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域に負電位ＶBBが与えられる。このように、ＮチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１４１】
［実施例２９］
図３７は、この発明の実施例２９によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。図３７を参照して、このクロック入力バッファは、ＰチャネルＭＯＳトランジスタＱｐ３５〜Ｑｐ３７と、ＮチャネルＭＯＳトランジスタＱｎ３５と、インバータＩ３〜Ｉ５とを備える。このクロック入力バッファは、ＭＯＳレベルまたはＴＴＬレベルの外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳに応答して、内部行アドレスストローブ信号ＲＡＳおよび／ＲＡＳを生成する。
【０１４２】
この実施例２９においては、入力初段のトランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ領域はそれぞれ自己のソース領域と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎ３５のボディ領域には接地電位Ｖssが与えられる。
【０１４３】
このように、入力初段のトランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ領域は電気的に固定されているため、外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳがＨレベルであるかＬレベルであるかは正確に判定される。しかも、トランジスタＱｐ３５〜Ｑｐ３７およびＱｎ３５のボディ領域はそれぞれ自己のソース領域と接続されているため、ボディ固定線などを設ける必要がない。そのため、このクロック入力バッファのレイアウト面積は従来と同じになる。
【０１４４】
［実施例３０］
図３８は、この発明の実施例３０によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。この実施例３０においては、図３７と異なり入力初段のＮチャネルＭＯＳトランジスタＱｎ３５のボディ領域に負電位ＶBBが与えられる。このように、ＮチャネルＭＯＳトランジスタＱｎ３５のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１４５】
［実施例３１］
図３９は、この発明の実施例３１によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。図３９を参照して、このクロック入力バッファは、図３７の実施例２９と同様に、ＰチャネルＭＯＳトランジスタＱｐ３５〜Ｑｐ３７と、ＮチャネルＭＯＳトランジスタＱｎ３５と、インバータＩ３〜Ｉ５とを備える。インバータＩ４は、ＰチャネルＭＯＳトランジスタＱｐ３８と、ＮチャネルＭＯＳトランジスタＱｎ３８とを備える。インバータＩ５は、ＰチャネルＭＯＳトランジスタＱｐ３９と、ＮチャネルＭＯＳトランジスタＱｎ３９とを備える。
【０１４６】
この実施例３１においては、図３７と異なりインバータＩ４，Ｉ５を構成するＰチャネルＭＯＳトランジスタＱｐ３８，Ｑｐ３９のボディ領域がそれぞれ自己のソース領域と接続されている。また、インバータＩ４，Ｉ５を構成するＮチャネルＭＯＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域に負電位ＶBBが与えられている。
【０１４７】
この実施例３１においては、終段のトランジスタＱｐ３８，Ｑｐ３９，Ｑｎ３８，Ｑｎ３９のボディ領域が電気的に固定されているため、このクロック入力バッファによって生成される内部行アドレスストローブ信号ＲＡＳ，／ＲＡＳのクロックスキューは低減される。
【０１４８】
［実施例３２］
図４０は、この発明の実施例３２によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。この実施例３２においては、図３９と異なり終段のＮチャネルＭＯＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域がそれぞれ自己のソース領域と接続されている。
【０１４９】
この実施例３２によれば、ＮチャネルＭＯＳトランジスタＱｎ３８，Ｑｎ３９のボディ領域がそれぞれ自己のソース領域と接続されているため、ボディ固定線を設ける必要がない。そのため、そのレイアウト面積の増加は最小限に抑えられる。このように、終段のトランジスタＱｎ３８，Ｑｎ３９のボディ領域には、負電位ＶBBの代わりに接地電位Ｖssが与えられてもよい。
【０１５０】
［実施例３３］
図４１は、この発明の実施例３３によるＤＲＡＭにおけるセンスアンプ駆動回路の構成を示す回路図である。図４１を参照して、このセンスアンプ駆動回路は、直列に接続された複数のインバータと、複数のＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃｓｎ１〜Ｃｓｎ３とを備える。このセンスアンプ駆動回路は、昇圧信号ＲＸに応答して、センスアンプ２０を駆動するための制御信号Ｓ０Ｆ，Ｓ０Ｎ，／Ｓ０Ｐを生成する。
【０１５１】
図４２は、図４１に示されたセンスアンプ駆動回路の動作を示すタイミングチャートである。図４２を参照して、昇圧信号ＲＸの立上がりから一定時間経過後に、制御信号Ｓ０Ｆが立上がる。さらにその制御信号Ｓ０Ｆの立上がりから一定時間経過後に、制御信号Ｓ０Ｎが立上がる。さらにその制御信号Ｓ０Ｎの立上がりから一定時間経過後に、制御信号／Ｓ０Ｐが立下がる。
【０１５２】
この実施例３３によるセンスアンプ駆動回路においては、すべてのＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃｓｎ１〜Ｃｓｎ３のボディ領域が電気的に固定されているため、ＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３，Ｃｓｎ１〜Ｃｓｎ３のしきい値が不安定にならず、したがって昇圧信号ＲＸの立上がりから制御信号Ｓ０Ｆの立上がりまでの時間が短くなったり、あるいは制御信号Ｓ０Ｆの立上がりから制御信号Ｓ０Ｎの立上がりまでの時間が短くなったりすることはない。そのため、センスアンプ２０の動作マージンが低下することはない。
【０１５３】
この実施例３３においては、ＰチャネルＭＯＳキャパシタＣｓｐ１〜Ｃｓｐ３のボディ領域には電源電位Ｖccが与えられる。ＮチャネルＭＯＳキャパシタＣｓｎ１〜Ｃｓｎ３のボディ領域には接地電位Ｖssが与えられる。しかしながら、ＮチャネルＭＯキャパシタＣｓｎ１〜Ｃｓｎ３のボディ領域には、接地電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０１５４】
［実施例３４］
図４３は、この発明の実施例３４によるＤＲＡＭにおけるＣＡＴ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ）回路の構成を示す回路図である。図４３を参照して、このＣＡＴ回路は、３つのインバータＩ２０〜Ｉ２２と、３つのＮＯＲ回路ＮＲ１〜ＮＲ３と、２つのＰチャネルＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２と、ＮチャネルＭＯＳキャパシタＣｔｎ１，Ｃｔｎ２とを備える。このＣＡＴ回路は、制御信号ＣＡＤに応答して制御信号ＣＡＴを生成する。ここで、ＰチャネルＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２のボディ領域には電源電位Ｖccが与えられる。ＮチャネルＭＯＳキャパシタＣｔｎ１，Ｃｔｎ２のボディ領域には接地電位Ｖssが与えられる。
【０１５５】
図４４は、図４３に示されたＣＡＴ回路の動作を示すタイミングチャートである。図４３のタイミングチャートを参照して、制御信号ＣＡＤが立上がると直ちに、ＮＯＲ回路ＮＲ１の出力ノードＡの電位は立下がる。このノードＡの電位の立下がりから一定時間経過後に、ＮＯＲ回路ＮＲ３の出力ノードＢの電位が立上がる。続いて制御信号ＣＡＤが立下がると直ちに、ノードＢの電位は立下がる。このノードＢの電位の立下がりから一定時間経過後に、ノードＡの電位が立上がる。
【０１５６】
一方、ノードＡの電位が立下がると直ちに、制御信号ＣＡＴが立上がる。ノードＢの電位が立上がると直ちに、制御信号ＣＡＴは立下がる。また、ノードＢの電位が立下がると直ちに、制御信号ＣＡＴは立上がる。ノードＡの電位が立上がると直ちに、制御信号ＣＡＴは立下がる。
【０１５７】
ここで、もしもＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２，Ｃｔｎ１，Ｃｔｎ２のボディ領域がフローティング状態であると、ボディ領域の電位変動に伴ってそれらキャパシタのしきい値が不安定になり、それによりそれらキャパシタの容量が不安定になる可能性がある。そのため、図４４のタイミングチャートに示されるように、制御ＣＡＴ１の立下がり時期が遅れたり、制御信号ＣＡＴ２の立下がり時期が早くなったりする。特に、立下がりが遅くなる制御信号ＣＡＴ２の場合は、このＣＡＴ回路の動作マージンが小さくなる。
【０１５８】
そこで、この実施例３４においては、ＭＯＳキャパシタＣｔｐ１，Ｃｔｐ２，Ｃｔｎ１，Ｃｔｎ２のボディ領域は電気的に固定されている。そのため、常に安定した制御信号ＣＡＴが生成される。
【０１５９】
［実施例３５］
図４５は、この発明の実施例３５によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。Ｎ−Ｎバッファは、ＤＲＡＭのデータ出力バッファなどに用いられる。
【０１６０】
図４５を参照して、このＮ−Ｎバッファは、直列に接続されたＮチャネルＭＯＳトランジスタＱｎｎ１およびＱｎｎ２を備える。ＮチャネルＭＯＳトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域は、それぞれ自己のソース領域と接続されている。したがって、ＮチャネルＭＯＳトランジスタＱｎｎ１のボディ領域は出力ノードＯＵＴに接続される。
【０１６１】
このＮ−Ｎバッファにおいては、相補的な信号Ｄｏおよび／ＤｏがトランジスタＱｎｎ１およびＱｎｎ２のゲート電極にそれぞれ与えられる。信号ＤｏがＨレベルで、信号／ＤｏがＬレベルのとき、トランジスタＱｎｎ１は導通状態となり、トランジスタＱｎｎ２は非導通状態となる。したがって、Ｈレベルの信号が出力される。
【０１６２】
この実施例３５によるＮ−Ｎバッファにおいては、ＮチャネルＭＯＳトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域が電気的に固定されているため、しきい値が不安定になることはなく、これらトランジスタＱｎｎ１，Ｑｎｎ２のソース・ドレイン間に大量のリーク電流が流れることはない。そのため、リーク電流がトランジスタＱｎｎ１を介して外部へ流出したり、あるいはリーク電流がトランジスタＱｎｎ２を介して外部から流入したりすることはない。
【０１６３】
また、このＮ−Ｎバッファにおいては、トランジスタＱｎｎ１，Ｑｎｎ２のボディ領域はそれぞれ自己のソース領域と接続されているため、そのレイアウト面積は大きくならない。しかも、トランジスタＱｎｎ１のボディ領域は出力ノードに接続されているため、そのボディ領域の電位は出力ノードの電位に追従する。そのため、このトランジスタＱｎｎ１においては基板効果によってしきい値が上昇することはない。したがって、このＮ−Ｎバッファの出力信号は速やかに電源電位Ｖccまで上昇する。
【０１６４】
［実施例３６］
図４６は、この発明の実施例３６によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。この実施例３６においては、図４５と異なりトランジスタＱｎｎ１，Ｑｎｎ２のボディ領域には接地電位Ｖssが与えられている。このように、トランジスタＱｎｎ１，Ｑｎｎ２のボディ領域にはソース電位の代わりに接地電位Ｖssが与えられてもよい。
【０１６５】
［実施例３７］
図４７は、この発明の実施例３７によるＤＲＡＭにおける２入力ＮＡＮＤ回路の構成を示す回路図である。ＮＡＮＤ回路は、内部行アドレスストローブ信号／ＲＡＳを生成するクロック入力バッファなどの他、ＤＲＡＭの各所で用いられる。
【０１６６】
図４７を参照して、このＮＡＮＤ回路はＣＭＯＳ型で、２つの入力端子を持つ。このＮＡＮＤ回路は、電源ノードと出力ノード５０との間に並列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ１およびＱｇｐ２と、出力ノード５０と接地ノード５１との間に直列に接続されたＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２とを備える。入力信号ＩＮ１は、トランジスタＱｇｐ１およびＱｇｎ１のゲート電極に与えられる。入力信号ＩＮ２は、トランジスタＱｇｐ２およびＱｇｎ２のゲート電極に与えられる。出力信号ＯＵＴは出力ノード５０から供給される。
【０１６７】
このＮＡＮＤ回路においては、ＰチャネルＭＯＳトランジスタＱｇｐ１およびＱｇｐ２のボディ領域はフローティング状態にされているが、ＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のボディ領域はそれぞれ自己のソース領域と接続されている。したがって、これらのボディ領域は電気的に固定されている。これにより、トランジスタＱｇｎ１のしきい値が安定しかつ小さくなるので、このＮＡＮＤ回路は高速に動作する。したがって、電源電位Ｖccが低い場合でも、このＮＡＮＤ回路は正常に動作する。
【０１６８】
図４８は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２の構成を示す平面図である。図４８を参照して、トランジスタＱｇｎ１は、ｎ+ 型ドレイン領域５２と、ｎ+ 型ソース／ドレイン領域５３と、ｐ型ボディ領域５７と、ゲート電極５９とから構成される。トランジスタＱｇｎ２は、トランジスタＱｇｎ１と共通のｎ+ 型ソース／ドレイン領域５３と、ｎ+ ソース領域５４と、ｐ型ボディ領域５８と、ゲート電極６０とから構成される。トランジスタＱｇｎ１のドレイン領域５２はコンタクトホールＣＨを介してアルミニウムからなる出力ノード５０に接続される。トランジスタＱｇｎ２のソース領域５４は、コンタクトホールＣＨを介してアルミニウムからなる接地ノード５１に接続される。
【０１６９】
ソース／ドレイン領域５３の一部には、ｐ+ 型コモン領域５５が形成されている。ソース／ドレイン領域５３およびコモン領域５５の接合部の上には、アルミニウムからなる中間層６１を介在してコンタクトホールＣＨが形成されている。したがって、ボディ領域５７はコモン領域５５を介してソース／ドレイン領域５３に接続され、これにより電気的に固定されている。
【０１７０】
また、ソース領域５４の一部には、ｐ+ 型コモン領域５６が形成されている。ソース領域５４およびコモン領域５６の接合部の上にはコンタクトホールＣＨが形成されている。したがって、ボディ領域５８はコモン領域５６を介してソース領域５４に接続され、それにより電気的に固定されている。
【０１７１】
［実施例３８］
図４９は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のもう１つの構成を示す平面図である。図４９を参照して、この実施例３８においては、図４８と異なりドレイン領域５２、ソース／ドレイン領域５３およびソース領域５４の上にはそれぞれポリシリコンからなる中間層６２が形成されている。この中間層６２はエッチングストッパーとして機能するので、コンタクトホールＣＨがエッチングにより形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１７２】
［実施例３９］
図５０は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のさらにもう１つの構成を示す平面図である。図５０を参照して、この実施例３９においては、図４８と異なりソース／ドレイン領域６５の一部がゲート電極５９および６０の間から突出している。このソース／ドレイン領域６５の突出部に隣接してｐ+ 型コモン領域６６が形成されている。ソース／ドレイン領域６５の突出部およびコモン領域６６の接合部の上にはアルミニウムからなる中間層６７を介在してコンタクトホールＣＨが形成されている。
【０１７３】
この実施例３９においては、ボディ領域５７はコモン領域６６を介してソース領域６５と接続され、それにより電気的に固定されている。また、ゲート電極５９および６０の間にコンタクトホールが形成されないので、ゲート電極５９および６０の間隔を短くすることができる。
【０１７４】
［実施例４０］
図５１は、図４７に示されたＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ１およびＱｇｎ２のさらにもう１つの構成を示す平面図である。図５１を参照して、この実施例４０においては、図５０と異なりドレイン領域５２、ソース／ドレイン領域６５、およびソース領域５４の上にそれぞれポリシリコンからなる中間層６８が形成されている。したがって、コンタクトホールＣＨがエッチングにより形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１７５】
［実施例４１］
図５２は、この発明の実施例４１によるＤＲＡＭにおける３入力ＮＡＮＤ回路の構成を示す回路図である。図５２を参照して、この３入力ＮＡＮＤ回路は、電源ノードと出力ノード７０との間に並列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ５、Ｑｇｐ４およびＱｇｐ３と、出力ノード７０と接地ノード７１との間に直列に接続されたＮチャネルＭＯＳトランジスタＱｇｎ３、Ｑｇｎ４およびＱｇｎ５とを備える。入力信号ＩＮ１は、トランジスタＱｇｐ３およびＱｇｎ３のゲート電極に与えられる。入力信号ＩＮ２は、トランジスタＱｇｐ４およびＱｇｎ４のゲート電極に与えられる。入力信号ＩＮ３は、トランジスタＱｇｐ５およびＱｇｎ５のゲート電極に与えられる。出力信号ＯＵＴは出力ノード７０から供給される。
【０１７６】
このＮＡＮＤ回路においては、トランジスタＱｇｐ３〜Ｑｇｐ５のボディ領域がフローティング状態にされ、トランジスタＱｇｎ３〜Ｑｇｎ５のボディ領域がソース領域と接続され、それにより電気的に固定されている。したがって、トランジスタＱｇｎ３およびＱｇｎ４のしきい値が小さくなるので、この３入力ＮＡＮＤ回路は高速に動作する。また、トランジスタＱｇｐ３〜Ｑｇｐ５のボディ領域はフローティング状態にされているため、ボディ固定線などを設ける必要がないので、レイアウト面積はさほど大きくならない。
【０１７７】
図５３は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５の構成を示す平面図である。図５３を参照して、トランジスタＱｇｎ３は、ｎ+ 型ドレイン領域７２と、ｎ+ 型ソース／ドレイン領域７３と、ｐ型ボディ領域７９と、ゲート電極８２とから構成される。トランジスタＱｇｎ４は、トランジスタＱｇｎ３と共通のソース／ドレイン領域３７と、ｎ+ ソース／ドレイン７４と、ｐ型ボディ領域８０とから構成される。トランジスタＱｇｎ５は、トランジスタＱｇｎ４と共通のソース／ドレイン領域７４と、ｎ+ 型ソース領域７５と、ｐ型ボディ領域８１と、ゲート電極８４とから構成される。
【０１７８】
トランジスタＱｇｎ３のドレイン領域７２は、２つのコンタクトホールＣＨを介して出力ノード７０に接続されている。ソース／ドレイン領域７３の一部には、ｐ+ 型コモン領域７６が形成されている。したがって、トランジスタＱｇｎ３のボディ領域７９はコモン領域７６を介してソース／ドレイン領域７３と接続され、それにより電気的に固定されている。ソース／ドレイン領域７３およびコモン領域７６の接合部の上には、アルミニウムからなる中間層８５を介在してコンタクトホールＣＨが形成されている。
【０１７９】
ソース／ドレイン領域７４の一部にはｐ+ 型コモン領域７７が形成されている。したがって、トランジスタＱｇｎ４のボディ領域８０はコモン領域７７を介してソース領域７４と接続され、それにより電気的に固定されている。ソース／ドレイン領域７４およびコモン領域７７の接合部分の上には、アルミニウムからなる中間層８５を介在してコンタクトホールＣＨが形成されている。トランジスタＱｇｎ５のソース領域７５は、２つのコンタクトホールＣＨを介して接地ノード７１に接続されている。このソース領域７５の一部には、ｐ+ 型コモン領域７８が形成されている。トランジスタＱｇｎ５のボディ領域はこのコモン領域７８を介してソース領域７５と接続され、それにより電気的に固定されている。
【０１８０】
［実施例４２］
図５４は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面図である。図５４を参照して、この実施例４２においては、図５３と異なりドレイン領域７２、ソース／ドレイン領域７３，７４およびソース領域７５の上にそれぞれポリシリコンからなる中間層８６が形成されている。そのため、エッチングによりコンタクトホールＣＨが形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１８１】
［実施例４３］
図５５は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面図である。図５５を参照して、この実施例４３においては、図５３と異なりソース／ドレイン領域９０が、ゲート電極８２および８３の間から突出している。ソース／ドレイン領域９１もまた、ゲート電極８３および８４の間から突出している。ソース／ドレイン領域９０の突出部に隣接してｐ+ 型コモン領域９２が形成されている。したがって、トランジスタＱｇｎ３のボディ領域７９は、コモン領域９２を介してソース／ドレイン領域９０に接続され、それにより電気的に固定されている。また、ソース／ドレイン領域９１の突出部に隣接してｐ+ 型コモン領域９３が形成されている。したがって、トランジスタＱｇｎ４のボディ領域８０はコモン領域９３を介してソース／ドレイン領域９１に接続され、それにより電気的に固定されている。さらに、ソース領域７５の一部にはｐ+ 型コモン領域７８が形成されている。したがって、トランジスタＱｇｎ５のボディ領域８１はコモン領域７８を介してソース領域７５と接続され、それにより電気的に固定されている。
【０１８２】
ソース／ドレイン領域９０およびコモン領域９２の接合部の上には、アルミニウムからなる中間層９４を介在してコンタクトホールＣＨが形成されている。ソース／ドレイン領域９１およびコモン領域９３の接合部の上には、アルミニウムからなる中間層９４を介在してコンタクトホールＣＨが形成されている。
【０１８３】
この実施例４３においては、ゲート電極８２および８３の間にコンタクトホールが形成されていないので、ゲート電極８２および８３の間隔を短くすることができる。また、ゲート電極８３および８４の間にはコンタクトホールが形成されていないので、ゲート電極８３および８４の間隔を短くすることができる。
【０１８４】
［実施例４４］
図５６は、図５２に示された３入力ＮＡＮＤ回路におけるＮチャネルＭＯＳトランジスタＱｇｎ３〜Ｑｇｎ５のもう１つの構成を示す平面図である。図５６を参照して、この実施例４４においては、図５５と異なりドレイン領域７２、ソース／ドレイン領域９０，９１およびソース領域７５の上にそれぞれポリシリコンからなる中間層９５が形成されている。したがって、エッチングによりコンタクトホールＣＨが形成されるときに、ＳＯＩ基板までもがエッチングされることはない。
【０１８５】
［実施例４５］
図５７は、この発明の実施例４５によるＤＲＡＭにおける３入力ＮＡＮＤ回路の構成を示す回路図である。図５７を参照して、この実施例４５においては、図５２と異なりトランジスタＱｇｎ３のボディ領域がトランジスタＱｇｎ４およびＱｇｎ５の共通するソース／ドレイン領域に接続されている。また、トランジスタＱｇｎ４およびＱｇｎ５のボディ領域はフローティング状態にされている。このようなＮＡＮＤ回路においては、出力ノード７０の電位がＬレベルに変化する場合、トランジスタＱｇｎ３のボディ領域の電位は必ず接地電位になる。
【０１８６】
この実施例４５から明らかなように、出力ノード７０に直接接続されるトランジスタＱｇｎ３のボディ領域が少なくとも電気的に固定されていればよい。また、トランジスタＱｇｎ３のボディ領域は自己のソース領域ではなく、たとえばトランジスタＱｇｎ４およびＱｇｎ５の共通するソース／ドレイン電極に接続されていてもよい。
【０１８７】
この実施例４５においても、トランジスタＱｇｎ３のボディ領域に与えられる電位は一定ではなく、出力ノード７０の電位が上昇するにつれて上昇する。したがって、このトランジスタＱｇｎ３においては基板効果が発生しないので、この３入力ＮＡＮＤ回路は高速に動作する。
【０１８８】
［実施例４６］
図５８は、この発明の実施例４６によるＤＲＡＭにおける負論理の２入力ＮＡＮＤ回路（正論理の２入力ＮＯＲ回路）の構成を示す回路図である。図５８を参照して、この２入力ＮＡＮＤ回路は、接地ノード５１および出力ノード５０の間に並列に接続されたＮチャネルＭＯＳトランジスタＱｇｎ６およびＱｇｎ７と、出力ノード５０および電源ノードの間に直列に接続されたＰチャネルＭＯＳトランジスタＱｇｐ６およびＱｇｐ８とを備える。入力信号ＩＮ１は、トランジスタＱｇｎ７およびＱｇｐ６のゲート電極に与えられる。入力信号ＩＮ２は、トランジスタＱｇｎ６およびＱｇｐ７のゲート電極に与えられる。出力信号ＯＵＴは、出力ノード５０から供給される。
【０１８９】
このＮＡＮＤ回路においては、トランジスタＱｇｎ６およびＱｇｎ７のボディ領域はフローティング状態にされている。トランジスタＱｇｐ６およびＱｇｐ７のボディ領域はそれぞれ自己のドレイン領域と接続されている。したがって、トランジスタＱｇｐ６のボディ領域には、出力信号ＯＵＴの上昇に伴って上昇するドレイン電位が与えられる。トランジスタＱｇｐ７のドレイン領域には、一定の接地電位Ｖssが与えられる。したがって、トランジスタＱｇｐ６のしきい値が小さくなるため、このＮＡＮＤ回路は高速に動作する。また、電源電位Ｖccが低い場合でも、このＮＡＮＤ回路は正常に動作する。
【０１９０】
［実施例４７］
図５９は、この発明の実施例４７によるＤＲＡＭにおける２入力ＮＡＮＤ回路の構成を示す回路図である。図５９を参照して、このＮＡＮＤ回路においては、図５８と異なりＰチャネルＭＯＳトランジスタＱｇｐ６のボディ領域には電源電位Ｖccが与えられ、これによりこのボディ領域は電気的に固定されている。この実施例４７においては、トランジスタＱｇｐ６に基板効果が生じるが、この実施例４７のようにトランジスタＱｇｐ６のボディ領域には自己のドレイン電位の代わりに電源電位Ｖccが与えられてもよい。
【０１９１】
［実施例４８］
図６０は、この発明の実施例４８によるＤＲＡＭにおけるプレーナ型メモリセル部をビット線方向に切断した断面図である。図６１は、図６０に示されたメモリセル部をワード線方向に切断した断面図である。
【０１９２】
図６０および図６１に示されるように、ＳＯＩ基板６上には、ソース／ドレイン領域４４と、ＬＯＣＯＳ酸化膜５と、ゲート電極４と、セルプレート電極４５とが形成されている。ゲート電極４およびセルプレート電極４５は、第１の層間絶縁膜３３の中に形成されている。ここで、２つのソース／ドレイン領域４４と、その間のボディ領域３と、ゲート電極４とが、１つのＮチャネルＭＯＳトランジスタを構成する。１つのソース／ドレイン領域４４と、ボディ領域３と、セルプレート電極４５とは、１つのＮチャネルＭＯＳキャパシタを構成する。
【０１９３】
２つのトランジスタに共通するソース／ドレイン領域４４は、ポリパッドなどの中間層３２を介してビット線ＢＬに接続されている。第１の層間絶縁膜３３および中間層３２の上には、第２の層間絶縁膜３４が形成されている。この第２の層間絶縁膜３４の上にはビット線ＢＬが形成され、このビット線ＢＬはコンタクトホールを介して中間層３２と接続されている。ビット線ＢＬの上には第３の層間絶縁膜３５が形成され、さらに第３の層間絶縁膜３５の上にはアルミニウムからなる杭打ワード線４６が形成されている。杭打ワード線４６は、一定間隔ごとにコンタクトホールを介してゲート電極４を構成するワード線ＷＬと接続されている。これにより、ワード線ＷＬに駆動電圧が供給されたときに、ワード線ＷＬで生じる信号伝幡遅延が低減される。
【０１９４】
図６１に示されるように、トランジスタのボディ領域３の一部には、コンタクト領域３１が形成されている。したがって、ボディ領域３は、このコンタクト領域３１および中間層３２を介してボディ固定線３０と接続され、これにより電気的に固定されている。上記のように、メモリセルを構成するトランジスタのボディ領域３は電気的に固定されているため、そのトランジスタのしきい値が不安定にならず、ソース・ドレイン間に大量のリーク電流が流れることはない。したがって、このメモリセルにおけるデータ保持時間が長くなる。また、このＳＯＩ基板６にα粒子が入射し、それによりシリコン基板７中に電荷が発生したとしても、その電荷はボディ領域３に侵入することはない。なぜならば、ボディ領域３とシリコン基板７とは、埋込酸化層８によって電気的に分離されているからである。しかも、ボディ領域３は極めて薄いため、そのボディ領域３の中でα粒子によって電荷が発生することはほとんどない。したがって、いわゆるソフトエラーはほとんど発生しない。
【０１９５】
［実施例４９］
図６２は、この発明の実施例４９によるＤＲＡＭにおけるメモリセル部をビット線方向に切断した断面図である。図６３は、図６２に示されたメモリセル部をワード線方向に切断した断面図である。図６２および図６３に示された実施例４９においては、図６０および図６１と異なりＳＯＩ基板６の上にＬＯＣＯＳ酸化膜の代わりにフィールドシールド電極４７が形成されている。このフィールドシールド電極４７は第１の層間絶縁膜３３の中に形成されている。
【０１９６】
フィールドシールド電極４７には接地電位Ｖssまたは負電位が与えられ、それによりフィールドシールド電極４７下のＳＯＩ活性層９の部分が非導通状態となる。したがって、これらトランジスタおよびキャパシタは隣接する素子と電気的に分離される。この実施例４９から明らかなように、トランジスタなどの素子は、ＬＯＣＯＳではなく、フィールドシールド等の他の分離方式によって分離されていてもよい。
【０１９７】
［実施例５０］
図６４は、この発明の実施例５０によるＤＲＡＭにおけるメモリセル部をビット線方向に沿って切断した断面図である。図６４には、ＬＯＣＯＳ酸化膜５によって分離されたスタック型メモリセルが示されている。
【０１９８】
図６４を参照して、ＳＯＩ基板６上には、ソース／ドレイン領域４４と、ＬＯＣＯＳ酸化膜５と、ゲート電極４とが形成されている。２つのソース／ドレイン領域４４と、その間に位置するボディ領域３と、ゲート電極４とは、１つのＮチャネルＭＯＳトランジスタを構成する。
【０１９９】
２つのトランジスタに共通するソース／ドレイン領域４４は、中間層３２を介してビット線ＢＬと接続されている。また、そのトランジスタの他方ソース／ドレイン領域４４上には、ストレージノード４８およびセルプレート電極４５が形成されている。ストレージノード４８およびセルプレート４５がキャパシタの電極を構成する。そして、前述したＮチャネルＭＯＳトランジスタおよびこのキャパシタがメモリセルを構成する。
【０２００】
なお、トランジスタのボディ領域３の一部にはコンタクト領域（図示せず）が形成されている。したがって、ボディ領域３はそのコンタクト領域を介してボディ固定線（図示せず）と接続され、これにより電気的に固定されている。
【０２０１】
［実施例５１］
図６５は、この発明の実施例５１によるＤＲＡＭにおけるメモリセル部をビット線方向に切断した断面図である。図６５には、フィールドシールドによって分離されたスタック型メモリセルが示されている。
【０２０２】
図６５を参照して、この実施例５１においては、図６４と異なりＳＯＩ基板６上にＬＯＣＯＳ酸化膜の代わりにフィールドシールド電極４７が形成されている。また、トランジスタのボディ領域３の一部にはコンタクト領域（図示せず）が形成されている。したがって、このボディ領域３はそのコンタクト領域を介してボディ固定線（図示せず）と接続されている。このボディ固定線には接地電位ＶssまたはＶBBが与えられる。これにより、トランジスタのボディ領域３は電気的に固定される。
【０２０３】
［実施例５２］
図６６は、この発明の実施例５２によるＤＲＡＭの全体構成を示すレイアウト図である。図６６を参照して、このＤＲＡＭは、４つのメモリセルアレイ１１と、２つの行デコーダ１２と、２つの列デコーダ１３と、周辺回路９９とを備える。各行デコーダ１２は２つのメモリセルアレイ１１の間に配置される。各列デコーダ１３は２つのメモリセルアレイ１１の一方側に配置される。
【０２０４】
この実施例５２においては、メモリセルアレイ１１中の素子はＬＯＣＯＳによって分離されている。また、メモリセルアレイ中の各メモリセルを構成するＮチャネルＭＯＳトランジスタのボディ領域には負電位ＶBBが与えられ、それによりボディ領域は電気的に固定されている。
【０２０５】
行デコーダ１２は複数のＰチャネルＭＯＳトランジスタと複数のＮチャネルＭＯＳトランジスタとを含む。行デコーダ１２中のＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられ、それによりボディ領域は電気的に固定されている。行デコーダ１２中のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。
【０２０６】
列デコーダ１３は複数のＮチャネルＭＯＳトランジスタを含む。列デコーダ１３中のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。
【０２０７】
列デコーダ１３の間に配置された周辺回路９９は複数のＰチャネルＭＯＳトランジスタを含む。この周辺回路９９中のＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられ、それによりボディ領域は電気的に固定されている。他の周辺回路９９は複数のＮチャネルＭＯＳトランジスタを含む。この周辺回路９９中のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、それによりボディ領域は電気的に固定されている。
【０２０８】
上記のように、このＤＲＡＭに含まれるＭＯＳトランジスタのボディ領域はすべて電気的に固定されている。ただし、ＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられる。また、ＮチャネルＭＯＳトランジスタのうちメモリセルアレイ１１中のトランジスタのボディ領域には負電位ＶBBが与えられ、その他のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられる。
【０２０９】
したがって、メモリセルアレイ１１中のＮチャネルＭＯＳトランジスタのしきい電圧は、他のＮチャネルＭＯＳトランジスタのしきい電圧よりも大きくなる。そのため、メモリセルを構成するそれらトランジスタ中に流れるリーク電流が小さくなり、メモリセルのデータ保持時間が長くなる。
【０２１０】
［実施例５３］
図６７は、この発明の実施例５３によるＤＲＡＭの全体構成を示すレイアウト図である。図６７を参照して、この実施例５３においては、図６６と異なりメモリセルアレイ１１中のＮチャネルＭＯＳトランジスタのボディ領域がすべてフローティング状態にされている。
【０２１１】
一般にメモリセルアレイ１１においては、周辺回路９９などよりも密にトランジスタが配置されている。したがって、行デコーダ１２、列デコーダ１３および周辺回路９９中にボディ固定線が配置されてもそのレイアウト面積はほとんど増加しない。また、メモリセルアレイ１１中にはボディ固定線を配置する必要がないので、そのレイアウト面積は従来と同じである。
【０２１２】
［実施例５４］
図６８は、この発明の実施例５４によるＤＲＡＭの全体構成を示すレイアウト図である。図６８を参照して、この実施例５４においては、図６６と異なりメモリセルアレイ１１中の素子がフィールドシールドによって分離されている。なお、メモリセルアレイ１１中のトランジスタのボディ領域には、図６６と同様に負電位ＶBBが与えられている。
【０２１３】
上記のように、少なくともメモリセルアレイ１１中の素子をフィールドシールドによって分離すれば、特にメモリセルアレイ１１中にボディ固定線などを設けることなく、そのメモリセルアレイ１１中のトランジスタのボディ領域を電気的に固定することができる。したがって、この実施例５４によるＤＲＡＭのレイアウト面積は、上記実施例５２よりも小さくなる。また、この実施例５４によるレイアウト面積は上記実施例５３とほぼ同じになるにも関わらず、メモリセルアレイ１１中のトランジスタのボディ領域が電気的に固定されているため、それらトランジスタの中にはほとんどリーク電流は流れない。そのため、この実施例５４におけるデータの保持時間は上記実施例５３よりも長くなる。
【０２１４】
［実施例５５］
図６９は、この発明の実施例５５によるＤＲＡＭの全体構成を示すレイアウト図である。図６９を参照して、この実施例５５においては、図６８と異なりメモリセルアレイ１１中のＮチャネルＭＯＳトランジスタのボディ領域に接地電位Ｖssが与えられ、それによりボディ領域が電気的に固定されている。したがって、この実施例５５においては、すべてのＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられ、すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。このように、メモリセルアレイ１１中のトランジスタのボディ領域に接地電位Ｖssが与えられてもよい。
【０２１５】
［実施例５６］
図７０は、この発明の実施例５６によるＤＲＡＭを示す概念図である。図７０を参照して、このＤＲＡＭは、複数のＮチャネルＭＯＳトランジスタと、複数のＰチャネルＭＯＳトランジスタとを含む。ＮチャネルＭＯＳトランジスタのうちいくつかのトランジスタのボディ領域には接地電位Ｖssが与えられ、その他のＮチャネルＭＯＳトランジスタのボディ領域には負電位ＶBBが与えられている。また、すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。
【０２１６】
したがって、この実施例５６においては、すべてのＭＯＳトランジスタのボディ領域が電気的に固定されている。また、負電位ＶBBが与えられるボディ領域を有するトランジスタのしきい電圧は、接地電位Ｖssが与えられるボディ領域を有するトランジスタのしきい電圧よりも大きくなるため、これら複数のＮチャネルＭＯＳトランジスタは２種類のしきい電圧を有する。
【０２１７】
［実施例５７］
図７１は、この発明の実施例５７によるＤＲＡＭを示す概念図である。図７１を参照して、この実施例５７においては、図７０と異なり一部のＮチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。したがって、このフローティング状態のボディ領域を有するＮチャネルＭＯＳトランジスタの領域にはボディ固定線などを設ける必要がないので、このレイアウト面積は上記実施例５６よりも小さくなる。
【０２１８】
［実施例５８］
図７２は、この発明の実施例５８によるＤＲＡＭを示す概念図である。図７２を参照して、この実施例５８においては、図７０と異なりすべてのＰチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。したがって、この実施例５８においては、全部のＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定され、全部のＰチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。一般に、フローティング状態のボディ領域を有するＮチャネルＭＯＳトランジスタのソース・ドレイン間の耐圧はＰチャネルＭＯＳトランジスタよりも低いが、この実施例５８においてはＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定されているため、そのソース・ドレイン間の耐圧はＰチャネルＭＯＳトランジスタとほとんど同じ程度まで高くなる。そのため、すべてのトランジスタのソース・ドレイン間の耐圧が高くなり、しかもＰチャネルＭＯＳトランジスタのボディ領域は電気的に固定されないので、ＰチャネルＭＯＳトランジスタの領域にはボディ固定線などを設ける必要はない。したがって、この実施例５８によるＤＲＡＭのレイアウト面積は上記実施例５６よりも小さくなる。
【０２１９】
この実施例５８では一部のＮチャネルＭＯＳトランジスタのボディ領域に接地電位Ｖssが与えられているが、その電位Ｖssの代わりに負電位ＶBBが与えられてもよい。
【０２２０】
［実施例５９］
図７３は、この発明の実施例５９によるＤＲＡＭを示す概念図である。図７３を参照して、この実施例５９においては、図７２と異なり一部のＮチャネルＭＯＳトランジスタのボディ領域もフローティング状態にされている。したがって、この実施例５９においては、一部のＮチャネルＭＯＳトランジスタのボディ領域が固定され、全部のＰチャネルＭＯＳトランジスタのボディ領域がフローティング状態にされている。この実施例５９によれば、一部のＮチャネルＭＯＳトランジスタの領域にはボディ固定線などを配置する必要がないので、そのレイアウト面積は上記実施例５８よりも小さくなる。
【０２２１】
［実施例６０］
図７４は、この発明の実施例６０によるＤＲＡＭを示す概念図である。図７４を参照して、この実施例６０においては、すべてのＰチャネルＭＯＳトランジスタがＬＯＣＯＳによって分離されている。また、一部のＮチャネルＭＯＳトランジスタはＬＯＣＯＳによって分離され、その他のＮチャネルＭＯＳトランジスタはフィールドシールド（ＦＳ）によって分離されている。フィールドシールドによって分離されたＮチャネルＭＯＳトランジスタのボディ領域には負電位ＶBBが与えられ、ＬＯＣＯＳによって分離されたＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられている。また、すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。なお、フィールドシールドによって分離されたＮチャネルＭＯＳトランジスタのボディ領域にもまた、接地電位Ｖssが与えられてもよい。
【０２２２】
［実施例６１］
図７５は、この発明の実施例６１によるＤＲＡＭを示す概念図である。図７５を参照して、この実施例６１においては、一部のＰチャネルＭＯＳトランジスタがフィールドシールドによって分離され、その他のＰチャネルＭＯＳトランジスタはＬＯＣＯＳによって分離されている。また、すべてのＮチャネルＭＯＳトランジスタはＬＯＣＯＳによって分離されている。すべてのＰチャネルＭＯＳトランジスタのボディ領域には電源電位Ｖccが与えられている。また、一部のＮチャネルＭＯＳトランジスタのボディ領域はフローティング状態にされ、その他のＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssが与えられている。したがって、この実施例６１においては、一部のＮチャネルＭＯＳトランジスタのボディ領域が電気的に固定され、全部のＰチャネルＭＯＳトランジスタのボディ領域が電気的に固定されている。
【０２２３】
［実施例６２］
図７６は、この発明の実施例６２によるＤＲＡＭを示す概念図である。図７６を参照して、このＤＲＡＭは、複数のＰチャネルＭＯＳトランジスタと、複数のＮチャネルＭＯＳトランジスタとを含む。いくつかのＰチャネルＭＯＳトランジスタはしきい電圧Ｖthp1を有し、その他のＰチャネルＭＯＳトランジスタはしきい電圧Ｖthp2を有する。また、すべてのＮチャネルＭＯＳトランジスタはしきい電圧Ｖthn を有する。したがって、これらＰチャネルＭＯＳトランジスタは２種類のしきい電圧を有する。また、これらＮチャネルＭＯＳトランジスタは１種類のしきい電圧を有する。このように、同一導電チャネル型ＭＯＳトランジスタに２種類のしきい電圧を持たせてもよい。
【０２２４】
トランジスタに２種類のしきい電圧を持たせるためには、それらトランジスタのボディ領域に２種類の電位を印加すればよい。ボディ領域に与えられる電位が異なると、基板効果によってしきい電圧も異なるからである。
【０２２５】
また、図７７に示されるように、ＰチャネルＭＯＳトランジスタ３のｎ型ボディ領域にそれぞれ濃度の異なる不純物をドーピングしてもよい。これにより、それらボディ領域３の表面付近には不純物濃度の異なる領域が形成されるため、これら２つのＰチャネルＭＯＳトランジスタは互いに異なるしきい電圧を有する。
【０２２６】
また、異なる材質でそれらトランジスタのゲート電極４を形成してもよい。この場合、それら材質に特有の仕事関数に応じてこれらトランジスタのしきい電圧は互いに異なる。
【０２２７】
また、ＳＯＩ活性層９の一部分をエッチングし、ＳＯＩ活性層９に膜厚の薄い部分と厚い部分とを形成し、それらの上にトランジスタを形成してもよい。膜厚の薄いＳＯＩ活性層９の上に形成されたトランジスタは、いわゆる完全空乏化トランジスタに近くなる。一般に、完全空乏化トランジスタのしきい電圧は、部分空乏化トランジスタのしきい電圧よりも小さくなる。したがって、膜厚の薄いＳＯＩ活性層９の上に形成されたトランジスタは、膜厚の厚いＳＯＩ活性層９の上に形成されたトランジスタよりも小さいしきい電圧を有する。
【０２２８】
さらに、ゲート絶縁膜の膜厚を変えたり、あるいはゲート絶縁膜の材料を変えることによって、トランジスタのしきい電圧を変えてもよい。
【０２２９】
この実施例６２では、ＰチャネルＭＯＳトランジスタが２種類のしきい電圧を有しているが、ＮチャネルＭＯＳトランジスタが２種類のしきい電圧を有していてもよい。また、トランジスタが３種類以上のしきい電圧を有するようにしてもよい。
【０２３０】
上記のように、ＳＯＩ基板上に形成されたＤＲＡＭ中の多数のトランジスタが２種類以上のしきい電圧を有していれば、このＤＲＡＭはより安定して動作する。
【０２３１】
［実施例６３］
図７８は、この発明の実施例６３によるＤＲＡＭを示す概念図である。図７８を参照して、この実施例６３においては、ゲート長の短いトランジスタのボディ領域は電気的に固定され、ゲート長の短いトランジスタのボディ領域は電気的にフローティング状態にされている。一般に、ゲート長の長いトランジスタは、ゲート長の短いトランジスタよりも高いソース・ドレイン間耐圧を有する。したがって、ゲート長の短いトランジスタのボディ領域が固定されると、そのしきい電圧は、フローティング状態のボディ領域を有しかつゲート長の長いトランジスタとほぼ同じ程度となる。しかも、この場合、ゲート長の長いトランジスタの領域にはボディ固定線などを配置する必要がないので、このレイアウト面積はさほど大きくならない。
【０２３２】
［実施例６４］
図７９は、この発明の実施例６４によるＤＲＡＭにおけるセンスアンプの構造を示す断面図である。図７９を参照して、この実施例６４では図６と異なり、ＳＯＩ活性層９がメサ状にエッチングされ、図６のＬＯＣＯＳ酸化膜５は形成されていない。
【０２３３】
図８０および図８１は、図７９に示されたＤＲＡＭにおけるメモリセルの構造を示す断面図である。このメモリセルはプレーナ構造を有する。図８０および図８１に示されるように、このＳＯＩ活性層９は図６０および図６１と異なりメサ状にエッチングされている。
【０２３４】
このような構造は、たとえば次のような工程を経て製造される。
ＳＯＩ活性層９内にソース／ドレイン領域４４、コンタクト領域３１などが形成された後、ＳＯＩ活性層９の素子活性領域以外の部分はすべてエッチングされ、これにより素子活性領域がメサ状にされる。次いでゲート酸化膜がそのメサ状の素子活性領域を覆うように形成される。そしてこのゲート酸化膜上にゲート電極４が形成される。
【０２３５】
図６に示されたＬＯＣＯＳ分離の場合、ＳＯＩ活性層９を熱酸化してＬＯＣＯＳ酸化膜５を形成するとき、Ｐ型ボディ領域３に注入されている硼素がＬＯＣＯＳ酸化膜５内に吸込まれるという問題がある。ボディ領域３内の硼素がＬＯＣＯ酸化膜５内に吸込まれると、ボディ領域３のエッジ部分３ａの不純物濃度が低下し、これによりこのエッジ部分３ａにしきい値の低い寄生ＭＯＳトランジスタが形成される。そのため、このトランジスタＱｎ１のドレイン電流−ゲート電圧特性にいわゆるハンプ現象が現れる。このようなハンプ現象が現れるもう一つの原因として、ＬＯＣＯＳ分離に特有のバーズビークが薄いＳＯＩ活性層９に応力を与えるということが考えられる。
【０２３６】
これに対し、図７９〜図８１に示されたメサ分離の場合、ボディ領域３内のエッジ部分の不純物濃度が低下することはない。これは、ＳＯＩ活性層９が熱酸化されず、しかもボディ領域３がゲート酸化膜およびゲート電極４によって覆われているためである。また、層間絶縁膜３３として酸化膜、窒化膜などがＣＶＤ法などによって堆積されるので、ボディ領域３のエッジ部分に応力が生じることはない。したがって、このトランジスタのドレイン電流−ゲート電圧特性にハンプ現象が現れることはない。そのため、このトランジスタはさらに安定して動作する。
【０２３７】
［実施例６５］
図８２は、この発明の実施例６５によるＤＲＡＭにおけるメモリセルの構造を示す断面図である。図８２を参照して、このメモリセルはスタック構造を有する。また、図６４と異なり、ＳＯＩ活性層９はメサ状にエッチングされている。上記実施例６４およびこの実施例６５から明らかなように、ＬＯＣＯＳ分離の代わりにメサ分離を採用してもよい。
【０２３８】
［実施例６６］
図８３は、この発明の実施例６６によるＤＲＡＭの一部を示す概念図である。上述した実施例ではシリコン基板７の電位について特に言及していないが、図８３に示されるようにシリコン基板７には所定の基板電位ＶBBが供給されるのが好ましい。この基板電位ＶBBは基板電位発生器１００によって生成される。
【０２３９】
ＳＯＩ基板６においては、シリコン基板７が埋込酸化層８によってＳＯＩ活性層９と分離されているが、ＳＯＩ活性層９は寄生容量を介してシリコン基板７と結合している。したがって、シリコン基板７が電気的にフローティング状態の場合は、シリコン基板７の電位変動に伴ってボディ領域３の電位が不安定になりやすい。この実施例６６によれば、シリコン基板７には所定の基板電位ＶBBが供給され、これにより電気的に固定されているので、シリコン基板７の電位が変動することはない。そのため、このＳＯＩ基板６上に形成されたトランジスタなどの半導体素子は安定して動作する。
【０２４０】
［実施例６７］
図８４は、この発明の実施例６７によるＤＲＡＭの一部を示す概念図である。図８４に示されるように、この実施例６７では図８３と異なり、シリコン基板７は接地ノード５１と接続されている。したがって、シリコン基板７には接地電位Ｖssが供給されるので、このシリコン基板７は電気的に固定される。そのため、上記実施例６６と同様に、このＳＯＩ基板６上に形成されたトランジスタなどの半導体素子は安定して動作する。この実施例６７から明らかなように、シリコン基板７には基板電位ＶBBだけでなく接地電位Ｖssが与えられてもよいなど、その電位は特に限定されない。
【０２４１】
［実施例６８］
図８５は、図８３に示されるようにシリコン基板７に基板電位ＶBBを供給するための具体的構成を示す斜視図である。図８５を参照して、この実施例６８では基板電位発生器１００がＳＯＩ基板６上に形成されている。また、このＳＯＩ基板６上にはボンディングパッド１０２が形成され、このボンディングパッド１０２に基板電位発生器１００から基板電位ＶBBが供給される。
【０２４２】
このＳＯＩ基板６は、パッケージ内に敷設されたダイパッド１０６上に載置されている。ボンディングパッド１０２はワイヤ１０４を介してこのダイパッド１０６と接続されている。ＳＯＩ基板６の裏面はダイパッド１０６と接触しているので、基板電位発生器１００によって生成された基板電位ＶBBは、ボンディングパッド１０２、ワイヤ１０４およびダイパッド１０６を介してシリコン基板７へ供給される。これにより、シリコン基板７は電気的に固定される。
【０２４３】
［実施例６９］
図８６は、図８４に示されるようにシリコン基板７に接地電位Ｖssを供給するための具体的構成を示す斜視図である。図８６のボンディングパッド１０２は、このＳＯＩ基板６上に形成された回路へ接地電位Ｖssを供給するためのものである。このボンディングパッド１０２は、ワイヤ１０４を介して接地電位Ｖssが供給されるリードフレーム１１０と接続されている。
【０２４４】
さらにこの実施例６９においては、ダイパッド１０６がワイヤ１０４を介してリードフレーム１１０と接続されている。したがって、接地電位Ｖssはリードフレーム１１０、ワイヤ１０４およびダイパッド１０６を介してシリコン基板７に供給される。これにより、シリコン基板７は電気的に固定される。
【０２４５】
［実施例７０］
図８７は、シリコン基板７に接地電位Ｖssを供給するための他の例を示す斜視図である。図８７に示されるようにこの実施例７０では、ＳＯＩ基板６が概略Ｌ字型のダイパッド１１２上に載置されている。ＳＯＩ基板６上の回路へ接地電位Ｖssを供給するためのボンディングパッド１０２は、ワイヤ１０４を介してこのダイパッド１１２と接続されている。したがって、接地電位Ｖssはダイパッドおよびワイヤ１０４を介してボンディングパッド１０２へ供給されるとともに、ダイパッド１１２を介してシリコン基板７へ供給される。これにより、シリコン基板７は電気的に固定される。
【０２４６】
［実施例７１］
図８８は、図８３に示されるようにシリコン基板７へ基板電位ＶBBを供給するための他の例を示す断面図である。図８８に示されるようにこの実施例７１では、ＳＯＩ基板６にコンタクト溝１１８が形成されている。この溝１１８は埋込酸化層８を貫通し、シリコン基板７に達している。この溝１１８上にはコンタクトホールＣＨが形成され、さらに基板固定線１１４が形成されている。基板固定線１１４はコンタクトホールＣＨを介してシリコン基板７と接続されている。
【０２４７】
この実施例７１においては、基板固定線１１４に基板電位発生器１００によって生成された基板電位ＶBBが供給される。したがって、この基板電位ＶBBは基板固定線１１４を介してシリコン基板７に供給される。これにより、シリコン基板７は電気的に固定される。
【０２４８】
［実施例７２］
図８９は、図８３または図８４に示されるように、シリコン基板７へ基板電位ＶBBまたは接地電位Ｖssを供給するための他の例を示す断面図である。図８９に示されるようにこの実施例７２では図８８と異なり、基板固定線１１４はボンディングパッド１０２と接続されている。このボンディングパッド１０２は図８６または図８７に示されたようにＳＯＩ基板６上に形成されている。このボンディングパッド１０２には接地電位Ｖssまたは基板電位ＶBBが供給される。したがって、このボンディングパッド１０２の電位ＶssまたはＶBBは基板固定線１１４を介してシリコン基板７へ供給される。これにより、シリコン基板７は電気的に固定される。
【０２４９】
［実施例７３］
図９０は、この発明の実施例７３によるＤＲＡＭにおけるメモリセル、センスアンプおよび入出力回路の一部構成を示す回路図である。図９０を参照して、この実施例７３では図１２と異なり、昇圧センスグランド電位発生器１２０が設けられ、その発生器１２０によって生成された昇圧センスグランド電位ＶBSGがトランジスタＱｓ１およびＱｓ２のソース電極に与えられている。
【０２５０】
図９１は、このＤＲＡＭの動作を示すタイミングチャートである。このタイミングチャートでは図３と異なり、一方のビット線の電位が図９１（ｊ）に示されるように昇圧センスグランド電位ＶBSGまでしか低下しない。この電位ＶBSGは接地電位ＶssよりもΔＶだけ高い電位である。
【０２５１】
非選択のメモリセルにおけるトランスファーゲートＱｍのゲート電位は０Ｖ（Ｌレベル）であるが、この実施例７３によるとそのトランスファーゲートＱｍのソース電位は昇圧センスグランド電位ＶBSGまでしか低下しない。したがって、ソース電位のほうがゲート電位よりもΔＶだけ高くなる。そのため、このトランスファーゲートＱｍは上述した実施例に比べてより強く非導通状態となる。換言すれば、このトランスファーゲートＱｍのしきい値は実質的に高くなる。したがって、非選択メモリセル２７において、デスターブ系のサブスレッショルドリーク電流が大幅に抑制される。
【０２５２】
このような昇圧センスグランド方式によれば、トランスファーゲートＱｍのボディ領域に不純物をドーピングすることなく、そのしきい値を実質的に高くすることができるので、キャリア移動度がドーピングによって低下することはない。また、そのようなドーピング工程を必要としないので、製造工程は簡略化される。
【０２５３】
以上説明した実施例では、ＮチャネルＭＯＳトランジスタのボディ領域には接地電位Ｖssまたは負電位ＶBBが与えられているが、これら電位に限定されることなく、そのＮチャネルＭＯＳトランジスタのソース電位以下であれば如何なる電位が与えられてもよい。また、ＰチャネルＭＯＳトランジスタのボディ領域には主に電源電位Ｖccが与えられているが、同様にそのＰチャネルＭＯＳトランジスタのソース電位以上であれば如何なる電位が与えられてもよいなど、この発明は上述した実施例に限定されることなく、種々の修正、改良、変形などを加えた態様で実施し得るものである。
【図面の簡単な説明】
【０２５４】
【図１】この発明の実施例１によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図２】ＤＲＡＭの全体構成を示すブロック図である。
【図３】図１に示されたＤＲＡＭの動作を示すタイミングチャートである。
【図４】図１に示されたＤＲＡＭの他の動作を示すタイミングチャートである。
【図５】図１に示されたセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図６】図５に示されたセンスアンプを６−６線で切断した断面図である。
【図７】図１に示されたビット線選択回路、コラム選択回路またはメモリセルにおけるトランジスタの一般的な構成を示す平面図である。
【図８】この発明の実施例２によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図９】この発明の実施例３によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１０】この発明の実施例４によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１１】この発明の実施例５によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１２】この発明の実施例６によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１３】図１２に示されたセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１４】この発明の実施例７によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１５】この発明の実施例８によるＤＲＡＭにおけるセンスアンプおよびプリチャージ回路の構成を示す平面図である。
【図１６】この発明の実施例９によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１７】この発明の実施例１０によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１８】この発明の実施例１１によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図１９】この発明の実施例１２によるＤＲＡＭにおけるメモリセルアレイ、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図２０】この発明の実施例１３によるＤＲＡＭにおけるワード線駆動回路の構成を示す回路図である。
【図２１】この発明の実施例１４によるＤＲＡＭにおけるワード線駆動回路の構成を示す回路図である。
【図２２】図２１に示されたワード線駆動回路におけるＮチャネルＭＯＳトランジスタの構成を示す平面図である。
【図２３】この発明の実施例１５によるＤＲＡＭにおける昇圧信号プリデコード回路の構成を示す回路図である。
【図２４】この発明の実施例１６によるＤＲＡＭにおける昇圧信号プリデコード回路の構成を示す回路図である。
【図２５】この発明の実施例１７によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２６】この発明の実施例１８によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２７】この発明の実施例１９によるＤＲＡＭにおけるＮチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２８】この発明の実施例２０によるＤＲＡＭにおけるＰチャネルＭＯＳキャパシタの構成を示す平面図である。
【図２９】この発明の実施例２１によるＤＲＡＭにおける昇圧電源発生回路の全体構成を示す回路図である。
【図３０】この発明の実施例２２によるＤＲＡＭにおける出力プリアンプおよび書込回路の構成を示す回路図である。
【図３１】この発明の実施例２３によるＤＲＡＭにおける入出力線プリチャージ回路および入出力線イコライズ回路の構成を示す回路図である。
【図３２】この発明の実施例２４によるＤＲＡＭにおける行アドレスバッファの構成を示す回路図である。
【図３３】この発明の実施例２５によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３４】この発明の実施例２６によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３５】この発明の実施例２７によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３６】この発明の実施例２８によるＤＲＡＭにおける列アドレスバッファの構成を示す回路図である。
【図３７】この発明の実施例２９によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図３８】この発明の実施例３０によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図３９】この発明の実施例３１によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図４０】この発明の実施例３２によるＤＲＡＭにおけるクロック入力バッファの構成を示す回路図である。
【図４１】この発明の実施例３３によるＤＲＡＭにおけるセンスアンプ駆動回路の構成を示す回路図である。
【図４２】図４１に示されたセンスアンプ駆動回路の動作を示すタイミングチャートである。
【図４３】この発明の実施例３４によるＤＲＡＭにおけるＣＡＴ回路の構成を示す回路図である。
【図４４】図４３に示されたＣＡＴ回路の動作を示すタイミングチャートである。
【図４５】この発明の実施例３５によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。
【図４６】この発明の実施例３６によるＤＲＡＭにおけるＮ−Ｎバッファの構成を示す回路図である。
【図４７】この発明の実施例３７によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図４８】図４７に示されたＮＡＮＤ回路の一部構成を示す平面図である。
【図４９】この発明の実施例３８によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５０】この発明の実施例３９によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５１】この発明の実施例４０によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５２】この発明の実施例４１によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す平面図である。
【図５３】図５２に示されたＮＡＮＤ回路の一部構成を示す平面図である。
【図５４】この発明の実施例４２によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５５】この発明の実施例４３によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５６】この発明の実施例４４によるＤＲＡＭにおけるＮＡＮＤ回路の一部構成を示す平面図である。
【図５７】この発明の実施例４５によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図５８】この発明の実施例４６によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図５９】この発明の実施例４７によるＤＲＡＭにおけるＮＡＮＤ回路の構成を示す回路図である。
【図６０】この発明の実施例４８によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６１】図６０に示されたメモリセルをワード線方向に切断した断面図である。
【図６２】この発明の実施例４９によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６３】図６２に示されたメモリセルをワード線方向に切断した断面図である。
【図６４】この発明の実施例５０によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６５】この発明の実施例５１によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図６６】この発明の実施例５２によるＤＲＡＭの全体構成を示すレイアウト図である。
【図６７】この発明の実施例５３によるＤＲＡＭの全体構成を示すレイアウト図である。
【図６８】この発明の実施例５４によるＤＲＡＭの全体構成を示すレイアウト図である。
【図６９】この発明の実施例５５によるＤＲＡＭの全体構成を示すレイアウト図である。
【図７０】この発明の実施例５６によるＤＲＡＭを示す概念図である。
【図７１】この発明の実施例５７によるＤＲＡＭを示す概念図である。
【図７２】この発明の実施例５８によるＤＲＡＭを示す概念図である。
【図７３】この発明の実施例５９によるＤＲＡＭを示す概念図である。
【図７４】この発明の実施例６０によるＤＲＡＭを示す概念図である。
【図７５】この発明の実施例６１によるＤＲＡＭを示す概念図である。
【図７６】この発明の実施例６２によるＤＲＡＭを示す概念図である。
【図７７】図７６に示されたＤＲＡＭにおける２つのＰチャネルＭＯＳトランジスタを示す断面図である。
【図７８】この発明の実施例６３によるＤＲＡＭを示す概念図である。
【図７９】この発明の実施例６４によるＤＲＡＭにおけるセンスアンプを示す断面図である。
【図８０】図７９に示されたＤＲＡＭのメモリセルを示す断面図である。
【図８１】図８０に示されたメモリセルをワード線方向に切断した断面図である。
【図８２】この発明の実施例６５によるＤＲＡＭにおけるメモリセルの構成を示す断面図である。
【図８３】この発明の実施例６６によるＤＲＡＭの一部構成を示す概念図である。
【図８４】この発明の実施例６７によるＤＲＡＭの一部構成を示す断面図である。
【図８５】この発明の実施例６８によるＤＲＡＭの構成を示す斜視図である。
【図８６】この発明の実施例６９によるＤＲＡＭの構成を示す斜視図である。
【図８７】この発明の実施例７０によるＤＲＡＭの構成を示す斜視図である。
【図８８】この発明の実施例７１によるＤＲＡＭの一部構成を示す概念図である。
【図８９】この発明の実施例７２によるＤＲＡＭの一部構成を示す概念図である。
【図９０】この発明の実施例７３によるＤＲＡＭにおけるメモリセル、センスアンプおよび入出力回路の一部構成を示す回路図である。
【図９１】図９０に示されたＤＲＡＭの動作を示すタイミングチャートである。
【図９２】ＳＯＩ基板上に形成された従来のＮチャネルＭＯＳトランジスタの構成を示す平面図である。
【図９３】図９２に示されたトランジスタを９３−９３線で切断した断面図である。
【図９４】図９２に示されたトランジスタを９４−９４線で切断した断面図である。
【符号の説明】
【０２５５】
１，５４，７５ ソース領域、２，５２，７２ ドレイン領域、３，５７，５８，７９，８０，８１ ボディ領域、５３，６５，７３，７４，９０，９１ ソース／ドレイン領域、４，４４，５９，６０，８２，８３，８４ ゲート電極、５ ＬＯＣＯＳ酸化膜、６ ＳＯＩ基板、７ シリコン基板、８ 埋込酸化層、９ ＳＯＩ活性層、１０ ＤＲＡＭ、１１ メモリセルアレイ、１２ 行デコーダ、１３ 列デコーダ、１４ センスアンプ群、１５ 入出力回路、１６ アドレスバッファ、１７ 入力バッファ、１８ 出力バッファ、１９ クロック発生回路、２０ センスアンプ、２１Ａ，２１Ｂ センスアンプ駆動線、２３ プリチャージ回路、２４ ビット線イコライズ線、２５ ビット線プリチャージ線、２６Ａ，２６Ｂ ビット線選択回路、２７ メモリセル、２８ ダミーセル、２９ コラム選択回路、３０，３０Ａ，３０Ｂ，３０Ｃ ボディ固定線、３１ コンタクト領域、３２，６１，６２，６７，６８，８５，８６，９４，９５ 中間層、３８，５５，５６，６６，７６，７７，７８，９２，９３ コモン領域、４０ 出力プリアンプ、４１ 書込回路、４２ 入出力線プリチャージ回路、５０，７０ 出力ノード、５１，７１ 接地ノード、１００ 基板電位発生器。
【特許請求の範囲】
【請求項１】
行方向に沿って配置された複数のワード線と、
列方向に沿って配置された複数のビット線対と、
前記複数のワード線および前記複数のビット線対の交点のいずれかに対応して設けられ、各々がデータを蓄積する蓄積手段と前記蓄積手段および対応するビット線対の一方ビット線の間に接続された第１のＭＯＳトランジスタとを含む複数のメモリセルと、
前記複数のワード線のうち１つを選択する行選択手段と、
複数の第２のＭＯＳトランジスタを含み、前記複数のビット線対のうち１つを選択する列選択手段と、
前記複数のビット線対に対応して設けられ、各々が、第３のＭＯＳトランジスタを含み、対応するビット線対を所定電位にプリチャージする複数のプリチャージ手段と、
前記複数のビット線対に対応して設けられ、各々が、第４のＭＯＳトランジスタを含み、対応するビット線対間の電位差を増幅する複数のセンスアンプ手段とを備えた半導体記憶装置であって、
前記複数のワード線と、前記複数のビット線対と、前記複数のメモリセルと、前記行選択手段と、前記列選択手段と、前記複数のプリチャージ手段と、前記複数のセンスアンプ手段とは、ＳＯＩ基板上に形成され、
前記複数の第１から第４までのＭＯＳトランジスタの各々は、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域とを有し、
前記複数の第１から第４までのＭＯＳトランジスタのうち、前記複数のビット線対のうちいずれかに接続されたソース領域またはドレイン領域を有するＭＯＳトランジスタのボディ領域が電気的に固定されていることを特徴とする半導体記憶装置。
【請求項２】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第１のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第２のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第３のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第４のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
複数のビット線対と、
各々が、前記複数のビット線対のうち２つのビット線対に対応して設けられ、対応する２つのビット線対のうち一方のビット線対間の電位差を増幅する複数のセンスアンプ手段と、
前記複数のビット線対に対応して設けられ、各々が対応するビット線対および対応するセンスアンプ手段の間に接続された複数のＭＯＳトランジスタ対とを備え、
前記２つのビット線対は対応するセンスアンプ手段の両側に配置されている、半導体記憶装置であって、
前記複数のビット線対と、前記複数のセンスアンプ手段と、前記複数のＭＯＳトランジスタ対とは、ＳＯＩ基板上に形成され、
前記複数のＭＯＳトランジスタ対のうち少なくとも１つのＭＯＳトランジスタのソース領域およびドレイン領域間に位置するボディ領域が電気的に固定されていることを特徴とする半導体記憶装置。
【請求項１】
行方向に沿って配置された複数のワード線と、
列方向に沿って配置された複数のビット線対と、
前記複数のワード線および前記複数のビット線対の交点のいずれかに対応して設けられ、各々がデータを蓄積する蓄積手段と前記蓄積手段および対応するビット線対の一方ビット線の間に接続された第１のＭＯＳトランジスタとを含む複数のメモリセルと、
前記複数のワード線のうち１つを選択する行選択手段と、
複数の第２のＭＯＳトランジスタを含み、前記複数のビット線対のうち１つを選択する列選択手段と、
前記複数のビット線対に対応して設けられ、各々が、第３のＭＯＳトランジスタを含み、対応するビット線対を所定電位にプリチャージする複数のプリチャージ手段と、
前記複数のビット線対に対応して設けられ、各々が、第４のＭＯＳトランジスタを含み、対応するビット線対間の電位差を増幅する複数のセンスアンプ手段とを備えた半導体記憶装置であって、
前記複数のワード線と、前記複数のビット線対と、前記複数のメモリセルと、前記行選択手段と、前記列選択手段と、前記複数のプリチャージ手段と、前記複数のセンスアンプ手段とは、ＳＯＩ基板上に形成され、
前記複数の第１から第４までのＭＯＳトランジスタの各々は、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域とを有し、
前記複数の第１から第４までのＭＯＳトランジスタのうち、前記複数のビット線対のうちいずれかに接続されたソース領域またはドレイン領域を有するＭＯＳトランジスタのボディ領域が電気的に固定されていることを特徴とする半導体記憶装置。
【請求項２】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第１のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第２のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第３のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記固定されたボディ領域を有するＭＯＳトランジスタは前記第４のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
複数のビット線対と、
各々が、前記複数のビット線対のうち２つのビット線対に対応して設けられ、対応する２つのビット線対のうち一方のビット線対間の電位差を増幅する複数のセンスアンプ手段と、
前記複数のビット線対に対応して設けられ、各々が対応するビット線対および対応するセンスアンプ手段の間に接続された複数のＭＯＳトランジスタ対とを備え、
前記２つのビット線対は対応するセンスアンプ手段の両側に配置されている、半導体記憶装置であって、
前記複数のビット線対と、前記複数のセンスアンプ手段と、前記複数のＭＯＳトランジスタ対とは、ＳＯＩ基板上に形成され、
前記複数のＭＯＳトランジスタ対のうち少なくとも１つのＭＯＳトランジスタのソース領域およびドレイン領域間に位置するボディ領域が電気的に固定されていることを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【公開番号】特開２００６−３２４６８３（Ｐ２００６−３２４６８３Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００６−１８４７５１（Ｐ２００６−１８４７５１）
【出願日】平成１８年７月４日（２００６．７．４）
【分割の表示】特願平６−２６０３５５の分割
【原出願日】平成６年１０月２５日（１９９４．１０．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１８年７月４日（２００６．７．４）
【分割の表示】特願平６−２６０３５５の分割
【原出願日】平成６年１０月２５日（１９９４．１０．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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