半導体装置及びその製造方法
【課題】 深孔の壁面におけるボーイングが抑制されたスタック型キャパシタを備える半導体装置を提供する。
【解決手段】 半導体装置１００は、シリコン基板１０１の主面上部に形成された第三の層間絶縁膜１２３と、第三の層間絶縁膜１２３内に形成され上部に開口を有する筒状の下部電極１２５と、下部電極１２５の表面を覆って形成された筒状の誘電体膜１２６と、誘電体膜１２６上に形成され誘電体膜１２６を介して下部電極１２５と対向する上部電極１２７とを備えるキャパシタと、下部電極１２５の底部に金属シリサイド１２４を介して接続されるコンタクトプラグ１２２とを備える。下部電極１２５は、開口に隣接する上部電極部分が２層の多結晶シリコン膜１５３，１５４で構成され、金属シリサイド１２４に隣接する底部電極部分が２層の多結晶シリコン膜１５３，１５４の内で最上層の多結晶シリコン膜１５４で構成される。
【解決手段】 半導体装置１００は、シリコン基板１０１の主面上部に形成された第三の層間絶縁膜１２３と、第三の層間絶縁膜１２３内に形成され上部に開口を有する筒状の下部電極１２５と、下部電極１２５の表面を覆って形成された筒状の誘電体膜１２６と、誘電体膜１２６上に形成され誘電体膜１２６を介して下部電極１２５と対向する上部電極１２７とを備えるキャパシタと、下部電極１２５の底部に金属シリサイド１２４を介して接続されるコンタクトプラグ１２２とを備える。下部電極１２５は、開口に隣接する上部電極部分が２層の多結晶シリコン膜１５３，１５４で構成され、金属シリサイド１２４に隣接する底部電極部分が２層の多結晶シリコン膜１５３，１５４の内で最上層の多結晶シリコン膜１５４で構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体装置にスタック型キャパシタを形成する技術に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化が進められている。特に、ＤＲＡＭ（Dynamic Random Access Memory）においては、最小加工寸法が１１０ｎｍのギガビット級メモリが製品化されつつあり、次世代では更に９０ｎｍ以下の最小加工寸法に対応するＤＲＡＭの開発が進められている。このような素子の微細化に伴い、ＤＲＡＭの主要構成要素であるキャパシタに許容される面積も必然的に縮小され、必要な容量を確保することが困難になっている。
【０００３】
小さな面積で大きな容量を得るキャパシタの一例として、厚い絶縁膜に深い貫通孔（深孔）を形成し、この深孔の側壁表面にキャパシタの下部電極を形成した、深孔スタック型キャパシタがある。従来、深孔スタック型キャパシタで、一般的に用いられている構造は、絶縁膜に深さが２０００ｎｍ程度の深孔を形成し、深孔の壁面に凹凸（ＨＳＧ：Hemispherical Silicon Grain）を有するシリコンを下部電極として形成し、下部電極上に誘電体膜及び上部電極を順次に形成するものである。ＨＳＧは、電極の表面積を拡大して、キャパシタの容量を確保する目的で形成される。ＨＳＧの厚みは、深孔の壁面又は底面からＨＳＧの頂上部までの寸法で表され、８０ｎｍ程度である。
【０００４】
深孔の水平断面は円形に近い楕円形であり、その短径が例えば２５０ｎｍである場合にＨＳＧを形成すると、短径方向に深孔の両壁面から８０ｎｍの厚みのＨＳＧが、合計で１６０ｎｍの寸法を下部電極として占有するため、下部電極の形成後に深孔の中央部で利用できる空間の幅は９０ｎｍになる。ここで、下部電極の形成後に成膜される誘電体膜のカバレージ確保は、ＤＲＡＭの電荷保持機能を維持する上で必須の要件である。誘電体膜のカバレージが不良であり、例えば誘電体膜の膜厚が薄い部分があると、その部分でリーク電流が増大し、電荷の蓄積が不十分になる問題が生じる。従って、深孔の中央部に誘電体膜のカバレージを確保するための十分な空間が必要となる。
【０００５】
下部電極の形成後に深孔の中央部で上記９０ｎｍの幅が確保されれば、カバレージを確保しつつ下部電極上に誘電体膜及び上部電極を形成することが可能である。しかし、ＤＲＡＭの微細化が更に進んで深孔の短径が２００ｎｍ程度になると、下部電極の形成後に深孔の中央部で利用できる幅は４０ｎｍになり、深孔の内部に、深孔の底部までのカバレージを確保しつつ誘電体膜や上部電極を形成するのが困難になる。このため、空間を大きく狭めるＨＳＧの適用が困難となる。
【０００６】
上記のように微細化された次世代の半導体装置ではＨＳＧの適用が困難となるため、従来はＨＳＧで確保していた電極表面の大きな面積を他の方法で実現する必要が生じる。例えば、深孔の深さを従来の２０００ｎｍから３０００ｎｍに深くすることが考えられるが、その場合、異方性ドライエッチングで形成される深孔の壁面が外側に膨らむ現象、即ち深孔のボーイング（bowing）の問題が新たに生じる。このボーイングの問題について、以下説明する。
【０００７】
図１０（ａ）〜（ｄ）、図１１（ｅ）〜（ｈ）、及び、図１２（ｉ）、（ｊ）に、深孔スタック型キャパシタを形成する、従来の半導体装置の製造方法の製造段階を順次に示す。先ず、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。
【０００８】
引き続き、第一の層間絶縁膜上に第二の層間絶縁膜３０１を形成する。更に、第一の層間絶縁膜及び第二の層間絶縁膜３０１を貫通して、ドレインに達するコンタクト孔２０２ａを形成し、コンタクト孔２０２ａの内部にプラグ２０２を充填する。次いで、窒化シリコン膜２０３、及び二酸化シリコンから成る厚さが３０００ｎｍの層間絶縁膜２０４を順次に成膜する。更に、ＣＶＤ法により厚さが５００ｎｍのシリコン膜を成膜した後、リソグラフイ及びドライエッチングによりシリコン膜のパターニングを行い、短径が２００ｎｍの開口２０５ａを有するハードマスク２０５を形成する（図１０（ａ））。
【０００９】
次いで、例えばＣ5Ｆ8及びＯ2を主たる成分とする混合ガスを用い、圧力が１００ｍTorrで、プラズマパワーが１２００Ｗの条件で、層間絶縁膜２０４をエッチングする。層間絶縁膜２０４のエッチングに際しては、ＡｒやＣＨＦ3などのガスを添加する場合もある。図１０（ｂ）は、層間絶縁膜２０４を１０００ｎｍ程度の深さまでエッチングした状態を示している。この状態で、ハードマスク２０５の肩２１１が削れて傾斜が生じ始める。この段階ではエッチングによって形成された孔２０６の壁面は層間絶縁膜２０４の表面に対してほぼ垂直であり、ボーイングは発生していない。図１０（ｃ）は、更にエッチングを進めて、２０００ｎｍ程度の深さまでエッチングした状態を示している。ハードマスク２０５の肩２１１は更に削れ、傾斜面が拡大し、孔２０６の壁面にボーイング２１２が発生し始める。
【００１０】
ここで、層間絶縁膜２０４を構成する二酸化シリコンのドライエッチングは、プラズマ中のイオンで二酸化シリコンのＳｉとＯとの結合を切断し、ＦとＳｉとを反応させることにより、揮発性を有するＳｉＦ4を生成することにより進行する。エッチングに寄与する主なエッチャントはＦイオンである。Ｆイオンは、プラズマのセルフバイアス又は意図的に印加されたバイアスによりプラズマと基板の間に生じる電位差によって加速され、基本的には基板に垂直に入射する。しかし、ハードマスクの肩２１１に傾斜が生じると、この傾斜の影響により斜めに入射するＦイオンが増加する。ボーイングは、この傾斜の影響を受けたＦイオンが深孔２０６の開口部、即ち層間絶縁膜２０４の表面近傍の深孔２０６の壁面をエッチングしてしまうために生じるものと考えられる。
【００１１】
ボーイングの問題は、従来の深さの深孔では無視できる程度であったが、近年、深孔の径が小さく、また深くなるに従って顕著に現れて来ている。図１０（ｄ）は、深孔２０６のエッチングが完了し、窒化シリコン膜２０３が露出した状態を示している。ボーイング２１２が生じたため、隣接する各々の深孔２０６の最小の隔壁幅Ｌ2は、マスク寸法（設計寸法）における隔壁幅Ｌ1よりも短くなっている。
【００１２】
次いで、図１１（ｅ）に示すように、ＣＶＤ法により、厚さ４０ｎｍの多結晶のシリコン膜２０７ａを成膜する。シリコン膜２０７ａの成膜に際して、ボーイングが生じた深孔２０６の壁面の形状が反映される。引き続き、例えばホトレジスト等の充填材２０８で深孔２０６の内部を充填する。
【００１３】
次いで、ＣＭＰ（Chemical Mechanical Polishing）法又はドライエッチング法を用い、深孔２０６の外側の層間絶縁膜２０４上のハードマスク２０５及びシリコン膜２０７ａを除去し、深孔２０６の内部に成膜されたシリコン膜２０７ａを残すことにより、筒状の側壁部分と底部とから成る下部電極２０７を形成する（図１１（ｆ））。ドライエッチング法を用いる場合には、例えばＣｌ2（塩素）及びＯ2を主たる成分とする混合ガスを用い、圧力が１０ｍTorrで、プラズマパワーが１００Ｗの条件などで行うことが出来る。この場合、ＨＢｒなどのガスを添加する場合もある。
【００１４】
次いで、図１１（ｇ）に示すように、酸素プラズマ等を用いて、深孔２０６の内部の充填材２０８を除去する。引き続き、図１１（ｈ）に示すように、フッ酸を含む溶液を用い、深孔２０６の外側の層間絶縁膜２０４の上部を除去することによって、下部電極２０７の上部を層間絶縁膜２０４より上に突出させる。下部電極２０７の上部を層間絶縁膜２０４より上に突出させることによって、下部電極２０７の電極面積を拡大することができ、このような電極構造は擬似クラウン構造とも呼ばれる。なお、図１１（ｇ）に示した工程に後続して、層間絶縁膜２０４の上部を除去することなく、下部電極２０７の表面にＨＳＧを形成し、誘電体膜及び上部電極を形成してキャパシタとする場合もある。ＨＳＧを形成する場合には、多結晶状態ではなく、非晶質状態でシリコン膜を成膜する必要がある。
【００１５】
次いで、図１２（ｉ）に示すように、ＣＶＤ法により、露出した下部電極２０７の表面に酸化タンタルから成る厚さが９ｎｍの誘電体膜２０９を成膜する。酸化タンタルを成膜する場合には、膜を成膜した後、酸化性雰囲気での熱処理を行うことによって、リーク電流を低減している。引き続き、図１２（ｊ）に示すように、ＣＶＤ法により、誘電体膜２０９の表面を覆って全面に窒化チタンを堆積し、上部電極２１０を形成することによって、下部電極２０７、誘電体膜２０９、及び上部電極２１０から成るキャパシタを形成する。キャパシタの形成に際して、下部電極２０７が基板の表面に対して垂直に形成されていないため、下部電極２０７の内部及び外部の至る所に多数の空隙２１３が形成される。
【００１６】
上述のように従来の半導体装置の製造方法では、異方性ドライエッチングで形成される深孔が深くなることによって、その壁面にボーイングが必然的に発生する。この場合、隣接する深孔間の最小の隔壁幅Ｌ2が設計寸法における隔壁幅Ｌ1より小さくなるため、設計寸法における隔壁幅Ｌ1をその分だけ大きくしなければならず、半導体装置の微細化が困難となる。
【００１７】
また、上部電極２１０を構成する窒化チタンの堆積に際して、深孔の内部及び外部の至る所に多数の空隙２１３が発生することにより、機械的応力に対して極めて脆弱になる。具体的には、キャパシタの上部電極自身の応力、キャパシタ形成後の配線形成工程における絶縁膜による応力、半導体装置をパッケージに組み込む場合のモールド樹脂による応力などによって機械的な損傷が生じ易くなる。このため、仮に、キャパシタ形成後の品質テストで満足できるキャパシタ特性が得られても、パッケージに組み込んだ後の製品出荷前段階のテストで、リーク電流が発生し、歩留まりが著しく低下する等の問題が生じる。
【００１８】
深孔の壁面におけるボーイングを抑制するために、特許文献１は、深孔を形成する際のドライエッチングの条件を細かく調整することにより、プラズマの状態を変化させる方法を提案している。
【特許文献１】特開２００２−１１０６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
特許文献１の方法は、プラズマが有するエッチング性と有機物の堆積性とを利用し、プラズマによるエッチングと堆積とを、プラズマの条件を制御して交互に繰り返すことによって、ボーイングを抑えるものである。しかし、深孔の内部でプラズマの状態を制御するのは、実際には極めて困難である。従って、同文献の方法では、本来の目的である深孔の形成自体が達成されない恐れがある。
【００２０】
本発明は、上記に鑑み、深孔の壁面におけるボーイングが抑制されたスタック型キャパシタを備える半導体装置及びその製造方法を提供することを目的とする。また、これによって、下部電極の寸法を設計寸法に近づけ、半導体装置の微細化及びキャパシタの大容量化を可能とし、更に、下部電極の近傍における空隙の発生を防止して、高い機械的強度を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の第１の視点に係る半導体装置は、半導体基板の主面上部に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され上部に開口を有する筒状の第１の電極と、該第１の電極の表面を覆って形成された筒状の誘電体膜と、該誘電体膜上に形成され該誘電体膜を介して前記第１の電極と対向する第２の電極とを備える容量素子と、
前記第１の電極の底部に接続される接続プラグとを備える半導体装置において、
前記第１の電極は、前記開口に隣接する上部電極部分が複数の導電体膜で構成され、前記接続プラグに隣接する底部電極部分が前記複数の導電体膜の内で最上層の導電体膜で構成されることを特徴としている。
【００２２】
本発明の第１の視点に係る半導体装置の製造方法は、容量素子を備える半導体装置を形成する方法であって、
半導体基板の主面上部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する接続プラグを形成する工程と、
前記第１の絶縁膜及び接続プラグ上に第２の絶縁膜を形成する工程と、
前記接続プラグに位置合わせして前記第２の絶縁膜をエッチングし、前記第２の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記接続プラグの頂部を露出させる工程と、
前記サイドウオール導電体膜の表面と、前記第２の孔の側壁及び底部の表面とを覆い、前記第１の孔の上部に開口を有する筒状導電体膜を形成する工程と、
前記筒状導電体膜を覆う筒状部分を有する誘電体膜を形成する工程と、
前記誘電体膜上に、該導電体膜を介して前記筒状導電体膜と対向する上部導電体膜を形成する工程とを備えることを特徴としている。
【００２３】
本発明の第２の視点に係る半導体装置は、半導体基板の主面上部に形成された第１の絶縁膜と、該第１の絶縁膜内に形成されたコンタクトホールと、該コンタクトホール内を充填するコンタクトプラグとを備える半導体装置において、
前記コンタクトプラグの上部部分が複数の導電体膜で構成され、前記コンタクトプラグの下部部分が前記複数の導電体膜の内で最上層の導電体層で構成されることを特徴としている。
【００２４】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板の主面上部に第１の配線パターンを形成する工程と、
前記第１の配線パターンを覆って第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記第１の配線パターンの配線の表面を露出させる工程と、
前記配線の表面上に、前記サイドウオール導電体膜の内部及び前記第２の孔の内部を充填するコンタクトプラグを形成する工程とを備えることを特徴としている。
【発明の効果】
【００２５】
本発明の第１の視点に係る半導体装置の製造方法によれば、ボーイングが発生しない深さで第１の孔を形成し、且つサイドウオール導電体膜をマスクとして第１の孔の壁面のボーイングを抑制しつつ第２の孔を形成することが出来る。これによって、第１の孔と第２の孔とで構成される深孔の壁面のボーイングを抑制し、サイドウオール導電体膜及び筒状導電体膜を含む第１の電極の形状を設計寸法に近づけることが出来る。
【００２６】
本発明の第１の視点に係る半導体装置及びその製造方法によれば、第１の電極の形状を設計寸法に近づけて垂直に近い形状で形成することが出来るので、隣接するキャパシタの間のマージンを小さくして、半導体装置を微細化することが出来る。また、深孔を壁面のボーイングを抑制しつつ深く形成することが出来るので、第１の電極の垂直方向の長さを長くして、キャパシタの大容量化を実現することが出来る。更に、第１の電極が設計通りに垂直に形成されることによって、筒状の第１の電極の内部又は外部における空隙の発生を抑制できるので、半導体装置の機械的強度を高めることが出来る。
【００２７】
本発明の第１の視点に係る半導体装置では、前記複数の導電体膜が相互に同じ導電体材料で形成されるものとすることが出来る。この場合、前記導電体材料が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される１種の材料で構成されるものとすることが出来る。
【００２８】
本発明の第１の視点に係る半導体装置では、前記複数の導電体膜の少なくとも２つが、相互に異なる導電体材料によって形成されるものとすることが出来る。この場合、前記複数の導電体膜が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される２種類以上の材料の組み合わせで構成されるものとすることが出来る。例えば、筒状導電体膜を、膜厚を薄く形成できる金属及びその化合物で構成し、サイドウオール導電体膜を、高い機械的強度を有する多結晶シリコン等の材料で構成すれば、キャパシタの容量を高めつつ、且つサイドウオール導電体膜で十分な機械的強度を得ることが出来る。複数の導電体膜の１つを金属のシリサイドで構成することも好ましい態様である。
【００２９】
本発明の第１の視点に係る半導体装置及びその製造方法では、前記第１の電極又は筒状導電体膜の断面形状の外周が略楕円形で、該楕円形の短径が１００ｎｍ以上で２５０ｎｍ以下であり、該第１の電極又は筒状導電体膜の厚みが前記楕円形の短径の１０％以下の半導体装置を実現することが出来る。
【００３０】
本発明の第１の視点に係る半導体装置及びその製造方法では、前記第１の電極又は筒状導電体膜の断面形状の外周が略楕円形であり、該楕円形の短径に対する前記第１の電極又は筒状導電体膜の垂直方向の長さの比が１０以上である半導体装置に適用することによって、深孔の壁面のボーイングを特に効果的に抑制し、第１の電極又は筒状導電体膜の形状を設計寸法に効果的に近づけることが出来る。
【００３１】
本発明の第１の視点に係る半導体装置の製造方法では、好適には、前記筒状導電体膜を形成する工程と、前記誘電体膜を形成する工程との間に、前記第１及び第２の孔を充填材で充填する工程と、前記第２の絶縁膜の表面を保護する保護膜を形成する工程とを更に備える。第１及び第２の孔を充填材で充填することによって、深孔の下部近傍の絶縁膜がエッチャントによってエッチングされることを防止することが出来る。また、第２の絶縁膜の表面を保護する保護膜を形成することによって、第２の絶縁膜の表面に大きな段差が形成されることを抑制することが出来る。これによって、第２の絶縁膜の上部に配設される配線等の形成に必要な平らな表面を確保することが出来る。
【００３２】
本発明の第２の視点に係る半導体装置の製造方法及びその製造方法では、壁面のボーイングが抑制されたスルーホールを形成することができ、スルーホールの形状を設計寸法に近づけることが出来る。
【発明を実施するための最良の形態】
【００３３】
以下に、実施形態を挙げ、添付図面を参照して、本発明の実施の形態を具体的且つ詳細に説明する。図１に本発明の第１実施形態に係る半導体装置の断面を示す。半導体装置１００は、ＤＲＡＭとして構成され、複数のメモリセルが配置されるメモリアレイ領域１００Ａの表面近傍にｎウエル１０２が形成されたｐ型シリコン基板１０１を備える。ｎウエル１０２の表面近傍には、更に第一のｐウエル１０３が形成されている。ｐ型シリコン基板１０１の周辺回路領域１００Ｂの表面近傍には第二のｐウエル１０４が形成され、第一のｐウエル１０３と第二のｐウエル１０４とは素子分離領域１０５で分離されている。
【００３４】
第一のｐウエル１０３の表面近傍には個々のメモリセルの一部を構成するスイッチングトランジスタ１０６，１０７が形成されている。トランジスタ１０６は、ドレイン１０８と、ソース１０９と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから構成されている。トランジスタ１０７は、トランジスタ１０６と共通のソース１０９と、ドレイン１１２と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから構成されている。トランジスタ１０６，１０７を覆って、シリコン基板１０１上には第一の層間絶縁膜１１３が成膜されている。ゲート電極１１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造、又は、多結晶シリコン上にタングステンを積層したポリメタル構造として構成され、図示しないワード線に接続されている。
【００３５】
第一の層間絶縁膜１１３には、膜を貫通してソース１０９に達するコンタクト孔１１４が形成され、コンタクト孔１１４の内部に多結晶シリコン１１５が充填されている。コンタクト孔１１４に接して第一の層間絶縁膜１１３上には、窒化タングステン１１９及びタングステン１２０から成るビット線が形成されている。ビット線と多結晶シリコン１１５との間には、ビット線コンタクト１４３が形成されている。ビット線コンタクト１４３は、多結晶シリコン１１５上に形成されたチタンシリサイド１１６と、チタンシリサイド１１６上及びチタンシリサイド１１６より上のコンタクト孔１１４の壁面に成膜された窒化チタン１１７と、窒化チタン１１７を介してコンタクト孔１１４の内部に充填されたタングステン１１８とから構成されている。ビット線を覆って第一の層間絶縁膜１１３上には第二の層間絶縁膜１２１が成膜されている。
【００３６】
第一の層間絶縁膜１１３及び第二の層間絶縁膜１２１にはこれらの膜を貫通して、トランジスタのドレイン１０８，１１２に達するコンタクト孔１２２ａが形成されている。コンタクト孔１２２ａの内部には、シリコンから成るシリコンプラグ１２２と、シリコンプラグ１２２上であって、コンタクト孔１２２ａの開口付近に形成された金属シリサイド１２４とが充填されている。
【００３７】
第二の層間絶縁膜１２１上には第三の層間絶縁膜１２３が成膜されている。第三の層間絶縁膜１２３は、メモリアレイ領域１００Ａでは、その上面が周辺回路領域１００Ｂにおける上面よりも低く形成されている。第三の層間絶縁膜１２３には、第三の層間絶縁膜１２３の上部に形成された第一の孔（第１の孔）１５１と、第一の孔１５１の下に形成され、コンタクト孔１２２ａを露出させる第二の孔（第２の孔）１５２とから成る深孔１５０が形成されている。
【００３８】
第一の孔１５１及び第二の孔１５２は、水平断面が何れも円形に近い楕円形であり、相互に略同軸に形成されている。第二の孔１５２は、第一の孔１５１よりもその楕円形の短径が小さく形成され、第一の孔１５１及び第二の孔１５２はそれぞれ１８０ｎｍ程度及び１２０ｎｍ程度の短径を有する。第一の孔１５１及び第二の孔１５２は、壁面がボーイングを有することなく基板の表面に対して略垂直に形成されている。
【００３９】
第三の層間絶縁膜１２３には、また、メモリアレイ領域１００Ａの周囲にメモリアレイ領域１００Ａを囲むように膜を貫通して形成された、ダミーの第一の孔１５５及びダミーの第二の孔１５６から成るダミーの深孔１５７が形成されている。ダミーの深孔１５７は、コンタクト孔１２２ａに接していない。
【００４０】
第一の孔１５１の壁面及び第一の孔１５１より上に突出して、多結晶シリコンから成る略円筒状のサイドウオール導電体膜１５３が形成されている。サイドウオール導電体膜１５３の壁面及び第二の孔１５２の壁面及び底面に、多結晶のシリコンから成る筒状導電体膜１５４が形成されている。サイドウオール導電体膜１５３及び筒状導電体膜１５４はキャパシタの下部電極（第１の電極）１２５を構成し、筒状導電体膜１５４は金属シリサイド１２４に接続されている。下部電極１２５の頂上部から底部までの長さは、３０００ｎｍ程度である。ダミーの深孔１５７の内部でも、サイドウオール導電体膜１５３及び多結晶の筒状導電体膜１５４がそれぞれ同様に形成されている。
【００４１】
下部電極１２５の表面及びメモリアレイ領域１００Ａで露出した第三の層間絶縁膜１２３の表面に、誘電体膜１２６が成膜されている。誘電体膜１２６を介して、第一の孔１５１及び第二の孔１５２の内部及び第三の層間絶縁膜１２３上に、上部電極（第２の電極，上部導電体膜）１２７が堆積されている。上部電極１２７は、その上面が、周辺回路領域１００Ｂにおける第三の層間絶縁膜１２３の上面よりも高くなるように堆積されている。下部電極１２５、誘電体膜１２６、及び上部電極１２７は、擬似クラウン型のキャパシタを構成する。なお、プラグ１２２の材料は、下部電極１２５の材料に対応して選択することができ、下部電極１２５とは異なる材料で構成することもできる。本実施形態では、例えば、シリコン以外にも、金属材料等で構成することも出来る。
【００４２】
誘電体膜１２６及び上部電極１２７は、周辺回路領域１００Ｂにおける第三の層間絶縁膜１２３上に、メモリアレイ領域１００Ａから連続して延在し、延在部分の上部電極１２７は引出し配線１３６を構成している。
【００４３】
上部電極１２７上及び露出した第三の層間絶縁膜１２３上には第四の層間絶縁膜１２８が成膜されている。第四の層間絶縁膜１２８に、膜を貫通して引出し配線１３６に達するコンタクト孔１４２ａが形成され、コンタクト孔１４２ａの内部にはプラグ１４２が形成されている。プラグ１４２は、コンタクト孔１４２ａの壁面及び底面に成膜された窒化チタン１３７と、窒化チタン１３７を介してコンタクト孔１４２ａの内部に充填されたタングステン１３８とから構成されている。
【００４４】
周辺回路領域１００Ｂにおいて、第二のｐウエル１０４の表面近傍には、ソース１０９と、ドレイン１１２と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから成り、周辺回路の一部を構成するトランジスタが形成されている。第一の層間絶縁膜１１３には、膜を貫通してソース１０９及びドレイン１１２に達するコンタクト孔１２９ａが形成され、コンタクト孔１２９ａの内部にはコンタクトプラグ１２９が形成されている。コンタクトプラグ１２９は、コンタクト孔１２９ａの壁面及び底面に成膜された窒化チタン１１７と、窒化チタン１１７を介してコンタクト孔１２９ａの内部に充填されたタングステン１１８とから構成されている。コンタクトプラグ１２９に接するソース１０９及びドレイン１１２の表面部分にはチタンシリサイド１１６が形成されている。
【００４５】
コンタクトプラグ１２９に接して、第一の層間絶縁膜１１３上には第一の配線が形成されている。第一の配線は、窒化タングステン１１９と、窒化タングステン１１９上に成膜されたタングステン１２０とから構成されている。第一の配線は第二の層間絶縁膜１２１に覆われている。
【００４６】
第二の層間絶縁膜１２１、第三の層間絶縁膜１２３、及び第四の層間絶縁膜１２８を貫通して、一方の第一の配線に達するコンタクト孔１３０ａが形成され、コンタクト孔１３０ａの内部には、プラグ１３０が形成されている。プラグ１３０は、コンタクト孔１３０ａの壁面及び底面に成膜された窒化チタン１３１と、窒化チタン１３１を介してコンタクト孔１３０ａの内部に充填されたタングステン１３２とから構成されている。
【００４７】
プラグ１３０に接して第四の層間絶縁膜１２８上には、窒化チタン１３３、アルミニウム１３４、及び窒化チタン１３５から成る第二の配線が形成されている。プラグ１４２に接して第四の層間絶縁膜１２８上には、窒化チタン１３９、アルミニウム１４０、及び窒化チタン１４１から成る第三の配線が形成されている。半導体装置１００には、その他、ＤＲＡＭを構成するのに必要な層間絶縁膜、コンタクトプラグ、及び配線等が形成されている。
【００４８】
本実施形態の半導体装置によれば、下部電極が垂直方向に３０００ｎｍの長さを有することによって、キャパシタの大容量化を実現している。また、下部電極が設計寸法に近い垂直な形状を有することによって、隣接するキャパシタの間のマージンを小さくして、微細化された半導体装置を実現することが出来る。更に、筒状の下部電極の内部又は外部において空隙が形成されていないので、高い機械的強度を有する半導体装置を実現している。
【００４９】
図２（ａ）〜（ｄ）、図３（ｅ）〜（ｈ）、及び、図４（ｉ）、（ｊ）に、本発明の第２実施形態に係る半導体装置の製造方法について、製造段階を順次に示す。これらの図は、図１の符号Ａに相当する部分を示している。先ず、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。
【００５０】
引き続き、第一の層間絶縁膜上に第二の層間絶縁膜３０１を形成し、第一の層間絶縁膜及び第二の層間絶縁膜３０１を貫通して、ドレインに達するコンタクト孔３０２ａを形成する。次いで、ＣＶＤ法によりコンタクト孔３０２ａが埋まる程度に多結晶のシリコンを堆積する。シリコンの堆積に際しては、導電性を確保するためにリンなどの不純物を導入する。更に、コンタクト孔３０２ａの外部に堆積されたシリコンをドライエッチング法又はＣＭＰ法により除去することによって、プラグ３０２を形成する。シリコンは、多結晶状態で堆積したが、非晶質状態で堆積した後、熱処理によって多結晶化しても良い。
【００５１】
次いで、ＣＶＤ法により厚さが５０ｎｍ程度の窒化シリコン膜３０３を成膜する。なお、プラグ３０２は、窒化シリコン膜３０３を形成した後に形成しても構わない。引き続き、ＣＶＤ法により厚さが３０００ｎｍの二酸化シリコンから成る第三の層間絶縁膜３０４を成膜する。更に、ＣＶＤ法により厚さが５００ｎｍの非晶質のシリコンを成膜した後、熱処理によってシリコンを多結晶化する。シリコンは、多結晶状態で成膜しても良いが、ハードマスクとして用いる場合には、非晶質状態で成膜した方が表面に形成される凹凸が少ないので、パターンエッジの精度向上に有利である。
【００５２】
引き続き、リソグラフイ法及びドライエッチング法によりシリコンをパターニングすることによって、開口３０５ａを有するハードマスク３０５を形成する。本実施形態では、開口３０５ａの水平断面が円形に近い楕円形であって、その短径が１８０ｎｍになるようにパターニングする。上記シリコンのドライエッチングには、基本的には塩素系のガスを用い、例えばＣｌ2、ＨＢｒ(臭化水素)、及びＯ2を混合した混合ガスを用いて行う。また、圧力が１０ｍTorrで、プラズマパワーが１００Ｗ等の条件で行う。
【００５３】
次いで、図２（ｂ）に示すように、ハードマスク３０５をマスクとして、異方性ドライエッチングにより第三の層間絶縁膜３０４をエッチングし、深さが１０００ｎｍ程度の第一の孔３０６を形成する。深さが１０００ｎｍ程度であるので、第一の孔３０６の形成に際して第一の孔３０６の壁面にはボーイングは生じない。二酸化シリコンから成る第三の層間絶縁膜３０４のエッチングには、基本的にはフッ素（Ｆ）系のガスを用い、イオンの効果を引き出すためにプラズマパワーを高く設定する。例えば、Ｃ5Ｆ8、Ａｒ、及びＯ2を混合した混合ガスを用い、圧力が１００ｍTorr、プラズマパワーが１５００Ｗなどの条件で行うことが出来る。
【００５４】
ドライエッチング後の表面清浄化処理を必要に応じて行った後、図２（ｃ）に示すように、ＣＶＤ法により厚さ２０ｎｍの第一のシリコン膜３０８ａを成膜する。第一のシリコン膜３０８ａは、ＳｉＨ4(モノシラン)又はＳｉ2Ｈ6(ジシラン)等の主原料ガスに、不純物原料ガスとしてＰＨ3（ホスフィン）を導入しつつ、これらを熱分解させることにより非晶質状態で成膜する。多結晶状態で成膜することもできるが、多結晶状態で成膜する場合には非晶質状態に比べて表面の凹凸が大きくなるので、非晶質状態で成膜することが好ましい。一般的に用いられているＣＶＤ装置では、通常、周知のように、５３０℃程度以下では非晶質状態で、６００℃程度以上では多結晶状態で形成される。
【００５５】
引き続き、図２（ｄ）に示すように、異方性ドライエッチングにより第一の孔３０６の底部の第一のシリコン膜３０８ａを除去し、且つ第一の孔３０６の壁面の第一のシリコン膜３０８ａを残して、筒状のサイドウオール導電体膜３０８を形成する。第一の孔３０６の底部の第一のシリコン膜３０８ａのエッチングには、ハードマスク３０５の形成の際と同様の、塩素系のガスを用いる条件で行うことが出来る。
【００５６】
次いで、ハードマスク３０５及びサイドウオール導電体膜３０８をマスクとして、異方性ドライエッチングにより、第一の孔３０６の底部に露出した第三の層間絶縁膜３０４を、プラグ３０２が露出するまでエッチングする。この異方性ドライエッチングは、第一の孔３０６の形成の際と同様の条件で行い、これにより、図３（ｅ）に示す第二の孔３０９を形成する。第一の孔３０６及び第二の孔３０９は深孔３１４を構成する。引き続き、表面清浄化処理を行い、フッ酸を含む溶液を用いて、プラグ３０２の表面に形成されている１ｎｍ程度の自然酸化膜を除去した後、図３（ｆ）に示すように、ＣＶＤ法により厚さ３０ｎｍの第二のシリコン膜３１０ａを非晶質状態で形成する。
【００５７】
次いで、図３（ｇ）に示すように、ホトレジストから成る充填材３１１で深孔３１４の内部を充填する。充填剤３１１の充填は、ホトレジストを全面に塗布した後、露光条件を選択して全面露光し、現像することにより行うことが出来る。引き続き、図３（ｈ）に示すように、深孔３１４の外側の第三の層間絶縁膜３０４上に形成されているハードマスク３０５及び第二のシリコン膜３１０ａを異方性ドライエッチングにより除去する。これによって、第二のシリコン膜３１０ａは筒状の側壁部分と底部とから成る筒状導電体膜３１０に形成され、サイドウオール導電体膜３０８と筒状導電体膜３１０とから構成される下部電極３０７が形成される。なお、第三の層間絶縁膜３０４上のハードマスク３０５及び第二のシリコン膜３１０ａの除去にはＣＭＰ法を用いてもよい。
【００５８】
更に、図３（ｈ）に示すように、酸素プラズマ等を用いて充填材３１１を除去する。引き続き、温度が７５０℃で１分間の熱処理を行うことによって、下部電極３０７を構成するシリコンを結晶化させる。なお、熱処理の前には、表面清浄化処理を必要に応じて行ってもよく、また、この熱処理は成膜直後等の別の製造段階で行うことも出来る。
【００５９】
次いで、フッ酸を含む溶液で、下部電極３０７の表面に形成された１ｎｍ程度の自然酸化膜を除去する。引き続き、図４（ｉ）に示すように、厚さが４ｎｍの酸化アルミニウムから成る誘電体膜３１２をメモリアレイ領域の全面に成膜する。誘電体膜３１２の成膜に際しては、ＴＭＡ(Ａｌ(ＣＨ3)3：トリメチルアルミニウム)及びＯ3（オゾン）を原料ガスとし、ＴＭＡの供給、排気と、Ｏ3の供給、排気とを、誘電体膜３１２が所望の膜厚になるまで連続的に繰り返す周知のステップ成膜法を用い、成膜時の温度は４００℃で、圧力は1.5Torrとする。
【００６０】
引き続き、図４（ｊ）に示すように、窒化チタンから成る上部電極３１３をメモリアレイ領域の全面に堆積する。窒化チタンは、ＴｉＣｌ4（四塩化チタン）及びＮＨ3（アンモニア）を原料ガスとし、温度が５００℃の条件で堆積する。なお、窒化チタンを成膜した後、タングステン等の金属を堆積して上部電極とする場合もある。この工程によって、下部電極３０７、誘電体膜３１２、及び上部電極３１３から成る、クラウン型のキャパシタを形成することが出来る。更に、絶縁膜の形成及びパターニング、配線の形成及びパターニングを必要に応じて繰り返すことによって、ＤＲＡＭとして半導体装置を完成させることが出来る。
【００６１】
本実施形態では、ボーイングが生じない程度の深さの第一の孔３０６を形成した後、第一の孔３０６の壁面に形成され、且つフッ素系のプラズマに対してエッチングされ難いサイドウオール導電体膜３０８をマスクとして第二の孔３０９を形成する。このため、深孔３１４の深さを例えば３０００ｎｍ程度に深くしても、第三の層間絶縁膜３０４のエッチングで深孔３１４の壁面がエッチングされてボーイングが発生することを防止することができる。この場合、隣接する深孔３１４の間の最小の隔壁幅Ｌ2をマスク寸法における隔壁幅Ｌ1に近づけることによって、設計寸法に近い垂直な形状のキャパシタを形成できる。従って、下部電極３０７の垂直方向の長さを長くしてキャパシタの大容量化を実現しつつ、素子の微細化、即ち半導体装置の高集積化を実現することが出来る。
【００６２】
なお、本実施形態では誘電体膜３１２に比誘電率が９の酸化アルミニウムを用いたが、酸化アルミニウムより高い誘電率を有する酸化ハフニウムや酸化タンタルを酸化アルミニウムの上に積層した２層膜や、酸化ハフニウムや酸化タンタルの上下を酸化アルミニウムでサンドイッチした３層膜として構成すれば、誘電率を向上させることによって、更にキャパシタの容量を更に大きくすることができる。酸化ハフニウムや酸化タンタルの比誘電率は、何れも２０である。なお、本実施形態では、下部電極を非晶質状態のシリコンの成膜によって形成するので、深孔の中央部に十分な空間を確保できる場合には、ＨＳＧを形成することもできる。
【００６３】
第一の孔３０６の深さは、第一の孔３０６を形成するドライエッチングの際に、ボーイングが発生し始める深さで決定することが出来る。経験的には、エッチング深さと孔の短径との比によるアスペクト比が１０程度からボーイングが発生し始める。従って、余裕を見て、アスペクト比を８程度とすれば十分にボーイングを抑制することが出来る。例えば、第２実施形態における第一の孔３０６の短径が１８０ｎｍの場合には、１４００ｎｍ程度の深さまでは十分に壁面のボーイングが抑制された孔を形成することが可能である。
【００６４】
図５（ａ）〜（ｄ）に、第２実施形態の第１変形例に係る半導体装置の製造方法について、製造段階を順次に示す。本変形例の製造方法では、図１に示した擬似クラウン構造を有するキャパシタを製造する例について示す。図５（ａ）は、深孔３１４の壁面に下部電極３０７が形成された、図３（ｈ）に相当する製造段階を示している。
【００６５】
図５（ａ）に示した工程に後続して、周辺回路領域に露出する第三の層間絶縁膜３０４をホトレジストで被覆する。次いで、図５（ｂ）に示すように、フッ酸含有溶液を用いたエッチングにより、深孔３１４の外側の第三の層間絶縁膜３０４の上部を除去する。このエッチングは、サイドウオール導電体膜３０８の下端が露出しない深さまで行い、これによって、下部電極３０７の上部を第三の層間絶縁膜３０４より上に突出させる。なお、上記ホトレジストの被覆を行うのは、第三の層間絶縁膜３０４の上部を除去する際に、周辺回路領域の第三の層間絶縁膜３０４がエッチングされると、メモリアレイ領域と周辺回路領域との境界に大きな段差が生じ、キャパシタ形成後の配線の形成が困難になるからである。
【００６６】
次いで、図５（ｃ）に示すように、第２実施形態の製造方法と同様に、誘電体膜３１２をメモリアレイ領域の全面に成膜する。更に、図５（ｄ）に示すように、第２実施形態の場合と同様に、窒化チタンから成る上部電極３１３を堆積する。この場合、深孔３１４の内部及び外部が上部電極３１３で完全に埋まるように膜厚を設定する。例えば、深孔３１４の短径が１８０ｎｍの場合には、窒化チタンを５０ｎｍ程度で堆積すれば深孔３１４の内部及び外部を完全に埋めることが出来る。
【００６７】
本変形例によれば、深孔３１４の壁面にボーイングが生じないため、下部電極３０７の第三の層間絶縁膜３０４より上に突出した部分が垂直に形成される。このため、第２実施形態の効果に加えて、上部電極３１３を堆積する際に、深孔３１４の内部又は外部に空隙が生じることなく、半導体装置の機械的強度を高めることが出来る。従って、後の工程で発生する応力への耐性を強化することができるので、キャパシタのリーク電流の増大によって半導体装置の特性が劣化することを抑えることができる。また、下部電極３０７の上部が２層の膜で構成されることによっても機械的強度を高くすることができ、例えば、下部電極３０７の上部を露出させる際、又はその後の乾燥の際に、露出した下部電極３０７の倒壊、又はひび割れが発生することを抑制することが出来る。
【００６８】
ところで、上記変形例では、電極を構成するシリコン膜の膜厚が薄い場合には、深孔３１４の底部でフッ酸溶液が下部電極３０７中を拡散し、深孔３１４の下部近傍の第三の層間絶縁膜３０４やプラグ３０２の周辺の絶縁膜に不要なエッチングが生じる場合がある。この現象を回避するためには、深孔３１４の内部を充填材で充填した後にエッチングを行うことが望ましい。下記に、深孔３１４の外側の第三の層間絶縁膜３０４のエッチングに際して、深孔３１４の内部を充填材で充填する、第２実施形態の第２変形例に係る半導体装置の製造方法について、図６（ａ）、（ｂ）を参照して説明する。
【００６９】
図５（ａ）に示した工程に後続し、図６（ａ）に示すように、周辺回路領域の第三の層間絶縁膜３０４上をホトレジストで被覆すると共に、深孔３１４の内部をホトレジストから成る充填材４０１で充填する。次いで、図６（ｂ）に示すように、フッ酸溶液を用いたエッチングにより、深孔３１４の外側の第三の層間絶縁膜３０４の上部を除去する。引き続き、酸素プラズマ等を用いて充填材４０１を除去することによって、図５（ｂ）に示した構造を得ることが出来る。本変形例に係る半導体装置の製造方法は、上記を除いては、第１変形例に係る半導体装置の製造方法と同様である。
【００７０】
図７（ａ）〜（ｄ）、図８（ｅ）〜（ｈ）、及び、図９（ｉ）、（ｊ）に本発明の第３実施形態に係る半導体装置の製造方法について、製造段階を順次に示す。第２実施形態では、下部電極をシリコンで形成することによって、ＭＩＳ型のキャパシタを形成したが、本実施形態では、下部電極を窒化チタンで形成することによって、ＭＩＭ型のキャパシタを形成する。窒化チタンもシリコンと同様に、フッ素系ガスを用いたドライエッチングに対するエッチング耐性を有するため、サイドウオール導電体膜として好適に用いることが出来る。本実施形態の製造方法は、基本的には第２実施形態の製造方法とほぼ同様である。
【００７１】
先ず、第２実施形態の製造方法と同様に、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。引き続き、第一の層間絶縁膜上に第二の層間絶縁膜５０１を形成し、第一の層間絶縁膜及び第二の層間絶縁膜５０１を貫通して、ドレインに達するコンタクト孔５０２ａを形成する。
【００７２】
次いで、第２実施形態の製造方法と同様に、コンタクト孔５０２ａの内部を充填するシリコンから成るプラグ５０２を形成した後、窒化シリコン膜５０３、及び、二酸化シリコンから成る、厚さが３０００ｎｍの第三の層間絶縁膜５０４を順次に成膜する。次いで、第三の層間絶縁膜５０４上に開口を有するハードマスク５０５を形成した後、Ｃ5Ｆ8、Ａｒ、及びＯ2を混合した混合ガスを用い、圧力が１００ｍTorrで、プラズマパワーが１５００Ｗの条件で、第三の層間絶縁膜５０４に深さが１０００ｎｍ程度の第一の孔５０６を形成する。引き続き、表面清浄化処理を行った後、ＣＶＤ法により厚さ２０ｎｍの第一の窒化チタン５０８ａを成膜する（図７（ａ））。窒化チタン５０８ａは、四塩化チタン（ＴｉＣｌ4）及びアンモニア（ＮＨ3）を原料ガスとし、温度が５００℃で成膜する。
【００７３】
次いで、図７（ｂ）に示すように、Ｃｌ2及びＢＣｌ3（三塩化ホウ素）を混合した混合ガスプラズマを用いたドライエッチングにより、第一の孔５０６の底部に形成されている窒化チタン５０８ａを除去し、第一の孔５０６の壁面に成膜されている窒化チタンを残すことにより、筒状のサイドウオール導電体膜５０８を形成する。窒化チタンは、塩素系ガスにより効率的にドライエッチングされる。ドライエッチングの条件は、圧力が１０ｍTorrで、プラズマパワーが１００Ｗとする。必要に応じて表面清浄化処理を行った後、第一の孔５０６の底部に露出した第三の層間絶縁膜５０４及び窒化シリコン膜５０３をドライエッチングにより除去し、図７（ｃ）に示す第二の孔５０９を形成する。エッチングは、第一の孔５０６を形成する場合と同様のＣＦ系ガスによるプラズマを用いて行う。第一の孔５０６及び第二の孔５０９は深孔５１６を構成する。
【００７４】
次いで、窒化チタン５０８ａが溶融しないように表面清浄化処理を行った後、プラグ５０２の表面に形成されている１ｎｍ程度の自然酸化膜をフッ酸含有溶液を用いて除去する。引き続き、プラグ５０２の表面近傍にチタンシリサイド５１０を形成する。チタンシリサイド５１０は、ＴｉＣｌ4ガスのみを用いて形成することができ、プラグ５０２を構成するシリコンと下部電極として成膜される窒化チタンとの接触抵抗を低減するために形成される。更に、チタンシリサイド５１０上に、ＣＶＤ法により、同一の反応室で連続的に、厚さ２０ｎｍの第二の窒化チタン５１１ａを成膜する（図７（ｄ））。なお、下部電極を金属又は金属の化合物で成膜する場合には、プラグをシリコンではなく、窒化チタンやタングステンなどの材料で構成することもできる。また、窒化チタンの成膜に前述のステップ成膜法を用いることもできる。
【００７５】
次いで、図８（ｅ）に示すように、深孔５１６内にホトレジストから成る充填材５１２を充填する。引き続き、深孔５１６の外側の第三の層間絶縁膜５０４上に形成されている第二の窒化チタン５１１ａ及びハードマスク５０５をドライエッチングにより同一の工程で除去する。前述のように、何れも塩素系プラズマでエッチング可能であり、エッチング速度がほぼ等しくなる条件を選択して除去することができる。第三の層間絶縁膜５０４上に形成されている第二の窒化チタン５１１ａを除去することにより、筒状の側壁部分と底部とから成る筒状導電体膜５１１を形成し、サイドウオール導電体膜５０８及び筒状導電体膜５１１から成る下部電極５０７を形成する。
【００７６】
次いで、図８（ｆ）に示すように、酸素プラズマを用いて充填材５１２を除去する。ホトレジストから成る充填材５１２の除去には、酸素プラズマ以外にも、フエノールアルキルベンゼンスルフオン酸などの有機酸を用いることもできる。有機酸を用いる場合には、キャパシタの下部電極を構成する窒化チタンの表面の酸化を防止することができ、キャパシタにおけるリーク電流の発生を抑制することが出来る。
【００７７】
引き続き、図８（ｇ）に示すように、第２実施形態と同様に、周辺回路領域の表面をホトレジストで被覆すると共に、深孔５１６の内部をホトレジストから成る充填材５１３で充填する。引き続き、図８（ｈ）に示すように、フッ酸含有溶液を用いたウエットエッチングにより、深孔５１６の外側の第三の層間絶縁膜５０４の上部を除去する。
【００７８】
次いで、充填材５１２を前述の方法により除去し、必要に応じて表面清浄化処理を行う。引き続き、第２実施形態と同様に、ステップ成膜法により酸化アルミニウムから成る膜厚が６ｎｍの誘電体膜５１４をメモリアレイ領域の全面に成膜する。誘電体膜５１４には、酸化アルミニウムの他に、ステップ成膜法により成膜される酸化ハフニウム等と酸化アルミニウムとを組み合わせて構成することも出来る。誘電体膜を、２層の膜で構成する場合には、例えば膜厚が３〜４ｎｍの酸化アルミニウムと膜厚が３〜４ｎｍの酸化ハフニウムとで構成することが出来る。この場合、どの膜を下層として成膜しても良い。誘電体膜を３層の膜で構成する場合には、例えば膜厚が２〜３ｎｍの酸化アルミニウム上に膜厚が３〜４ｎｍの酸化ハフニウムを成膜し、更に膜厚が１〜２ｎｍの酸化アルミニウムを成膜して構成することが出来る。また、酸化ハフニウムや酸化アルミニウム以外にも、酸化タンタルを成膜することもできる。第２実施形態で記載したように、酸化ハフニウムや酸化タンタルの誘電率は、酸化アルミニウムの誘電率よりも大きいので、キャパシタの容量を更に大きくすることができる。
【００７９】
次いで、第２実施形態と同様に、窒化チタンから成る上部電極５１５を堆積し、下部電極５０７、誘電体膜５１４、及び上部電極５１５から成る、擬似クラウン型のキャパシタを形成する。更に、第２実施形態と同様に、絶縁膜の形成及びパターニング、配線の形成及びパターニングを必要に応じて繰り返すことによって、ＤＲＡＭとして半導体装置を完成させることが出来る。なお、第２実施形態と同様に、図８（ｆ）に示した工程に後続して誘電体膜及び上部電極を形成することによって、クラウン型のキャパシタを形成することもできる。
【００８０】
本実施形態によれば、サイドウオール導電体膜を構成する窒化チタンが、第二の孔５０９を形成する際に、ドライエッチングに用いるフッ素系プラズマでエッチングされにくいので、深孔５１６の壁面のボーイングの発生を抑えることができる。
【００８１】
ところで、下部電極をシリコンで形成する場合には、形成されたシリコン膜と誘電体膜との間に、厚さが１ｎｍ以上の二酸化シリコンが必然的に形成される。この二酸化シリコンの誘電率は低く、低誘電率の二酸化シリコンによって誘電体膜全体の誘電率が低下するので、キャパシタの容量を効果的に増大させることが難しい。これに対し、本実施形態では、窒化チタンの表面に、酸化膜等の低誘電率膜が形成されないので、キャパシタの容量を効果的に増大させることができる。例えば、同様の誘電体膜を形成したとすれば、下部電極を窒化チタンで形成した場合には、下部電極を同じ膜厚のシリコンで形成した場合に比して、キャパシタの容量を３０％以上増加させることが出来る。
【００８２】
また、下部電極をシリコンで形成する場合には、厚みを小さくすると抵抗が容易に増大する。これに対して、本実施形態のように、下部電極を窒化チタンなどの金属の化合物で形成する場合には、抵抗の増大を招くことなく下部電極の厚みを小さくすることが出来る。従って、深孔の内部を下部電極が占める割合を減少させることができ、同じ径の深孔であっても、キャパシタの面積を相対的に大きくして、キャパシタの容量を増大させることが出来る。
【００８３】
また、背景技術に記載したような下部電極にＨＳＧを形成する場合では、ＨＳＧを形成することにより、下部電極の実質的な厚みが８０ｎｍ程度に厚くなる。微細化された半導体装置では、特に深孔の上部の短径よりも深孔の底部の短径が小さな深孔で、深孔の底部近傍で両壁面から成長したＨＳＧが接触し、誘電体膜及び上部電極が形成されるべき空間を消滅させ、適正なキャパシタを構成できない恐れがある。しかし、本実施形態では下部電極を金属の化合物で形成するので、半導体装置の微細化によって、深孔又は第二の孔の短径が例えば２５０ｎｍ以下に小さくなっても、下部電極の厚みを深孔の短径の１０％以下に維持することが可能である。従って、半導体装置を微細化しつつも、誘電体膜及び下部電極を形成するための十分な空間を確保することが出来る。なお、加工可能な最も小さな深孔の短径は１００ｎｍである。
【００８４】
疑似クラウン構造のキャパシタを形成する際に、第三の層間絶縁膜より上に突出した下部電極の部分が倒壊する問題を回避するためには、下部電極の膜厚を厚くすることが考えられる。一方、キャパシタの容量を確保するためには、下部電極の厚みを極力薄くする必要がある。この場合、筒状導電体膜を極力薄く形成し、サイドウオール導電体膜を厚く形成することにより、大きなキャパシタの容量を確保しつつ、且つ第三の層間絶縁膜より上に突出した下部電極の部分の高い機械的強度を得ることが出来る。
【００８５】
なお、本実施形態では、サイドウオール導電体膜及び筒状導電体膜を共に窒化チタンで形成したが、他の金属又は他の金属の化合物で形成することも出来る。更に、サイドウオール導電体膜と筒状導電体膜とを異種の材料で組み合わせて形成することもできる。例えば、サイドウオール導電体膜を高い機械的強度を有するシリコンで、筒状導電体膜を小さな厚みで成膜できる金属や金属の化合物で形成すれば、キャパシタの容量を更に大きくしつつ、且つサイドウオール導電体膜の機械的強度を更に高めることが出来る。このような構成は、下部電極の上部が第三の層間絶縁膜より上に突出する擬似クラウン型のキャパシタを形成する場合に、下部電極の上部の機械的強度が低下するので特に好ましい。
【００８６】
本発明の効果を確認するために、第２実施形態、第２実施形態の第１変形例、及び従来の製造方法に従って２５６Mbitの半導体装置を製造し、それぞれ実施例１、実施例２、及び比較例の半導体装置とした。これらの半導体装置では、図４（ｊ）、図５（ｄ）、及び図１２（ｊ）にそれぞれ示したキャパシタ構造の上に、正規の製品製造工程に基づいて配線を形成し、それぞれＤＲＡＭを形成した。実施例１、２及び比較例の半導体装置において、ＤＲＡＭの基本性能を示すリフレッシュ特性を調べた。２５６Ｍの記憶素子の全bitを、“０”に相当する電荷蓄積状態に保持し、500msecが経過した後、その情報が失われたbitの数を調べた。
【００８７】
比較例の半導体装置では、情報が消失したbit数が数万から数十万に及んだ。これに対し、実施例１、２の半導体装置では、数百bit程度で、比較例の半導体装置に比して非常に少なかった。実施例１、２の半導体装置における情報消失bit数のレベルは、通常のＤＲＡＭで行われる不良bit救済技術を適用することが十分に可能である。このように、半導体装置に本発明を適用することによって、製品の製造歩留まりを大幅に向上させることが出来ることが判った。
【００８８】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、キャパシタの深孔に限らず、スルーホールを形成する場合に本発明の製造方法を適用することによって、ボーイングが抑制されたスルーホールを形成することが出来る。
【図面の簡単な説明】
【００８９】
【図１】第１実施形態の半導体装置の構成を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、第２実施形態の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図３】図３（ｅ）〜（ｈ）は、第２実施形態の半導体装置の製造方法について、図２に後続する製造段階を順次に示す断面図である。
【図４】図４（ｉ）、（ｊ）は、第２実施形態の半導体装置の製造方法について、図３に後続する製造段階を順次に示す断面図である。
【図５】図５（ａ）〜（ｄ）は、第２実施形態の第１変形例に係る半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図６】図６（ａ）、（ｂ）は、第２実施形態の第２変形例に係る半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図７】図７（ａ）〜（ｄ）は、第３実施形態の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図８】図８（ｅ）〜（ｈ）は、第３実施形態の半導体装置の製造方法について、図７に後続する製造段階を順次に示す断面図である。
【図９】図９（ｉ）、（ｊ）は、第３実施形態の半導体装置の製造方法について、図８に後続する製造段階を順次に示す断面図である。
【図１０】図１０（ａ）〜（ｄ）は、従来の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図１１】図１１（ｅ）〜（ｈ）は、従来の半導体装置の製造方法について、図１０に後続する製造段階を順次に示す断面図である。
【図１２】図１２（ｉ）、（ｊ）は、従来の半導体装置の製造方法について、図１１に後続する製造段階を順次に示す断面図である。
【符号の説明】
【００９０】
１００：半導体装置
１００Ａ：メモリアレイ領域
１００Ｂ：周辺回路領域
１０１：ｐ型シリコン基板
１０２：ｎウエル
１０３：第一のｐウエル
１０４：第二のｐウエル
１０５：素子分離領域
１０６，１０７：スイッチングトランジスタ
１０８，１１２：ドレイン
１０９：ソース
１１０：ゲート絶縁膜
１１１：ゲート電極
１１３：第一の層間絶縁膜
１１４：コンタクト孔
１１５：多結晶シリコン
１１６：チタンシリサイド
１１７：窒化チタン
１１８：タングステン
１１９：窒化タングステン
１２０：タングステン
１２１：第二の層間絶縁膜
１２２：シリコンプラグ
１２２ａ：コンタクト孔
１２３：第三の層間絶縁膜
１２４：金属シリサイド
１２５：下部電極
１２６：誘電体膜
１２７：上部電極
１２８：第四の層間絶縁膜
１２９：コンタクトプラグ
１２９ａ：コンタクト孔
１３０：プラグ
１３０ａ：コンタクト孔
１３１：窒化チタン
１３２：タングステン
１３３：窒化チタン
１３４：アルミニウム
１３５：窒化チタン
１３６：引出し配線
１３７：窒化チタン
１３８：タングステン
１３９：窒化チタン
１４０：アルミニウム
１４１：窒化チタン
１４２：プラグ
１４２ａ：コンタクト孔
１４３：ビット線コンタクト
１５０：深孔
１５１：第一の孔
１５２：第二の孔
１５３：サイドウオール導電体膜
１５４：筒状導電体膜
１５５：ダミーの第一の孔
１５６：ダミーの第二の孔
１５７：ダミーの深孔
２０１：第二の層間絶縁膜
２０２：プラグ
２０２ａ：コンタクト孔
２０３：窒化シリコン膜
２０４：第三の層間絶縁膜
２０５：ハードマスク
２０５ａ：（ハードマスクの）開口
２０６：深孔（孔）
２０７：下部電極
２０７ａ：シリコン膜
２０８：充填材
２０９：誘電体膜
２１０：上部電極
２１１：（ハードマスクの）肩
２１２：ボーイング
２１３：空隙
３０１：第二の層間絶縁膜
３０２：プラグ
３０２ａ：コンタクト孔
３０３：窒化シリコン膜
３０４：第三の層間絶縁膜
３０５：ハードマスク
３０５ａ：（ハードマスクの）開口
３０６：第一の孔
３０７：下部電極
３０８：サイドウオール導電体膜
３０８ａ：第一のシリコン膜
３０９：第二の孔
３１０：筒状導電体膜
３１０ａ：第二のシリコン膜
３１１：充填材
３１２：誘電体膜
３１３：上部電極
３１４：深孔
４０１：充填材
５０１：第二の層間絶縁膜
５０２：プラグ
５０２ａ：コンタクト孔
５０３：窒化シリコン膜
５０４：第三の層間絶縁膜
５０５：ハードマスク
５０６：第一の孔
５０７：下部電極
５０８：サイドウオール導電体膜
５０８ａ：第一の窒化チタン
５０９：第二の孔
５１０：チタンシリサイド
５１１：筒状導電体膜
５１１ａ：第二の窒化チタン
５１２，５１３：充填材
５１４：誘電体膜
５１５：上部電極
５１６：深孔
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体装置にスタック型キャパシタを形成する技術に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化が進められている。特に、ＤＲＡＭ（Dynamic Random Access Memory）においては、最小加工寸法が１１０ｎｍのギガビット級メモリが製品化されつつあり、次世代では更に９０ｎｍ以下の最小加工寸法に対応するＤＲＡＭの開発が進められている。このような素子の微細化に伴い、ＤＲＡＭの主要構成要素であるキャパシタに許容される面積も必然的に縮小され、必要な容量を確保することが困難になっている。
【０００３】
小さな面積で大きな容量を得るキャパシタの一例として、厚い絶縁膜に深い貫通孔（深孔）を形成し、この深孔の側壁表面にキャパシタの下部電極を形成した、深孔スタック型キャパシタがある。従来、深孔スタック型キャパシタで、一般的に用いられている構造は、絶縁膜に深さが２０００ｎｍ程度の深孔を形成し、深孔の壁面に凹凸（ＨＳＧ：Hemispherical Silicon Grain）を有するシリコンを下部電極として形成し、下部電極上に誘電体膜及び上部電極を順次に形成するものである。ＨＳＧは、電極の表面積を拡大して、キャパシタの容量を確保する目的で形成される。ＨＳＧの厚みは、深孔の壁面又は底面からＨＳＧの頂上部までの寸法で表され、８０ｎｍ程度である。
【０００４】
深孔の水平断面は円形に近い楕円形であり、その短径が例えば２５０ｎｍである場合にＨＳＧを形成すると、短径方向に深孔の両壁面から８０ｎｍの厚みのＨＳＧが、合計で１６０ｎｍの寸法を下部電極として占有するため、下部電極の形成後に深孔の中央部で利用できる空間の幅は９０ｎｍになる。ここで、下部電極の形成後に成膜される誘電体膜のカバレージ確保は、ＤＲＡＭの電荷保持機能を維持する上で必須の要件である。誘電体膜のカバレージが不良であり、例えば誘電体膜の膜厚が薄い部分があると、その部分でリーク電流が増大し、電荷の蓄積が不十分になる問題が生じる。従って、深孔の中央部に誘電体膜のカバレージを確保するための十分な空間が必要となる。
【０００５】
下部電極の形成後に深孔の中央部で上記９０ｎｍの幅が確保されれば、カバレージを確保しつつ下部電極上に誘電体膜及び上部電極を形成することが可能である。しかし、ＤＲＡＭの微細化が更に進んで深孔の短径が２００ｎｍ程度になると、下部電極の形成後に深孔の中央部で利用できる幅は４０ｎｍになり、深孔の内部に、深孔の底部までのカバレージを確保しつつ誘電体膜や上部電極を形成するのが困難になる。このため、空間を大きく狭めるＨＳＧの適用が困難となる。
【０００６】
上記のように微細化された次世代の半導体装置ではＨＳＧの適用が困難となるため、従来はＨＳＧで確保していた電極表面の大きな面積を他の方法で実現する必要が生じる。例えば、深孔の深さを従来の２０００ｎｍから３０００ｎｍに深くすることが考えられるが、その場合、異方性ドライエッチングで形成される深孔の壁面が外側に膨らむ現象、即ち深孔のボーイング（bowing）の問題が新たに生じる。このボーイングの問題について、以下説明する。
【０００７】
図１０（ａ）〜（ｄ）、図１１（ｅ）〜（ｈ）、及び、図１２（ｉ）、（ｊ）に、深孔スタック型キャパシタを形成する、従来の半導体装置の製造方法の製造段階を順次に示す。先ず、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。
【０００８】
引き続き、第一の層間絶縁膜上に第二の層間絶縁膜３０１を形成する。更に、第一の層間絶縁膜及び第二の層間絶縁膜３０１を貫通して、ドレインに達するコンタクト孔２０２ａを形成し、コンタクト孔２０２ａの内部にプラグ２０２を充填する。次いで、窒化シリコン膜２０３、及び二酸化シリコンから成る厚さが３０００ｎｍの層間絶縁膜２０４を順次に成膜する。更に、ＣＶＤ法により厚さが５００ｎｍのシリコン膜を成膜した後、リソグラフイ及びドライエッチングによりシリコン膜のパターニングを行い、短径が２００ｎｍの開口２０５ａを有するハードマスク２０５を形成する（図１０（ａ））。
【０００９】
次いで、例えばＣ5Ｆ8及びＯ2を主たる成分とする混合ガスを用い、圧力が１００ｍTorrで、プラズマパワーが１２００Ｗの条件で、層間絶縁膜２０４をエッチングする。層間絶縁膜２０４のエッチングに際しては、ＡｒやＣＨＦ3などのガスを添加する場合もある。図１０（ｂ）は、層間絶縁膜２０４を１０００ｎｍ程度の深さまでエッチングした状態を示している。この状態で、ハードマスク２０５の肩２１１が削れて傾斜が生じ始める。この段階ではエッチングによって形成された孔２０６の壁面は層間絶縁膜２０４の表面に対してほぼ垂直であり、ボーイングは発生していない。図１０（ｃ）は、更にエッチングを進めて、２０００ｎｍ程度の深さまでエッチングした状態を示している。ハードマスク２０５の肩２１１は更に削れ、傾斜面が拡大し、孔２０６の壁面にボーイング２１２が発生し始める。
【００１０】
ここで、層間絶縁膜２０４を構成する二酸化シリコンのドライエッチングは、プラズマ中のイオンで二酸化シリコンのＳｉとＯとの結合を切断し、ＦとＳｉとを反応させることにより、揮発性を有するＳｉＦ4を生成することにより進行する。エッチングに寄与する主なエッチャントはＦイオンである。Ｆイオンは、プラズマのセルフバイアス又は意図的に印加されたバイアスによりプラズマと基板の間に生じる電位差によって加速され、基本的には基板に垂直に入射する。しかし、ハードマスクの肩２１１に傾斜が生じると、この傾斜の影響により斜めに入射するＦイオンが増加する。ボーイングは、この傾斜の影響を受けたＦイオンが深孔２０６の開口部、即ち層間絶縁膜２０４の表面近傍の深孔２０６の壁面をエッチングしてしまうために生じるものと考えられる。
【００１１】
ボーイングの問題は、従来の深さの深孔では無視できる程度であったが、近年、深孔の径が小さく、また深くなるに従って顕著に現れて来ている。図１０（ｄ）は、深孔２０６のエッチングが完了し、窒化シリコン膜２０３が露出した状態を示している。ボーイング２１２が生じたため、隣接する各々の深孔２０６の最小の隔壁幅Ｌ2は、マスク寸法（設計寸法）における隔壁幅Ｌ1よりも短くなっている。
【００１２】
次いで、図１１（ｅ）に示すように、ＣＶＤ法により、厚さ４０ｎｍの多結晶のシリコン膜２０７ａを成膜する。シリコン膜２０７ａの成膜に際して、ボーイングが生じた深孔２０６の壁面の形状が反映される。引き続き、例えばホトレジスト等の充填材２０８で深孔２０６の内部を充填する。
【００１３】
次いで、ＣＭＰ（Chemical Mechanical Polishing）法又はドライエッチング法を用い、深孔２０６の外側の層間絶縁膜２０４上のハードマスク２０５及びシリコン膜２０７ａを除去し、深孔２０６の内部に成膜されたシリコン膜２０７ａを残すことにより、筒状の側壁部分と底部とから成る下部電極２０７を形成する（図１１（ｆ））。ドライエッチング法を用いる場合には、例えばＣｌ2（塩素）及びＯ2を主たる成分とする混合ガスを用い、圧力が１０ｍTorrで、プラズマパワーが１００Ｗの条件などで行うことが出来る。この場合、ＨＢｒなどのガスを添加する場合もある。
【００１４】
次いで、図１１（ｇ）に示すように、酸素プラズマ等を用いて、深孔２０６の内部の充填材２０８を除去する。引き続き、図１１（ｈ）に示すように、フッ酸を含む溶液を用い、深孔２０６の外側の層間絶縁膜２０４の上部を除去することによって、下部電極２０７の上部を層間絶縁膜２０４より上に突出させる。下部電極２０７の上部を層間絶縁膜２０４より上に突出させることによって、下部電極２０７の電極面積を拡大することができ、このような電極構造は擬似クラウン構造とも呼ばれる。なお、図１１（ｇ）に示した工程に後続して、層間絶縁膜２０４の上部を除去することなく、下部電極２０７の表面にＨＳＧを形成し、誘電体膜及び上部電極を形成してキャパシタとする場合もある。ＨＳＧを形成する場合には、多結晶状態ではなく、非晶質状態でシリコン膜を成膜する必要がある。
【００１５】
次いで、図１２（ｉ）に示すように、ＣＶＤ法により、露出した下部電極２０７の表面に酸化タンタルから成る厚さが９ｎｍの誘電体膜２０９を成膜する。酸化タンタルを成膜する場合には、膜を成膜した後、酸化性雰囲気での熱処理を行うことによって、リーク電流を低減している。引き続き、図１２（ｊ）に示すように、ＣＶＤ法により、誘電体膜２０９の表面を覆って全面に窒化チタンを堆積し、上部電極２１０を形成することによって、下部電極２０７、誘電体膜２０９、及び上部電極２１０から成るキャパシタを形成する。キャパシタの形成に際して、下部電極２０７が基板の表面に対して垂直に形成されていないため、下部電極２０７の内部及び外部の至る所に多数の空隙２１３が形成される。
【００１６】
上述のように従来の半導体装置の製造方法では、異方性ドライエッチングで形成される深孔が深くなることによって、その壁面にボーイングが必然的に発生する。この場合、隣接する深孔間の最小の隔壁幅Ｌ2が設計寸法における隔壁幅Ｌ1より小さくなるため、設計寸法における隔壁幅Ｌ1をその分だけ大きくしなければならず、半導体装置の微細化が困難となる。
【００１７】
また、上部電極２１０を構成する窒化チタンの堆積に際して、深孔の内部及び外部の至る所に多数の空隙２１３が発生することにより、機械的応力に対して極めて脆弱になる。具体的には、キャパシタの上部電極自身の応力、キャパシタ形成後の配線形成工程における絶縁膜による応力、半導体装置をパッケージに組み込む場合のモールド樹脂による応力などによって機械的な損傷が生じ易くなる。このため、仮に、キャパシタ形成後の品質テストで満足できるキャパシタ特性が得られても、パッケージに組み込んだ後の製品出荷前段階のテストで、リーク電流が発生し、歩留まりが著しく低下する等の問題が生じる。
【００１８】
深孔の壁面におけるボーイングを抑制するために、特許文献１は、深孔を形成する際のドライエッチングの条件を細かく調整することにより、プラズマの状態を変化させる方法を提案している。
【特許文献１】特開２００２−１１０６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
特許文献１の方法は、プラズマが有するエッチング性と有機物の堆積性とを利用し、プラズマによるエッチングと堆積とを、プラズマの条件を制御して交互に繰り返すことによって、ボーイングを抑えるものである。しかし、深孔の内部でプラズマの状態を制御するのは、実際には極めて困難である。従って、同文献の方法では、本来の目的である深孔の形成自体が達成されない恐れがある。
【００２０】
本発明は、上記に鑑み、深孔の壁面におけるボーイングが抑制されたスタック型キャパシタを備える半導体装置及びその製造方法を提供することを目的とする。また、これによって、下部電極の寸法を設計寸法に近づけ、半導体装置の微細化及びキャパシタの大容量化を可能とし、更に、下部電極の近傍における空隙の発生を防止して、高い機械的強度を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の第１の視点に係る半導体装置は、半導体基板の主面上部に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され上部に開口を有する筒状の第１の電極と、該第１の電極の表面を覆って形成された筒状の誘電体膜と、該誘電体膜上に形成され該誘電体膜を介して前記第１の電極と対向する第２の電極とを備える容量素子と、
前記第１の電極の底部に接続される接続プラグとを備える半導体装置において、
前記第１の電極は、前記開口に隣接する上部電極部分が複数の導電体膜で構成され、前記接続プラグに隣接する底部電極部分が前記複数の導電体膜の内で最上層の導電体膜で構成されることを特徴としている。
【００２２】
本発明の第１の視点に係る半導体装置の製造方法は、容量素子を備える半導体装置を形成する方法であって、
半導体基板の主面上部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する接続プラグを形成する工程と、
前記第１の絶縁膜及び接続プラグ上に第２の絶縁膜を形成する工程と、
前記接続プラグに位置合わせして前記第２の絶縁膜をエッチングし、前記第２の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記接続プラグの頂部を露出させる工程と、
前記サイドウオール導電体膜の表面と、前記第２の孔の側壁及び底部の表面とを覆い、前記第１の孔の上部に開口を有する筒状導電体膜を形成する工程と、
前記筒状導電体膜を覆う筒状部分を有する誘電体膜を形成する工程と、
前記誘電体膜上に、該導電体膜を介して前記筒状導電体膜と対向する上部導電体膜を形成する工程とを備えることを特徴としている。
【００２３】
本発明の第２の視点に係る半導体装置は、半導体基板の主面上部に形成された第１の絶縁膜と、該第１の絶縁膜内に形成されたコンタクトホールと、該コンタクトホール内を充填するコンタクトプラグとを備える半導体装置において、
前記コンタクトプラグの上部部分が複数の導電体膜で構成され、前記コンタクトプラグの下部部分が前記複数の導電体膜の内で最上層の導電体層で構成されることを特徴としている。
【００２４】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板の主面上部に第１の配線パターンを形成する工程と、
前記第１の配線パターンを覆って第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記第１の配線パターンの配線の表面を露出させる工程と、
前記配線の表面上に、前記サイドウオール導電体膜の内部及び前記第２の孔の内部を充填するコンタクトプラグを形成する工程とを備えることを特徴としている。
【発明の効果】
【００２５】
本発明の第１の視点に係る半導体装置の製造方法によれば、ボーイングが発生しない深さで第１の孔を形成し、且つサイドウオール導電体膜をマスクとして第１の孔の壁面のボーイングを抑制しつつ第２の孔を形成することが出来る。これによって、第１の孔と第２の孔とで構成される深孔の壁面のボーイングを抑制し、サイドウオール導電体膜及び筒状導電体膜を含む第１の電極の形状を設計寸法に近づけることが出来る。
【００２６】
本発明の第１の視点に係る半導体装置及びその製造方法によれば、第１の電極の形状を設計寸法に近づけて垂直に近い形状で形成することが出来るので、隣接するキャパシタの間のマージンを小さくして、半導体装置を微細化することが出来る。また、深孔を壁面のボーイングを抑制しつつ深く形成することが出来るので、第１の電極の垂直方向の長さを長くして、キャパシタの大容量化を実現することが出来る。更に、第１の電極が設計通りに垂直に形成されることによって、筒状の第１の電極の内部又は外部における空隙の発生を抑制できるので、半導体装置の機械的強度を高めることが出来る。
【００２７】
本発明の第１の視点に係る半導体装置では、前記複数の導電体膜が相互に同じ導電体材料で形成されるものとすることが出来る。この場合、前記導電体材料が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される１種の材料で構成されるものとすることが出来る。
【００２８】
本発明の第１の視点に係る半導体装置では、前記複数の導電体膜の少なくとも２つが、相互に異なる導電体材料によって形成されるものとすることが出来る。この場合、前記複数の導電体膜が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される２種類以上の材料の組み合わせで構成されるものとすることが出来る。例えば、筒状導電体膜を、膜厚を薄く形成できる金属及びその化合物で構成し、サイドウオール導電体膜を、高い機械的強度を有する多結晶シリコン等の材料で構成すれば、キャパシタの容量を高めつつ、且つサイドウオール導電体膜で十分な機械的強度を得ることが出来る。複数の導電体膜の１つを金属のシリサイドで構成することも好ましい態様である。
【００２９】
本発明の第１の視点に係る半導体装置及びその製造方法では、前記第１の電極又は筒状導電体膜の断面形状の外周が略楕円形で、該楕円形の短径が１００ｎｍ以上で２５０ｎｍ以下であり、該第１の電極又は筒状導電体膜の厚みが前記楕円形の短径の１０％以下の半導体装置を実現することが出来る。
【００３０】
本発明の第１の視点に係る半導体装置及びその製造方法では、前記第１の電極又は筒状導電体膜の断面形状の外周が略楕円形であり、該楕円形の短径に対する前記第１の電極又は筒状導電体膜の垂直方向の長さの比が１０以上である半導体装置に適用することによって、深孔の壁面のボーイングを特に効果的に抑制し、第１の電極又は筒状導電体膜の形状を設計寸法に効果的に近づけることが出来る。
【００３１】
本発明の第１の視点に係る半導体装置の製造方法では、好適には、前記筒状導電体膜を形成する工程と、前記誘電体膜を形成する工程との間に、前記第１及び第２の孔を充填材で充填する工程と、前記第２の絶縁膜の表面を保護する保護膜を形成する工程とを更に備える。第１及び第２の孔を充填材で充填することによって、深孔の下部近傍の絶縁膜がエッチャントによってエッチングされることを防止することが出来る。また、第２の絶縁膜の表面を保護する保護膜を形成することによって、第２の絶縁膜の表面に大きな段差が形成されることを抑制することが出来る。これによって、第２の絶縁膜の上部に配設される配線等の形成に必要な平らな表面を確保することが出来る。
【００３２】
本発明の第２の視点に係る半導体装置の製造方法及びその製造方法では、壁面のボーイングが抑制されたスルーホールを形成することができ、スルーホールの形状を設計寸法に近づけることが出来る。
【発明を実施するための最良の形態】
【００３３】
以下に、実施形態を挙げ、添付図面を参照して、本発明の実施の形態を具体的且つ詳細に説明する。図１に本発明の第１実施形態に係る半導体装置の断面を示す。半導体装置１００は、ＤＲＡＭとして構成され、複数のメモリセルが配置されるメモリアレイ領域１００Ａの表面近傍にｎウエル１０２が形成されたｐ型シリコン基板１０１を備える。ｎウエル１０２の表面近傍には、更に第一のｐウエル１０３が形成されている。ｐ型シリコン基板１０１の周辺回路領域１００Ｂの表面近傍には第二のｐウエル１０４が形成され、第一のｐウエル１０３と第二のｐウエル１０４とは素子分離領域１０５で分離されている。
【００３４】
第一のｐウエル１０３の表面近傍には個々のメモリセルの一部を構成するスイッチングトランジスタ１０６，１０７が形成されている。トランジスタ１０６は、ドレイン１０８と、ソース１０９と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから構成されている。トランジスタ１０７は、トランジスタ１０６と共通のソース１０９と、ドレイン１１２と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから構成されている。トランジスタ１０６，１０７を覆って、シリコン基板１０１上には第一の層間絶縁膜１１３が成膜されている。ゲート電極１１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造、又は、多結晶シリコン上にタングステンを積層したポリメタル構造として構成され、図示しないワード線に接続されている。
【００３５】
第一の層間絶縁膜１１３には、膜を貫通してソース１０９に達するコンタクト孔１１４が形成され、コンタクト孔１１４の内部に多結晶シリコン１１５が充填されている。コンタクト孔１１４に接して第一の層間絶縁膜１１３上には、窒化タングステン１１９及びタングステン１２０から成るビット線が形成されている。ビット線と多結晶シリコン１１５との間には、ビット線コンタクト１４３が形成されている。ビット線コンタクト１４３は、多結晶シリコン１１５上に形成されたチタンシリサイド１１６と、チタンシリサイド１１６上及びチタンシリサイド１１６より上のコンタクト孔１１４の壁面に成膜された窒化チタン１１７と、窒化チタン１１７を介してコンタクト孔１１４の内部に充填されたタングステン１１８とから構成されている。ビット線を覆って第一の層間絶縁膜１１３上には第二の層間絶縁膜１２１が成膜されている。
【００３６】
第一の層間絶縁膜１１３及び第二の層間絶縁膜１２１にはこれらの膜を貫通して、トランジスタのドレイン１０８，１１２に達するコンタクト孔１２２ａが形成されている。コンタクト孔１２２ａの内部には、シリコンから成るシリコンプラグ１２２と、シリコンプラグ１２２上であって、コンタクト孔１２２ａの開口付近に形成された金属シリサイド１２４とが充填されている。
【００３７】
第二の層間絶縁膜１２１上には第三の層間絶縁膜１２３が成膜されている。第三の層間絶縁膜１２３は、メモリアレイ領域１００Ａでは、その上面が周辺回路領域１００Ｂにおける上面よりも低く形成されている。第三の層間絶縁膜１２３には、第三の層間絶縁膜１２３の上部に形成された第一の孔（第１の孔）１５１と、第一の孔１５１の下に形成され、コンタクト孔１２２ａを露出させる第二の孔（第２の孔）１５２とから成る深孔１５０が形成されている。
【００３８】
第一の孔１５１及び第二の孔１５２は、水平断面が何れも円形に近い楕円形であり、相互に略同軸に形成されている。第二の孔１５２は、第一の孔１５１よりもその楕円形の短径が小さく形成され、第一の孔１５１及び第二の孔１５２はそれぞれ１８０ｎｍ程度及び１２０ｎｍ程度の短径を有する。第一の孔１５１及び第二の孔１５２は、壁面がボーイングを有することなく基板の表面に対して略垂直に形成されている。
【００３９】
第三の層間絶縁膜１２３には、また、メモリアレイ領域１００Ａの周囲にメモリアレイ領域１００Ａを囲むように膜を貫通して形成された、ダミーの第一の孔１５５及びダミーの第二の孔１５６から成るダミーの深孔１５７が形成されている。ダミーの深孔１５７は、コンタクト孔１２２ａに接していない。
【００４０】
第一の孔１５１の壁面及び第一の孔１５１より上に突出して、多結晶シリコンから成る略円筒状のサイドウオール導電体膜１５３が形成されている。サイドウオール導電体膜１５３の壁面及び第二の孔１５２の壁面及び底面に、多結晶のシリコンから成る筒状導電体膜１５４が形成されている。サイドウオール導電体膜１５３及び筒状導電体膜１５４はキャパシタの下部電極（第１の電極）１２５を構成し、筒状導電体膜１５４は金属シリサイド１２４に接続されている。下部電極１２５の頂上部から底部までの長さは、３０００ｎｍ程度である。ダミーの深孔１５７の内部でも、サイドウオール導電体膜１５３及び多結晶の筒状導電体膜１５４がそれぞれ同様に形成されている。
【００４１】
下部電極１２５の表面及びメモリアレイ領域１００Ａで露出した第三の層間絶縁膜１２３の表面に、誘電体膜１２６が成膜されている。誘電体膜１２６を介して、第一の孔１５１及び第二の孔１５２の内部及び第三の層間絶縁膜１２３上に、上部電極（第２の電極，上部導電体膜）１２７が堆積されている。上部電極１２７は、その上面が、周辺回路領域１００Ｂにおける第三の層間絶縁膜１２３の上面よりも高くなるように堆積されている。下部電極１２５、誘電体膜１２６、及び上部電極１２７は、擬似クラウン型のキャパシタを構成する。なお、プラグ１２２の材料は、下部電極１２５の材料に対応して選択することができ、下部電極１２５とは異なる材料で構成することもできる。本実施形態では、例えば、シリコン以外にも、金属材料等で構成することも出来る。
【００４２】
誘電体膜１２６及び上部電極１２７は、周辺回路領域１００Ｂにおける第三の層間絶縁膜１２３上に、メモリアレイ領域１００Ａから連続して延在し、延在部分の上部電極１２７は引出し配線１３６を構成している。
【００４３】
上部電極１２７上及び露出した第三の層間絶縁膜１２３上には第四の層間絶縁膜１２８が成膜されている。第四の層間絶縁膜１２８に、膜を貫通して引出し配線１３６に達するコンタクト孔１４２ａが形成され、コンタクト孔１４２ａの内部にはプラグ１４２が形成されている。プラグ１４２は、コンタクト孔１４２ａの壁面及び底面に成膜された窒化チタン１３７と、窒化チタン１３７を介してコンタクト孔１４２ａの内部に充填されたタングステン１３８とから構成されている。
【００４４】
周辺回路領域１００Ｂにおいて、第二のｐウエル１０４の表面近傍には、ソース１０９と、ドレイン１１２と、ゲート絶縁膜１１０を介して形成されたゲート電極１１１とから成り、周辺回路の一部を構成するトランジスタが形成されている。第一の層間絶縁膜１１３には、膜を貫通してソース１０９及びドレイン１１２に達するコンタクト孔１２９ａが形成され、コンタクト孔１２９ａの内部にはコンタクトプラグ１２９が形成されている。コンタクトプラグ１２９は、コンタクト孔１２９ａの壁面及び底面に成膜された窒化チタン１１７と、窒化チタン１１７を介してコンタクト孔１２９ａの内部に充填されたタングステン１１８とから構成されている。コンタクトプラグ１２９に接するソース１０９及びドレイン１１２の表面部分にはチタンシリサイド１１６が形成されている。
【００４５】
コンタクトプラグ１２９に接して、第一の層間絶縁膜１１３上には第一の配線が形成されている。第一の配線は、窒化タングステン１１９と、窒化タングステン１１９上に成膜されたタングステン１２０とから構成されている。第一の配線は第二の層間絶縁膜１２１に覆われている。
【００４６】
第二の層間絶縁膜１２１、第三の層間絶縁膜１２３、及び第四の層間絶縁膜１２８を貫通して、一方の第一の配線に達するコンタクト孔１３０ａが形成され、コンタクト孔１３０ａの内部には、プラグ１３０が形成されている。プラグ１３０は、コンタクト孔１３０ａの壁面及び底面に成膜された窒化チタン１３１と、窒化チタン１３１を介してコンタクト孔１３０ａの内部に充填されたタングステン１３２とから構成されている。
【００４７】
プラグ１３０に接して第四の層間絶縁膜１２８上には、窒化チタン１３３、アルミニウム１３４、及び窒化チタン１３５から成る第二の配線が形成されている。プラグ１４２に接して第四の層間絶縁膜１２８上には、窒化チタン１３９、アルミニウム１４０、及び窒化チタン１４１から成る第三の配線が形成されている。半導体装置１００には、その他、ＤＲＡＭを構成するのに必要な層間絶縁膜、コンタクトプラグ、及び配線等が形成されている。
【００４８】
本実施形態の半導体装置によれば、下部電極が垂直方向に３０００ｎｍの長さを有することによって、キャパシタの大容量化を実現している。また、下部電極が設計寸法に近い垂直な形状を有することによって、隣接するキャパシタの間のマージンを小さくして、微細化された半導体装置を実現することが出来る。更に、筒状の下部電極の内部又は外部において空隙が形成されていないので、高い機械的強度を有する半導体装置を実現している。
【００４９】
図２（ａ）〜（ｄ）、図３（ｅ）〜（ｈ）、及び、図４（ｉ）、（ｊ）に、本発明の第２実施形態に係る半導体装置の製造方法について、製造段階を順次に示す。これらの図は、図１の符号Ａに相当する部分を示している。先ず、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。
【００５０】
引き続き、第一の層間絶縁膜上に第二の層間絶縁膜３０１を形成し、第一の層間絶縁膜及び第二の層間絶縁膜３０１を貫通して、ドレインに達するコンタクト孔３０２ａを形成する。次いで、ＣＶＤ法によりコンタクト孔３０２ａが埋まる程度に多結晶のシリコンを堆積する。シリコンの堆積に際しては、導電性を確保するためにリンなどの不純物を導入する。更に、コンタクト孔３０２ａの外部に堆積されたシリコンをドライエッチング法又はＣＭＰ法により除去することによって、プラグ３０２を形成する。シリコンは、多結晶状態で堆積したが、非晶質状態で堆積した後、熱処理によって多結晶化しても良い。
【００５１】
次いで、ＣＶＤ法により厚さが５０ｎｍ程度の窒化シリコン膜３０３を成膜する。なお、プラグ３０２は、窒化シリコン膜３０３を形成した後に形成しても構わない。引き続き、ＣＶＤ法により厚さが３０００ｎｍの二酸化シリコンから成る第三の層間絶縁膜３０４を成膜する。更に、ＣＶＤ法により厚さが５００ｎｍの非晶質のシリコンを成膜した後、熱処理によってシリコンを多結晶化する。シリコンは、多結晶状態で成膜しても良いが、ハードマスクとして用いる場合には、非晶質状態で成膜した方が表面に形成される凹凸が少ないので、パターンエッジの精度向上に有利である。
【００５２】
引き続き、リソグラフイ法及びドライエッチング法によりシリコンをパターニングすることによって、開口３０５ａを有するハードマスク３０５を形成する。本実施形態では、開口３０５ａの水平断面が円形に近い楕円形であって、その短径が１８０ｎｍになるようにパターニングする。上記シリコンのドライエッチングには、基本的には塩素系のガスを用い、例えばＣｌ2、ＨＢｒ(臭化水素)、及びＯ2を混合した混合ガスを用いて行う。また、圧力が１０ｍTorrで、プラズマパワーが１００Ｗ等の条件で行う。
【００５３】
次いで、図２（ｂ）に示すように、ハードマスク３０５をマスクとして、異方性ドライエッチングにより第三の層間絶縁膜３０４をエッチングし、深さが１０００ｎｍ程度の第一の孔３０６を形成する。深さが１０００ｎｍ程度であるので、第一の孔３０６の形成に際して第一の孔３０６の壁面にはボーイングは生じない。二酸化シリコンから成る第三の層間絶縁膜３０４のエッチングには、基本的にはフッ素（Ｆ）系のガスを用い、イオンの効果を引き出すためにプラズマパワーを高く設定する。例えば、Ｃ5Ｆ8、Ａｒ、及びＯ2を混合した混合ガスを用い、圧力が１００ｍTorr、プラズマパワーが１５００Ｗなどの条件で行うことが出来る。
【００５４】
ドライエッチング後の表面清浄化処理を必要に応じて行った後、図２（ｃ）に示すように、ＣＶＤ法により厚さ２０ｎｍの第一のシリコン膜３０８ａを成膜する。第一のシリコン膜３０８ａは、ＳｉＨ4(モノシラン)又はＳｉ2Ｈ6(ジシラン)等の主原料ガスに、不純物原料ガスとしてＰＨ3（ホスフィン）を導入しつつ、これらを熱分解させることにより非晶質状態で成膜する。多結晶状態で成膜することもできるが、多結晶状態で成膜する場合には非晶質状態に比べて表面の凹凸が大きくなるので、非晶質状態で成膜することが好ましい。一般的に用いられているＣＶＤ装置では、通常、周知のように、５３０℃程度以下では非晶質状態で、６００℃程度以上では多結晶状態で形成される。
【００５５】
引き続き、図２（ｄ）に示すように、異方性ドライエッチングにより第一の孔３０６の底部の第一のシリコン膜３０８ａを除去し、且つ第一の孔３０６の壁面の第一のシリコン膜３０８ａを残して、筒状のサイドウオール導電体膜３０８を形成する。第一の孔３０６の底部の第一のシリコン膜３０８ａのエッチングには、ハードマスク３０５の形成の際と同様の、塩素系のガスを用いる条件で行うことが出来る。
【００５６】
次いで、ハードマスク３０５及びサイドウオール導電体膜３０８をマスクとして、異方性ドライエッチングにより、第一の孔３０６の底部に露出した第三の層間絶縁膜３０４を、プラグ３０２が露出するまでエッチングする。この異方性ドライエッチングは、第一の孔３０６の形成の際と同様の条件で行い、これにより、図３（ｅ）に示す第二の孔３０９を形成する。第一の孔３０６及び第二の孔３０９は深孔３１４を構成する。引き続き、表面清浄化処理を行い、フッ酸を含む溶液を用いて、プラグ３０２の表面に形成されている１ｎｍ程度の自然酸化膜を除去した後、図３（ｆ）に示すように、ＣＶＤ法により厚さ３０ｎｍの第二のシリコン膜３１０ａを非晶質状態で形成する。
【００５７】
次いで、図３（ｇ）に示すように、ホトレジストから成る充填材３１１で深孔３１４の内部を充填する。充填剤３１１の充填は、ホトレジストを全面に塗布した後、露光条件を選択して全面露光し、現像することにより行うことが出来る。引き続き、図３（ｈ）に示すように、深孔３１４の外側の第三の層間絶縁膜３０４上に形成されているハードマスク３０５及び第二のシリコン膜３１０ａを異方性ドライエッチングにより除去する。これによって、第二のシリコン膜３１０ａは筒状の側壁部分と底部とから成る筒状導電体膜３１０に形成され、サイドウオール導電体膜３０８と筒状導電体膜３１０とから構成される下部電極３０７が形成される。なお、第三の層間絶縁膜３０４上のハードマスク３０５及び第二のシリコン膜３１０ａの除去にはＣＭＰ法を用いてもよい。
【００５８】
更に、図３（ｈ）に示すように、酸素プラズマ等を用いて充填材３１１を除去する。引き続き、温度が７５０℃で１分間の熱処理を行うことによって、下部電極３０７を構成するシリコンを結晶化させる。なお、熱処理の前には、表面清浄化処理を必要に応じて行ってもよく、また、この熱処理は成膜直後等の別の製造段階で行うことも出来る。
【００５９】
次いで、フッ酸を含む溶液で、下部電極３０７の表面に形成された１ｎｍ程度の自然酸化膜を除去する。引き続き、図４（ｉ）に示すように、厚さが４ｎｍの酸化アルミニウムから成る誘電体膜３１２をメモリアレイ領域の全面に成膜する。誘電体膜３１２の成膜に際しては、ＴＭＡ(Ａｌ(ＣＨ3)3：トリメチルアルミニウム)及びＯ3（オゾン）を原料ガスとし、ＴＭＡの供給、排気と、Ｏ3の供給、排気とを、誘電体膜３１２が所望の膜厚になるまで連続的に繰り返す周知のステップ成膜法を用い、成膜時の温度は４００℃で、圧力は1.5Torrとする。
【００６０】
引き続き、図４（ｊ）に示すように、窒化チタンから成る上部電極３１３をメモリアレイ領域の全面に堆積する。窒化チタンは、ＴｉＣｌ4（四塩化チタン）及びＮＨ3（アンモニア）を原料ガスとし、温度が５００℃の条件で堆積する。なお、窒化チタンを成膜した後、タングステン等の金属を堆積して上部電極とする場合もある。この工程によって、下部電極３０７、誘電体膜３１２、及び上部電極３１３から成る、クラウン型のキャパシタを形成することが出来る。更に、絶縁膜の形成及びパターニング、配線の形成及びパターニングを必要に応じて繰り返すことによって、ＤＲＡＭとして半導体装置を完成させることが出来る。
【００６１】
本実施形態では、ボーイングが生じない程度の深さの第一の孔３０６を形成した後、第一の孔３０６の壁面に形成され、且つフッ素系のプラズマに対してエッチングされ難いサイドウオール導電体膜３０８をマスクとして第二の孔３０９を形成する。このため、深孔３１４の深さを例えば３０００ｎｍ程度に深くしても、第三の層間絶縁膜３０４のエッチングで深孔３１４の壁面がエッチングされてボーイングが発生することを防止することができる。この場合、隣接する深孔３１４の間の最小の隔壁幅Ｌ2をマスク寸法における隔壁幅Ｌ1に近づけることによって、設計寸法に近い垂直な形状のキャパシタを形成できる。従って、下部電極３０７の垂直方向の長さを長くしてキャパシタの大容量化を実現しつつ、素子の微細化、即ち半導体装置の高集積化を実現することが出来る。
【００６２】
なお、本実施形態では誘電体膜３１２に比誘電率が９の酸化アルミニウムを用いたが、酸化アルミニウムより高い誘電率を有する酸化ハフニウムや酸化タンタルを酸化アルミニウムの上に積層した２層膜や、酸化ハフニウムや酸化タンタルの上下を酸化アルミニウムでサンドイッチした３層膜として構成すれば、誘電率を向上させることによって、更にキャパシタの容量を更に大きくすることができる。酸化ハフニウムや酸化タンタルの比誘電率は、何れも２０である。なお、本実施形態では、下部電極を非晶質状態のシリコンの成膜によって形成するので、深孔の中央部に十分な空間を確保できる場合には、ＨＳＧを形成することもできる。
【００６３】
第一の孔３０６の深さは、第一の孔３０６を形成するドライエッチングの際に、ボーイングが発生し始める深さで決定することが出来る。経験的には、エッチング深さと孔の短径との比によるアスペクト比が１０程度からボーイングが発生し始める。従って、余裕を見て、アスペクト比を８程度とすれば十分にボーイングを抑制することが出来る。例えば、第２実施形態における第一の孔３０６の短径が１８０ｎｍの場合には、１４００ｎｍ程度の深さまでは十分に壁面のボーイングが抑制された孔を形成することが可能である。
【００６４】
図５（ａ）〜（ｄ）に、第２実施形態の第１変形例に係る半導体装置の製造方法について、製造段階を順次に示す。本変形例の製造方法では、図１に示した擬似クラウン構造を有するキャパシタを製造する例について示す。図５（ａ）は、深孔３１４の壁面に下部電極３０７が形成された、図３（ｈ）に相当する製造段階を示している。
【００６５】
図５（ａ）に示した工程に後続して、周辺回路領域に露出する第三の層間絶縁膜３０４をホトレジストで被覆する。次いで、図５（ｂ）に示すように、フッ酸含有溶液を用いたエッチングにより、深孔３１４の外側の第三の層間絶縁膜３０４の上部を除去する。このエッチングは、サイドウオール導電体膜３０８の下端が露出しない深さまで行い、これによって、下部電極３０７の上部を第三の層間絶縁膜３０４より上に突出させる。なお、上記ホトレジストの被覆を行うのは、第三の層間絶縁膜３０４の上部を除去する際に、周辺回路領域の第三の層間絶縁膜３０４がエッチングされると、メモリアレイ領域と周辺回路領域との境界に大きな段差が生じ、キャパシタ形成後の配線の形成が困難になるからである。
【００６６】
次いで、図５（ｃ）に示すように、第２実施形態の製造方法と同様に、誘電体膜３１２をメモリアレイ領域の全面に成膜する。更に、図５（ｄ）に示すように、第２実施形態の場合と同様に、窒化チタンから成る上部電極３１３を堆積する。この場合、深孔３１４の内部及び外部が上部電極３１３で完全に埋まるように膜厚を設定する。例えば、深孔３１４の短径が１８０ｎｍの場合には、窒化チタンを５０ｎｍ程度で堆積すれば深孔３１４の内部及び外部を完全に埋めることが出来る。
【００６７】
本変形例によれば、深孔３１４の壁面にボーイングが生じないため、下部電極３０７の第三の層間絶縁膜３０４より上に突出した部分が垂直に形成される。このため、第２実施形態の効果に加えて、上部電極３１３を堆積する際に、深孔３１４の内部又は外部に空隙が生じることなく、半導体装置の機械的強度を高めることが出来る。従って、後の工程で発生する応力への耐性を強化することができるので、キャパシタのリーク電流の増大によって半導体装置の特性が劣化することを抑えることができる。また、下部電極３０７の上部が２層の膜で構成されることによっても機械的強度を高くすることができ、例えば、下部電極３０７の上部を露出させる際、又はその後の乾燥の際に、露出した下部電極３０７の倒壊、又はひび割れが発生することを抑制することが出来る。
【００６８】
ところで、上記変形例では、電極を構成するシリコン膜の膜厚が薄い場合には、深孔３１４の底部でフッ酸溶液が下部電極３０７中を拡散し、深孔３１４の下部近傍の第三の層間絶縁膜３０４やプラグ３０２の周辺の絶縁膜に不要なエッチングが生じる場合がある。この現象を回避するためには、深孔３１４の内部を充填材で充填した後にエッチングを行うことが望ましい。下記に、深孔３１４の外側の第三の層間絶縁膜３０４のエッチングに際して、深孔３１４の内部を充填材で充填する、第２実施形態の第２変形例に係る半導体装置の製造方法について、図６（ａ）、（ｂ）を参照して説明する。
【００６９】
図５（ａ）に示した工程に後続し、図６（ａ）に示すように、周辺回路領域の第三の層間絶縁膜３０４上をホトレジストで被覆すると共に、深孔３１４の内部をホトレジストから成る充填材４０１で充填する。次いで、図６（ｂ）に示すように、フッ酸溶液を用いたエッチングにより、深孔３１４の外側の第三の層間絶縁膜３０４の上部を除去する。引き続き、酸素プラズマ等を用いて充填材４０１を除去することによって、図５（ｂ）に示した構造を得ることが出来る。本変形例に係る半導体装置の製造方法は、上記を除いては、第１変形例に係る半導体装置の製造方法と同様である。
【００７０】
図７（ａ）〜（ｄ）、図８（ｅ）〜（ｈ）、及び、図９（ｉ）、（ｊ）に本発明の第３実施形態に係る半導体装置の製造方法について、製造段階を順次に示す。第２実施形態では、下部電極をシリコンで形成することによって、ＭＩＳ型のキャパシタを形成したが、本実施形態では、下部電極を窒化チタンで形成することによって、ＭＩＭ型のキャパシタを形成する。窒化チタンもシリコンと同様に、フッ素系ガスを用いたドライエッチングに対するエッチング耐性を有するため、サイドウオール導電体膜として好適に用いることが出来る。本実施形態の製造方法は、基本的には第２実施形態の製造方法とほぼ同様である。
【００７１】
先ず、第２実施形態の製造方法と同様に、シリコン基板にソース、ドレイン等を形成し、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次いで、ゲート電極を覆ってシリコン基板上に第一の層間絶縁膜を形成する。引き続き、第一の層間絶縁膜上に第二の層間絶縁膜５０１を形成し、第一の層間絶縁膜及び第二の層間絶縁膜５０１を貫通して、ドレインに達するコンタクト孔５０２ａを形成する。
【００７２】
次いで、第２実施形態の製造方法と同様に、コンタクト孔５０２ａの内部を充填するシリコンから成るプラグ５０２を形成した後、窒化シリコン膜５０３、及び、二酸化シリコンから成る、厚さが３０００ｎｍの第三の層間絶縁膜５０４を順次に成膜する。次いで、第三の層間絶縁膜５０４上に開口を有するハードマスク５０５を形成した後、Ｃ5Ｆ8、Ａｒ、及びＯ2を混合した混合ガスを用い、圧力が１００ｍTorrで、プラズマパワーが１５００Ｗの条件で、第三の層間絶縁膜５０４に深さが１０００ｎｍ程度の第一の孔５０６を形成する。引き続き、表面清浄化処理を行った後、ＣＶＤ法により厚さ２０ｎｍの第一の窒化チタン５０８ａを成膜する（図７（ａ））。窒化チタン５０８ａは、四塩化チタン（ＴｉＣｌ4）及びアンモニア（ＮＨ3）を原料ガスとし、温度が５００℃で成膜する。
【００７３】
次いで、図７（ｂ）に示すように、Ｃｌ2及びＢＣｌ3（三塩化ホウ素）を混合した混合ガスプラズマを用いたドライエッチングにより、第一の孔５０６の底部に形成されている窒化チタン５０８ａを除去し、第一の孔５０６の壁面に成膜されている窒化チタンを残すことにより、筒状のサイドウオール導電体膜５０８を形成する。窒化チタンは、塩素系ガスにより効率的にドライエッチングされる。ドライエッチングの条件は、圧力が１０ｍTorrで、プラズマパワーが１００Ｗとする。必要に応じて表面清浄化処理を行った後、第一の孔５０６の底部に露出した第三の層間絶縁膜５０４及び窒化シリコン膜５０３をドライエッチングにより除去し、図７（ｃ）に示す第二の孔５０９を形成する。エッチングは、第一の孔５０６を形成する場合と同様のＣＦ系ガスによるプラズマを用いて行う。第一の孔５０６及び第二の孔５０９は深孔５１６を構成する。
【００７４】
次いで、窒化チタン５０８ａが溶融しないように表面清浄化処理を行った後、プラグ５０２の表面に形成されている１ｎｍ程度の自然酸化膜をフッ酸含有溶液を用いて除去する。引き続き、プラグ５０２の表面近傍にチタンシリサイド５１０を形成する。チタンシリサイド５１０は、ＴｉＣｌ4ガスのみを用いて形成することができ、プラグ５０２を構成するシリコンと下部電極として成膜される窒化チタンとの接触抵抗を低減するために形成される。更に、チタンシリサイド５１０上に、ＣＶＤ法により、同一の反応室で連続的に、厚さ２０ｎｍの第二の窒化チタン５１１ａを成膜する（図７（ｄ））。なお、下部電極を金属又は金属の化合物で成膜する場合には、プラグをシリコンではなく、窒化チタンやタングステンなどの材料で構成することもできる。また、窒化チタンの成膜に前述のステップ成膜法を用いることもできる。
【００７５】
次いで、図８（ｅ）に示すように、深孔５１６内にホトレジストから成る充填材５１２を充填する。引き続き、深孔５１６の外側の第三の層間絶縁膜５０４上に形成されている第二の窒化チタン５１１ａ及びハードマスク５０５をドライエッチングにより同一の工程で除去する。前述のように、何れも塩素系プラズマでエッチング可能であり、エッチング速度がほぼ等しくなる条件を選択して除去することができる。第三の層間絶縁膜５０４上に形成されている第二の窒化チタン５１１ａを除去することにより、筒状の側壁部分と底部とから成る筒状導電体膜５１１を形成し、サイドウオール導電体膜５０８及び筒状導電体膜５１１から成る下部電極５０７を形成する。
【００７６】
次いで、図８（ｆ）に示すように、酸素プラズマを用いて充填材５１２を除去する。ホトレジストから成る充填材５１２の除去には、酸素プラズマ以外にも、フエノールアルキルベンゼンスルフオン酸などの有機酸を用いることもできる。有機酸を用いる場合には、キャパシタの下部電極を構成する窒化チタンの表面の酸化を防止することができ、キャパシタにおけるリーク電流の発生を抑制することが出来る。
【００７７】
引き続き、図８（ｇ）に示すように、第２実施形態と同様に、周辺回路領域の表面をホトレジストで被覆すると共に、深孔５１６の内部をホトレジストから成る充填材５１３で充填する。引き続き、図８（ｈ）に示すように、フッ酸含有溶液を用いたウエットエッチングにより、深孔５１６の外側の第三の層間絶縁膜５０４の上部を除去する。
【００７８】
次いで、充填材５１２を前述の方法により除去し、必要に応じて表面清浄化処理を行う。引き続き、第２実施形態と同様に、ステップ成膜法により酸化アルミニウムから成る膜厚が６ｎｍの誘電体膜５１４をメモリアレイ領域の全面に成膜する。誘電体膜５１４には、酸化アルミニウムの他に、ステップ成膜法により成膜される酸化ハフニウム等と酸化アルミニウムとを組み合わせて構成することも出来る。誘電体膜を、２層の膜で構成する場合には、例えば膜厚が３〜４ｎｍの酸化アルミニウムと膜厚が３〜４ｎｍの酸化ハフニウムとで構成することが出来る。この場合、どの膜を下層として成膜しても良い。誘電体膜を３層の膜で構成する場合には、例えば膜厚が２〜３ｎｍの酸化アルミニウム上に膜厚が３〜４ｎｍの酸化ハフニウムを成膜し、更に膜厚が１〜２ｎｍの酸化アルミニウムを成膜して構成することが出来る。また、酸化ハフニウムや酸化アルミニウム以外にも、酸化タンタルを成膜することもできる。第２実施形態で記載したように、酸化ハフニウムや酸化タンタルの誘電率は、酸化アルミニウムの誘電率よりも大きいので、キャパシタの容量を更に大きくすることができる。
【００７９】
次いで、第２実施形態と同様に、窒化チタンから成る上部電極５１５を堆積し、下部電極５０７、誘電体膜５１４、及び上部電極５１５から成る、擬似クラウン型のキャパシタを形成する。更に、第２実施形態と同様に、絶縁膜の形成及びパターニング、配線の形成及びパターニングを必要に応じて繰り返すことによって、ＤＲＡＭとして半導体装置を完成させることが出来る。なお、第２実施形態と同様に、図８（ｆ）に示した工程に後続して誘電体膜及び上部電極を形成することによって、クラウン型のキャパシタを形成することもできる。
【００８０】
本実施形態によれば、サイドウオール導電体膜を構成する窒化チタンが、第二の孔５０９を形成する際に、ドライエッチングに用いるフッ素系プラズマでエッチングされにくいので、深孔５１６の壁面のボーイングの発生を抑えることができる。
【００８１】
ところで、下部電極をシリコンで形成する場合には、形成されたシリコン膜と誘電体膜との間に、厚さが１ｎｍ以上の二酸化シリコンが必然的に形成される。この二酸化シリコンの誘電率は低く、低誘電率の二酸化シリコンによって誘電体膜全体の誘電率が低下するので、キャパシタの容量を効果的に増大させることが難しい。これに対し、本実施形態では、窒化チタンの表面に、酸化膜等の低誘電率膜が形成されないので、キャパシタの容量を効果的に増大させることができる。例えば、同様の誘電体膜を形成したとすれば、下部電極を窒化チタンで形成した場合には、下部電極を同じ膜厚のシリコンで形成した場合に比して、キャパシタの容量を３０％以上増加させることが出来る。
【００８２】
また、下部電極をシリコンで形成する場合には、厚みを小さくすると抵抗が容易に増大する。これに対して、本実施形態のように、下部電極を窒化チタンなどの金属の化合物で形成する場合には、抵抗の増大を招くことなく下部電極の厚みを小さくすることが出来る。従って、深孔の内部を下部電極が占める割合を減少させることができ、同じ径の深孔であっても、キャパシタの面積を相対的に大きくして、キャパシタの容量を増大させることが出来る。
【００８３】
また、背景技術に記載したような下部電極にＨＳＧを形成する場合では、ＨＳＧを形成することにより、下部電極の実質的な厚みが８０ｎｍ程度に厚くなる。微細化された半導体装置では、特に深孔の上部の短径よりも深孔の底部の短径が小さな深孔で、深孔の底部近傍で両壁面から成長したＨＳＧが接触し、誘電体膜及び上部電極が形成されるべき空間を消滅させ、適正なキャパシタを構成できない恐れがある。しかし、本実施形態では下部電極を金属の化合物で形成するので、半導体装置の微細化によって、深孔又は第二の孔の短径が例えば２５０ｎｍ以下に小さくなっても、下部電極の厚みを深孔の短径の１０％以下に維持することが可能である。従って、半導体装置を微細化しつつも、誘電体膜及び下部電極を形成するための十分な空間を確保することが出来る。なお、加工可能な最も小さな深孔の短径は１００ｎｍである。
【００８４】
疑似クラウン構造のキャパシタを形成する際に、第三の層間絶縁膜より上に突出した下部電極の部分が倒壊する問題を回避するためには、下部電極の膜厚を厚くすることが考えられる。一方、キャパシタの容量を確保するためには、下部電極の厚みを極力薄くする必要がある。この場合、筒状導電体膜を極力薄く形成し、サイドウオール導電体膜を厚く形成することにより、大きなキャパシタの容量を確保しつつ、且つ第三の層間絶縁膜より上に突出した下部電極の部分の高い機械的強度を得ることが出来る。
【００８５】
なお、本実施形態では、サイドウオール導電体膜及び筒状導電体膜を共に窒化チタンで形成したが、他の金属又は他の金属の化合物で形成することも出来る。更に、サイドウオール導電体膜と筒状導電体膜とを異種の材料で組み合わせて形成することもできる。例えば、サイドウオール導電体膜を高い機械的強度を有するシリコンで、筒状導電体膜を小さな厚みで成膜できる金属や金属の化合物で形成すれば、キャパシタの容量を更に大きくしつつ、且つサイドウオール導電体膜の機械的強度を更に高めることが出来る。このような構成は、下部電極の上部が第三の層間絶縁膜より上に突出する擬似クラウン型のキャパシタを形成する場合に、下部電極の上部の機械的強度が低下するので特に好ましい。
【００８６】
本発明の効果を確認するために、第２実施形態、第２実施形態の第１変形例、及び従来の製造方法に従って２５６Mbitの半導体装置を製造し、それぞれ実施例１、実施例２、及び比較例の半導体装置とした。これらの半導体装置では、図４（ｊ）、図５（ｄ）、及び図１２（ｊ）にそれぞれ示したキャパシタ構造の上に、正規の製品製造工程に基づいて配線を形成し、それぞれＤＲＡＭを形成した。実施例１、２及び比較例の半導体装置において、ＤＲＡＭの基本性能を示すリフレッシュ特性を調べた。２５６Ｍの記憶素子の全bitを、“０”に相当する電荷蓄積状態に保持し、500msecが経過した後、その情報が失われたbitの数を調べた。
【００８７】
比較例の半導体装置では、情報が消失したbit数が数万から数十万に及んだ。これに対し、実施例１、２の半導体装置では、数百bit程度で、比較例の半導体装置に比して非常に少なかった。実施例１、２の半導体装置における情報消失bit数のレベルは、通常のＤＲＡＭで行われる不良bit救済技術を適用することが十分に可能である。このように、半導体装置に本発明を適用することによって、製品の製造歩留まりを大幅に向上させることが出来ることが判った。
【００８８】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、キャパシタの深孔に限らず、スルーホールを形成する場合に本発明の製造方法を適用することによって、ボーイングが抑制されたスルーホールを形成することが出来る。
【図面の簡単な説明】
【００８９】
【図１】第１実施形態の半導体装置の構成を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、第２実施形態の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図３】図３（ｅ）〜（ｈ）は、第２実施形態の半導体装置の製造方法について、図２に後続する製造段階を順次に示す断面図である。
【図４】図４（ｉ）、（ｊ）は、第２実施形態の半導体装置の製造方法について、図３に後続する製造段階を順次に示す断面図である。
【図５】図５（ａ）〜（ｄ）は、第２実施形態の第１変形例に係る半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図６】図６（ａ）、（ｂ）は、第２実施形態の第２変形例に係る半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図７】図７（ａ）〜（ｄ）は、第３実施形態の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図８】図８（ｅ）〜（ｈ）は、第３実施形態の半導体装置の製造方法について、図７に後続する製造段階を順次に示す断面図である。
【図９】図９（ｉ）、（ｊ）は、第３実施形態の半導体装置の製造方法について、図８に後続する製造段階を順次に示す断面図である。
【図１０】図１０（ａ）〜（ｄ）は、従来の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図１１】図１１（ｅ）〜（ｈ）は、従来の半導体装置の製造方法について、図１０に後続する製造段階を順次に示す断面図である。
【図１２】図１２（ｉ）、（ｊ）は、従来の半導体装置の製造方法について、図１１に後続する製造段階を順次に示す断面図である。
【符号の説明】
【００９０】
１００：半導体装置
１００Ａ：メモリアレイ領域
１００Ｂ：周辺回路領域
１０１：ｐ型シリコン基板
１０２：ｎウエル
１０３：第一のｐウエル
１０４：第二のｐウエル
１０５：素子分離領域
１０６，１０７：スイッチングトランジスタ
１０８，１１２：ドレイン
１０９：ソース
１１０：ゲート絶縁膜
１１１：ゲート電極
１１３：第一の層間絶縁膜
１１４：コンタクト孔
１１５：多結晶シリコン
１１６：チタンシリサイド
１１７：窒化チタン
１１８：タングステン
１１９：窒化タングステン
１２０：タングステン
１２１：第二の層間絶縁膜
１２２：シリコンプラグ
１２２ａ：コンタクト孔
１２３：第三の層間絶縁膜
１２４：金属シリサイド
１２５：下部電極
１２６：誘電体膜
１２７：上部電極
１２８：第四の層間絶縁膜
１２９：コンタクトプラグ
１２９ａ：コンタクト孔
１３０：プラグ
１３０ａ：コンタクト孔
１３１：窒化チタン
１３２：タングステン
１３３：窒化チタン
１３４：アルミニウム
１３５：窒化チタン
１３６：引出し配線
１３７：窒化チタン
１３８：タングステン
１３９：窒化チタン
１４０：アルミニウム
１４１：窒化チタン
１４２：プラグ
１４２ａ：コンタクト孔
１４３：ビット線コンタクト
１５０：深孔
１５１：第一の孔
１５２：第二の孔
１５３：サイドウオール導電体膜
１５４：筒状導電体膜
１５５：ダミーの第一の孔
１５６：ダミーの第二の孔
１５７：ダミーの深孔
２０１：第二の層間絶縁膜
２０２：プラグ
２０２ａ：コンタクト孔
２０３：窒化シリコン膜
２０４：第三の層間絶縁膜
２０５：ハードマスク
２０５ａ：（ハードマスクの）開口
２０６：深孔（孔）
２０７：下部電極
２０７ａ：シリコン膜
２０８：充填材
２０９：誘電体膜
２１０：上部電極
２１１：（ハードマスクの）肩
２１２：ボーイング
２１３：空隙
３０１：第二の層間絶縁膜
３０２：プラグ
３０２ａ：コンタクト孔
３０３：窒化シリコン膜
３０４：第三の層間絶縁膜
３０５：ハードマスク
３０５ａ：（ハードマスクの）開口
３０６：第一の孔
３０７：下部電極
３０８：サイドウオール導電体膜
３０８ａ：第一のシリコン膜
３０９：第二の孔
３１０：筒状導電体膜
３１０ａ：第二のシリコン膜
３１１：充填材
３１２：誘電体膜
３１３：上部電極
３１４：深孔
４０１：充填材
５０１：第二の層間絶縁膜
５０２：プラグ
５０２ａ：コンタクト孔
５０３：窒化シリコン膜
５０４：第三の層間絶縁膜
５０５：ハードマスク
５０６：第一の孔
５０７：下部電極
５０８：サイドウオール導電体膜
５０８ａ：第一の窒化チタン
５０９：第二の孔
５１０：チタンシリサイド
５１１：筒状導電体膜
５１１ａ：第二の窒化チタン
５１２，５１３：充填材
５１４：誘電体膜
５１５：上部電極
５１６：深孔
【特許請求の範囲】
【請求項１】
半導体基板の主面上部に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され上部に開口を有する筒状の第１の電極と、該第１の電極の表面を覆って形成された筒状の誘電体膜と、該誘電体膜上に形成され該誘電体膜を介して前記第１の電極と対向する第２の電極とを備える容量素子と、
前記第１の電極の底部に接続される接続プラグとを備える半導体装置において、
前記第１の電極は、前記開口に隣接する上部電極部分が複数の導電体膜で構成され、前記接続プラグに隣接する底部電極部分が前記複数の導電体膜の内で最上層の導電体膜で構成されることを特徴とする半導体装置。
【請求項２】
前記複数の導電体膜が相互に同じ導電体材料で形成される、請求項１に記載の半導体装置。
【請求項３】
前記導電体材料が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される１種の材料で構成される、請求項２に記載の半導体装置。
【請求項４】
前記複数の導電体膜の少なくとも２つが、相互に異なる導電体材料によって形成される、請求項１に記載の半導体装置。
【請求項５】
前記複数の導電体膜が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される２種類以上の材料の組み合わせで構成される、請求項４に記載の半導体装置。
【請求項６】
前記第１の電極の断面形状の外周が略楕円形で、且つ該楕円形の短径が１００ｎｍ以上で２５０ｎｍ以下であり、該第１の電極の厚みが前記楕円形の短径の１０％以下である、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
前記第１の電極の断面形状の外周が略楕円形であり、該楕円形の短径に対する前記第１の電極の垂直方向の長さの比が１０以上である、請求項１〜６の何れか一に記載の半導体装置。
【請求項８】
容量素子を備える半導体装置を形成する方法であって、
半導体基板の主面上部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する接続プラグを形成する工程と、
前記第１の絶縁膜及び接続プラグ上に第２の絶縁膜を形成する工程と、
前記接続プラグに位置合わせして前記第２の絶縁膜をエッチングし、前記第２の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記接続プラグの頂部を露出させる工程と、
前記サイドウオール導電体膜の表面と、前記第２の孔の壁面及び底面とを覆い、前記第１の孔の上部に開口を有する筒状導電体膜を形成する工程と、
前記筒状導電体膜を覆う筒状部分を有する誘電体膜を形成する工程と、
前記誘電体膜上に、該導電体膜を介して前記筒状導電体膜と対向する上部導電体膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記筒状導電体膜を形成する工程と、前記誘電体膜を形成する工程との間に、前記第１及び第２の孔を充填材で充填する工程と、前記第２の絶縁膜の表面を保護する保護膜を形成する工程とを更に備える、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記筒状導電体膜と前記サイドウオール導電体膜とを、相互に同じ導電体材料で形成する、請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記導電体材料が、多結晶シリコン、タングステンおよびその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される１種の材料で構成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記筒状導電体膜と前記サイドウオール導電体膜とを、相互に異なる導電体材料で形成する、請求項８又は９に記載の半導体装置。
【請求項１３】
前記筒状導電体膜と前記サイドウオール導電体膜とを、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される２種類以上の材料の組み合わせで構成する、請求項１２に記載の半導体装置。
【請求項１４】
前記筒状導電体膜の断面形状の外周が略楕円形で、該楕円形の短径が１００ｎｍ以上で２５０ｎｍ以下であり、且つ前記筒状導電体膜の厚みが前記楕円形の短径の１０％以下である、請求項８〜１３の何れか一に記載の半導体装置。
【請求項１５】
前記筒状導電体膜の断面形状の外周が略楕円形であり、該楕円形の短径に対する前記筒状導電体膜の垂直方向の長さの比が１０以上である、請求項８〜１４の何れか一に記載の半導体装置。
【請求項１６】
半導体基板の主面上部に形成された第１の絶縁膜と、該第１の絶縁膜内に形成されたコンタクトホールと、該コンタクトホール内を充填するコンタクトプラグとを備える半導体装置において、
前記コンタクトプラグの上部部分が複数の導電体膜で構成され、前記コンタクトプラグの下部部分が前記複数の導電体膜の内で最上層の導電体層で構成されることを特徴とする半導体装置。
【請求項１７】
半導体基板の主面上部に第１の配線パターンを形成する工程と、
前記第１の配線パターンを覆って第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記第１の配線パターンの配線の表面を露出させる工程と、
前記配線の表面上に、前記サイドウオール導電体膜の内部及び前記第２の孔の内部を充填するコンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の主面上部に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され上部に開口を有する筒状の第１の電極と、該第１の電極の表面を覆って形成された筒状の誘電体膜と、該誘電体膜上に形成され該誘電体膜を介して前記第１の電極と対向する第２の電極とを備える容量素子と、
前記第１の電極の底部に接続される接続プラグとを備える半導体装置において、
前記第１の電極は、前記開口に隣接する上部電極部分が複数の導電体膜で構成され、前記接続プラグに隣接する底部電極部分が前記複数の導電体膜の内で最上層の導電体膜で構成されることを特徴とする半導体装置。
【請求項２】
前記複数の導電体膜が相互に同じ導電体材料で形成される、請求項１に記載の半導体装置。
【請求項３】
前記導電体材料が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される１種の材料で構成される、請求項２に記載の半導体装置。
【請求項４】
前記複数の導電体膜の少なくとも２つが、相互に異なる導電体材料によって形成される、請求項１に記載の半導体装置。
【請求項５】
前記複数の導電体膜が、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される２種類以上の材料の組み合わせで構成される、請求項４に記載の半導体装置。
【請求項６】
前記第１の電極の断面形状の外周が略楕円形で、且つ該楕円形の短径が１００ｎｍ以上で２５０ｎｍ以下であり、該第１の電極の厚みが前記楕円形の短径の１０％以下である、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
前記第１の電極の断面形状の外周が略楕円形であり、該楕円形の短径に対する前記第１の電極の垂直方向の長さの比が１０以上である、請求項１〜６の何れか一に記載の半導体装置。
【請求項８】
容量素子を備える半導体装置を形成する方法であって、
半導体基板の主面上部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する接続プラグを形成する工程と、
前記第１の絶縁膜及び接続プラグ上に第２の絶縁膜を形成する工程と、
前記接続プラグに位置合わせして前記第２の絶縁膜をエッチングし、前記第２の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記接続プラグの頂部を露出させる工程と、
前記サイドウオール導電体膜の表面と、前記第２の孔の壁面及び底面とを覆い、前記第１の孔の上部に開口を有する筒状導電体膜を形成する工程と、
前記筒状導電体膜を覆う筒状部分を有する誘電体膜を形成する工程と、
前記誘電体膜上に、該導電体膜を介して前記筒状導電体膜と対向する上部導電体膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記筒状導電体膜を形成する工程と、前記誘電体膜を形成する工程との間に、前記第１及び第２の孔を充填材で充填する工程と、前記第２の絶縁膜の表面を保護する保護膜を形成する工程とを更に備える、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記筒状導電体膜と前記サイドウオール導電体膜とを、相互に同じ導電体材料で形成する、請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記導電体材料が、多結晶シリコン、タングステンおよびその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される１種の材料で構成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記筒状導電体膜と前記サイドウオール導電体膜とを、相互に異なる導電体材料で形成する、請求項８又は９に記載の半導体装置。
【請求項１３】
前記筒状導電体膜と前記サイドウオール導電体膜とを、多結晶シリコン、タングステン及びその化合物、チタン及びその化合物、並びに、ルテニウム及びその化合物の中から選択される２種類以上の材料の組み合わせで構成する、請求項１２に記載の半導体装置。
【請求項１４】
前記筒状導電体膜の断面形状の外周が略楕円形で、該楕円形の短径が１００ｎｍ以上で２５０ｎｍ以下であり、且つ前記筒状導電体膜の厚みが前記楕円形の短径の１０％以下である、請求項８〜１３の何れか一に記載の半導体装置。
【請求項１５】
前記筒状導電体膜の断面形状の外周が略楕円形であり、該楕円形の短径に対する前記筒状導電体膜の垂直方向の長さの比が１０以上である、請求項８〜１４の何れか一に記載の半導体装置。
【請求項１６】
半導体基板の主面上部に形成された第１の絶縁膜と、該第１の絶縁膜内に形成されたコンタクトホールと、該コンタクトホール内を充填するコンタクトプラグとを備える半導体装置において、
前記コンタクトプラグの上部部分が複数の導電体膜で構成され、前記コンタクトプラグの下部部分が前記複数の導電体膜の内で最上層の導電体層で構成されることを特徴とする半導体装置。
【請求項１７】
半導体基板の主面上部に第１の配線パターンを形成する工程と、
前記第１の配線パターンを覆って第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の厚みよりも短い第１の孔を形成する工程と、
前記第１の孔の側壁表面にサイドウオール導電体膜を形成する工程と、
前記第１の孔の底部を更にエッチングし、前記第１の孔に続く第２の孔を形成して、前記第１の配線パターンの配線の表面を露出させる工程と、
前記配線の表面上に、前記サイドウオール導電体膜の内部及び前記第２の孔の内部を充填するコンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−１２０８３２（Ｐ２００６−１２０８３２Ａ）
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願番号】特願２００４−３０６７１７（Ｐ２００４−３０６７１７）
【出願日】平成１６年１０月２１日（２００４．１０．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願日】平成１６年１０月２１日（２００４．１０．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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