【課題】電荷蓄積層の膜厚を大きくすることなく、電荷蓄積層に電荷をより効率的に捕獲することができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】トンネル絶縁膜３０ｔ、電荷蓄積層ＣＳ１、ブロック絶縁膜５０およびゲート電極６０は、半導体基板２０の上において第１のソース・ドレイン領域２１および第２のソース・ドレイン領域２２の間に順に設けられている。電荷蓄積層ＣＳ１は第１の層４０ｔおよび第２の層３０ｎ、４０ｎを有する。第１の層４０ｔは第１の窒素原子濃度を有する。第２の層３０ｎ、４０ｎは、第１の窒素原子濃度よりも大きい第２の窒素原子濃度を有し、かつトンネル絶縁膜３０ｔおよびブロック絶縁膜５０の一方に面している。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子及びその製造方法が提供される。本発明の不揮発性メモリ素子は、基板と、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含む。本発明の不揮発性メモリ素子の製造方法は、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含む。 （もっと読む）

【課題】本発明は、高密度化を可能とする不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１１と、前記半導体基板上に設けられた積層構造体であって、前記半導体基板の主面に対して垂直な第１方向に積層された複数の要素積層体を有し、前記複数の要素積層体のそれぞれは、前記主面に対して平行に設けられた電極膜ＷＬと、第１絶縁膜１４と、前記電極膜と前記第１絶縁膜との間に設けられた電荷蓄積層２３ａと、前記電荷蓄積層と前記電極膜との間に設けられた第２絶縁膜２４ａと、を有する積層構造体ＭＬと、前記積層構造体を前記第１方向に貫通する半導体ピラーＳＰと、前記半導体ピラーと前記電極膜との間に設けられた第３絶縁膜２５と、前記半導体ピラーと前記電荷蓄積層との間に設けられた第４絶縁膜２２と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１をｐ型の導電性を示す導電膜からなる選択ゲート電極ＣＧを有する選択用ｐＭＩＳ（Ｑｐｃ）とｐ型の導電性を示す導電膜からなるメモリゲート電極ＭＧを有するメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成し、書込み時には半導体基板１側からホットエレクトロンを電荷蓄積層ＣＳＬへ注入し、消去時にはメモリゲート電極ＭＧからホットホールを電荷蓄積層ＣＳＬへ注入する。 （もっと読む）

【課題】トランジスタの電圧転送能力の低下を抑制出来る半導体記憶装置を提供すること。
【解決手段】電荷蓄積層８４を有する（Ｎ＋１）個のメモリセルＭＴが直列接続されたメモリセルユニット１１と、前記メモリセルＭＴの制御ゲート８６に接続された（Ｎ＋１）本のワード線ＷＬと、電圧をワード線ＷＬに転送する（Ｎ＋１）個の転送トランジスタ４３とを具備し、ｉ番目の前記ワード線ＷＬｉに近接するＭ本の前記ワード線は、前記ｉ番目のワード線ＷＬｉに前記電圧を転送する前記転送トランジスタ４３−ｉ上において、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を、第１層目の金属配線１０１によって通過する。 （もっと読む）

【課題】チャージトラップ型フラッシュの書き込み・消去速度の向上および誤書き込みの抑制。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられ、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、空気が充填された空隙部９が設けられる。絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。 （もっと読む）

【課題】消去速度が速く、メモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の層間絶縁膜ＩＬＤ及び制御ゲート電極ＣＧを交互に積層させて積層体ＭＬを形成する。そして、積層体ＭＬに積層方向に延びる貫通ホールＨを形成し、貫通ホールＨを介して層間絶縁膜ＩＬＤにおける貫通ホールＨに面した部分をエッチングして除去し、除去部分Ａを形成する。次に、貫通ホールＨ及び除去部分Ａの内面上に絶縁膜ＩＰＤを形成し、除去部分Ａの内部にシリコンからなる浮遊ゲート電極ＦＧを形成し、浮遊ゲート電極ＦＧにおける貫通ホールＨに面した部分を覆うように絶縁膜ＴＯｘを形成する。そして、貫通ホールＨの内部に半導体ピラーＳＰを埋設する。 （もっと読む）

【課題】レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセルを提供する。
【解決手段】共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 （もっと読む）

【課題】積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。
【解決手段】不揮発性メモリ装置は、基板を含む。積層ＮＡＮＤセルアレイは、基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットと、少なくとも１本の信号ラインとを有する。少なくとも１本の信号ラインは、少なくとも１つのＮＡＮＤセットに共通結合するように、基板上に配される。 （もっと読む）

【課題】従来に比べ信頼性を向上させることができる不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供する。
【解決手段】本発明の不揮発性半導体メモリセルは、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、 互いに並列接続されるとともに、独立の複数のコントロールゲートでそれぞれ制御される複数のフローティングゲート型トランジスタと、複数のフローティングゲート型トランジスタと直列に接続され、セレクトゲートに接続される選択トランジスタとを有し、複数のフローティングゲート型トランジスタと選択トランジスタとが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである （もっと読む）

【課題】メモリウィンドウが広い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置１において、半導体基板１１上にトンネル絶縁膜１２及びブロック絶縁膜１３を設け、その上に制御ゲート電極１８を設ける。そして、トンネル絶縁膜１２とブロック絶縁膜１３との間に、電荷蓄積粒１５を分散させる。電荷蓄積粒１５は、シリコン窒化物からなる窒化部１６と、窒化部１６に接し、シリコンからなるシリコン部１７とにより構成する。電荷蓄積粒１５は、シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成した後、シリコン窒化膜をシリコン粒子毎に分断することによって形成されたものである。 （もっと読む）

【課題】電荷保持特性の向上を図る。
【解決手段】フラッシュメモリは、半導体基板１と、前記半導体基板上に形成されたトンネル絶縁膜２０と、前記トンネル絶縁膜上に形成された電荷蓄積層７と、前記電荷蓄積層上に形成されたブロック絶縁膜８と、前記ブロック絶縁膜上に形成された制御ゲート電極１１と、を具備し、前記トンネル絶縁膜は、前記半導体基板上に形成された絶縁性の第１の酸化膜と、前記第１の酸化膜上に形成された絶縁性の窒化膜と、前記窒化膜上に形成された絶縁性の第２の酸化膜と、前記窒化膜と前記第１の酸化膜との間及び前記窒化膜と前記第２の酸化膜との間のうち少なくとも一方に形成された絶縁性の酸窒化膜とを有する。 （もっと読む）

集積されたhigh-k誘電層と金属制御ゲートを有する半導体デバイスが記載されている。当該半導体デバイスの製造方法が記載されている。当該半導体デバイスの実施例は、浮遊ゲート上に設けられたhigh-k誘電層を有する。前記high-k誘電層は凹部を画定する。前記凹部内に金属制御ゲートが形成される。
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【課題】ゲルマニウムからなるドットの密度を向上可能な半導体製造装置を提供する。
【解決手段】半導体製造装置６００は、石英管６１０と、反応室６２０と、石英管６１０内へＨ_２ガスを供給する配管６５０と、石英管６１０内にリモート水素プラズマを生成するアンテナ６７０、マッチング回路６８０および高周波電源６９０と、反応室６２０内で基板８００を保持する基板ホルダー６３０と、基板８００を加熱するヒーター６４０と、ゲルマンガスを基板８００の近傍に供給する噴出器７００および配管７１０とを備える。 （もっと読む）

【課題】金属薄膜をリモートプラズマによって処理するときのガスの種類によってドットの密度を制御可能な金属ドットの製造方法を提供する。
【解決手段】ＳｉＯ_２膜５０２がＳｉからなる半導体基板５０１上に形成され（工程（ｂ））、金属薄膜５０４がＳｉＯ_２膜５０２上に形成される（工程（ｃ））。その後、水素ガス、ヘリウムガス、アルゴンガス、窒素ガス、アンモニアガス、水素ガスとヘリウムガスとの混合ガス、水素ガスとアルゴンガスとの混合ガスおよび水素ガスと窒素ガスとの混合ガスの中から選択したガスを用いたリモートプラズマによって金属薄膜５０４を処理する（工程（ｄ））。これによって、金属ドット５０３がＳｉＯ_２膜５０２上に形成される（工程（ｅ））。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）

【課題】負電位の半導体基板に形成可能なシングルゲート構造の半導体メモリー素子を提供する。
【解決手段】シングルゲート構造の半導体メモリー素子は、半導体基板の上部に形成された高電位第２導電型ウェルと、高電位第２導電型ウェルによって形成された第１導電型第１ウェルと、半導体基板の一側から他側まで高電位第２導電型ウェルを横切って形成された第１導電型第２ウェルと、第１導電型第１ウェル、第１導電型第２ウェル上に形成されたフローティングゲートと、フローティングゲートの一側に形成された第２導電型第１イオン注入領域と、フローティングゲートの他側に形成された第２導電型第２イオン注入領域と、第２導電型第２イオン注入領域横に形成された第１導電型第１イオン注入領域と、フローティングゲートの一側に形成された第２導電型第３イオン注入領域と、及びフローティングゲートの他側に形成された第１導電型第２イオン注入領域を有する。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置を提供する。
【解決手段】画素ＴＦＴのゲート絶縁膜１８を不揮発性メモリのトンネル絶縁膜（第１の絶縁膜）３５と、トンネル絶縁膜３５よりも膜厚の大きい第２の絶縁膜３７によって構成する。また、フローティングゲート電極３６のコントロールゲート電極６０側の面を凹凸とし、該凹凸によってフローティングゲート電極３６の表面積を拡げる。これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。 （もっと読む）

【課題】データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる、ＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域５、第２不純物領域６、第３不純物領域７、第４不純物領域８および第５不純物領域９が形成されている。第１セレクトゲート１１は、第１不純物領域５と第２不純物領域６との間の領域に、第１絶縁膜１０を挟んで対向している。第１フローティングゲート１２は、第２不純物領域６と第３不純物領域７との間の領域に、第１絶縁膜１０を挟んで対向している。第２フローティングゲート１９は、第３不純物領域７と第４不純物領域８との間の領域に、第１絶縁膜１０を挟んで対向している。第２セレクトゲート２０は、第４不純物領域８と第５不純物領域９との間の領域に、第１絶縁膜１０を挟んで対向している。 （もっと読む）

【課題】 不揮発性半導体装置のデータ書き込み後のしきい値の分布幅を狭くして、メモリセルの多値化を容易にする。
【解決手段】 第１の書き込み動作の後にしきい値検証電圧を変更して第２の書き込み動作を行う。この際、第1のしきい値検証電圧Ｖｅｒｉｆｙ（ｂ）と第2のしきい値検証電圧Ｖｅｒｉｆｙ（ａ）との間に、第1の書き込み動作後のしきい値の分布幅をｗとして、Ｖｅｒｉｆｙ（ｂ）＝Ｖｅｒｉｆｙ（ａ）−ｗ／２の関係があるので、第２の書き込み動作後のしきい値の分布幅はｗ／２となる。 （もっと読む）