【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】書き換え電圧を低くできるようにしたＰチャネル型不揮発性メモリ及び半導体装置、Ｐチャネル型不揮発性メモリの製造方法を提供する。
【解決手段】シリコン基板１に設けられたＮ型ウェル領域２と、Ｎ型ウェル領域２内で互いに離れた状態で設けられた第１のＰ型拡散領域（ソース）及び第２のＰ型拡散領域（ドレイン）と、第２のＰ型拡散領域上に設けられたトンネル絶縁膜１４ｂと、Ｎ型ウェル領域２のうちの第１のＰ型拡散領域と第２のＰ型拡散領域とに挟まれた領域（即ち、チャネルとなる領域）上に設けられたゲート絶縁膜１４ａと、ゲート絶縁膜１４ａ上からトンネル絶縁膜１４ｂ上にかけて連続して設けられた浮遊ゲート電極１５と、を備え、第２のＰ型拡散領域はトンネル絶縁膜１４ｂの直下の全領域に配置されている。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】安定した消去状態が実現できる一括加工型３次元積層構成の不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部ＭＵと制御部ＣＴＵとを備える。メモリ部は、交互に積層された電極膜ＷＬと電極間絶縁膜１４とを有する積層構造体ＭＬ、積層構造体を貫通する半導体ピラーＳＰ、電極膜ＷＬと半導体ピラーと間の記憶層４８、記憶層と半導体ピラーとの間の内側絶縁膜４２、電極膜と記憶層との間の外側絶縁膜４３、半導体ピラーに接続された第１配線Ｗ１、を有す。制御部は、消去動作の際に、第１期間に、第１配線を第１電位に、電極膜を第１電位よりも低い第２電位に設定する。その後、第２期間に、第１配線を第３電位に、電極膜を第３電位よりも低い第４電位に設定する。第２期間は第１期間よりも短い、及び、第３電圧と第４電圧との差は第１電位と第２電位との差よりも小さい、の少なくともいずれかである。 （もっと読む）

【課題】リーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８を含む。制御回路ＡＲ２は、メモリトランジスタＭＴｒ１〜８からデータを読み出す。メモリストリングＭＳは、メモリトランジスタＭＴｒ１〜８のボディとして機能するＵ字状半導体層３４と、Ｕ字状半導体層３４を取り囲むように形成され、電荷を蓄積することによりデータを保持する電荷蓄積層３３ｂと、電荷蓄積層３３ｂを介してＵ字状半導体層３４を取り囲むワード線導電層３１ａ〜３１ｄとを備える。制御回路ＡＲ２は、読み出し動作の際、非選択メモリストリングＭＳの中の少なくとも一つのメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに読み出しパス電圧Ｖｒｅａｄを印加し、別のメモリトランジスタＭＴｒのゲートには接地電位Ｖｓｓを印加する。 （もっと読む）

【課題】集積度が高まった場合においても、読み出し電流の低下を抑制する３次元構造の半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳの各々は、２本の柱状部ＣＬｍｎ、及びそれらの下端を連結する連結部ＪＰｍｎを有するボディ半導体層ＳＣｍｎを有する。ビット線ＢＬ、ソース線ＳＬは、カラム方向を長手方向として交互に形成され、連結部ＪＰｍｎは、カラム方向を長手方向として形成される。メモリストリングＭＳは、基板上においてジグザグ状に形成され、１本の柱状部ＣＬｍｎに沿って形成される４個のメモリトランジスタＭＴｒに接続されるワード線ＷＬを共有する。 （もっと読む）

【課題】メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。
【解決手段】半導体基板１上で素子分離用絶縁膜２ａ、２ｂによって素子分離された複数の第１の素子１０が形成された第１の領域４と、半導体基板１上で第１の領域４に隣接して配されるとともに、素子分離用絶縁膜２ｂ、２ｃによって素子分離された複数の第２の素子２０が形成され、第２の素子２０の高さが第１の素子１０の高さよりも低い第２の領域５と、第２の領域５にある素子分離用絶縁膜２ｂ、２ｃの少なくとも一部の領域上に配設されたダミー絶縁膜６ｃ、６ｄと、第１の領域４及び第２の領域５にわたって形成された層間絶縁膜７と、を備える。 （もっと読む）

【課題】ドレイン領域等の不純物拡散領域からフローティングゲートに電荷が注入されてしまうことを防止でき、Ｓ／Ｎを向上できる固体撮像素子及び撮像装置を提供する。
【解決手段】半導体基板に配列された複数の画素部が配列され、画素部が、半導体基板に形成された光電変換部と半導体基板の上方に設けられた電荷蓄積領域と、電荷蓄積領域に電荷を蓄積させて、該電荷に応じた信号を読み出すトランジスタ構造とを備え、トランジスタ構造がソース領域及びドレイン領域を含み、ソース領域及びドレイン領域と光電変換部との間の半導体基板に、ソース領域及びドレイン領域と光電変換部との間で移動する電荷に対して電位勾配のポテンシャル障壁となる障壁層を備える。 （もっと読む）

【課題】金属ナノ結晶からなる離散的フローティングゲートを、移流集積法により形成する半導体記憶素子の製造方法を提供する。
【解決手段】製造方法は、シリコン基板１と、シリコン基板１上に形成されたトンネル絶縁膜に対向するように配置された第２の基板２１との間に、金属ナノ粒子が分散された粒子分散液２２を充填する充填工程と、トンネル絶縁膜の表面に沿った方向に、第２の基板２１をシリコン基板１に対して相対的に移動させることにより、トンネル絶縁膜の表面における第２の基板２１から露出した領域に形成される粒子分散液２２のメニスカス領域２３において、粒子分散液２２の溶媒を蒸発させることにより、トンネル絶縁膜上に金属ナノ粒子を離散的に配置する。 （もっと読む）

【課題】メモリ半導体装置、その製造方法及び動作方法を提供する。
【解決手段】メモリ半導体装置は、基板の上部面に垂直長軸を有し、２次元的に配列される複数の半導体パターン、及び複数の半導体パターンを横切る長軸を有しながら、複数の半導体パターン間で３次元的に配列される複数のワードラインを包含できる。 （もっと読む）

【課題】プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供する。
【解決手段】本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 （もっと読む）

【課題】高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有する。制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層よりも高く、側部導電層６０ｂよりも高い頂部導電層６０ａと、を有する。 （もっと読む）

【課題】書き換え耐久性の高いチャージトラップ型メモリ装置を提供する。
【解決手段】シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が順次積層形成されており、前記ゲート電極に一方の極の電圧を印加することにより、前記シリコン基板より供給された電荷を、前記チャージトラップ膜にトラップし、情報の書き込みを行い、前記ゲート電極に他方の極の電圧を印加することにより、前記チャージトラップ膜にトラップされている電荷を引抜き、情報の消去を行うチャージトラップ型メモリ装置であって、前記トンネル酸化膜の膜厚は、３ｎｍ以下であることを特徴とするチャージトラップ型メモリ装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】液晶パネルの表示品質を向上させることができると共に、高速動作することができる半導体装置を提供する。
【解決手段】Ｄ／Ａコンバータの基準電圧発生回路７１は、絶縁性基板と、この絶縁基板上に形成された不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…を有する。Ｄ／Ａコンバータのアナログバッファ回路は、基準電圧発生回路７１から出力された基準電圧Ｖ_０，Ｖ_１，Ｖ_２，Ｖ_３，…を受ける。不揮発性メモリ素子１３１，１３２，１３３，…の素子特性の変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっている。 （もっと読む）

【課題】チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部ＭＵと、制御部ＣＴＵと、を備える不揮発性半導体記憶装置において、メモリ部は、第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬと半導体ピラーＳＰとの間に設けられた、内側絶縁膜４２、記憶層及び外側絶縁膜と、半導体ピラーＳＰの一端と電気的に接続された配線と、を有す。制御部ＣＴＵは、消去動作の際に、配線を第１電位に設定しつつ、電極膜ＷＬを第１電位よりも低い第２電位に設定する第１動作の後に、配線を第３電位に設定しつつ、電極膜ＷＬを第３電位よりも高い第４電位に設定する第２動作を実施する。 （もっと読む）

【課題】メモリホールの直径が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１０上にバックゲート電極１３を形成し、バックゲート電極１３の上面に凹部２３を形成し、凹部２３内に犠牲材を埋め込んだ後、絶縁膜１４及び電極膜１５を交互に積層して積層体１１を形成する。次に、積層体１１の中央部２１にメモリホール２４を形成し、その後、酸化処理を施す。これにより、メモリホール２４の内面を起点として、電極膜１５における絶縁膜１４に接する部分が酸化され、その結果、中央部２１において電極膜１５が薄くなり、絶縁膜１４が厚くなる。次に、積層体１１の端部２２において、電極膜１５毎にステップ３０を形成し、端部２２を埋め込むように層間絶縁膜４０を形成し、層間絶縁膜４０中にステップ３０に到達するようにプラグホール４１を形成する。 （もっと読む）

【課題】高速高密度NANDベース2T-NORフラッシュメモリ設計の提供。
【解決手段】ツートランジスタNOR フラッシュメモリセルはNANDベース製造プロセスで製造された対称なソース及びドレイン構造を有する。該フラッシュセルはダブルポリNMOSフローティングゲートトランジスタで構成されたストレージトランジスタ、ダブルポリNMOSフローティングゲートトランジスタで構成されたアクセストランジスタ、短絡ポリ１及びポリ２を備えたポリNMOSトランジスタ或いはシングルポリ ポリ１又はポリ２NMOSトランジスタを包含する。該フラッシュセルはファウラー・ノードハイムチャネルトンネルスキームを使用しプログラム及び消去される。NANDベースフラッシュメモリデバイスは、ワードラインに垂直である平行なビットラインとソースラインと共に配置される。書き込みロウデコーダ及び読み出しロウデコーダがフラッシュメモリデバイスが、ページ、ブロック、セクタ又はチップ単位でのベリファイ、プログラム及び読み出し動作を伴うプリプログラムにおいてフラッシュメモリアレイに適宜電圧を供給するために設計される。 （もっと読む）

【課題】トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供すること。
【解決手段】ゲート電極２６と、第１不純物濃度を有するチャネル領域２２と、第１不純物濃度よりも大きな第２不純物濃度を有するソース・ドレイン拡散領域２１と、チャネル領域２２とソース・ドレイン拡散領域２１とが重複する領域に形成され、第２不純物濃度よりも大きな第３不純物濃度を有する重複領域２４と、第２不純物濃度よりも大きな第４不純物濃度を有するコンタクト領域２３と、ソース・ドレイン拡散領域２１の一部領域内に形成され、第２不純物濃度よりも大きく且つ第４不純物濃度よりも小さい第５不純物濃度を有する不純物拡散領域２７とを備え、不純物拡散領域２７は、コンタクト領域２３に接し且つ重複領域２４に離隔するようにして形成される。 （もっと読む）

【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置およびその製造方法を提供する。
【解決手段】素子分離絶縁膜４の上面、浮遊ゲート電極膜６の側面及び浮遊ゲート電極膜６の上面に、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜７を形成し、この電極間絶縁膜７上に制御ゲート電極膜９を形成した半導体装置であって、浮遊ゲート電極膜６の上面と電極間絶縁膜７との間にシリコン酸化膜８を形成し、浮遊ゲート電極膜６の側面に電極間絶縁膜７の高誘電率膜を直接接触させるように構成した。 （もっと読む）