不揮発性半導体記憶装置
【課題】チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部ＭＵと、制御部ＣＴＵと、を備える不揮発性半導体記憶装置において、メモリ部は、第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬと半導体ピラーＳＰとの間に設けられた、内側絶縁膜４２、記憶層及び外側絶縁膜と、半導体ピラーＳＰの一端と電気的に接続された配線と、を有す。制御部ＣＴＵは、消去動作の際に、配線を第１電位に設定しつつ、電極膜ＷＬを第１電位よりも低い第２電位に設定する第１動作の後に、配線を第３電位に設定しつつ、電極膜ＷＬを第３電位よりも高い第４電位に設定する第２動作を実施する。
【解決手段】メモリ部ＭＵと、制御部ＣＴＵと、を備える不揮発性半導体記憶装置において、メモリ部は、第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬと半導体ピラーＳＰとの間に設けられた、内側絶縁膜４２、記憶層及び外側絶縁膜と、半導体ピラーＳＰの一端と電気的に接続された配線と、を有す。制御部ＣＴＵは、消去動作の際に、配線を第１電位に設定しつつ、電極膜ＷＬを第１電位よりも低い第２電位に設定する第１動作の後に、配線を第３電位に設定しつつ、電極膜ＷＬを第３電位よりも高い第４電位に設定する第２動作を実施する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、貫通ホールの側面上に電荷蓄積層（記憶層）を形成し、貫通ホールの内部にシリコンを埋め込み、シリコンピラーを形成する。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
【０００４】
このような一括加工型３次元積層メモリにおいては、貫通ホールの内側の電極膜の側壁に、ブロック絶縁膜→電荷蓄積層→トンネル絶縁膜→チャネルシリコン（シリコンピラーとなる例えばアモルファスシリコン）の順序で、各膜が形成される。そのため、従来の平面型ＭＯＮＯＳメモリとは成膜順序が逆になり、特に、トンネル絶縁膜とチャネルシリコンとの間の界面の状態が、両者で大きく異なる。
【０００５】
すなわち、平面型の場合は、トンネル絶縁膜とチャネルシリコンとの間に、チャネルシリコンを熱酸化して形成される酸化界面が形成されるのに対し、一括加工型３次元積層メモリの場合は、トンネル絶縁膜の上にチャネル用のアモルファスシリコンが成膜されただけの界面が形成される。後者のような成膜のみの界面には、ダングリングボンドなど電荷トラップサイトとなり易いエネルギー準位が多数生成され、これがデバイス動作及び信頼性に悪影響を与える場合がある。
【０００６】
例えば、データ消去時にはチャネル側から電荷蓄積層に向かって正孔を注入するが、正孔は、電荷蓄積層に捕獲されるだけでなく、チャネル界面のトラップにも捕獲される。そして、チャネル界面付近の浅いエネルギー準位のトラップに捕獲された正孔が放出されると、消去時のデータ保持特性が劣化する。同様に、データ書き込み時においては、注入した電子がチャネル界面のトラップに捕獲され、この電子が放出されると、書き込み時のデータ保持特性が劣化する。
【０００７】
このように、一括加工型３次元積層メモリにおいて特有に、チャネル界面付近にトラップが発生し易く、これによってデータ保持特性が劣化する場合があり、改良の余地がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記半導体ピラーの一端と電気的に接続された配線と、を有し、前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を第１電位に設定しつつ、前記電極膜を前記第１電位よりも低い第２電位に設定する第１動作の実施の後に、前記配線を第３電位に設定しつつ、前記電極膜を前記第３電位よりも高い第４電位に設定する第２動作を実施することを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
本発明の他の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた複数の記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記半導体ピラーの一端に電気的に接続された配線と、を有し、前記制御部は、前記複数の記憶層のうちの少なくともいずれかの前記記憶層への電子の注入、及び、前記少なくともいずれかの前記記憶層からの正孔の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を第７電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第７電位よりも高い第８電位に設定する第３動作の実施の後に、前記配線を第９電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第９電位よりも低い第１０電位に設定する第４動作を実施することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャート図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の電極膜を示す模式的平面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の特性を示すグラフ図である。
【図１０】第１の実施形態に係る不揮発性半導体記憶装置の別の動作を示す模式図である。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャート図である。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１４】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の特性を示すグラフ図である。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１７】第２の実施形態に係る不揮発性半導体記憶装置の別の動作を示す模式図である。
【図１８】第３の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図１９】第３の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
（第１の実施の形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、消去動作時のデータ保持特性を向上させる。
【００１６】
図１は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図２、図３及び図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ、模式的断面図、模式的斜視図及び模式的断面図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
本実施形態に係る不揮発性半導体記憶装置１１０は、一括加工型３次元積層フラッシュメモリである。
まず、図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１７】
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、制御部ＣＴＵと、を備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
【００１８】
半導体基板１１においては、例えば、メモリセルが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１９】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００２０】
例えば制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
【００２１】
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２２】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２３】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２４】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２５】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
【００２６】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
【００２７】
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
【００２８】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２９】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。
【００３０】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００３１】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００３２】
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３３】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
【００３４】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００３５】
なお、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
【００３６】
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。 すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【００３７】
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００３８】
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【００３９】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で接続部ＣＰによって接続されなくても良い。以下では、２本の半導体ピラーＳＰが接続部ＣＰによって接続される場合について説明する。
【００４０】
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
【００４１】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４２】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４３】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４４】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
【００４５】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００４６】
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
【００４７】
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
【００４８】
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００４９】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００５０】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
【００５１】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【００５２】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５３】
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、にも設けられる。
【００５４】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【００５５】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
【００５６】
図１に表したように、このような構成を有する不揮発性半導体記憶装置１１０においては、制御部ＣＴＵは、消去動作を行う際に、配線ＷＲを第１電位Ｖ０１に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する第１動作を実施する（ステップＳ１１０）。
【００５７】
そして、その後、制御部ＣＴＵは、配線ＷＲを第３電位Ｖ０３に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも高い第４電位Ｖ０４に設定する第２動作を実施する（ステップＳ１２０）。
【００５８】
なお、消去動作は、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作である。すなわち、メモリセルＭＣとなるメモリセルトランジスタは、しきい値が低い状態（消去状態）と、前記しきい値が低い状態よりも相対的にしきい値が高い状態（書き込み状態）と、を有する。そして、消去動作は、メモリセルトランジスタのしきい値を、低い側に設定する動作である。
【００５９】
なお、書き込み動作は、記憶層４８への電子の注入、及び、記憶層４８からの正孔の引き抜き、の少なくともいずれかを行う動作である。すなわち、書き込み動作は、メモリセルトランジスタのしきい値を、高い側に設定する動作である。
【００６０】
第１動作においては、第２電位Ｖ０２が第１電位Ｖ０１よりも低いので、配線ＷＲを基準にした時、電極膜ＷＬは負極性の電位を有する。これにより、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかが行われる。
第１動作においては、目標とするしきい値よりも若干低い値になる状態を形成する。すなわち、いわゆる「強い消去」を行う。
【００６１】
そして、第２動作においては、第４電位Ｖ０４が第３電位Ｖ０３よりも高いので、配線ＷＲを基準にした時、電極膜ＷＬは正極性の電位を有する。すなわち、メモリセルトランジスタのしきい値は、第１動作において設定されたしきい値よりも若干高い値になり、結果として目標となるしきい値に設定されるようにする。この時の動作は、データの書き込み状態になるような動作ではなく、いわゆる「ソフト書き込み」の動作である。
【００６２】
このように、消去動作において、目標とするしきい値よりも低いしきい値に一旦深く消去する「強い消去」（第１動作）の実施と、その後、目標とするしきい値に設定する「ソフト書き込み」（第２動作）の実施と、を組み合わせて実施することにより、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、消去動作時のデータ保持特性を向上させることができる。
【００６３】
以下、制御部ＣＴＵの動作の具体例を説明する。
図６は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第１動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第２動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｂ）及び（ｄ）において、横軸は時間ｔを示し、縦軸は電位Ｖｐを示す。
【００６４】
図７は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、第１動作及び第２動作における、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）、ドレイン側選択ゲート電極ＳＧＤの電位ＶＳＧＤ及びソース側選択ゲート電極ＳＧＳの電位ＶＳＧＳ、並びに、電極膜ＷＬの電位ＶＷＬ、をそれぞれ示している。
【００６５】
図８は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、第１動作、第２動作、及び、第２動作後、におけるエネルギーバンド図である。
【００６６】
図６（ａ）及び（ｂ）に表したように、第１動作Ｅ１においては、配線ＷＲには、消去電圧Ｖｅｒａが印加され、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、電極膜ＷＬ及びバックゲートＢＧは、接地電位ＧＮＤ（すなわち基準電位Ｖ００）に設定される。
【００６７】
すなわち、第１動作Ｅ１においては、制御部ＣＴＵは、配線ＷＲを第１電位Ｖ０１（消去電圧Ｖｅｒａ）に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２（基準電位Ｖ００）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第１電位Ｖ０１よりも低く第２電位Ｖ０２よりも高い第５電位Ｖ０５（消去時選択ゲート電圧ＶｅｒａＧ）に設定する。
【００６８】
例えば、図７（ａ）〜（ｃ）に表したように、第１動作Ｅ１の期間ＴＥ１において、消去電圧Ｖｅｒａは、時刻ｔ１１において基準電位Ｖ００から上昇し、第１電位Ｖ０１に達し、その後低下し、時刻ｔ１４において基準電位Ｖ００に戻る。そして、消去時選択ゲート電圧ＶｅｒａＧは、時刻ｔ１２において基準電位Ｖ００から上昇し、第５電位Ｖ０５に達し、その後低下し、時刻ｔ１３において基準電位Ｖ００に戻る。一方、電極膜ＷＬ及びバックゲートＢＧの電位は、基準電位Ｖ００で、一定である。
【００６９】
第１電位Ｖ０１は例えば２０Ｖ（ボルト）であり、第５電位Ｖ０５は例えば１５Ｖであり、基準電位Ｖ００は例えば０Ｖである。このように、第５電位Ｖ０５は、第１電位Ｖ０１よりも低く、その差は例えば５Ｖ程度である。なお、消去時選択ゲート電圧ＶｅｒａＧの最大値（すなわち第５電位Ｖ０５と基準電位Ｖ００との差）は、選択ゲート電極ＳＧの選択ゲートトランジスタの耐圧よりも低い値である。
【００７０】
ここで、時刻ｔ１２は時刻ｔ１１よりも後の時刻であり、時刻ｔ１３は時刻ｔ１４よりも前の時刻である。すなわち、消去電圧Ｖｅｒａは、どの時刻の場合も消去時選択ゲート電圧ＶｅｒａＧの値以上である。
【００７１】
このような消去時選択ゲート電圧ＶｅｒａＧをドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに印加することで、選択ゲートトランジスタのゲート破壊を起こさず、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに対向する部分近傍の半導体ピラーＳＰにおいて、ＧＩＤＬ（Gate-Induced-Drain-Leakage）を発生させることができる。
【００７２】
そして、消去電圧Ｖｅｒａを配線ＷＲに印加することにより、電極膜ＷＬと半導体ピラーＳＰとの交差部分に形成されるメモリセルトランジスタＭＴの記憶層４８に正孔が注入される。この時、消去電圧Ｖｅｒａは、メモリセルトランジスタＭＴのしきい値が、消去状態の目標とするしきい値よりも若干低い値になるような電圧にする。例えば目標とするしきい値が−２Ｖである時には、メモリセルトランジスタＭＴのしきい値は、−３Ｖ程度に設定される。すなわち、強い消去が実施される。
【００７３】
すなわち、図８（ａ）に表したように、半導体ピラーＳＰの側から電極膜ＷＬの方向に向けて、正孔が注入され、正孔ｃｇ２ａが記憶層４８に捕獲される。この時、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップにも、正孔ｃｇ２ｂが捕獲される。
【００７４】
そして、この後、図６（ｃ）及び（ｄ）に表したように、第２動作Ｅ２においては、配線ＷＲが、接地電位ＧＮＤ（基準電位Ｖ００）に設定され、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧが印加され、電極膜ＷＬ及びバックゲートＢＧには、ソフト書き込み電圧ＶｐｇｍＷが印加される。
【００７５】
すなわち、第２動作Ｅ２においては、制御部ＣＴＵは、配線ＷＲを第３電位Ｖ０３（基準電位Ｖ００）に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも高い第４電位Ｖ０４（ソフト書き込み電圧ＶｐｇｍＷ）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第３電位Ｖ０３よりも高く第４電位Ｖ０４よりも低い第６電位Ｖ０６（ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧ）に設定する。
【００７６】
例えば図７（ａ）〜（ｃ）に表したように、第２動作Ｅ２の期間ＴＥ２において、ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧは、時刻ｔ１５において基準電位Ｖ００から上昇し、第６電位Ｖ０６に達し、その後低下し、時刻ｔ１８において基準電位Ｖ００に戻る。そして、ソフト書き込み電圧ＶｐｇｍＷは、時刻ｔ１６において基準電位Ｖ００から上昇し、第４電位Ｖ０４に達し、その後低下し、時刻ｔ１７において、基準電位Ｖ００に戻る。なお、時刻ｔ１６は時刻ｔ１５よりも後の時刻であり、時刻ｔ１７は時刻ｔ１８よりも前の時刻である。一方、配線ＷＲの電位は（電位ＶＢＬ及びＶＳＬ）は、基準電位Ｖ００で、一定である。
【００７７】
第４電位Ｖ０４は例えば１０Ｖ程度であり、第６電位Ｖ０６は例えば５Ｖ程度であり、基準電位Ｖ００は例えば０Ｖである。ここで、ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧの最大値（すなわち第６電位Ｖ０６と基準電位Ｖ００との差）は、ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタがオン状態になる程度の電圧である。
【００７８】
なお、メモリセルトランジスタＭＴにデータを書き込む際には、電極膜ＷＬに印加する書き込み電圧は、例えば１７Ｖ以上である。これに対し、上記の第４電位Ｖ０４は、１０Ｖ程度であり、第２動作Ｅ２においては、ソフト書き込みが実施される。
【００７９】
ソフト書き込み電圧ＶｐｇｍＷは、通常の書き込みパルスの電圧に比べて低い電圧（例えば、通常の書き込み電圧の６０％以下の電圧）であり、例えば、通常のデータの書き込みパルスの電圧が１７Ｖであれば、１０Ｖ程度以下に設定される。このソフト書き込み電圧ＶｐｇｍＷは、トンネル絶縁膜を大きなＦＮ電流（Fowler-Nordheim放出電流）が流れるような状況は発生させないが、チャネルとトンネル絶縁膜との界面付近にトラップされた浅いエネルギー準位にある電荷（この場合は正孔）を放出させるのには十分な電圧である。
【００８０】
これにより、図８（ｂ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の界面付近の部分の、浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂが、例えば半導体ピラーＳＰの方向に向かって引き抜かれる。すなわち、記憶層４８に捕獲された正孔ｃｇ２ａの状態は実質的に変化せず、浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂのみが放出される。
【００８１】
これにより、図８（ｃ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰの側の部分、すなわちチャネル界面付近、の浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂは消失し、記憶層４８に捕獲された正孔ｃｇ２ａのみが残り、正常な消去状態が形成される。
【００８２】
そして、第２動作Ｅ２により、メモリセルトランジスタＭＴのしきい値は、第１動作Ｅ１の後よりも例えば１Ｖ程度上昇し、結果として、目標の値（例えば−２Ｖ）になる。
【００８３】
このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、消去動作ＥＰが、強い消去の第１動作Ｅ１と、ソフト書き込みの第２動作Ｅ２と、の組みあわせを含むことにより、チャネル界面付近の浅いエネルギー準位に捕獲された正孔ｃｇ２ｂを予め除去し、消去時のデータ保持特性を向上させることができる。
【００８４】
図９は、第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図の横軸は、消去動作ＥＰが終了してからの保持時間ｔｒであり、縦軸はメモリセルトランジスタＭＴのしきい値Ｖｔｈであり、すなわち、同図はデータの保持特性を例示している。なお同図には、本実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣと、比較例の不揮発性半導体記憶装置の特性ＣＣと、が例示されている。なお、これらの特性は、８５℃の温度の場合の特性である。なお、同図には、書き込み動作ＰＰのしきい値Ｖｔｈｐも示されている。
【００８５】
比較例の不揮発性半導体記憶装置においては、消去動作ＥＰは、ソフト書き込みの第２動作Ｅ２を有していない。すなわち、消去動作ＥＰとして、目標のしきい値Ｖｔｈになるように消去電圧Ｖｅｒａが配線ＷＲに印加される。これ以外は、不揮発性半導体記憶装置１１０と同様の動作が行われる。
【００８６】
図９に表したように、比較例の不揮発性半導体記憶装置の特性ＣＣにおいては、保持時間ｔｒの経過と共に、しきい値Ｖｔｈは急激に上昇し、その後は緩やかに上昇する。この急激な上昇を示す保持時間ｔｒは、例えば数秒〜数分の程度である。このように、比較例においては、消去動作ＥＰ時の保持特性が低く、しきい値Ｖｔｈの保持時間ｔｒに対する変化が大きい。これは、消去電圧Ｖｅｒａを印加した後、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲され、これが比較的短い時間において放出されることが原因であると推測される。
【００８７】
これに対し、図９に表したように、本実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣにおいては、しきい値Ｖｔｈは、保持時間ｔｒの経過に対して急激に上昇せず、しきい値Ｖｔｈは、ほぼ一定である。これは、不揮発性半導体記憶装置１１０においては、消去動作ＥＰにおいて、強い消去の第１動作Ｅ１と、ソフト書き込みの第２動作Ｅ２と、が実施されるため、第１動作Ｅ１で発生する、浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂが、第２動作Ｅ２によって放出されるためである。これにより、不揮発性半導体記憶装置１１０においては、消去動作ＥＰ時の保持特性が向上する。
【００８８】
なお、一括加工型３次元積層メモリの動作においては、例えば円筒形の電荷蓄積層の内側と外側とでの曲率の違いに基づく内側絶縁膜４２と外側絶縁膜４３との電界の差異を利用することができる。この時、例えば貫通ホールＴＨの形状や大きさのばらつきによって、この電界のばらつきが大きくなり、これにより保持特性が劣化することがあり得る。このような場合に、本実施形態に係る動作を採用することで、消去動作ＥＰ時の保持特性の劣化を抑制することが可能となる。
【００８９】
なお、ソフト書き込みの第２動作Ｅ２において、記憶層４８に捕獲されている正孔ｃｇ２ａは、チャネルから遠い位置に捕獲されているので、正孔ｃｇ２ａがしきい値Ｖｔｈの変動へ与える影響は小さい。このため、不揮発性半導体記憶装置１１０においては、ソフト書き込みを行わない比較例（チャネル界面付近にも正孔ｃｇ２ｂが存在する場合）よりも、多くの正孔ｃｇ２ａが記憶層４８に捕獲される場合があるが、この場合において、この捕獲は、深く安定したエネルギー準位への捕獲なので、信頼性に関する問題は実質的に発生しない。
【００９０】
なお、上記においては、消去動作ＥＰにおいて、正孔ｃｇ２ａを記憶層４８に注入し、蓄積する場合として説明したが、記憶層４８への正孔ｃｇ２ａの注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行えば良い。
【００９１】
また、上記の第１動作Ｅ１（強い消去）においては、電極膜ＷＬ及びバックゲートＢＧが、接地電位ＧＮＤ（すなわち基準電位Ｖ００）に設定され場合として説明したが、バックゲートＢＧの部分においては消去も書き込みも行わないので、電極膜ＷＬを接地電位ＧＮＤ（基準電位Ｖ００）に設定し、バックゲートＢＧは浮遊状態に設定しても良い。
【００９２】
さらに、上記の第２動作Ｅ２（ソフト書き込み）においては、電極膜ＷＬ及びバックゲートＢＧにソフト書き込み電圧ＶｐｇｍＷが印加される場合として説明したが、バックゲートＢＧの部分において消去や書き込みを行わない場合は、電極膜ＷＬにソフト書き込み電圧ＶｐｇｍＷを印加し、バックゲートＢＧは浮遊状態または接地電位ＧＮＤ（基準電位Ｖ００）に設定しても良い。
【００９３】
また、本具体例においては、Ｕ字形状の半導体ピラーＳＰのそれぞれの端に接続されたソース線ＳＬ及びビット線ＢＬの両方が同じ電位に設定されるが、本発明はこれに限らない。すなわち、以下に説明するように、半導体ピラーＳＰの一方の端に接続された配線ＷＲ（ソース線ＳＬ及びビット線ＢＬのいずれか）を所定の電位に設定し、他方の端（ソース線ＳＬ及びビット線ＢＬの前記いずれかではない方）を浮遊状態に設定しても良い。
【００９４】
図１０は、第１の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第１動作Ｅ１における電位の別の状態を例示する、それぞれ模式図及びグラフ図である。
図１０（ａ）及び（ｂ）に表したように、別の動作における第１動作Ｅ１においては、一方の配線ＷＲ（第１配線Ｗ１であり、この場合はソース線ＳＬ）には、消去電圧Ｖｅｒａが印加され、他方の配線ＷＲ（第２配線Ｗ２であり、この場合はビット線ＢＬ）は、浮遊状態ＦＬＴに設定される。
【００９５】
そして、ソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、ドレイン側選択ゲート電極ＳＧＤは、浮遊状態ＦＬＴに設定される。または、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤの両方に、消去時選択ゲート電圧ＶｅｒａＧを印加しても良い。
【００９６】
そして、電極膜ＷＬ及びバックゲートＢＧは、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。
【００９７】
この場合も、図６（ｂ）及び図７（ａ）〜（ｃ）に関して説明したのと同様に、消去電圧Ｖｅｒａ及び消去時選択ゲート電圧ＶｅｒａＧを設定することができ、すなわち、第１電位Ｖ０１、第２電位Ｖ０２及び第５電位Ｖ０５を設定することができる。
【００９８】
このような第１動作Ｅ１を実施したときも、図８（ａ）に例示した強い消去状態を形成することができる。そして、この後、既に説明した第２動作Ｅ２（ソフト書き込み）を実施する。これにより、チャネル界面付近の浅いエネルギー準位に捕獲された正孔ｃｇ２ｂを予め除去し、消去時のデータ保持特性を向上させることができる。
【００９９】
（第２の実施の形態）
第２の実施形態に係る不揮発性半導体記憶装置１１１（図示せず）は、書き込み動作時のデータ保持特性を向上させる。本実施形態に係る不揮発性半導体記憶装置１１１は、不揮発性半導体記憶装置１１０に対して、制御部ＣＴＵの動作が異なる他は、不揮発性半導体記憶装置１１０と同様の構成を有する。
【０１００】
図１１は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
本実施形態においては、制御部ＣＴＵは、メモリセルトランジスタＭＴのいずれかに書き込みを行う際に、以下の第３動作（ステップＳ１３０）及び第４動作（ステップＳ１４０）を実施する。この時、書き込み動作は、複数の記憶層４８の少なくともいずれか（データの書き込みを行う特定のメモリセルトランジスタＭＴの記憶層４８）への電子の注入、及び、複数の記憶層４８の前記少なくともいずれかからの正孔の引き抜き、の少なくともいずれかを行う動作である。
【０１０１】
図１１に表したように、制御部ＣＴＵは、書き込み動作を行う際に、配線ＷＲを第７電位Ｖ０７に設定しつつ、複数の記憶層４８の少なくともいずれかに対向する電極膜ＷＬを第７電位Ｖ０７よりも高い第８電位Ｖ０８に設定する第３動作を実施する（ステップＳ１３０）。ここで、第３動作は、メモリセルトランジスタＭＴのしきい値を、目標とするしきい値よりも若干高い値にさせる。すなわち、いわゆる「強い書き込み」を行う。
【０１０２】
そして、その後、制御部ＣＴＵは、配線ＷＲを第９電位Ｖ０９に設定しつつ、複数の記憶層４８の前記少なくともいずれかに対向する電極膜ＷＬを第９電位Ｖ０９よりも低い第１０電位Ｖ１０に設定する第４動作を実施する（ステップＳ１４０）。第４動作においては、第３動作によって目標よりも若干高く設定されたしきい値を、目標のしきい値に変化させる程度の動作であり、いわゆる「ソフト消去」の動作である。
【０１０３】
このように、書き込み動作において、目標とするしきい値よりも高いしきい値に一旦高くする「強い書き込み」（第３動作）の実施と、その後、目標とするしきい値に設定する「ソフト消去」（第４動作）の実施と、を組み合わせて実施することにより、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、書き込み動作時のデータ保持特性を向上させることができる。
【０１０４】
以下、制御部ＣＴＵの動作の具体例を説明する。なお、以下では、一例として、電極膜ＷＬ１Ｄに対応するメモリセルトランジスタＭＴにデータの書き込みを行い、それ以外の電極膜（例えば電極膜ＷＬ０Ｓ〜ＷＬ３Ｓ、電極膜ＷＬ０Ｄ、及び電極膜ＷＬ２Ｄ〜ＷＬ３Ｄであり、以下ではこれらを「非選択電極膜」と言う。）に対応するメモリセルトランジスタＭＴにはデータの書き込みを行わない場合の例を説明するが、データの書き込みを行うメモリセルトランジスタＭＴの位置や数は任意である。
【０１０５】
図１２は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第３動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第４動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。
【０１０６】
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）、（ｃ）及び（ｄ）は、第３動作及び第４動作における、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）、ドレイン側選択ゲート電極ＳＧＤの電位ＶＳＧＤ及びソース側選択ゲート電極ＳＧＳの電位ＶＳＧＳ、書き込みを行う電極膜ＷＬ１Ｄの電位ＶＷＬＳ、並びに、非選択電極膜の電位ＶＷＬＮ、をそれぞれ示している。
【０１０７】
図１４は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、第３動作、第４動作、及び、第４動作後、におけるエネルギーバンド図である。
【０１０８】
図１２（ａ）及び（ｂ）に表したように、第３動作Ｐ１においては、配線ＷＲは、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。そして、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１が印加される。そして、書き込みを行う電極膜ＷＬ１Ｄには、書き込み電圧Ｖｐｇｍが印加される。そして、非選択電極膜及びバックゲートＢＧには、パス電圧Ｖｐａｓｓが印加される。
【０１０９】
すなわち、第３動作Ｐ１においては、制御部ＣＴＵは、配線ＷＲを第７電位Ｖ０７（基準電位Ｖ００）に設定しつつ、書き込みを行う電極膜ＷＬ１Ｄ（複数の記憶層４８の少なくともいずれかに対向する電極膜）を第７電位Ｖ０７よりも高い第８電位Ｖ０８（書き込み電圧Ｖｐｇｍ）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第７電位Ｖ０７よりも高く第８電位Ｖ０８よりも低い第１１電位Ｖ１１（書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１）に設定する。そして制御部ＣＴＵは、非選択電極膜（及びバックゲートＢＧ)を、第７電位Ｖ０７よりも高く第８電位Ｖ０８よりも低い第１３電位Ｖ１３（パス電圧Ｖｐａｓｓ）に設定する。
【０１１０】
例えば、図１３（ａ）〜（ｄ）に表したように、第３動作Ｐ１の期間ＴＰ１において、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）は、第７電位Ｖ０７（例えば基準電位Ｖ００）である。そして、書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１は、時刻ｔ２１において基準電位Ｖ００から上昇し、第１１電位Ｖ１１に達し、その後低下し、時刻ｔ２４において基準電位Ｖ００に戻る。そして、書き込み電圧Ｖｐｇｍは、時刻ｔ２２において基準電位Ｖ００から上昇し、第８電位Ｖ０８に達し、その後低下し、時刻ｔ２３において基準電位Ｖ００に戻る。そして、パス電圧Ｖｐａｓｓは、例えば時刻ｔ２１において基準電位Ｖ００から上昇し、第１３電位Ｖ１３に達し、その後低下し、時刻ｔ２４において基準電位Ｖ００に戻る。
【０１１１】
第８電位Ｖ０８は例えば１７Ｖであり、第１１電位Ｖ１１は例えば５〜７Ｖであり、第１３電位Ｖ１３は例えば７〜９Ｖであり、基準電位Ｖ００は例えば０Ｖである。
なお、時刻ｔ２２は時刻ｔ２１よりも後の時刻であり、時刻ｔ２３は時刻ｔ２４よりも前の時刻である。
【０１１２】
このような各電圧を印加することによって、書き込みを行う電極膜ＷＬ１Ｄと、半導体ピラーＳＰと、の交差部分に形成されるメモリセルトランジスタＭＴの記憶層４８に電子が注入される。この時、書き込み電圧Ｖｐｇｍは、メモリセルトランジスタＭＴのしきい値が、書き込み状態の目標とするしきい値よりも若干高い値（例えば１Ｖ程度高い値）になるような電圧に設定される。
【０１１３】
これにより、図１４（ａ）に表したように、半導体ピラーＳＰの側から電極膜ＷＬの方向に向けて、電子が注入され、電子ｃｇ１ａが記憶層４８に捕獲される。この時、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップにも、電子ｃｇ１ｂが捕獲される。
【０１１４】
そして、図１２（ｃ）及び（ｄ）に表したように、第４動作Ｐ２においては、配線ＷＲにソフト消去電圧Ｖｅｒａ１が印加され、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、ソフト消去時選択ゲート電圧ＶｅｒａＧ１が印加され、書き込みを行う電極膜ＷＬ１Ｄは、接地電位ＧＮＤ（基準電位Ｖ００）に設定され、非選択電極膜及びバックゲートＢＧは、浮遊状態ＦＬＴに設定される。
【０１１５】
すなわち、第４動作Ｐ２においては、制御部ＣＴＵは、配線ＷＲを第９電位Ｖ０９（ソフト消去電圧Ｖｅｒａ１）に設定しつつ、書き込みを行う電極膜ＷＬ１Ｄを第９電位Ｖ０９よりも低い第１０電位Ｖ１０（この場合は基準電位Ｖ００）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第９電位Ｖ０９よりも低く第１０電位Ｖ１０よりも高い第１２電位Ｖ１２（ソフト消去時選択ゲート電圧ＶｅｒａＧ１）に設定する。そして、制御部ＣＴＵは、非選択電極膜（及びバックゲートＢＧ）を、浮遊状態ＦＬＴに設定する。
【０１１６】
例えば、図１３（ａ）〜（ｄ）に表したように、第４動作Ｐ２の期間ＴＰ２において、ソフト消去電圧Ｖｅｒａ１は、時刻ｔ２５において基準電位Ｖ００から上昇し、第９電位Ｖ０９に達し、その後低下し、時刻ｔ２８において基準電位Ｖ００に戻る。そして、ソフト消去時選択ゲート電圧ＶｅｒａＧ１は、時刻ｔ２６において基準電位Ｖ００から上昇し、第１２電位Ｖ１２に達し、その後低下し、時刻ｔ２７において、基準電位Ｖ００に戻る。なお、時刻ｔ２６は時刻ｔ２５よりも後の時刻であり、時刻ｔ２７は時刻ｔ２８よりも前の時刻である。
【０１１７】
第９電位Ｖ０９は例えば１０Ｖ〜１２Ｖであり、第１２電位Ｖ１２は例えば５Ｖ〜７Ｖであり、基準電位Ｖ００は例えば０Ｖである。すなわち、ソフト消去時選択ゲート電圧ＶｅｒａＧ１の最大値（すなわち第１２電位Ｖ１２と基準電位Ｖ００との差）は、ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタがオン状態になる程度の電圧である。
【０１１８】
ソフト消去電圧Ｖｅｒａ１は、通常の消去パルスの電圧に比べて非常に低い電圧（通常の消去パルスの電圧の６０％以下の電圧）であり、例えば通常の消去パルスの電圧が２０Ｖであれば、１２Ｖ以下に設定するのが好ましい。このソフト消去電圧Ｖｅｒａ１は、トンネル絶縁膜を大きなＦＮ電流が流れるような状況は発生させないが、チャネル／トンネル絶縁膜界面付近にトラップされた浅いエネルギー準位にある電荷(電子)を放出させるのには十分な電圧である。
【０１１９】
これにより、図１４（ｂ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の界面付近の部分の、浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂが、例えば半導体ピラーＳＰの方向に向かって引き抜かれる。すなわち、記憶層４８に捕獲された電子ｃｇ１ａの状態は実質的に変化せず、浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂのみが放出される。
【０１２０】
これにより、図１４（ｃ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰの側の部分、すなわちチャネル界面付近、の浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂは消失し、記憶層４８に捕獲された電子ｃｇ１ａのみが残り、正常な書き込み状態が形成される。
【０１２１】
そして、第４動作Ｐ２により、メモリセルトランジスタＭＴのしきい値は、第３動作Ｐ１の後よりも低下し、結果として、目標のしきい値になる。
【０１２２】
このように、本実施形態に係る不揮発性半導体記憶装置１１１においては、書き込み動作ＰＰが、強い書き込みの第３動作Ｐ１と、ソフト消去の第４動作Ｐ２と、の組み合わせを含むことにより、チャネル界面付近の浅いエネルギー準位に捕獲された電子ｃｇ１ｂを予め除去し、消去時のデータ保持特性を向上させることができる。
【０１２３】
書き込み動作ＰＰにおけるデータ保持特性が、消去動作ＥＰのデータ保持特性に対して著しく劣化が大きく、且つ、その劣化が短時間のみで発生しその後収束するような特性が得られるような場合において、通常、書き込み動作ＰＰは、電極膜ＷＬごとの書き込みを行うため、ソフト消去は、電極膜ＷＬ単位で行うことができる。
【０１２４】
具体的には、第４動作Ｐ２においては、非選択電極膜は、浮遊状態ＦＬＴに設定する。これにより、半導体ピラーＳＰの電位の上昇に連れ、カップリング効果によって、浮遊状態ＦＬＴの電極膜ＷＬの電位も上昇するめ、半導体ピラーＳＰと浮遊状態ＦＬＴの電極膜ＷＬとの間には電位差が実質的に発生せず、浮遊状態ＦＬＴの電極膜ＷＬに対応するメモリセルトランジスタＭＴのデータの誤消去が抑制できる。
【０１２５】
図１５は、第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図の横軸は、書き込み動作ＰＰが終了してからの保持時間ｔｒであり、縦軸はメモリセルトランジスタＭＴのしきい値Ｖｔｈであり、すなわち、同図はデータの保持特性を例示している。なお同図には、本実施形態に係る不揮発性半導体記憶装置１１１の特性ＥＣと、比較例の不揮発性半導体記憶装置の特性ＣＣと、が例示されている。なお、これらの特性は、８５℃の温度の場合の特性である。なお、同図には、消去動作ＥＰのしきい値Ｖｔｈｅも示されている。
【０１２６】
比較例の不揮発性半導体記憶装置においては、書き込み動作ＰＰが、ソフト消去の第４動作Ｐ２を有していない。すなわち、書き込み動作ＰＰとして、目標のしきい値Ｖｔｈになるように書き込み電圧Ｖｐｇｍが電極膜ＷＬ１Ｄに印加される。これ以外は、不揮発性半導体記憶装置１１１と同様の動作が行われる。
【０１２７】
図１５に表したように、比較例の不揮発性半導体記憶装置の特性ＣＣにおいては、保持時間ｔｒの経過と共に、しきい値Ｖｔｈは急激に低下し、その後は緩やかに低下する。このように、比較例においては、書き込み動作ＰＰ時の保持特性が低く、しきい値Ｖｔｈの保持時間ｔｒに対する変化が大きい。これは、書き込み電圧Ｖｐｇｍを印加した後、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、電子ｃｇ１ｂが捕獲され、これが比較的短い時間において放出されることが原因であると推測される。
【０１２８】
これに対し、図１５に表したように、本実施形態に係る不揮発性半導体記憶装置１１１の特性ＥＣにおいては、しきい値Ｖｔｈは、保持時間ｔｒの経過に対して急激に低下せず、しきい値Ｖｔｈは、ほぼ一定である。これは、不揮発性半導体記憶装置１１１においては、書き込み動作ＰＰにおいて、強い書き込みの第３動作Ｐ１と、ソフト消去の第４動作Ｐ２と、が実施されるため、第３動作Ｐ１で発生する、浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂが、第４動作Ｐ２によって放出されためである。これにより、不揮発性半導体記憶装置１１１においては、書き込み動作ＰＰ時の保持特性が向上する。
【０１２９】
なお、既に説明したように、例えば円筒形の電荷蓄積層の内側と外側とでの曲率の違いに基づく内側絶縁膜４２と外側絶縁膜４３との電界の差異のばらつきによって、データ保持特性が劣化することに対して、本実施形態に係る動作を採用することで、書き込み動作ＰＰ時の保持特性の劣化を抑制することが可能となる。
【０１３０】
なお、ソフト消去の第４動作Ｐ２において、記憶層４８に捕獲されている電子ｃｇ１ａは、チャネルから遠い位置に捕獲されているので、電子ｃｇ１ａがしきい値Ｖｔｈの変動へ与える影響は小さい。このため、不揮発性半導体記憶装置１１１においては、ソフト消去を行わない比較例（チャネル界面付近にも電子ｃｇ１ｂが存在する場合）よりも、多くの電子ｃｇ１ａが記憶層４８に捕獲される場合があるが、この場合において、この捕獲は、深く安定したエネルギー準位への捕獲なので、信頼性に関する問題は実質的に発生しない。
【０１３１】
なお、上記においては、書き込み動作ＰＰにおいて、電子ｃｇ１ａを記憶層４８に注入し、蓄積する場合として説明したが、記憶層４８への電子ｃｇ１ａの注入、及び、記憶層４８からの正孔の引き抜き、の少なくともいずれかを行えば良い。
【０１３２】
以下、Ｕ字形のＮＡＮＤストリングが多数設けられた場合の第３動作Ｐ３及び第４動作Ｐ４の例について説明する。
図１６は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、それぞれ第３動作Ｐ３及び第４動作Ｐ４における各電位の関係を例示している。これらの図において、実線、破線及び一点鎖線は、各要素間の電気的な接続関係を示すと共に、それらの線の種類（破線及び一点鎖線におけるスペースの長さ等を含む）と太さとは、電位（印加される電圧）の種類を示している。また、これらの図においては、図を見やすくするために、線の一部が省略されており、相互に接続される要素間の線のうちの一部は描かれていない。
【０１３３】
図１６（ａ）に表したように、本具体例では、一例として、４つのＵ字形のＮＡＮＤストリングのうちの図中の右端のＮＡＮＤストリングの右側の第８半導体ピラーＳＰ８の一番上のメモリセルＭＣ８３に、データを書き込む場合が示されている。
【０１３４】
図１６（ａ）に表したように、第３動作Ｐ３（強い書き込み）においては、選択された第８半導体ピラーＳＰ８に対向するドレイン側選択ゲート電極ＳＧＤ８と、第７半導体ピラーＳＰ７に対向するソース側選択ゲート電極ＳＧＳ７と、に、オン状態である書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１が印加される。そして、非選択の半導体ピラーＳＰ１〜ＳＰ６の選択ゲート電極（ドレイン側選択ゲート電極ＳＧＤ１、ＳＧＤ４、ＳＧＤ５、並びに、ソース側選択ゲート電極ＳＧＳ２、ＳＧＳ３、ＳＧＳ６）は、オフ状態の電位（例えば基準電位Ｖ００）に設定される。そして、選択ビットである電極膜ＷＬ３Ａには、書き込み電圧Ｖｐｇｍが印加される。そして、非選択ビットである電極膜（例えば電極膜ＷＬ０Ａ〜ＷＬ２Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ）には、パス電圧Ｖｐａｓｓが印加される。そして、選択セルであるメモリセルＭＣ８３に対応するビット線ＢＬ１、並びに、ソース線（例えばソース線ＳＬ１及びＳＬ２）は、接地電位ＧＮＤ（基準電位Ｖ００）とされ、それ以外のビット線（例えばビット線ＢＬ２）には、書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１が印加される。
【０１３５】
そして、図１６（ｂ）に表したように、第４動作Ｐ４（ソフト消去）においては、選択セルであるメモリセルＭＣ８３に対応するビット線ＢＬ１、並びに、ソース線（例えばソース線ＳＬ１及びＳＬ２）には、ソフト消去電圧Ｖｅｒａ１が印加され、それ以外のビット線（例えばビット線ＢＬ２）は、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。選択された第８半導体ピラーＳＰ８に対向するドレイン側選択ゲート電極ＳＧＤ８と、第７半導体ピラーＳＰ７に対向するソース側選択ゲート電極ＳＧＳ７と、に、ソフト消去時選択ゲート電圧ＶｅｒａＧ１が印加される。そして、非選択の半導体ピラーＳＰ１〜ＳＰ６の選択ゲート電極（ドレイン側選択ゲート電極ＳＧＤ１、ＳＧＤ４、ＳＧＳ５、並びに、ソース側選択ゲート電極ＳＧＳ２、ＳＧＳ３、ＳＧＳ６）には、ソフト消去電圧Ｖｅｒａ１が印加される。そして、選択ビットである電極膜ＷＬ３Ａは、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。そして、非選択ビットである電極膜（例えば電極膜ＷＬ０Ａ〜ＷＬ２Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ）は、浮遊状態ＦＬＴに設定される。
このような電圧の印加及び電位の設定は、制御部ＣＴＵによって行われ、これにより、上記の動作と上記の効果が得られる。
【０１３６】
本具体例は、ソフト消去が、選択されたメモリセルＭＣに対して実施される例であるが、本発明はこれに限らない。例えば、浅いエネルギー準位に捕獲された電荷だけを放出させるような弱い電圧条件を用いた全面消去（ブロック消去）を、ソフト消去として実施しても良い。この場合、書き込みを行っていないメモリセルＭＣ、または、既に書き込み及びソフト消去（第３動作Ｐ３及び第４動作Ｐ４）によってしきい値が確定したメモリセルＭＣは、浅いエネルギー準位に捕獲された電荷を有していないので、しきい値変動が発生しない。
【０１３７】
また、例えば、ブロック内に含まれる所望のメモリセルＭＣの全てに対して所望のしきい値よりも高いレベルの書き込みを行った後（第３動作Ｐ３を実施した後）、そのブロックに含まれるメモリセルＭＣの全てに対して一度にソフト消去を実施して（第４動作Ｐ４）を実施して、そのブロックに含まれるメモリセルＭＣにおける浅い準位のトラップを放出されても良い。
【０１３８】
図１７は、第２の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第４動作Ｐ２における電位の別の状態を例示する、それぞれ模式図及びグラフ図である。
図１７（ａ）及び（ｂ）に表したように、別の動作における第４動作Ｐ２においては、一方の配線ＷＲ（第１配線Ｗ１であり、この場合はソース線ＳＬ）には、消去電圧Ｖｅｒａが印加され、他方の配線ＷＲ（第２配線Ｗ２であり、この場合はビット線ＢＬ）は、浮遊状態ＦＬＴに設定される。
【０１３９】
そして、ソース側選択ゲート電極ＳＧＳには、ソフト消去時選択ゲート電圧ＶｅｒａＧ１が印加され、ドレイン側選択ゲート電極ＳＧＤは、浮遊状態ＦＬＴに設定される。または、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤの両方に、ソフト消去時選択ゲート電圧ＶｅｒａＧ１を印加しても良い。
【０１４０】
そして、書き込みを行う電極膜ＷＬ１Ｄは、接地電位ＧＮＤ（基準電位Ｖ００）に設定され、非選択電極膜及びバックゲートＢＧは、浮遊状態ＦＬＴに設定される。
【０１４１】
この場合も、図１２（ｄ）及び図１３（ａ）〜（ｄ）に関して説明したのと同様に、ソフト消去電圧Ｖｅｒａ１及びソフト消去時選択ゲート電圧ＶｅｒａＧ１を設定することができ、すなわち、第９電位Ｖ０９、第１０電位Ｖ１０及び第１２電位Ｖ１２を設定することができる。これにより、ソフト消去を実施することができる。
【０１４２】
そして、図１２（ａ）及び（ｂ）に例示した第３動作Ｐ１（強い書き込み）を実施した後に、図１７（ａ）及び（ｂ）に例示した第４動作Ｐ２を実施することで、チャネル界面付近の浅いエネルギー準位に捕獲された電子ｃｇ１ｂを予め除去し、書き込み時のデータ保持特性を向上させることができる。
【０１４３】
なお、本実施形態に係る不揮発性半導体記憶装置１１１において、制御部ＣＴＵは、図１に関して説明した動作と、図１１に関して説明した動作と、の両方を実施することができる。すなわち、消去動作ＥＰにおいては、第１動作Ｅ１（強い消去）及び第２動作Ｅ２（ソフト書き込み）の組みあわせを実施し、書き込み動作ＰＰにおいては、第３動作Ｐ１（強い書き込み）及び第４動作Ｐ２（ソフト消去）の組みあわせを実施しても良い。
【０１４４】
上記において強い消去及び強い書き込みは、目標とするしきい値よりも、それぞれ低く及び高く設定することを指しているが、例えば実質的に目標のしきい値に設定されても良く、各電位の関係が、それぞれ、図６（ｂ）及び図７（ａ）〜（ｃ）、並びに、図１２（ｂ）及び図１３（ａ）〜（ｃ）、に例示された関係であれば良い。また、上記において、ソフト書き込み及びソフト消去は、蓄積されるべきデータの状態に実質的に変化がおきないことを指しているが、各電位の関係が、それぞれ、図６（ｄ）及び図７（ａ）〜（ｃ）、並びに、図１２（ｄ）及び図１３（ａ）〜（ｄ）、に例示された関係であれば良い。
【０１４５】
（第３の実施の形態）
図１８及び図１９は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ模式的断面図及び模式的斜視図である。
なお、図１９においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０１４６】
図１８及び図１９に表したように、本実施形態に係る不揮発性半導体記憶装置１２０も、メモリ部ＭＵと制御部ＣＴＵとを備える。
そして、メモリ部ＭＵにおいては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧ（例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
【０１４７】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１４８】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬ（配線ＷＲであり、例えば第１配線Ｗ１）が設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１４９】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬ（配線ＷＲであり、例えば第２配線Ｗ２）に接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１５０】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１５１】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１５２】
このような構造の不揮発性半導体記憶装置１２０においても、制御部ＣＴＵは、図１に関して説明した動作と、図１１に関して説明した動作と、の少なくともいずれかを実施することができる。すなわち、消去動作ＥＰにおいては、第１動作Ｅ１（強い消去）及び第２動作Ｅ２（ソフト書き込み）の組みあわせを実施する。また、書き込み動作ＰＰにおいては、第３動作Ｐ１（強い書き込み）及び第４動作Ｐ２（ソフト消去）の組みあわせを実施する。
【０１５３】
このように、直線状の半導体ピラーＳＰを有する不揮発性半導体記憶装置１２０においても、チャネル界面付近の浅いエネルギー準位に捕獲された電荷（正孔ｃｇ２ｂ、電子ｃｇ１ｂ）を予め除去し、消去動作及び書き込み動作の少なくともいずれかにおいて、データ保持特性を向上させることができる。
【０１５４】
なお、本発明の実施形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１５５】
また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１５６】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１５７】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５８】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１５９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１６０】
１１…半導体基板、 １１ａ…主面、 １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、 ２２…ビア、 ３１…ビアプラグ、 ３２…ワード配線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…記憶層、 １１０、１１１、１２０…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＢＬ、ＢＬ１、ＢＬ２…ビット線、 ＣＣ…特性、 ＣＰ…接続部、 ＣＰ１、ＣＰ２…第１及び第２接続部、 ＣＴＵ…制御部、 ＣＵ…回路部、 Ｅ１、Ｅ２…第１動作、第２動作、 ＥＣ…特性、 ＥＰ…消去動作、 ＦＬＴ…浮遊状態、 ＧＮＤ…接地電位、 ＩＬ…絶縁層、 ＬＳＧ…下部選択ゲート電極、 ＬＳＧＩ…下部選択ゲート絶縁膜、 ＭＣ、ＭＣ８３…メモリセル、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＴ…メモリセルトランジスタ、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 Ｐ１、Ｐ２…第３動作、第４動作、 ＰＰ…書き込み動作、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＤ、ＳＧＤ１、ＳＧＤ４、ＳＧＤ５、ＳＧＤ８…ドレイン側選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＳ、ＳＧＳ２、ＳＧＳ３、ＳＧＳ６、ＳＧＳ７…ソース側選択ゲート電極、 ＳＬ、ＳＬ１、ＳＬ２…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ８…第１〜第８半導体ピラー、 ＴＥ１、ＴＥ２、ＴＰ１、ＴＰ２…期間、 ＴＨ…貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 Ｖ００…基準電位、 Ｖ０１〜Ｖ１３…第１〜第１３電位、 Ｖ１、Ｖ２…ビア、 ＶＢＬ、ＶＳＧＤ、ＶＳＧＳ、ＶＳＬ、ＶＷＬ、ＶＷＬＮ、ＶＷＬＳ…電位、 Ｖｅｒａ…消去電圧、 Ｖｅｒａ１…ソフト消去電圧、 ＶｅｒａＧ…消去時選択ゲート電圧、 ＶｅｒａＧ１…ソフト消去時選択ゲート電圧、 Ｖｐ…電位、 Ｖｐａｓｓ…パス電圧、 ＶｐａｓｓＧ…ソフト書き込み時選択ゲートパス電圧、 ＶｐａｓｓＧ１…書き込み時選択ゲートパス電圧、 Ｖｐｇｍ…書き込み電圧、 ＶｐｇｍＷ…ソフト書き込み電圧、 Ｗ１、Ｗ２…第１、第２配線、 ＷＬ、ＷＬ０Ｄ〜ＷＬ３Ｄ、ＷＬ０Ｓ〜ＷＬ３Ｓ、ＷＬ０Ａ〜ＷＬ３Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ、ＷＬＡ、ＷＬＢ…電極膜、 ＷＲ…配線、 ｃｇ１ａ、ｃｇ１ｂ…電子、 ｃｇ２ａ、ｃｇ２ｂ…正孔、 ｔ…時間、 ｔ１１〜ｔ１８、ｔ２１〜ｔ２８…時刻、 ｔｒ…保持時間
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、貫通ホールの側面上に電荷蓄積層（記憶層）を形成し、貫通ホールの内部にシリコンを埋め込み、シリコンピラーを形成する。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
【０００４】
このような一括加工型３次元積層メモリにおいては、貫通ホールの内側の電極膜の側壁に、ブロック絶縁膜→電荷蓄積層→トンネル絶縁膜→チャネルシリコン（シリコンピラーとなる例えばアモルファスシリコン）の順序で、各膜が形成される。そのため、従来の平面型ＭＯＮＯＳメモリとは成膜順序が逆になり、特に、トンネル絶縁膜とチャネルシリコンとの間の界面の状態が、両者で大きく異なる。
【０００５】
すなわち、平面型の場合は、トンネル絶縁膜とチャネルシリコンとの間に、チャネルシリコンを熱酸化して形成される酸化界面が形成されるのに対し、一括加工型３次元積層メモリの場合は、トンネル絶縁膜の上にチャネル用のアモルファスシリコンが成膜されただけの界面が形成される。後者のような成膜のみの界面には、ダングリングボンドなど電荷トラップサイトとなり易いエネルギー準位が多数生成され、これがデバイス動作及び信頼性に悪影響を与える場合がある。
【０００６】
例えば、データ消去時にはチャネル側から電荷蓄積層に向かって正孔を注入するが、正孔は、電荷蓄積層に捕獲されるだけでなく、チャネル界面のトラップにも捕獲される。そして、チャネル界面付近の浅いエネルギー準位のトラップに捕獲された正孔が放出されると、消去時のデータ保持特性が劣化する。同様に、データ書き込み時においては、注入した電子がチャネル界面のトラップに捕獲され、この電子が放出されると、書き込み時のデータ保持特性が劣化する。
【０００７】
このように、一括加工型３次元積層メモリにおいて特有に、チャネル界面付近にトラップが発生し易く、これによってデータ保持特性が劣化する場合があり、改良の余地がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記半導体ピラーの一端と電気的に接続された配線と、を有し、前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を第１電位に設定しつつ、前記電極膜を前記第１電位よりも低い第２電位に設定する第１動作の実施の後に、前記配線を第３電位に設定しつつ、前記電極膜を前記第３電位よりも高い第４電位に設定する第２動作を実施することを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
本発明の他の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた複数の記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記半導体ピラーの一端に電気的に接続された配線と、を有し、前記制御部は、前記複数の記憶層のうちの少なくともいずれかの前記記憶層への電子の注入、及び、前記少なくともいずれかの前記記憶層からの正孔の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を第７電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第７電位よりも高い第８電位に設定する第３動作の実施の後に、前記配線を第９電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第９電位よりも低い第１０電位に設定する第４動作を実施することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャート図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の電極膜を示す模式的平面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の特性を示すグラフ図である。
【図１０】第１の実施形態に係る不揮発性半導体記憶装置の別の動作を示す模式図である。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャート図である。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１４】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の特性を示すグラフ図である。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。
【図１７】第２の実施形態に係る不揮発性半導体記憶装置の別の動作を示す模式図である。
【図１８】第３の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図１９】第３の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
（第１の実施の形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、消去動作時のデータ保持特性を向上させる。
【００１６】
図１は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図２、図３及び図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ、模式的断面図、模式的斜視図及び模式的断面図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
本実施形態に係る不揮発性半導体記憶装置１１０は、一括加工型３次元積層フラッシュメモリである。
まず、図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１７】
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、制御部ＣＴＵと、を備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
【００１８】
半導体基板１１においては、例えば、メモリセルが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１９】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００２０】
例えば制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
【００２１】
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２２】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２３】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２４】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２５】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
【００２６】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
【００２７】
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
【００２８】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２９】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。
【００３０】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００３１】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００３２】
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３３】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
【００３４】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００３５】
なお、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
【００３６】
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。 すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【００３７】
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００３８】
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【００３９】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で接続部ＣＰによって接続されなくても良い。以下では、２本の半導体ピラーＳＰが接続部ＣＰによって接続される場合について説明する。
【００４０】
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
【００４１】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４２】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４３】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４４】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
【００４５】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００４６】
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
【００４７】
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
【００４８】
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００４９】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００５０】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
【００５１】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【００５２】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５３】
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、にも設けられる。
【００５４】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【００５５】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
【００５６】
図１に表したように、このような構成を有する不揮発性半導体記憶装置１１０においては、制御部ＣＴＵは、消去動作を行う際に、配線ＷＲを第１電位Ｖ０１に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する第１動作を実施する（ステップＳ１１０）。
【００５７】
そして、その後、制御部ＣＴＵは、配線ＷＲを第３電位Ｖ０３に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも高い第４電位Ｖ０４に設定する第２動作を実施する（ステップＳ１２０）。
【００５８】
なお、消去動作は、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作である。すなわち、メモリセルＭＣとなるメモリセルトランジスタは、しきい値が低い状態（消去状態）と、前記しきい値が低い状態よりも相対的にしきい値が高い状態（書き込み状態）と、を有する。そして、消去動作は、メモリセルトランジスタのしきい値を、低い側に設定する動作である。
【００５９】
なお、書き込み動作は、記憶層４８への電子の注入、及び、記憶層４８からの正孔の引き抜き、の少なくともいずれかを行う動作である。すなわち、書き込み動作は、メモリセルトランジスタのしきい値を、高い側に設定する動作である。
【００６０】
第１動作においては、第２電位Ｖ０２が第１電位Ｖ０１よりも低いので、配線ＷＲを基準にした時、電極膜ＷＬは負極性の電位を有する。これにより、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかが行われる。
第１動作においては、目標とするしきい値よりも若干低い値になる状態を形成する。すなわち、いわゆる「強い消去」を行う。
【００６１】
そして、第２動作においては、第４電位Ｖ０４が第３電位Ｖ０３よりも高いので、配線ＷＲを基準にした時、電極膜ＷＬは正極性の電位を有する。すなわち、メモリセルトランジスタのしきい値は、第１動作において設定されたしきい値よりも若干高い値になり、結果として目標となるしきい値に設定されるようにする。この時の動作は、データの書き込み状態になるような動作ではなく、いわゆる「ソフト書き込み」の動作である。
【００６２】
このように、消去動作において、目標とするしきい値よりも低いしきい値に一旦深く消去する「強い消去」（第１動作）の実施と、その後、目標とするしきい値に設定する「ソフト書き込み」（第２動作）の実施と、を組み合わせて実施することにより、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、消去動作時のデータ保持特性を向上させることができる。
【００６３】
以下、制御部ＣＴＵの動作の具体例を説明する。
図６は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第１動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第２動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｂ）及び（ｄ）において、横軸は時間ｔを示し、縦軸は電位Ｖｐを示す。
【００６４】
図７は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、第１動作及び第２動作における、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）、ドレイン側選択ゲート電極ＳＧＤの電位ＶＳＧＤ及びソース側選択ゲート電極ＳＧＳの電位ＶＳＧＳ、並びに、電極膜ＷＬの電位ＶＷＬ、をそれぞれ示している。
【００６５】
図８は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、第１動作、第２動作、及び、第２動作後、におけるエネルギーバンド図である。
【００６６】
図６（ａ）及び（ｂ）に表したように、第１動作Ｅ１においては、配線ＷＲには、消去電圧Ｖｅｒａが印加され、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、電極膜ＷＬ及びバックゲートＢＧは、接地電位ＧＮＤ（すなわち基準電位Ｖ００）に設定される。
【００６７】
すなわち、第１動作Ｅ１においては、制御部ＣＴＵは、配線ＷＲを第１電位Ｖ０１（消去電圧Ｖｅｒａ）に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２（基準電位Ｖ００）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第１電位Ｖ０１よりも低く第２電位Ｖ０２よりも高い第５電位Ｖ０５（消去時選択ゲート電圧ＶｅｒａＧ）に設定する。
【００６８】
例えば、図７（ａ）〜（ｃ）に表したように、第１動作Ｅ１の期間ＴＥ１において、消去電圧Ｖｅｒａは、時刻ｔ１１において基準電位Ｖ００から上昇し、第１電位Ｖ０１に達し、その後低下し、時刻ｔ１４において基準電位Ｖ００に戻る。そして、消去時選択ゲート電圧ＶｅｒａＧは、時刻ｔ１２において基準電位Ｖ００から上昇し、第５電位Ｖ０５に達し、その後低下し、時刻ｔ１３において基準電位Ｖ００に戻る。一方、電極膜ＷＬ及びバックゲートＢＧの電位は、基準電位Ｖ００で、一定である。
【００６９】
第１電位Ｖ０１は例えば２０Ｖ（ボルト）であり、第５電位Ｖ０５は例えば１５Ｖであり、基準電位Ｖ００は例えば０Ｖである。このように、第５電位Ｖ０５は、第１電位Ｖ０１よりも低く、その差は例えば５Ｖ程度である。なお、消去時選択ゲート電圧ＶｅｒａＧの最大値（すなわち第５電位Ｖ０５と基準電位Ｖ００との差）は、選択ゲート電極ＳＧの選択ゲートトランジスタの耐圧よりも低い値である。
【００７０】
ここで、時刻ｔ１２は時刻ｔ１１よりも後の時刻であり、時刻ｔ１３は時刻ｔ１４よりも前の時刻である。すなわち、消去電圧Ｖｅｒａは、どの時刻の場合も消去時選択ゲート電圧ＶｅｒａＧの値以上である。
【００７１】
このような消去時選択ゲート電圧ＶｅｒａＧをドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに印加することで、選択ゲートトランジスタのゲート破壊を起こさず、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに対向する部分近傍の半導体ピラーＳＰにおいて、ＧＩＤＬ（Gate-Induced-Drain-Leakage）を発生させることができる。
【００７２】
そして、消去電圧Ｖｅｒａを配線ＷＲに印加することにより、電極膜ＷＬと半導体ピラーＳＰとの交差部分に形成されるメモリセルトランジスタＭＴの記憶層４８に正孔が注入される。この時、消去電圧Ｖｅｒａは、メモリセルトランジスタＭＴのしきい値が、消去状態の目標とするしきい値よりも若干低い値になるような電圧にする。例えば目標とするしきい値が−２Ｖである時には、メモリセルトランジスタＭＴのしきい値は、−３Ｖ程度に設定される。すなわち、強い消去が実施される。
【００７３】
すなわち、図８（ａ）に表したように、半導体ピラーＳＰの側から電極膜ＷＬの方向に向けて、正孔が注入され、正孔ｃｇ２ａが記憶層４８に捕獲される。この時、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップにも、正孔ｃｇ２ｂが捕獲される。
【００７４】
そして、この後、図６（ｃ）及び（ｄ）に表したように、第２動作Ｅ２においては、配線ＷＲが、接地電位ＧＮＤ（基準電位Ｖ００）に設定され、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧが印加され、電極膜ＷＬ及びバックゲートＢＧには、ソフト書き込み電圧ＶｐｇｍＷが印加される。
【００７５】
すなわち、第２動作Ｅ２においては、制御部ＣＴＵは、配線ＷＲを第３電位Ｖ０３（基準電位Ｖ００）に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも高い第４電位Ｖ０４（ソフト書き込み電圧ＶｐｇｍＷ）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第３電位Ｖ０３よりも高く第４電位Ｖ０４よりも低い第６電位Ｖ０６（ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧ）に設定する。
【００７６】
例えば図７（ａ）〜（ｃ）に表したように、第２動作Ｅ２の期間ＴＥ２において、ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧは、時刻ｔ１５において基準電位Ｖ００から上昇し、第６電位Ｖ０６に達し、その後低下し、時刻ｔ１８において基準電位Ｖ００に戻る。そして、ソフト書き込み電圧ＶｐｇｍＷは、時刻ｔ１６において基準電位Ｖ００から上昇し、第４電位Ｖ０４に達し、その後低下し、時刻ｔ１７において、基準電位Ｖ００に戻る。なお、時刻ｔ１６は時刻ｔ１５よりも後の時刻であり、時刻ｔ１７は時刻ｔ１８よりも前の時刻である。一方、配線ＷＲの電位は（電位ＶＢＬ及びＶＳＬ）は、基準電位Ｖ００で、一定である。
【００７７】
第４電位Ｖ０４は例えば１０Ｖ程度であり、第６電位Ｖ０６は例えば５Ｖ程度であり、基準電位Ｖ００は例えば０Ｖである。ここで、ソフト書き込み時選択ゲートパス電圧ＶｐａｓｓＧの最大値（すなわち第６電位Ｖ０６と基準電位Ｖ００との差）は、ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタがオン状態になる程度の電圧である。
【００７８】
なお、メモリセルトランジスタＭＴにデータを書き込む際には、電極膜ＷＬに印加する書き込み電圧は、例えば１７Ｖ以上である。これに対し、上記の第４電位Ｖ０４は、１０Ｖ程度であり、第２動作Ｅ２においては、ソフト書き込みが実施される。
【００７９】
ソフト書き込み電圧ＶｐｇｍＷは、通常の書き込みパルスの電圧に比べて低い電圧（例えば、通常の書き込み電圧の６０％以下の電圧）であり、例えば、通常のデータの書き込みパルスの電圧が１７Ｖであれば、１０Ｖ程度以下に設定される。このソフト書き込み電圧ＶｐｇｍＷは、トンネル絶縁膜を大きなＦＮ電流（Fowler-Nordheim放出電流）が流れるような状況は発生させないが、チャネルとトンネル絶縁膜との界面付近にトラップされた浅いエネルギー準位にある電荷（この場合は正孔）を放出させるのには十分な電圧である。
【００８０】
これにより、図８（ｂ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の界面付近の部分の、浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂが、例えば半導体ピラーＳＰの方向に向かって引き抜かれる。すなわち、記憶層４８に捕獲された正孔ｃｇ２ａの状態は実質的に変化せず、浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂのみが放出される。
【００８１】
これにより、図８（ｃ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰの側の部分、すなわちチャネル界面付近、の浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂは消失し、記憶層４８に捕獲された正孔ｃｇ２ａのみが残り、正常な消去状態が形成される。
【００８２】
そして、第２動作Ｅ２により、メモリセルトランジスタＭＴのしきい値は、第１動作Ｅ１の後よりも例えば１Ｖ程度上昇し、結果として、目標の値（例えば−２Ｖ）になる。
【００８３】
このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、消去動作ＥＰが、強い消去の第１動作Ｅ１と、ソフト書き込みの第２動作Ｅ２と、の組みあわせを含むことにより、チャネル界面付近の浅いエネルギー準位に捕獲された正孔ｃｇ２ｂを予め除去し、消去時のデータ保持特性を向上させることができる。
【００８４】
図９は、第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図の横軸は、消去動作ＥＰが終了してからの保持時間ｔｒであり、縦軸はメモリセルトランジスタＭＴのしきい値Ｖｔｈであり、すなわち、同図はデータの保持特性を例示している。なお同図には、本実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣと、比較例の不揮発性半導体記憶装置の特性ＣＣと、が例示されている。なお、これらの特性は、８５℃の温度の場合の特性である。なお、同図には、書き込み動作ＰＰのしきい値Ｖｔｈｐも示されている。
【００８５】
比較例の不揮発性半導体記憶装置においては、消去動作ＥＰは、ソフト書き込みの第２動作Ｅ２を有していない。すなわち、消去動作ＥＰとして、目標のしきい値Ｖｔｈになるように消去電圧Ｖｅｒａが配線ＷＲに印加される。これ以外は、不揮発性半導体記憶装置１１０と同様の動作が行われる。
【００８６】
図９に表したように、比較例の不揮発性半導体記憶装置の特性ＣＣにおいては、保持時間ｔｒの経過と共に、しきい値Ｖｔｈは急激に上昇し、その後は緩やかに上昇する。この急激な上昇を示す保持時間ｔｒは、例えば数秒〜数分の程度である。このように、比較例においては、消去動作ＥＰ時の保持特性が低く、しきい値Ｖｔｈの保持時間ｔｒに対する変化が大きい。これは、消去電圧Ｖｅｒａを印加した後、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲され、これが比較的短い時間において放出されることが原因であると推測される。
【００８７】
これに対し、図９に表したように、本実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣにおいては、しきい値Ｖｔｈは、保持時間ｔｒの経過に対して急激に上昇せず、しきい値Ｖｔｈは、ほぼ一定である。これは、不揮発性半導体記憶装置１１０においては、消去動作ＥＰにおいて、強い消去の第１動作Ｅ１と、ソフト書き込みの第２動作Ｅ２と、が実施されるため、第１動作Ｅ１で発生する、浅いエネルギー準位のトラップに捕獲された正孔ｃｇ２ｂが、第２動作Ｅ２によって放出されるためである。これにより、不揮発性半導体記憶装置１１０においては、消去動作ＥＰ時の保持特性が向上する。
【００８８】
なお、一括加工型３次元積層メモリの動作においては、例えば円筒形の電荷蓄積層の内側と外側とでの曲率の違いに基づく内側絶縁膜４２と外側絶縁膜４３との電界の差異を利用することができる。この時、例えば貫通ホールＴＨの形状や大きさのばらつきによって、この電界のばらつきが大きくなり、これにより保持特性が劣化することがあり得る。このような場合に、本実施形態に係る動作を採用することで、消去動作ＥＰ時の保持特性の劣化を抑制することが可能となる。
【００８９】
なお、ソフト書き込みの第２動作Ｅ２において、記憶層４８に捕獲されている正孔ｃｇ２ａは、チャネルから遠い位置に捕獲されているので、正孔ｃｇ２ａがしきい値Ｖｔｈの変動へ与える影響は小さい。このため、不揮発性半導体記憶装置１１０においては、ソフト書き込みを行わない比較例（チャネル界面付近にも正孔ｃｇ２ｂが存在する場合）よりも、多くの正孔ｃｇ２ａが記憶層４８に捕獲される場合があるが、この場合において、この捕獲は、深く安定したエネルギー準位への捕獲なので、信頼性に関する問題は実質的に発生しない。
【００９０】
なお、上記においては、消去動作ＥＰにおいて、正孔ｃｇ２ａを記憶層４８に注入し、蓄積する場合として説明したが、記憶層４８への正孔ｃｇ２ａの注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行えば良い。
【００９１】
また、上記の第１動作Ｅ１（強い消去）においては、電極膜ＷＬ及びバックゲートＢＧが、接地電位ＧＮＤ（すなわち基準電位Ｖ００）に設定され場合として説明したが、バックゲートＢＧの部分においては消去も書き込みも行わないので、電極膜ＷＬを接地電位ＧＮＤ（基準電位Ｖ００）に設定し、バックゲートＢＧは浮遊状態に設定しても良い。
【００９２】
さらに、上記の第２動作Ｅ２（ソフト書き込み）においては、電極膜ＷＬ及びバックゲートＢＧにソフト書き込み電圧ＶｐｇｍＷが印加される場合として説明したが、バックゲートＢＧの部分において消去や書き込みを行わない場合は、電極膜ＷＬにソフト書き込み電圧ＶｐｇｍＷを印加し、バックゲートＢＧは浮遊状態または接地電位ＧＮＤ（基準電位Ｖ００）に設定しても良い。
【００９３】
また、本具体例においては、Ｕ字形状の半導体ピラーＳＰのそれぞれの端に接続されたソース線ＳＬ及びビット線ＢＬの両方が同じ電位に設定されるが、本発明はこれに限らない。すなわち、以下に説明するように、半導体ピラーＳＰの一方の端に接続された配線ＷＲ（ソース線ＳＬ及びビット線ＢＬのいずれか）を所定の電位に設定し、他方の端（ソース線ＳＬ及びビット線ＢＬの前記いずれかではない方）を浮遊状態に設定しても良い。
【００９４】
図１０は、第１の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第１動作Ｅ１における電位の別の状態を例示する、それぞれ模式図及びグラフ図である。
図１０（ａ）及び（ｂ）に表したように、別の動作における第１動作Ｅ１においては、一方の配線ＷＲ（第１配線Ｗ１であり、この場合はソース線ＳＬ）には、消去電圧Ｖｅｒａが印加され、他方の配線ＷＲ（第２配線Ｗ２であり、この場合はビット線ＢＬ）は、浮遊状態ＦＬＴに設定される。
【００９５】
そして、ソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、ドレイン側選択ゲート電極ＳＧＤは、浮遊状態ＦＬＴに設定される。または、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤの両方に、消去時選択ゲート電圧ＶｅｒａＧを印加しても良い。
【００９６】
そして、電極膜ＷＬ及びバックゲートＢＧは、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。
【００９７】
この場合も、図６（ｂ）及び図７（ａ）〜（ｃ）に関して説明したのと同様に、消去電圧Ｖｅｒａ及び消去時選択ゲート電圧ＶｅｒａＧを設定することができ、すなわち、第１電位Ｖ０１、第２電位Ｖ０２及び第５電位Ｖ０５を設定することができる。
【００９８】
このような第１動作Ｅ１を実施したときも、図８（ａ）に例示した強い消去状態を形成することができる。そして、この後、既に説明した第２動作Ｅ２（ソフト書き込み）を実施する。これにより、チャネル界面付近の浅いエネルギー準位に捕獲された正孔ｃｇ２ｂを予め除去し、消去時のデータ保持特性を向上させることができる。
【００９９】
（第２の実施の形態）
第２の実施形態に係る不揮発性半導体記憶装置１１１（図示せず）は、書き込み動作時のデータ保持特性を向上させる。本実施形態に係る不揮発性半導体記憶装置１１１は、不揮発性半導体記憶装置１１０に対して、制御部ＣＴＵの動作が異なる他は、不揮発性半導体記憶装置１１０と同様の構成を有する。
【０１００】
図１１は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
本実施形態においては、制御部ＣＴＵは、メモリセルトランジスタＭＴのいずれかに書き込みを行う際に、以下の第３動作（ステップＳ１３０）及び第４動作（ステップＳ１４０）を実施する。この時、書き込み動作は、複数の記憶層４８の少なくともいずれか（データの書き込みを行う特定のメモリセルトランジスタＭＴの記憶層４８）への電子の注入、及び、複数の記憶層４８の前記少なくともいずれかからの正孔の引き抜き、の少なくともいずれかを行う動作である。
【０１０１】
図１１に表したように、制御部ＣＴＵは、書き込み動作を行う際に、配線ＷＲを第７電位Ｖ０７に設定しつつ、複数の記憶層４８の少なくともいずれかに対向する電極膜ＷＬを第７電位Ｖ０７よりも高い第８電位Ｖ０８に設定する第３動作を実施する（ステップＳ１３０）。ここで、第３動作は、メモリセルトランジスタＭＴのしきい値を、目標とするしきい値よりも若干高い値にさせる。すなわち、いわゆる「強い書き込み」を行う。
【０１０２】
そして、その後、制御部ＣＴＵは、配線ＷＲを第９電位Ｖ０９に設定しつつ、複数の記憶層４８の前記少なくともいずれかに対向する電極膜ＷＬを第９電位Ｖ０９よりも低い第１０電位Ｖ１０に設定する第４動作を実施する（ステップＳ１４０）。第４動作においては、第３動作によって目標よりも若干高く設定されたしきい値を、目標のしきい値に変化させる程度の動作であり、いわゆる「ソフト消去」の動作である。
【０１０３】
このように、書き込み動作において、目標とするしきい値よりも高いしきい値に一旦高くする「強い書き込み」（第３動作）の実施と、その後、目標とするしきい値に設定する「ソフト消去」（第４動作）の実施と、を組み合わせて実施することにより、チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、書き込み動作時のデータ保持特性を向上させることができる。
【０１０４】
以下、制御部ＣＴＵの動作の具体例を説明する。なお、以下では、一例として、電極膜ＷＬ１Ｄに対応するメモリセルトランジスタＭＴにデータの書き込みを行い、それ以外の電極膜（例えば電極膜ＷＬ０Ｓ〜ＷＬ３Ｓ、電極膜ＷＬ０Ｄ、及び電極膜ＷＬ２Ｄ〜ＷＬ３Ｄであり、以下ではこれらを「非選択電極膜」と言う。）に対応するメモリセルトランジスタＭＴにはデータの書き込みを行わない場合の例を説明するが、データの書き込みを行うメモリセルトランジスタＭＴの位置や数は任意である。
【０１０５】
図１２は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第３動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第４動作における電位の状態を例示する、それぞれ模式図及びグラフ図である。
【０１０６】
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）、（ｃ）及び（ｄ）は、第３動作及び第４動作における、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）、ドレイン側選択ゲート電極ＳＧＤの電位ＶＳＧＤ及びソース側選択ゲート電極ＳＧＳの電位ＶＳＧＳ、書き込みを行う電極膜ＷＬ１Ｄの電位ＶＷＬＳ、並びに、非選択電極膜の電位ＶＷＬＮ、をそれぞれ示している。
【０１０７】
図１４は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、第３動作、第４動作、及び、第４動作後、におけるエネルギーバンド図である。
【０１０８】
図１２（ａ）及び（ｂ）に表したように、第３動作Ｐ１においては、配線ＷＲは、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。そして、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１が印加される。そして、書き込みを行う電極膜ＷＬ１Ｄには、書き込み電圧Ｖｐｇｍが印加される。そして、非選択電極膜及びバックゲートＢＧには、パス電圧Ｖｐａｓｓが印加される。
【０１０９】
すなわち、第３動作Ｐ１においては、制御部ＣＴＵは、配線ＷＲを第７電位Ｖ０７（基準電位Ｖ００）に設定しつつ、書き込みを行う電極膜ＷＬ１Ｄ（複数の記憶層４８の少なくともいずれかに対向する電極膜）を第７電位Ｖ０７よりも高い第８電位Ｖ０８（書き込み電圧Ｖｐｇｍ）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第７電位Ｖ０７よりも高く第８電位Ｖ０８よりも低い第１１電位Ｖ１１（書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１）に設定する。そして制御部ＣＴＵは、非選択電極膜（及びバックゲートＢＧ)を、第７電位Ｖ０７よりも高く第８電位Ｖ０８よりも低い第１３電位Ｖ１３（パス電圧Ｖｐａｓｓ）に設定する。
【０１１０】
例えば、図１３（ａ）〜（ｄ）に表したように、第３動作Ｐ１の期間ＴＰ１において、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）は、第７電位Ｖ０７（例えば基準電位Ｖ００）である。そして、書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１は、時刻ｔ２１において基準電位Ｖ００から上昇し、第１１電位Ｖ１１に達し、その後低下し、時刻ｔ２４において基準電位Ｖ００に戻る。そして、書き込み電圧Ｖｐｇｍは、時刻ｔ２２において基準電位Ｖ００から上昇し、第８電位Ｖ０８に達し、その後低下し、時刻ｔ２３において基準電位Ｖ００に戻る。そして、パス電圧Ｖｐａｓｓは、例えば時刻ｔ２１において基準電位Ｖ００から上昇し、第１３電位Ｖ１３に達し、その後低下し、時刻ｔ２４において基準電位Ｖ００に戻る。
【０１１１】
第８電位Ｖ０８は例えば１７Ｖであり、第１１電位Ｖ１１は例えば５〜７Ｖであり、第１３電位Ｖ１３は例えば７〜９Ｖであり、基準電位Ｖ００は例えば０Ｖである。
なお、時刻ｔ２２は時刻ｔ２１よりも後の時刻であり、時刻ｔ２３は時刻ｔ２４よりも前の時刻である。
【０１１２】
このような各電圧を印加することによって、書き込みを行う電極膜ＷＬ１Ｄと、半導体ピラーＳＰと、の交差部分に形成されるメモリセルトランジスタＭＴの記憶層４８に電子が注入される。この時、書き込み電圧Ｖｐｇｍは、メモリセルトランジスタＭＴのしきい値が、書き込み状態の目標とするしきい値よりも若干高い値（例えば１Ｖ程度高い値）になるような電圧に設定される。
【０１１３】
これにより、図１４（ａ）に表したように、半導体ピラーＳＰの側から電極膜ＷＬの方向に向けて、電子が注入され、電子ｃｇ１ａが記憶層４８に捕獲される。この時、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップにも、電子ｃｇ１ｂが捕獲される。
【０１１４】
そして、図１２（ｃ）及び（ｄ）に表したように、第４動作Ｐ２においては、配線ＷＲにソフト消去電圧Ｖｅｒａ１が印加され、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳには、ソフト消去時選択ゲート電圧ＶｅｒａＧ１が印加され、書き込みを行う電極膜ＷＬ１Ｄは、接地電位ＧＮＤ（基準電位Ｖ００）に設定され、非選択電極膜及びバックゲートＢＧは、浮遊状態ＦＬＴに設定される。
【０１１５】
すなわち、第４動作Ｐ２においては、制御部ＣＴＵは、配線ＷＲを第９電位Ｖ０９（ソフト消去電圧Ｖｅｒａ１）に設定しつつ、書き込みを行う電極膜ＷＬ１Ｄを第９電位Ｖ０９よりも低い第１０電位Ｖ１０（この場合は基準電位Ｖ００）に設定する。そして、制御部ＣＴＵは、選択ゲート電極ＳＧを、第９電位Ｖ０９よりも低く第１０電位Ｖ１０よりも高い第１２電位Ｖ１２（ソフト消去時選択ゲート電圧ＶｅｒａＧ１）に設定する。そして、制御部ＣＴＵは、非選択電極膜（及びバックゲートＢＧ）を、浮遊状態ＦＬＴに設定する。
【０１１６】
例えば、図１３（ａ）〜（ｄ）に表したように、第４動作Ｐ２の期間ＴＰ２において、ソフト消去電圧Ｖｅｒａ１は、時刻ｔ２５において基準電位Ｖ００から上昇し、第９電位Ｖ０９に達し、その後低下し、時刻ｔ２８において基準電位Ｖ００に戻る。そして、ソフト消去時選択ゲート電圧ＶｅｒａＧ１は、時刻ｔ２６において基準電位Ｖ００から上昇し、第１２電位Ｖ１２に達し、その後低下し、時刻ｔ２７において、基準電位Ｖ００に戻る。なお、時刻ｔ２６は時刻ｔ２５よりも後の時刻であり、時刻ｔ２７は時刻ｔ２８よりも前の時刻である。
【０１１７】
第９電位Ｖ０９は例えば１０Ｖ〜１２Ｖであり、第１２電位Ｖ１２は例えば５Ｖ〜７Ｖであり、基準電位Ｖ００は例えば０Ｖである。すなわち、ソフト消去時選択ゲート電圧ＶｅｒａＧ１の最大値（すなわち第１２電位Ｖ１２と基準電位Ｖ００との差）は、ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタがオン状態になる程度の電圧である。
【０１１８】
ソフト消去電圧Ｖｅｒａ１は、通常の消去パルスの電圧に比べて非常に低い電圧（通常の消去パルスの電圧の６０％以下の電圧）であり、例えば通常の消去パルスの電圧が２０Ｖであれば、１２Ｖ以下に設定するのが好ましい。このソフト消去電圧Ｖｅｒａ１は、トンネル絶縁膜を大きなＦＮ電流が流れるような状況は発生させないが、チャネル／トンネル絶縁膜界面付近にトラップされた浅いエネルギー準位にある電荷(電子)を放出させるのには十分な電圧である。
【０１１９】
これにより、図１４（ｂ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の界面付近の部分の、浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂが、例えば半導体ピラーＳＰの方向に向かって引き抜かれる。すなわち、記憶層４８に捕獲された電子ｃｇ１ａの状態は実質的に変化せず、浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂのみが放出される。
【０１２０】
これにより、図１４（ｃ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰの側の部分、すなわちチャネル界面付近、の浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂは消失し、記憶層４８に捕獲された電子ｃｇ１ａのみが残り、正常な書き込み状態が形成される。
【０１２１】
そして、第４動作Ｐ２により、メモリセルトランジスタＭＴのしきい値は、第３動作Ｐ１の後よりも低下し、結果として、目標のしきい値になる。
【０１２２】
このように、本実施形態に係る不揮発性半導体記憶装置１１１においては、書き込み動作ＰＰが、強い書き込みの第３動作Ｐ１と、ソフト消去の第４動作Ｐ２と、の組み合わせを含むことにより、チャネル界面付近の浅いエネルギー準位に捕獲された電子ｃｇ１ｂを予め除去し、消去時のデータ保持特性を向上させることができる。
【０１２３】
書き込み動作ＰＰにおけるデータ保持特性が、消去動作ＥＰのデータ保持特性に対して著しく劣化が大きく、且つ、その劣化が短時間のみで発生しその後収束するような特性が得られるような場合において、通常、書き込み動作ＰＰは、電極膜ＷＬごとの書き込みを行うため、ソフト消去は、電極膜ＷＬ単位で行うことができる。
【０１２４】
具体的には、第４動作Ｐ２においては、非選択電極膜は、浮遊状態ＦＬＴに設定する。これにより、半導体ピラーＳＰの電位の上昇に連れ、カップリング効果によって、浮遊状態ＦＬＴの電極膜ＷＬの電位も上昇するめ、半導体ピラーＳＰと浮遊状態ＦＬＴの電極膜ＷＬとの間には電位差が実質的に発生せず、浮遊状態ＦＬＴの電極膜ＷＬに対応するメモリセルトランジスタＭＴのデータの誤消去が抑制できる。
【０１２５】
図１５は、第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図の横軸は、書き込み動作ＰＰが終了してからの保持時間ｔｒであり、縦軸はメモリセルトランジスタＭＴのしきい値Ｖｔｈであり、すなわち、同図はデータの保持特性を例示している。なお同図には、本実施形態に係る不揮発性半導体記憶装置１１１の特性ＥＣと、比較例の不揮発性半導体記憶装置の特性ＣＣと、が例示されている。なお、これらの特性は、８５℃の温度の場合の特性である。なお、同図には、消去動作ＥＰのしきい値Ｖｔｈｅも示されている。
【０１２６】
比較例の不揮発性半導体記憶装置においては、書き込み動作ＰＰが、ソフト消去の第４動作Ｐ２を有していない。すなわち、書き込み動作ＰＰとして、目標のしきい値Ｖｔｈになるように書き込み電圧Ｖｐｇｍが電極膜ＷＬ１Ｄに印加される。これ以外は、不揮発性半導体記憶装置１１１と同様の動作が行われる。
【０１２７】
図１５に表したように、比較例の不揮発性半導体記憶装置の特性ＣＣにおいては、保持時間ｔｒの経過と共に、しきい値Ｖｔｈは急激に低下し、その後は緩やかに低下する。このように、比較例においては、書き込み動作ＰＰ時の保持特性が低く、しきい値Ｖｔｈの保持時間ｔｒに対する変化が大きい。これは、書き込み電圧Ｖｐｇｍを印加した後、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、電子ｃｇ１ｂが捕獲され、これが比較的短い時間において放出されることが原因であると推測される。
【０１２８】
これに対し、図１５に表したように、本実施形態に係る不揮発性半導体記憶装置１１１の特性ＥＣにおいては、しきい値Ｖｔｈは、保持時間ｔｒの経過に対して急激に低下せず、しきい値Ｖｔｈは、ほぼ一定である。これは、不揮発性半導体記憶装置１１１においては、書き込み動作ＰＰにおいて、強い書き込みの第３動作Ｐ１と、ソフト消去の第４動作Ｐ２と、が実施されるため、第３動作Ｐ１で発生する、浅いエネルギー準位のトラップに捕獲された電子ｃｇ１ｂが、第４動作Ｐ２によって放出されためである。これにより、不揮発性半導体記憶装置１１１においては、書き込み動作ＰＰ時の保持特性が向上する。
【０１２９】
なお、既に説明したように、例えば円筒形の電荷蓄積層の内側と外側とでの曲率の違いに基づく内側絶縁膜４２と外側絶縁膜４３との電界の差異のばらつきによって、データ保持特性が劣化することに対して、本実施形態に係る動作を採用することで、書き込み動作ＰＰ時の保持特性の劣化を抑制することが可能となる。
【０１３０】
なお、ソフト消去の第４動作Ｐ２において、記憶層４８に捕獲されている電子ｃｇ１ａは、チャネルから遠い位置に捕獲されているので、電子ｃｇ１ａがしきい値Ｖｔｈの変動へ与える影響は小さい。このため、不揮発性半導体記憶装置１１１においては、ソフト消去を行わない比較例（チャネル界面付近にも電子ｃｇ１ｂが存在する場合）よりも、多くの電子ｃｇ１ａが記憶層４８に捕獲される場合があるが、この場合において、この捕獲は、深く安定したエネルギー準位への捕獲なので、信頼性に関する問題は実質的に発生しない。
【０１３１】
なお、上記においては、書き込み動作ＰＰにおいて、電子ｃｇ１ａを記憶層４８に注入し、蓄積する場合として説明したが、記憶層４８への電子ｃｇ１ａの注入、及び、記憶層４８からの正孔の引き抜き、の少なくともいずれかを行えば良い。
【０１３２】
以下、Ｕ字形のＮＡＮＤストリングが多数設けられた場合の第３動作Ｐ３及び第４動作Ｐ４の例について説明する。
図１６は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、それぞれ第３動作Ｐ３及び第４動作Ｐ４における各電位の関係を例示している。これらの図において、実線、破線及び一点鎖線は、各要素間の電気的な接続関係を示すと共に、それらの線の種類（破線及び一点鎖線におけるスペースの長さ等を含む）と太さとは、電位（印加される電圧）の種類を示している。また、これらの図においては、図を見やすくするために、線の一部が省略されており、相互に接続される要素間の線のうちの一部は描かれていない。
【０１３３】
図１６（ａ）に表したように、本具体例では、一例として、４つのＵ字形のＮＡＮＤストリングのうちの図中の右端のＮＡＮＤストリングの右側の第８半導体ピラーＳＰ８の一番上のメモリセルＭＣ８３に、データを書き込む場合が示されている。
【０１３４】
図１６（ａ）に表したように、第３動作Ｐ３（強い書き込み）においては、選択された第８半導体ピラーＳＰ８に対向するドレイン側選択ゲート電極ＳＧＤ８と、第７半導体ピラーＳＰ７に対向するソース側選択ゲート電極ＳＧＳ７と、に、オン状態である書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１が印加される。そして、非選択の半導体ピラーＳＰ１〜ＳＰ６の選択ゲート電極（ドレイン側選択ゲート電極ＳＧＤ１、ＳＧＤ４、ＳＧＤ５、並びに、ソース側選択ゲート電極ＳＧＳ２、ＳＧＳ３、ＳＧＳ６）は、オフ状態の電位（例えば基準電位Ｖ００）に設定される。そして、選択ビットである電極膜ＷＬ３Ａには、書き込み電圧Ｖｐｇｍが印加される。そして、非選択ビットである電極膜（例えば電極膜ＷＬ０Ａ〜ＷＬ２Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ）には、パス電圧Ｖｐａｓｓが印加される。そして、選択セルであるメモリセルＭＣ８３に対応するビット線ＢＬ１、並びに、ソース線（例えばソース線ＳＬ１及びＳＬ２）は、接地電位ＧＮＤ（基準電位Ｖ００）とされ、それ以外のビット線（例えばビット線ＢＬ２）には、書き込み時選択ゲートパス電圧ＶｐａｓｓＧ１が印加される。
【０１３５】
そして、図１６（ｂ）に表したように、第４動作Ｐ４（ソフト消去）においては、選択セルであるメモリセルＭＣ８３に対応するビット線ＢＬ１、並びに、ソース線（例えばソース線ＳＬ１及びＳＬ２）には、ソフト消去電圧Ｖｅｒａ１が印加され、それ以外のビット線（例えばビット線ＢＬ２）は、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。選択された第８半導体ピラーＳＰ８に対向するドレイン側選択ゲート電極ＳＧＤ８と、第７半導体ピラーＳＰ７に対向するソース側選択ゲート電極ＳＧＳ７と、に、ソフト消去時選択ゲート電圧ＶｅｒａＧ１が印加される。そして、非選択の半導体ピラーＳＰ１〜ＳＰ６の選択ゲート電極（ドレイン側選択ゲート電極ＳＧＤ１、ＳＧＤ４、ＳＧＳ５、並びに、ソース側選択ゲート電極ＳＧＳ２、ＳＧＳ３、ＳＧＳ６）には、ソフト消去電圧Ｖｅｒａ１が印加される。そして、選択ビットである電極膜ＷＬ３Ａは、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。そして、非選択ビットである電極膜（例えば電極膜ＷＬ０Ａ〜ＷＬ２Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ）は、浮遊状態ＦＬＴに設定される。
このような電圧の印加及び電位の設定は、制御部ＣＴＵによって行われ、これにより、上記の動作と上記の効果が得られる。
【０１３６】
本具体例は、ソフト消去が、選択されたメモリセルＭＣに対して実施される例であるが、本発明はこれに限らない。例えば、浅いエネルギー準位に捕獲された電荷だけを放出させるような弱い電圧条件を用いた全面消去（ブロック消去）を、ソフト消去として実施しても良い。この場合、書き込みを行っていないメモリセルＭＣ、または、既に書き込み及びソフト消去（第３動作Ｐ３及び第４動作Ｐ４）によってしきい値が確定したメモリセルＭＣは、浅いエネルギー準位に捕獲された電荷を有していないので、しきい値変動が発生しない。
【０１３７】
また、例えば、ブロック内に含まれる所望のメモリセルＭＣの全てに対して所望のしきい値よりも高いレベルの書き込みを行った後（第３動作Ｐ３を実施した後）、そのブロックに含まれるメモリセルＭＣの全てに対して一度にソフト消去を実施して（第４動作Ｐ４）を実施して、そのブロックに含まれるメモリセルＭＣにおける浅い準位のトラップを放出されても良い。
【０１３８】
図１７は、第２の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、第４動作Ｐ２における電位の別の状態を例示する、それぞれ模式図及びグラフ図である。
図１７（ａ）及び（ｂ）に表したように、別の動作における第４動作Ｐ２においては、一方の配線ＷＲ（第１配線Ｗ１であり、この場合はソース線ＳＬ）には、消去電圧Ｖｅｒａが印加され、他方の配線ＷＲ（第２配線Ｗ２であり、この場合はビット線ＢＬ）は、浮遊状態ＦＬＴに設定される。
【０１３９】
そして、ソース側選択ゲート電極ＳＧＳには、ソフト消去時選択ゲート電圧ＶｅｒａＧ１が印加され、ドレイン側選択ゲート電極ＳＧＤは、浮遊状態ＦＬＴに設定される。または、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤの両方に、ソフト消去時選択ゲート電圧ＶｅｒａＧ１を印加しても良い。
【０１４０】
そして、書き込みを行う電極膜ＷＬ１Ｄは、接地電位ＧＮＤ（基準電位Ｖ００）に設定され、非選択電極膜及びバックゲートＢＧは、浮遊状態ＦＬＴに設定される。
【０１４１】
この場合も、図１２（ｄ）及び図１３（ａ）〜（ｄ）に関して説明したのと同様に、ソフト消去電圧Ｖｅｒａ１及びソフト消去時選択ゲート電圧ＶｅｒａＧ１を設定することができ、すなわち、第９電位Ｖ０９、第１０電位Ｖ１０及び第１２電位Ｖ１２を設定することができる。これにより、ソフト消去を実施することができる。
【０１４２】
そして、図１２（ａ）及び（ｂ）に例示した第３動作Ｐ１（強い書き込み）を実施した後に、図１７（ａ）及び（ｂ）に例示した第４動作Ｐ２を実施することで、チャネル界面付近の浅いエネルギー準位に捕獲された電子ｃｇ１ｂを予め除去し、書き込み時のデータ保持特性を向上させることができる。
【０１４３】
なお、本実施形態に係る不揮発性半導体記憶装置１１１において、制御部ＣＴＵは、図１に関して説明した動作と、図１１に関して説明した動作と、の両方を実施することができる。すなわち、消去動作ＥＰにおいては、第１動作Ｅ１（強い消去）及び第２動作Ｅ２（ソフト書き込み）の組みあわせを実施し、書き込み動作ＰＰにおいては、第３動作Ｐ１（強い書き込み）及び第４動作Ｐ２（ソフト消去）の組みあわせを実施しても良い。
【０１４４】
上記において強い消去及び強い書き込みは、目標とするしきい値よりも、それぞれ低く及び高く設定することを指しているが、例えば実質的に目標のしきい値に設定されても良く、各電位の関係が、それぞれ、図６（ｂ）及び図７（ａ）〜（ｃ）、並びに、図１２（ｂ）及び図１３（ａ）〜（ｃ）、に例示された関係であれば良い。また、上記において、ソフト書き込み及びソフト消去は、蓄積されるべきデータの状態に実質的に変化がおきないことを指しているが、各電位の関係が、それぞれ、図６（ｄ）及び図７（ａ）〜（ｃ）、並びに、図１２（ｄ）及び図１３（ａ）〜（ｄ）、に例示された関係であれば良い。
【０１４５】
（第３の実施の形態）
図１８及び図１９は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ模式的断面図及び模式的斜視図である。
なお、図１９においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０１４６】
図１８及び図１９に表したように、本実施形態に係る不揮発性半導体記憶装置１２０も、メモリ部ＭＵと制御部ＣＴＵとを備える。
そして、メモリ部ＭＵにおいては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧ（例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
【０１４７】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１４８】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬ（配線ＷＲであり、例えば第１配線Ｗ１）が設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１４９】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬ（配線ＷＲであり、例えば第２配線Ｗ２）に接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１５０】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１５１】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１５２】
このような構造の不揮発性半導体記憶装置１２０においても、制御部ＣＴＵは、図１に関して説明した動作と、図１１に関して説明した動作と、の少なくともいずれかを実施することができる。すなわち、消去動作ＥＰにおいては、第１動作Ｅ１（強い消去）及び第２動作Ｅ２（ソフト書き込み）の組みあわせを実施する。また、書き込み動作ＰＰにおいては、第３動作Ｐ１（強い書き込み）及び第４動作Ｐ２（ソフト消去）の組みあわせを実施する。
【０１５３】
このように、直線状の半導体ピラーＳＰを有する不揮発性半導体記憶装置１２０においても、チャネル界面付近の浅いエネルギー準位に捕獲された電荷（正孔ｃｇ２ｂ、電子ｃｇ１ｂ）を予め除去し、消去動作及び書き込み動作の少なくともいずれかにおいて、データ保持特性を向上させることができる。
【０１５４】
なお、本発明の実施形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１５５】
また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１５６】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１５７】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５８】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１５９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１６０】
１１…半導体基板、 １１ａ…主面、 １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、 ２２…ビア、 ３１…ビアプラグ、 ３２…ワード配線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…記憶層、 １１０、１１１、１２０…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＢＬ、ＢＬ１、ＢＬ２…ビット線、 ＣＣ…特性、 ＣＰ…接続部、 ＣＰ１、ＣＰ２…第１及び第２接続部、 ＣＴＵ…制御部、 ＣＵ…回路部、 Ｅ１、Ｅ２…第１動作、第２動作、 ＥＣ…特性、 ＥＰ…消去動作、 ＦＬＴ…浮遊状態、 ＧＮＤ…接地電位、 ＩＬ…絶縁層、 ＬＳＧ…下部選択ゲート電極、 ＬＳＧＩ…下部選択ゲート絶縁膜、 ＭＣ、ＭＣ８３…メモリセル、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＴ…メモリセルトランジスタ、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 Ｐ１、Ｐ２…第３動作、第４動作、 ＰＰ…書き込み動作、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＤ、ＳＧＤ１、ＳＧＤ４、ＳＧＤ５、ＳＧＤ８…ドレイン側選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＳ、ＳＧＳ２、ＳＧＳ３、ＳＧＳ６、ＳＧＳ７…ソース側選択ゲート電極、 ＳＬ、ＳＬ１、ＳＬ２…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ８…第１〜第８半導体ピラー、 ＴＥ１、ＴＥ２、ＴＰ１、ＴＰ２…期間、 ＴＨ…貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 Ｖ００…基準電位、 Ｖ０１〜Ｖ１３…第１〜第１３電位、 Ｖ１、Ｖ２…ビア、 ＶＢＬ、ＶＳＧＤ、ＶＳＧＳ、ＶＳＬ、ＶＷＬ、ＶＷＬＮ、ＶＷＬＳ…電位、 Ｖｅｒａ…消去電圧、 Ｖｅｒａ１…ソフト消去電圧、 ＶｅｒａＧ…消去時選択ゲート電圧、 ＶｅｒａＧ１…ソフト消去時選択ゲート電圧、 Ｖｐ…電位、 Ｖｐａｓｓ…パス電圧、 ＶｐａｓｓＧ…ソフト書き込み時選択ゲートパス電圧、 ＶｐａｓｓＧ１…書き込み時選択ゲートパス電圧、 Ｖｐｇｍ…書き込み電圧、 ＶｐｇｍＷ…ソフト書き込み電圧、 Ｗ１、Ｗ２…第１、第２配線、 ＷＬ、ＷＬ０Ｄ〜ＷＬ３Ｄ、ＷＬ０Ｓ〜ＷＬ３Ｓ、ＷＬ０Ａ〜ＷＬ３Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ、ＷＬＡ、ＷＬＢ…電極膜、 ＷＲ…配線、 ｃｇ１ａ、ｃｇ１ｂ…電子、 ｃｇ２ａ、ｃｇ２ｂ…正孔、 ｔ…時間、 ｔ１１〜ｔ１８、ｔ２１〜ｔ２８…時刻、 ｔｒ…保持時間
【特許請求の範囲】
【請求項１】
メモリ部と、制御部と、を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記半導体ピラーの一端と電気的に接続された配線と、
を有し、
前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、
前記配線を第１電位に設定しつつ、前記電極膜を前記第１電位よりも低い第２電位に設定する第１動作の実施の後に、
前記配線を第３電位に設定しつつ、前記電極膜を前記第３電位よりも高い第４電位に設定する第２動作を実施することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリ部は、前記第１方向において前記積層構造体に積層され、前記一端の側で前記半導体ピラーに貫通された選択ゲート電極をさらに有し、
前記制御部は、
前記第１動作の期間において、前記選択ゲート電極を、前記第１電位よりも低く前記第２電位よりも高い第５電位に設定し、
前記第２動作の期間において、前記選択ゲート電極を、前記第３電位よりも高く前記第４電位よりも低い第６電位に設定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
メモリ部と、制御部と、を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた複数の記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記半導体ピラーの一端に電気的に接続された配線と、
を有し、
前記制御部は、前記複数の記憶層のうちの少なくともいずれかの前記記憶層への電子の注入、及び、前記少なくともいずれかの前記記憶層からの正孔の引き抜き、の少なくともいずれかを行う動作の際に、
前記配線を第７電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第７電位よりも高い第８電位に設定する第３動作の実施の後に、
前記配線を第９電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第９電位よりも低い第１０電位に設定する第４動作を実施することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリ部は、前記第１方向において前記積層構造体に積層され、前記半導体ピラーの前記一端に貫通された選択ゲート電極をさらに有し、
前記制御部は、
前記第３動作の期間において、前記選択ゲート電極を、前記第７電位よりも高く前記第８電位よりも低い第１１電位に設定し、
前記第４動作の期間において、前記選択ゲート電極を、前記第９電位よりも低く前記第１０電位よりも高い第１２電位に設定することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、
前記第３動作の期間において、前記少なくともいずれかの前記記憶層を除く前記複数の記憶層に対向する前記電極膜を、前記第７電位よりも高く前記第８電位よりも低い第１３電位に設定し、
前記第４動作の期間において、前記少なくともいずれかの前記記憶層を除く前記複数の記憶層に対向する前記電極膜を、浮遊状態にすることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【請求項１】
メモリ部と、制御部と、を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記半導体ピラーの一端と電気的に接続された配線と、
を有し、
前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、
前記配線を第１電位に設定しつつ、前記電極膜を前記第１電位よりも低い第２電位に設定する第１動作の実施の後に、
前記配線を第３電位に設定しつつ、前記電極膜を前記第３電位よりも高い第４電位に設定する第２動作を実施することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリ部は、前記第１方向において前記積層構造体に積層され、前記一端の側で前記半導体ピラーに貫通された選択ゲート電極をさらに有し、
前記制御部は、
前記第１動作の期間において、前記選択ゲート電極を、前記第１電位よりも低く前記第２電位よりも高い第５電位に設定し、
前記第２動作の期間において、前記選択ゲート電極を、前記第３電位よりも高く前記第４電位よりも低い第６電位に設定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
メモリ部と、制御部と、を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた複数の記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記半導体ピラーの一端に電気的に接続された配線と、
を有し、
前記制御部は、前記複数の記憶層のうちの少なくともいずれかの前記記憶層への電子の注入、及び、前記少なくともいずれかの前記記憶層からの正孔の引き抜き、の少なくともいずれかを行う動作の際に、
前記配線を第７電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第７電位よりも高い第８電位に設定する第３動作の実施の後に、
前記配線を第９電位に設定しつつ、前記少なくともいずれかの前記記憶層に対向する前記電極膜を前記第９電位よりも低い第１０電位に設定する第４動作を実施することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリ部は、前記第１方向において前記積層構造体に積層され、前記半導体ピラーの前記一端に貫通された選択ゲート電極をさらに有し、
前記制御部は、
前記第３動作の期間において、前記選択ゲート電極を、前記第７電位よりも高く前記第８電位よりも低い第１１電位に設定し、
前記第４動作の期間において、前記選択ゲート電極を、前記第９電位よりも低く前記第１０電位よりも高い第１２電位に設定することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、
前記第３動作の期間において、前記少なくともいずれかの前記記憶層を除く前記複数の記憶層に対向する前記電極膜を、前記第７電位よりも高く前記第８電位よりも低い第１３電位に設定し、
前記第４動作の期間において、前記少なくともいずれかの前記記憶層を除く前記複数の記憶層に対向する前記電極膜を、浮遊状態にすることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１４８１７（Ｐ２０１１−１４８１７Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５９５３６（Ｐ２００９−１５９５３６）
【出願日】平成２１年７月６日（２００９．７．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年７月６日（２００９．７．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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