【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】本発明の不揮発性半導体記憶装置の製造方法は、２つの犠牲膜を用いることにより、トップ絶縁膜と側壁保護膜とを同時に形成するエリアを作り出し、酸化処理によってそれらを形成する。このような製造方法とすることで、メモリゲート絶縁膜のサイドエッチングが発生することはない。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】メモリゲート絶縁膜の形成前に保護絶縁膜を形成し、この保護絶縁膜によりメモリゲート絶縁膜のサイドエッチングを防止する製造方法とすることで、電荷蓄積層とゲート電極との間の絶縁性が向上する。そして、この保護絶縁膜を不揮発性半導体記憶装置の製造後も側壁保護膜として残してもよい。そうすると不揮発性半導体記憶装置の完成後に、他の半導体素子を形成するためのウェットエッチング工程があったとしても、メモリゲート絶縁膜がサイドエッチングされることはない。 （もっと読む）

【課題】従来は、外部機器側で情報の書き込みが正常に成されたか否かを判断していた。また、半導体装置ないに大掛かりな回路を構成しなければ、正しく書き込みを判断できなかった。
【解決手段】外部機器から入力される書込パルスのうち、そのパルス長で、搭載する不揮発性記憶手段に情報が正しく書き込まれたか否かの判定を行なう判断手段を設けた。判断手段は、書込パルスのパルス長が所定の範囲にあるか否かや、書込パルスの到来と同時に時間を計測する計時手段などを用いることで、パルス長が正しいか否かを判定する。これにより、簡便な構成で、正しい情報の書き込みを判断できる。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】周辺回路素子の寿命を長くすると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止する。
【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上の第１の領域に複数のメモリセルを形成し、前記半導体基板上の第２の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記第１の領域に第１の開口幅を有する複数の第１の素子分離溝、前記第２の領域に前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝をそれぞれ形成する工程を備えた。さらに、前記第１の素子分離溝の内面に第１の膜厚の酸化膜を、前記第２の素子分離溝の内面に前記第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成する工程を備えた。 （もっと読む）

【課題】大容量ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｈｉｐに、プロセスコストが殆ど無く、ＳＲＡＭに比べセル面積が小さいＤＲＡＭメモリを混載し、ＣＨＩＰコストをおさえつつ、ＮＡＮＤのシステム性能を向上させることを可能とする複合メモリを提供すること。
【解決手段】第１絶縁膜と、第１Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第２絶縁膜と、第１ゲート電極からなる第１メモリセルと、第３絶縁膜と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第４絶縁膜と、第２ゲート電極と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと第４ゲート電極を接続する第１コンタクトからなる第１選択トランジスタと、第１メモリセルが直列に複数接続され、ビット線に接続され、第１選択トランジスタを介してソース線に接続されたもので第１セルブロックを構成し、これを複数配列する不揮発性メモリにおいて、面積Ｓ１が、面積Ｓ２に比べて大きい。 （もっと読む）

【課題】メモリブロックを縮小化可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、複数の第１導電層、第２導電層、及び第３導電層を有する。メモリストリングは、半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有する。複数の第１導電層は、メモリセルのゲートと電気的に接続されている。第２導電層は、ダミートランジスタのゲートと電気的に接続されている。第３導電層は、バックゲートトランジスタのゲートと電気的に接続されている。第２導電層は、第３導電層と短絡している。 （もっと読む）

【課題】高駆動力と高信頼性を実現する選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置である。そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域と第２のソース・ドレイン領域とを備えている。そして、第１のソース・ドレイン領域が、第１のｎ型不純物層と、第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備えている。さらに、第２のソース・ドレイン領域が、第１のｎ型不純物層よりも不純物濃度が低く深さの浅い第３のｎ型不純物層と、第３のｎ型不純物層よりも不純物濃度が高く深さの深い第４のｎ型不純物層を備える。 （もっと読む）

【課題】 本発明の実施形態によれば、信頼性の高い半導体メモリを提供することができる。
【解決手段】 半導体メモリは、半導体基板のチャネル領域上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されたゲート電極とを備え、トンネル絶縁膜内にはクーロンブロッケイド条件を満たす導電性微粒子を含む微粒子層がある。 （もっと読む）

【課題】実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディとを備えている。積層体は、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。第１の絶縁膜は積層体を貫通して形成されたホールの側壁に設けられている。電荷蓄積膜はホール内における第１の絶縁膜の内側に設けられている。電荷蓄積膜は、電極層に対向する部分で電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。第２の絶縁膜は電荷蓄積膜の内側に設けられている。チャネルボディは第２の絶縁膜の内側に設けられている。 （もっと読む）

【課題】実施形態によれば、十分な消去速度が得られる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、第１の積層体と、メモリ膜と、第１のチャネルボディと、第２の積層体と、ゲート絶縁膜と、第２のチャネルボディとを備えている。前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成されている。前記段差部を被覆する部分の前記第２のチャネルボディの膜厚は、前記第２の絶縁層間に設けられた部分の膜厚よりも厚い。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】
多数の上部ワードライン及び下部ワードラインと、多数のビットライン及びセンシングラインと、上部／下部ワードラインとビットラインの交差領域に配置される多数のメモリセルアレイと、チャージトラップインシュレータからビットラインに格納データが出力される多数のメモリセルと、メモリセルをビットライン及びセンシングラインと各々選択的に連結する第１のスイッチング素子及び第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗変化するＰ型フロートチャンネルと、その両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。 （もっと読む）

【課題】 消費電力を削減した半導体集積回路を提供すること。
【解決手段】 本発明の実施形態による半導体集積回路は、第１の電源と第２の電源との間に２つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、少なくとも２つの前記メモリセルの出力配線が接続され、出力配線が接続されたメモリセルに含まれるスイッチング素子の制御ゲートに入力信号もしくはこの入力信号の反転信号が入力されて、出力配線が接続されたメモリセルの少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が非導通となり、少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が導通する。 （もっと読む）

【課題】低コストで高スループットなプリント技術を使用した不揮発性メモリセルを提供する。
【解決手段】同一水平レベルにおいて所定の距離で離間している第１及び第２の半導体アイランドであって、第１の半導体アイランド２が制御ゲートを構成し、第２の半導体アイランド３がソース端子及びドレイン端子を構成する、当該第１及び第２の半導体アイランドと、第１の半導体アイランド２の少なくとも一部の上のゲート誘電体層４と、第２半導体アイランドの少なくとも一部の上のトンネリング誘電体層５と、ゲート誘電体層４とトンネリング誘電体層５の少なくとも一部の上のフローティングゲート７と、制御ゲート２並びにソース端子及びドレイン端子に電気的に接触する金属層と、を備える。一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】チャージポンプ等の高電圧生成部の回路面積を削減する。
【解決手段】半導体記憶装置は、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセル２１と、ワードラインを駆動する複数のワードラインドライバ２３ａ及び２３ｂ、電源電圧を昇圧して高電圧を生成するチャージポンプ１１と、複数のメモリセル２１のうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御するＸ方向高電圧制御回路３１及びＹ方向高電圧制御回路３２とを備える。 （もっと読む）

【課題】誤書込みを防止することが可能な記憶装置を提供する。
【解決手段】複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタである。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得る。
【解決手段】トンネル領域を有する半導体不揮発性メモリにおいて、トンネル領域の周囲部分は掘り下げられており、掘り下げられたドレイン領域には、空乏化電極絶縁膜を介して、トンネル領域の一部を空乏化するための電位を自由に与えることが可能な空乏化電極を配置する。 （もっと読む）

【課題】電荷の蓄積を制御することによりメモリセルを消去するフラッシュＥＥＰＲＯＭの消去方法を提供する。
【解決手段】フラッシュメモリの消去方法は、Ｆ/Ｎトンネリング期間において、ウェル電極と第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つコントロールゲート電極に対し負極性の第二電圧バイアスを印加するステップと、Ｆ/Ｎトンネリング期間のあとのトラップ減少期間において、ウェル電極と第二半導体領域に対し正極性の第三電圧バイアスを印加し、且つコントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、トラップ減少期間のあとのトラップアシストトンネリング期間において、コントロールゲート電極に対し負極性の第四電圧バイアスを印加し、且つウェル電極と第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、を有する。 （もっと読む）