半導体装置
【課題】実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディとを備えている。積層体は、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。第１の絶縁膜は積層体を貫通して形成されたホールの側壁に設けられている。電荷蓄積膜はホール内における第１の絶縁膜の内側に設けられている。電荷蓄積膜は、電極層に対向する部分で電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。第２の絶縁膜は電荷蓄積膜の内側に設けられている。チャネルボディは第２の絶縁膜の内側に設けられている。
【解決手段】実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディとを備えている。積層体は、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。第１の絶縁膜は積層体を貫通して形成されたホールの側壁に設けられている。電荷蓄積膜はホール内における第１の絶縁膜の内側に設けられている。電荷蓄積膜は、電極層に対向する部分で電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。第２の絶縁膜は電荷蓄積膜の内側に設けられている。チャネルボディは第２の絶縁膜の内側に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
また、そのようなメモリデバイスにおいて、電荷蓄積膜に蓄積された電荷が電荷蓄積膜内をセル積層方向に拡散するのを抑制する構造が提案されているが、構造によっては他の特性に影響を与えうる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２９５６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディと、を備えている。前記積層体は、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。前記第１の絶縁膜は、前記積層体を貫通して形成されたホールの側壁に設けられている。前記電荷蓄積膜は、前記ホール内における前記第１の絶縁膜の内側に設けられている。前記電荷蓄積膜は、前記電極層に対向する部分で前記電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。前記第２の絶縁膜は、前記電荷蓄積膜の内側に設けられている。前記チャネルボディは、前記第２の絶縁膜の内側に設けられている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の要部の模式拡大断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置におけるメモリストリングの他の具体例を示す模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置１におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２（ａ）は、図１におけるメモリセルが設けられた部分の拡大断面図であり、図２（ｂ）は、図２（ａ）におけるＡ部の拡大図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、複数の絶縁層４２（図２（ａ）に示す）と、がそれぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図５（ａ）及び（ｂ）に示す絶縁物４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１８】
電極層ＷＬは、不純物が添加され導電性を有する多結晶シリコン層、または金属層である。多結晶シリコンの電極層ＷＬの場合、ｎ形よりはｐ形の方が消去特性の点から好ましい。また、金属の電極層ＷＬの場合、仕事関数が高い方が消去特性の点から好ましい。
【００１９】
絶縁層４２は、シリコン酸化層またはシリコン窒化層である。あるいは、それらの単層に限らず、絶縁層４２はシリコン酸化層とシリコン窒化層との積層構造であってもよい。
【００２０】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。
【００２１】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。
【００２２】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２３】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２４】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２５】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２６】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０が設けられている。チャネルボディ２０は、非晶質シリコン、多結晶シリコン、単結晶シリコンなどである。
【００２７】
チャネルボディ２０と、メモリホールＭＨの内壁との間には、後述するメモリ膜３０が設けられている。
【００２８】
チャネルボディ２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２９】
なお、メモリホールＭＨ内のすべてをチャネルボディ２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３０】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ２０は、ビット線ＢＬと接続されている。
【００３１】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ２０は、ソース線ＳＬと接続されている。
【００３２】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３３】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３４】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３５】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３６】
次に、図２（ａ）及び（ｂ）を参照して、メモリ膜３０について説明する。
【００３７】
各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３８】
チャネルボディ２０はメモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはそのトランジスタのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３９】
実施形態の半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００４０】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。あるいは、ハフニア、ジルコニアなどを含む高誘電率絶縁膜を電荷蓄積膜３２として用いてもよい。
【００４１】
シリコン窒化膜は、膜内での電荷の移動速度が比較的遅く、電荷保持特性に優れる。ハフニア、ジルコニアなどを含む高誘電率絶縁膜は、メモリーウインドウを広くとれる。
【００４２】
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜またはシリコン酸窒化膜である。あるいは、それらの単層に限らず、トンネル膜３３はシリコン酸化膜とシリコン酸窒化膜との積層膜であってもよい。シリコン酸窒化膜は、書き込みや消去ストレスに対する耐性に優れる。
【００４３】
ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのをブロックする。ブロック膜３１は、例えば、シリコン酸化膜である。また、シリコン窒化膜と高誘電率絶縁膜との積層膜をブロック膜３１として用いてもよい。あるいは、ブロック膜３１として、アルミナなどを含み電子に対する障壁の高い高誘電率絶縁膜を用いてもよい。
【００４４】
絶縁層４２は、電極層ＷＬよりもチャネルボディ２０側に向けて突出している。逆に言えば、電極層ＷＬは、絶縁層４２よりもチャネルボディ２０から離れている。したがって、絶縁層４２と電極層ＷＬとの間に段差が形成されている。ブロック膜３１は、その段差に沿って形成されている。
【００４５】
電荷蓄積膜３２は、電極層ＷＬに対向する部分で電極層ＷＬに向かって突出して設けられた凸部３２ａを有する。絶縁層４２と電極層ＷＬとの段差に沿って形成されたブロック膜３１には、電極層ＷＬに対向する位置に凹部が形成される。その凹部に電荷蓄積膜３２の一部が埋め込まれ凸部３２ａが形成される。
【００４６】
凸部３２ａの膜厚（電極層ＷＬ側への突出方向の膜厚）は、電荷蓄積膜３２における他の部分の膜厚よりも厚い。凸部３２ａにおける電極層ＷＬ側の端部および絶縁層４２側の側壁を、ブロック膜３１が接して覆っている。
【００４７】
ブロック膜３１における電極層ＷＬと電荷蓄積膜３２との間の厚さは、電極層ＷＬと凸部３２ａとの間の部分で相対的に薄い。すなわち、電極層ＷＬの厚さ方向の中央部（メモリセル中央部）で、電極層ＷＬと電荷蓄積膜３２間のブロック膜３１の厚さは相対的に薄く、電極層ＷＬのエッジ付近で、電極層ＷＬと電荷蓄積膜３２間のブロック膜３１の厚さは相対的に厚い。
【００４８】
したがって、メモリセル中央部で、トンネル電界が高くなり、電荷蓄積膜３２へのデータ書き込み（電子の注入）が起こりやすくなり、注入された電子は、大部分が凸部３２ａの先端部におけるブロック膜３１との界面付近に蓄積される。
【００４９】
電荷保持状態において、電子は自己電界で凸部３２ａの先端部からトンネル膜３３側に移動しようとする。しかし、本実施形態では、凸部３２ａの側壁にブロック膜３１が存在するため、凸部３２ａに蓄積された電子の、隣の他のメモリセルへの移動が規制される。この結果、電荷保持特性に優れたメモリセルを実現することができる。
【００５０】
メモリ膜３０における電極層ＷＬ及び絶縁層４２側には凹凸が存在するが、チャネルボディ２０側はほぼ平坦である。トンネル膜３３とチャネルボディ２０との界面はメモリホールＭＨの延びる方向に沿ってほぼ平坦に延在している。そのようなほぼ平坦に延在するチャネルボディ２０とトンネル膜３３との界面に対して、電極層ＷＬは絶縁層４２よりもチャネルボディ２０から離れるように後退している。したがって、電極層ＷＬとチャネルボディ２０との間の距離ｄ１は、絶縁層４２とチャネルボディ２０との間の距離ｄ２よりも長い。
【００５１】
電荷蓄積膜３２の凸部３２ａにおけるトンネル膜３３との界面側には、凸部３２ａの突出方向にくぼんだ凹部が形成される場合がある。そして、その凹部に沿うように、トンネル膜３３に電荷蓄積膜３２側に突出する凸部が、さらにチャネルボディ２０にもトンネル膜３３側に突出する凸部が形成される場合がある。
そのような場合であっても、電極層ＷＬの膜厚、電極層ＷＬの絶縁層４２に対する後退量、ブロック膜３１、電荷蓄積膜３２、トンネル膜３３の各膜の膜厚などを適切に制御することで、トンネル膜３３における電荷蓄積膜３２の凸部３２ａに対向する部分と凸部３２ａに対向しない部分との膜厚差は、電荷蓄積膜３２における凸部３２ａと他の部分との膜厚差よりも小さくなる。さらに、チャネルボディ２０における凸部３２ａに対向する部分と凸部３２ａに対向しない部分との膜厚差は、トンネル膜３３における電荷蓄積膜３２の凸部３２ａに対向する部分と凸部３２ａに対向しない部分との膜厚差よりも小さくなる。すなわち、チャネルボディ２０、トンネル膜３３、電荷蓄積膜３２の順で、電極層ＷＬ側への局部的な突出量は小さい。
【００５２】
したがって、チャネルボディ２０には電流の流れを妨げるような実質的な凹凸がなく、チャネルボディ２０はほぼ平坦にメモリホールＭＨの延びる方向に沿って延在している。このため、十分なセル電流が得られる。すなわち、本実施形態では、メモリ膜３０に凹凸を設けて電荷保持特性を向上させつつ、読み出し時のセル電流の低下をまねかない。
【００５３】
前述した複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００５４】
次に、図３（ａ）〜図６（ｂ）を参照して、実施形態の半導体装置１の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。
【００５５】
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えばホウ素等の不純物がドープされたシリコン層である。そのバックゲートＢＧ上に、図３（ａ）に示すように、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
【００５６】
次に、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲートＢＧに凹部８１が形成される。
【００５７】
次に、図３（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜８２を全面エッチングして、図３（ｄ）に示すように、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
【００５８】
次に、図４（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に複数層の電極層ＷＬを含む積層体を形成する。また、電極層ＷＬ間には、絶縁層４２が形成される。最上層の電極層ＷＬ上には、絶縁膜４３が形成される。
【００５９】
次に、フォトリソグラフィとエッチングにより、上記積層体を分断し、絶縁膜４１に達する溝を形成した後、その溝を、図４（ｂ）に示すように、絶縁膜４５で埋め込む。
【００６０】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。その絶縁膜４３上には、図４（ｃ）に示すように、絶縁膜４６が形成される。さらに、絶縁膜４６上には選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁膜４７が形成される。
【００６１】
次に、図５（ａ）に示すように、バックゲートＢＧ上の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００６２】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いることができる。
【００６３】
これにより、犠牲膜８２は、図５（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００６４】
上記ＲＩＥの形成後、ウェット処理で加工残渣を除去する。この後、絶縁層４２に対して選択的に電極層ＷＬをエッチングする。これにより、図６（ａ）に示すように、電極層ＷＬは絶縁層４２よりもメモリホールＭＨの中心軸Ｃに対して離れる方向に後退し、絶縁層４２と電極層ＷＬとの間に段差が形成される。なお、図６（ｂ）は、図６（ａ）におけるＡ部の拡大図である。
【００６５】
この後、メモリホールＭＨの内壁に、図２（ａ）及び（ｂ）に示すように、前述したメモリ膜３０を形成する。また、メモリホールＭＨにおける選択ゲートＳＧが露出している側壁にはゲート絶縁膜３５、３６を形成する。
【００６６】
さらに、メモリホールＭＨ内におけるメモリ膜３０及びゲート絶縁膜３５、３６の内側に、チャネルボディ２０としてシリコン膜を形成する。
【００６７】
以降、選択ゲートＳＧに溝を形成して、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳとに分断し、さらに、その後、図示しないコンタクト電極、図１に示すソース線ＳＬ及びビット線ＢＬなどが形成される。
【００６８】
例えば、シリコン酸化物を主成分とする膜をブロック膜３１として形成する場合、その膜を、ＴＤＭＡＳ（トリスジメチルアミノシラン）とＯ３を用いたＡＬＤ（Atomic Layer Deposition）法、あるいは、ＤＳＣ（ジクロロシラン）とＮ２Ｏを用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法で形成することができる。
【００６９】
電荷蓄積膜３２は、例えば、ＤＳＣとＮＨ３ガスを原料としたＬＰＣＶＤ法、あるいは、ＤＳＣとＮＨ３ガスとを交互に供給するＡＬＤ法で形成することができる。
【００７０】
トンネル膜３３は、例えば、ＴＤＭＡＳとＯ３を用いたＡＬＤ法で形成することができる。
【００７１】
メモリ膜３０を、図２（ｂ）に示す形状に形成するには、電極層ＷＬの絶縁層４２からの後退量ｄ３を、電極層ＷＬの厚さの約３分の１にし、ブロック膜３１をｄ３と同じくらいの膜厚で形成することが好ましい。
【００７２】
メモリ膜３０を形成した後、シランを原料として用いた５００−６００℃のＬＰＣＶＤ法でメモリホールＭＨの側壁に非晶質シリコンを保護膜として形成し、ＲＩＥによりメモリホールホールＭＨ底面および積層体上面のメモリ膜３０除去する。
【００７３】
そして、洗浄後、シランを原料として用いた５００−６００℃のＬＰＣＶＤ法で、トンネル膜３３にチャネルボディ２０として非晶質シリコンを形成し、その後、アニールで結晶化させ多結晶シリコンにする。
【００７４】
メモリストリングはＵ字状に限らず、図７に示すようにＩ字状であってもよい。図７には導電部分のみを示し、絶縁部分の図示は省略している。
【００７５】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数層（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【００７６】
そして、このメモリストリングにおいても、電極層ＷＬとチャネルボディ２０との間に、図２（ａ）及び（ｂ）に示すメモリ膜３０が設けられている。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１０…基板、２０…チャネルボディ、３０…メモリ膜、３１…ブロック膜、３２…電荷蓄積膜、３２ａ…凸部、３３…トンネル膜、４２…絶縁層、ＷＬ…電極層、ＭＨ…メモリホール
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
また、そのようなメモリデバイスにおいて、電荷蓄積膜に蓄積された電荷が電荷蓄積膜内をセル積層方向に拡散するのを抑制する構造が提案されているが、構造によっては他の特性に影響を与えうる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２９５６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディと、を備えている。前記積層体は、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。前記第１の絶縁膜は、前記積層体を貫通して形成されたホールの側壁に設けられている。前記電荷蓄積膜は、前記ホール内における前記第１の絶縁膜の内側に設けられている。前記電荷蓄積膜は、前記電極層に対向する部分で前記電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。前記第２の絶縁膜は、前記電荷蓄積膜の内側に設けられている。前記チャネルボディは、前記第２の絶縁膜の内側に設けられている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の要部の模式拡大断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置におけるメモリストリングの他の具体例を示す模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置１におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２（ａ）は、図１におけるメモリセルが設けられた部分の拡大断面図であり、図２（ｂ）は、図２（ａ）におけるＡ部の拡大図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、複数の絶縁層４２（図２（ａ）に示す）と、がそれぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図５（ａ）及び（ｂ）に示す絶縁物４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１８】
電極層ＷＬは、不純物が添加され導電性を有する多結晶シリコン層、または金属層である。多結晶シリコンの電極層ＷＬの場合、ｎ形よりはｐ形の方が消去特性の点から好ましい。また、金属の電極層ＷＬの場合、仕事関数が高い方が消去特性の点から好ましい。
【００１９】
絶縁層４２は、シリコン酸化層またはシリコン窒化層である。あるいは、それらの単層に限らず、絶縁層４２はシリコン酸化層とシリコン窒化層との積層構造であってもよい。
【００２０】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。
【００２１】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。
【００２２】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２３】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２４】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２５】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２６】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０が設けられている。チャネルボディ２０は、非晶質シリコン、多結晶シリコン、単結晶シリコンなどである。
【００２７】
チャネルボディ２０と、メモリホールＭＨの内壁との間には、後述するメモリ膜３０が設けられている。
【００２８】
チャネルボディ２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２９】
なお、メモリホールＭＨ内のすべてをチャネルボディ２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３０】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ２０は、ビット線ＢＬと接続されている。
【００３１】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ２０は、ソース線ＳＬと接続されている。
【００３２】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３３】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３４】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３５】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３６】
次に、図２（ａ）及び（ｂ）を参照して、メモリ膜３０について説明する。
【００３７】
各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３８】
チャネルボディ２０はメモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはそのトランジスタのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３９】
実施形態の半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００４０】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。あるいは、ハフニア、ジルコニアなどを含む高誘電率絶縁膜を電荷蓄積膜３２として用いてもよい。
【００４１】
シリコン窒化膜は、膜内での電荷の移動速度が比較的遅く、電荷保持特性に優れる。ハフニア、ジルコニアなどを含む高誘電率絶縁膜は、メモリーウインドウを広くとれる。
【００４２】
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜またはシリコン酸窒化膜である。あるいは、それらの単層に限らず、トンネル膜３３はシリコン酸化膜とシリコン酸窒化膜との積層膜であってもよい。シリコン酸窒化膜は、書き込みや消去ストレスに対する耐性に優れる。
【００４３】
ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのをブロックする。ブロック膜３１は、例えば、シリコン酸化膜である。また、シリコン窒化膜と高誘電率絶縁膜との積層膜をブロック膜３１として用いてもよい。あるいは、ブロック膜３１として、アルミナなどを含み電子に対する障壁の高い高誘電率絶縁膜を用いてもよい。
【００４４】
絶縁層４２は、電極層ＷＬよりもチャネルボディ２０側に向けて突出している。逆に言えば、電極層ＷＬは、絶縁層４２よりもチャネルボディ２０から離れている。したがって、絶縁層４２と電極層ＷＬとの間に段差が形成されている。ブロック膜３１は、その段差に沿って形成されている。
【００４５】
電荷蓄積膜３２は、電極層ＷＬに対向する部分で電極層ＷＬに向かって突出して設けられた凸部３２ａを有する。絶縁層４２と電極層ＷＬとの段差に沿って形成されたブロック膜３１には、電極層ＷＬに対向する位置に凹部が形成される。その凹部に電荷蓄積膜３２の一部が埋め込まれ凸部３２ａが形成される。
【００４６】
凸部３２ａの膜厚（電極層ＷＬ側への突出方向の膜厚）は、電荷蓄積膜３２における他の部分の膜厚よりも厚い。凸部３２ａにおける電極層ＷＬ側の端部および絶縁層４２側の側壁を、ブロック膜３１が接して覆っている。
【００４７】
ブロック膜３１における電極層ＷＬと電荷蓄積膜３２との間の厚さは、電極層ＷＬと凸部３２ａとの間の部分で相対的に薄い。すなわち、電極層ＷＬの厚さ方向の中央部（メモリセル中央部）で、電極層ＷＬと電荷蓄積膜３２間のブロック膜３１の厚さは相対的に薄く、電極層ＷＬのエッジ付近で、電極層ＷＬと電荷蓄積膜３２間のブロック膜３１の厚さは相対的に厚い。
【００４８】
したがって、メモリセル中央部で、トンネル電界が高くなり、電荷蓄積膜３２へのデータ書き込み（電子の注入）が起こりやすくなり、注入された電子は、大部分が凸部３２ａの先端部におけるブロック膜３１との界面付近に蓄積される。
【００４９】
電荷保持状態において、電子は自己電界で凸部３２ａの先端部からトンネル膜３３側に移動しようとする。しかし、本実施形態では、凸部３２ａの側壁にブロック膜３１が存在するため、凸部３２ａに蓄積された電子の、隣の他のメモリセルへの移動が規制される。この結果、電荷保持特性に優れたメモリセルを実現することができる。
【００５０】
メモリ膜３０における電極層ＷＬ及び絶縁層４２側には凹凸が存在するが、チャネルボディ２０側はほぼ平坦である。トンネル膜３３とチャネルボディ２０との界面はメモリホールＭＨの延びる方向に沿ってほぼ平坦に延在している。そのようなほぼ平坦に延在するチャネルボディ２０とトンネル膜３３との界面に対して、電極層ＷＬは絶縁層４２よりもチャネルボディ２０から離れるように後退している。したがって、電極層ＷＬとチャネルボディ２０との間の距離ｄ１は、絶縁層４２とチャネルボディ２０との間の距離ｄ２よりも長い。
【００５１】
電荷蓄積膜３２の凸部３２ａにおけるトンネル膜３３との界面側には、凸部３２ａの突出方向にくぼんだ凹部が形成される場合がある。そして、その凹部に沿うように、トンネル膜３３に電荷蓄積膜３２側に突出する凸部が、さらにチャネルボディ２０にもトンネル膜３３側に突出する凸部が形成される場合がある。
そのような場合であっても、電極層ＷＬの膜厚、電極層ＷＬの絶縁層４２に対する後退量、ブロック膜３１、電荷蓄積膜３２、トンネル膜３３の各膜の膜厚などを適切に制御することで、トンネル膜３３における電荷蓄積膜３２の凸部３２ａに対向する部分と凸部３２ａに対向しない部分との膜厚差は、電荷蓄積膜３２における凸部３２ａと他の部分との膜厚差よりも小さくなる。さらに、チャネルボディ２０における凸部３２ａに対向する部分と凸部３２ａに対向しない部分との膜厚差は、トンネル膜３３における電荷蓄積膜３２の凸部３２ａに対向する部分と凸部３２ａに対向しない部分との膜厚差よりも小さくなる。すなわち、チャネルボディ２０、トンネル膜３３、電荷蓄積膜３２の順で、電極層ＷＬ側への局部的な突出量は小さい。
【００５２】
したがって、チャネルボディ２０には電流の流れを妨げるような実質的な凹凸がなく、チャネルボディ２０はほぼ平坦にメモリホールＭＨの延びる方向に沿って延在している。このため、十分なセル電流が得られる。すなわち、本実施形態では、メモリ膜３０に凹凸を設けて電荷保持特性を向上させつつ、読み出し時のセル電流の低下をまねかない。
【００５３】
前述した複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００５４】
次に、図３（ａ）〜図６（ｂ）を参照して、実施形態の半導体装置１の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。
【００５５】
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えばホウ素等の不純物がドープされたシリコン層である。そのバックゲートＢＧ上に、図３（ａ）に示すように、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
【００５６】
次に、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲートＢＧに凹部８１が形成される。
【００５７】
次に、図３（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜８２を全面エッチングして、図３（ｄ）に示すように、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
【００５８】
次に、図４（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に複数層の電極層ＷＬを含む積層体を形成する。また、電極層ＷＬ間には、絶縁層４２が形成される。最上層の電極層ＷＬ上には、絶縁膜４３が形成される。
【００５９】
次に、フォトリソグラフィとエッチングにより、上記積層体を分断し、絶縁膜４１に達する溝を形成した後、その溝を、図４（ｂ）に示すように、絶縁膜４５で埋め込む。
【００６０】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。その絶縁膜４３上には、図４（ｃ）に示すように、絶縁膜４６が形成される。さらに、絶縁膜４６上には選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁膜４７が形成される。
【００６１】
次に、図５（ａ）に示すように、バックゲートＢＧ上の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００６２】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いることができる。
【００６３】
これにより、犠牲膜８２は、図５（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００６４】
上記ＲＩＥの形成後、ウェット処理で加工残渣を除去する。この後、絶縁層４２に対して選択的に電極層ＷＬをエッチングする。これにより、図６（ａ）に示すように、電極層ＷＬは絶縁層４２よりもメモリホールＭＨの中心軸Ｃに対して離れる方向に後退し、絶縁層４２と電極層ＷＬとの間に段差が形成される。なお、図６（ｂ）は、図６（ａ）におけるＡ部の拡大図である。
【００６５】
この後、メモリホールＭＨの内壁に、図２（ａ）及び（ｂ）に示すように、前述したメモリ膜３０を形成する。また、メモリホールＭＨにおける選択ゲートＳＧが露出している側壁にはゲート絶縁膜３５、３６を形成する。
【００６６】
さらに、メモリホールＭＨ内におけるメモリ膜３０及びゲート絶縁膜３５、３６の内側に、チャネルボディ２０としてシリコン膜を形成する。
【００６７】
以降、選択ゲートＳＧに溝を形成して、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳとに分断し、さらに、その後、図示しないコンタクト電極、図１に示すソース線ＳＬ及びビット線ＢＬなどが形成される。
【００６８】
例えば、シリコン酸化物を主成分とする膜をブロック膜３１として形成する場合、その膜を、ＴＤＭＡＳ（トリスジメチルアミノシラン）とＯ３を用いたＡＬＤ（Atomic Layer Deposition）法、あるいは、ＤＳＣ（ジクロロシラン）とＮ２Ｏを用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法で形成することができる。
【００６９】
電荷蓄積膜３２は、例えば、ＤＳＣとＮＨ３ガスを原料としたＬＰＣＶＤ法、あるいは、ＤＳＣとＮＨ３ガスとを交互に供給するＡＬＤ法で形成することができる。
【００７０】
トンネル膜３３は、例えば、ＴＤＭＡＳとＯ３を用いたＡＬＤ法で形成することができる。
【００７１】
メモリ膜３０を、図２（ｂ）に示す形状に形成するには、電極層ＷＬの絶縁層４２からの後退量ｄ３を、電極層ＷＬの厚さの約３分の１にし、ブロック膜３１をｄ３と同じくらいの膜厚で形成することが好ましい。
【００７２】
メモリ膜３０を形成した後、シランを原料として用いた５００−６００℃のＬＰＣＶＤ法でメモリホールＭＨの側壁に非晶質シリコンを保護膜として形成し、ＲＩＥによりメモリホールホールＭＨ底面および積層体上面のメモリ膜３０除去する。
【００７３】
そして、洗浄後、シランを原料として用いた５００−６００℃のＬＰＣＶＤ法で、トンネル膜３３にチャネルボディ２０として非晶質シリコンを形成し、その後、アニールで結晶化させ多結晶シリコンにする。
【００７４】
メモリストリングはＵ字状に限らず、図７に示すようにＩ字状であってもよい。図７には導電部分のみを示し、絶縁部分の図示は省略している。
【００７５】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数層（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【００７６】
そして、このメモリストリングにおいても、電極層ＷＬとチャネルボディ２０との間に、図２（ａ）及び（ｂ）に示すメモリ膜３０が設けられている。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１０…基板、２０…チャネルボディ、３０…メモリ膜、３１…ブロック膜、３２…電荷蓄積膜、３２ａ…凸部、３３…トンネル膜、４２…絶縁層、ＷＬ…電極層、ＭＨ…メモリホール
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた第１の絶縁膜と、
前記ホール内における前記第１の絶縁膜の内側に設けられた電荷蓄積膜と、
前記電荷蓄積膜の内側に設けられた第２の絶縁膜と、
前記第２の絶縁膜の内側に設けられたチャネルボディと、
を備え、
前記電荷蓄積膜は、前記電極層に対向する部分で前記電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有することを特徴とする半導体装置。
【請求項２】
前記電極層と前記チャネルボディとの間の距離が、前記絶縁層と前記チャネルボディとの間の距離よりも長いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凸部における前記電極層側の端部および前記絶縁層側の側壁を、前記第１の絶縁膜が覆っていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜における前記電荷蓄積膜の前記凸部に対向する部分と前記凸部に対向しない部分との膜厚差は、前記電荷蓄積膜における前記凸部と前記他の部分との膜厚差よりも小さく、
前記チャネルボディにおける前記凸部に対向する部分と前記凸部に対向しない部分との膜厚差は、前記第２の絶縁膜における前記膜厚差よりも小さいことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた第１の絶縁膜と、
前記ホール内における前記第１の絶縁膜の内側に設けられた電荷蓄積膜と、
前記電荷蓄積膜の内側に設けられた第２の絶縁膜と、
前記第２の絶縁膜の内側に設けられたチャネルボディと、
を備え、
前記電極層と前記チャネルボディとの間の距離が、前記絶縁層と前記チャネルボディとの間の距離よりも長いことを特徴とする半導体装置。
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた第１の絶縁膜と、
前記ホール内における前記第１の絶縁膜の内側に設けられた電荷蓄積膜と、
前記電荷蓄積膜の内側に設けられた第２の絶縁膜と、
前記第２の絶縁膜の内側に設けられたチャネルボディと、
を備え、
前記電荷蓄積膜は、前記電極層に対向する部分で前記電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有することを特徴とする半導体装置。
【請求項２】
前記電極層と前記チャネルボディとの間の距離が、前記絶縁層と前記チャネルボディとの間の距離よりも長いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凸部における前記電極層側の端部および前記絶縁層側の側壁を、前記第１の絶縁膜が覆っていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜における前記電荷蓄積膜の前記凸部に対向する部分と前記凸部に対向しない部分との膜厚差は、前記電荷蓄積膜における前記凸部と前記他の部分との膜厚差よりも小さく、
前記チャネルボディにおける前記凸部に対向する部分と前記凸部に対向しない部分との膜厚差は、前記第２の絶縁膜における前記膜厚差よりも小さいことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた第１の絶縁膜と、
前記ホール内における前記第１の絶縁膜の内側に設けられた電荷蓄積膜と、
前記電荷蓄積膜の内側に設けられた第２の絶縁膜と、
前記第２の絶縁膜の内側に設けられたチャネルボディと、
を備え、
前記電極層と前記チャネルボディとの間の距離が、前記絶縁層と前記チャネルボディとの間の距離よりも長いことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１９５３４４（Ｐ２０１２−１９５３４４Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５６４３７（Ｐ２０１１−５６４３７）
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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