チャージトラップインシュレータメモリ装置
【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】
多数の上部ワードライン及び下部ワードラインと、多数のビットライン及びセンシングラインと、上部／下部ワードラインとビットラインの交差領域に配置される多数のメモリセルアレイと、チャージトラップインシュレータからビットラインに格納データが出力される多数のメモリセルと、メモリセルをビットライン及びセンシングラインと各々選択的に連結する第１のスイッチング素子及び第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗変化するＰ型フロートチャンネルと、その両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。
【解決手段】
多数の上部ワードライン及び下部ワードラインと、多数のビットライン及びセンシングラインと、上部／下部ワードラインとビットラインの交差領域に配置される多数のメモリセルアレイと、チャージトラップインシュレータからビットラインに格納データが出力される多数のメモリセルと、メモリセルをビットライン及びセンシングラインと各々選択的に連結する第１のスイッチング素子及び第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗変化するＰ型フロートチャンネルと、その両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージトラップインシュレータ（Charge trap insulator）メモリ装置に関し、より詳しくはナノスケール（Nano scale）チャージトラップインシュレータメモリ装置で維持（retention）特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術に関するものである。
【背景技術】
【０００２】
図１は、従来技術に係るチャージトラップインシュレータメモリ装置のメモリセルの断面図である。
【０００３】
チャージトラップインシュレータメモリ装置のメモリセルはＰ型基板２上に形成されたＮ型ドレイン領域４と、Ｎ型ソース領域６を含み、チャンネル領域の上部に順次形成される第１の絶縁層８、チャージトラップインシュレータ１０、第２の絶縁層１２及びワードライン１４を含む。
【０００４】
このような構成を有する従来のチャージトラップインシュレータメモリ装置のメモリセルは、チャージトラップインシュレータ１０に格納された電荷（Charge）状態によりメモリセルのチャンネル抵抗が変化することになる。
【０００５】
即ち、チャージトラップインシュレータ１０に電子が格納されていればチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態となりオフ状態となる。
【０００６】
一方、チャージトラップインシュレータ１０に正孔が格納されていればチャンネルに陰（−）のチャンネル電荷を誘導するので、メモリセルは低抵抗チャンネル状態となりオン状態となる。
【０００７】
このように、チャージトラップインシュレータの電荷の種類を選択して書き込むことにより非揮発性メモリセルとして動作することができる。
【０００８】
しかし、前記の従来のチャージトラップインシュレータメモリ装置のメモリセルは、セルの大きさが小さくなると（Scale Down）維持（retention）特性などにより正常の動作の具現が難しくなるという問題がある。
【０００９】
特に、ナノスケールレベル（Nano Scale Level）のチャージトラップインシュレータ構造のメモリセルは、維持特性が低電圧ストレスでも弱くなり読出し時にワードラインに任意の電圧を印加する方法を適用することができないという問題点がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６６１７６２９号明細書
【特許文献２】米国特許第６２１１００５号明細書
【特許文献３】米国特許第５９５５７７４号明細書
【特許文献４】米国特許第５４７１４１７号明細書
【特許文献５】米国特許第６７８４４７３号明細書
【特許文献６】米国特許第６６１４０６６号明細書
【特許文献７】米国特許第６４６９３３４号明細書
【特許文献８】米国特許第５７８０８８６号明細書
【特許文献９】特開平３−１０８１９２号公報
【特許文献１０】特開平２−１４０９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前記のような問題点を解決するための本発明の目的は、ナノスケールレベルのチャージトラップインシュレータ構造のメモリセルが低電圧で動作可能にすることにある。
【００１２】
前記のような問題点を解決するための本発明の他の目的は、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層しセル集積容量を高めることにある。
【課題を解決するための手段】
【００１３】
本発明に係るチャージトラップインシュレータメモリ装置はロー方向に配列され、互いに平行の多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応し、前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプとを含むチャージトラップインシュレータメモリ装置において、前記多数のメモリセルアレイのそれぞれは前記ワードライン及び下部ワードラインに印加される電位によりビットラインを介して印加されたデータがチャージトラップインシュレータに格納されるか、前記チャージトラップインシュレータに格納されたデータが前記ビットラインに出力される直列に連結された多数のメモリセルと、第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、第２の選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、前記多数のメモリセルは前記下部ワードラインの上部に形成された第１の絶縁層と、前記第１の絶縁層の上部に形成され前記チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、前記Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域と、前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、前記第２の絶縁層の上部に形成された前記チャージトラップインシュレータと、前記チャージトラップインシュレータの上部及び前記上部ワードラインの下部に形成された第３の絶縁層とを含み、前記チャージトラップインシュレータは、下部全面が前記第２の絶縁層の上部全面に接触し、前記第２の絶縁層及び前記第３の絶縁層と電気的に絶縁された連続的な１つの層で形成されることを特徴とする。
【発明の効果】
【００１４】
本発明に係るチャージトラップインシュレータメモリ装置はナノスケールレベルのチャージトラップインシュレータを利用したメモリセル構造でスケールダウン現象を克服することができるという効果が得られる。
【００１５】
さらに、本発明に係るチャージトラップインシュレータメモリ装置は多数のセル絶縁層を利用して多数のチャージトラップインシュレータセルアレイを断面方向に積層し、セルの集積容量をセルアレイの積層数ほど高めることができるという効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】従来の技術に係るチャージトラップインシュレータメモリ装置のメモリセルの断面図である。
【図２Ａ】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【図２Ｂ】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【図２Ｃ】本発明の単位メモリセルの模式図である。
【図３Ａ】本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書き込む動作を説明するための図である。
【図３Ｂ】本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を読み出す動作を説明するための図である。
【図４】図３Ｂに示したデータ「１」の読出し動作を示す詳細概念図である。
【図５Ａ】本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書き込む動作を説明するための図である。
【図５Ｂ】本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を読み出す動作を説明するための図である。
【図６】図５Ｂに示したローレベルデータ「０」の読出し動作を示す詳細な概念図である。
【図７】本発明に係るチャージトラップインシュレータメモリ装置のレイアウト平面図である。
【図８Ａ】図５のレイアウト平面図において上部ワードラインＷＬと平行のＡ−Ａ’方向の断面図である。
【図８Ｂ】図７のレイアウト平面図において上部ワードラインＷＬと垂直であるＢ−Ｂ’方向の断面図である。
【図９】本発明に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
【図１０】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルアレイを示す図である。
【図１１】図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。
【図１２】図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。
【図１３Ａ】図１０に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ１の連結関係を示す断面図である。
【図１３Ｂ】図１０に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ２の連結関係を示す断面図である。
【図１４】本発明に係るチャージトラップインシュレータメモリ装置のメモリセルアレイ構造を示す回路図である。
【図１５】本発明に係るチャージトラップインシュレータメモリ装置の書込み動作を説明するための図である。
【図１６】本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」の書込み動作を示すタイミング図である。
【図１７】本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」の維持又はデータ「０」の書込み動作を示すタイミング図である。
【図１８】本発明に係るチャージトラップインシュレータメモリ装置のメモリセルに格納されたデータをセンシングする動作を示すタイミング図である。
【発明を実施するための形態】
【００１７】
前述した目的及びその他の目的と本発明の特徴及び長所は、図面と関連した次の詳細な説明を介してより明らかになるはずである。
以下、図面を参照して本発明の実施の形態を詳しく説明する。
【００１８】
図２Ａは、ワードラインと平行方向に切断した単位メモリセルの断面図である。
先ず、下部（bottom）ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードライン１８は互いに平行に配置される。
【００１９】
下部ワードライン１０の上部には第１の絶縁層２０、フロートチャンネル２２、第２の絶縁層２４、チャージトラップインシュレータ２６及び第３の絶縁層２８が順次形成される。ここで、フロートチャンネル２２はＰ型半導体を用いて形成する。
【００２０】
図２Ｂは、ワードラインと垂直方向に切断した単位メモリセルの断面図である。
先ず、下部（bottom）ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードライン１８は互いに平行に配置される。
【００２１】
下部ワードライン１０の上部には第１の絶縁層２０、フロートチャンネル２２、第２の絶縁層２４、チャージトラップインシュレータ２６及び第３の絶縁層２８が順次形成される。ここで、フロートチャンネル２２の両側にＰ型ドレイン３０、及びＰ型ソース３２が形成される。
【００２２】
さらに、フロートチャンネル２２、Ｐ型ドレイン３０及びＰ型ソース３２は炭素ナノチューブ（Carbon Nano Tube）形態となるか、シリコン（Silicon）、ゲルマニウム（Ge）、有機半導体（Organic Semiconductor）などその他の材料で形成することができる。
【００２３】
このように形成された本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルは、チャージトラップインシュレータ２６に格納された電荷状態に従いメモリセルのチャンネル抵抗が変化する。
【００２４】
即ち、チャージトラップインシュレータ２６に電子が格納されていれば、メモリセルのチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態としてオフ状態となる。
【００２５】
一方、チャージトラップインシュレータ２６に正孔が格納されていればチャンネルに陰（−）の電荷を誘導するので、メモリセルは低抵抗チャンネル状態としてオン状態となる。
【００２６】
このように、チャージトラップインシュレータ２６の電荷の種類を選択して書き込むことにより非揮発性メモリセルとして動作することができる。
【００２７】
このような構成を有する本発明の単位メモリセルは図２Ｃに示したシンボルのように表現しようとする。
【００２８】
図３Ａ及び図３Ｂは、本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書込み及び読出しする動作を説明するための図である。
【００２９】
先ず、図３Ａはハイレベルデータ「１」の書込み動作を示す概念図である。
下部ワードライン１６に接地電圧ＧＮＤを印加し、上部ワードライン１８に陰の電圧−Ｖを印加する。このとき、ドレイン領域３０とソース領域３２は接地電圧ＧＮＤ状態となるようにする。
【００３０】
このような場合、第１の絶縁層２０、第２の絶縁層２４及び第３の絶縁層２８の間のキャパシタの電圧分配によりチャージトラップインシュレータ２６とチャンネル領域２２との間に電圧が加えられると、チャージトラップインシュレータ２６に陽の電荷が蓄積されるべく電子がチャンネル２２領域に放出される。従って、チャージトラップインシュレータ２６は陽の電荷が蓄積された状態となる。
【００３１】
一方、図３Ｂはハイレベルデータ「１」の読出し動作を示す概念図である。
上部ワードライン１８に接地電圧ＧＮＤを印加し、下部ワードライン１６に陽の電圧＋Ｖｒｅａｄを印加すれば、チャンネル領域２２の上部２２ａと下部２２ｂに陰の電荷が誘導され、空乏（Depletion）層がそれぞれ形成されて電流経路を遮断しチャンネル領域２２はオフ状態となる。
【００３２】
図４は、図３Ｂに示したデータ「１」の読出し動作を示す詳細な概念図である。
チャージトラップインシュレータ２６に格納された陽の電荷によりチャンネル２２の上部２２ａに空乏層が形成され、下部ワードライン１６に陽の電圧＋Ｖｒｅａｄを印加すれば、チャンネル２２の下部２２ｂにも空乏層が形成されて上部と下部の空乏層２２ａ、２２ｂによりチャンネル２２の電流経路が遮断されて高抵抗状態となりオフ状態となる。
【００３３】
このとき、ドレイン３０とソース３２との間に僅かな電圧差を与えると、チャンネル２２はオフになっているので少量のオフ電流が流れる。
【００３４】
図５Ａ及び図５Ｂは、本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書込み及び読出しする動作を説明するための図である。
【００３５】
先ず、図５Ａはローレベルデータ「０」の書込み動作を示す概念図である。
ドレイン領域３０、ソース領域３２及び下部ワードライン１８に陰の電圧−Ｖを印加し、上部ワードライン１８に接地電圧ＧＮＤを印加すれば、チャンネル領域２２の電子がチャージトラップインシュレータ２６に移動しチャージトラップインシュレータ２６に電子が蓄積される。
【００３６】
図５Ｂは、ローレベルデータ「０」の読出し動作を示す概念図である。
下部ワードライン１６及び上部ワードライン１８に接地電圧ＧＮＤを印加し、ドレイン領域３０及びソース領域３２の間に僅かな電圧差を与えると、チャンネルがオンになっているので多量のオン電流が流れる。
【００３７】
図６は、図５Ｂに示したローレベルデータ「０」の読出し動作を示す概念図である。
下部ワードライン１６に陽の電圧＋Ｖｒｅａｄが印加されチャンネル２２の下部２２ｂに空乏層が形成されるが、チャンネル２２の上部には空乏層が形成されないのでこの領域を介して電流が流れる。
【００３８】
このとき、ドレイン３０とソース３２との間に僅かな電圧差を与えると、チャンネル２２がオンになっているので多量のオン電流が流れる。
【００３９】
このように、読出しモードでは上部ワードライン１８及び下部ワードライン１６を接地電圧ＧＮＤに設け、チャージトラップインシュレータ２６に電圧ストレスが加えられないのでメモリセルの維持特性が向上される。
【００４０】
従って、本発明のナノスケールレベルのチャージトラップインシュレータ構造の空乏層チャンネルメモリセル（Depletion Channel Memory Cell）は低電圧動作が可能である。
【００４１】
図７は、本発明に係るチャージトラップインシュレータメモリ装置のレイアウト平面図である。
【００４２】
図７に示されているように、多数の上部ワードラインＷＬと多数のビットラインＢＬの交差点に単位メモリセルＵＣが配置される。
上部ワードラインＷＬと下部ワードラインＢＷＬが互いに同一の方向に平行に配置され、ビットラインＢＬは上部ワードラインＷＬと垂直方向に配置される。
【００４３】
図８Ａは、図５のレイアウト平面図において上部ワードラインＷＬと平行のＡ−Ａ'方向の断面図である。
【００４４】
図８Ａに示されているように、同一の下部ワードライン１６ＢＷＬ＿１及び上部ワードライン１８ＷＬ＿１にカラム方向に多数の単位メモリセルＵＣが形成される。
【００４５】
図８Ｂは、図７のレイアウト平面図において上部ワードラインＷＬと垂直のＢ−Ｂ'方向の断面図である。
図８Ｂに示されているように、同一のビットラインＢＬ＿１にロー方向に多数の単位メモリセルＵＣが形成される。
【００４６】
図９は、本発明に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
図９に示されているように、多数のセル絶縁層（Cell Oxide Layer）ＣＯＬ＿１〜ＣＯＬ＿４を形成し多数のチャージトラップインシュレータセルアレイが断面方向に積層される構造である。従って、同一の面積にセルの集積容量を積層数ほど高めることができる。
【００４７】
図１０は、本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルアレイ４４を示す断面図である。
【００４８】
単位メモリセルアレイ４４は、多数のメモリセルＱ１〜Ｑｍ及びスイッチング素子Ｎ１，Ｎ２を含む。ここで、多数のメモリセルＱ１〜Ｑｍは直列に連結され、第１のスイッチング素子Ｎ１はゲート端子に第１の選択信号ＳＥＬ＿１が印加されてビットラインＢＬとメモリセルＱ１を選択的に連結し、第２のスイッチング素子Ｎ２はゲート端子に第２の選択信号ＳＥＬ＿２が印加されてセンシングラインＳ／ＬとメモリセルＱｍを選択的に連結する。
【００４９】
複数個のメモリセルＱ１〜Ｑｍはスイッチング素子Ｎ１，Ｎ２の間に直列に連結されて同一のローアドレスデコーダにより駆動される上部ワードラインＷＬ＿１〜ＷＬ＿ｍと、下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍにより選択的にスイッチング動作する。ここで、メモリセルＱ１〜Ｑｍのそれぞれの詳細な構成は図２Ａ及び図２Ｂに示された通りである。
【００５０】
図１１は、図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。ここでは、全てのメモリセルＱ１〜Ｑ５にハイレベルデータ「１」が格納されている場合を例にあげて説明する。
【００５１】
このような場合、全ての上部ワードラインＷＬ＿１〜ＷＬ＿５に接地電圧ＧＮＤが印加され、選択されたメモリセルＱ１の下部ワードラインＢＷＬ＿１に陽の値を有する読出し電圧＋Ｖｒｅａｄが印加される。そして、選択されない残りの下部ワードラインＢＷＬ＿１に接地電圧ＧＮＤが印加される。
【００５２】
このとき、選択されない残りのメモリセルＱ２〜Ｑ５は、上部ワードラインＷＬ＿２〜ＷＬ＿５と下部ワードラインＢＷＬ＿２〜ＢＷＬ＿５に接地電圧ＧＮＤが印加される。これにより、チャンネル領域２２の上部２２ａにはチャージトラップインシュレータ２６に格納された電荷により空乏層が形成されるが、下部２２ｂには空乏層が形成されないようになりチャンネルがオン状態となる。
【００５３】
その反面、選択されたメモリセルＱ１は下部ワードラインＢＷＬ＿１に印加される読出し電圧＋Ｖｒｅａｄによりチャンネル領域２２の下部に空乏層２２ｂが形成され、チャージトラップインシュレータ２６に格納された電荷の極性に従いチャンネル領域２２の上部に空乏層２２ｂが形成される。これにより、チャンネル領域２２に形成された空乏層２２ａ，２２ｂによりチャンネル２２がオフされソース領域３２からドレイン領域３０に電流経路が遮断される。従って、読出し動作モード時に選択されたメモリセルＱ１に格納されたデータ「１」を読み出すことができるようになる。
【００５４】
図１２は、図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。ここでは、選択されたメモリセルＱ１にローレベルデータ「０」が格納されており、残りの全てのメモリセルＱ２〜Ｑ５にハイレベルデータ「１」が格納されている場合を例にあげて説明する。
【００５５】
このような場合、全てのワードラインＷＬ＿１〜ＷＬ＿５にグラウンド電圧ＧＮＤが印加され、選択されたメモリセルＱ１の下部ワードラインＢＷＬ＿１に陽の値を有する読出し電圧＋Ｖｒｅａｄが印加される。そして、選択されない残りの全ての下部ワードラインＢＷＬ＿２〜ＢＷＬ＿５に接地電圧ＧＮＤが印加される。
【００５６】
これにより、選択されたメモリセルＱ１の下部ワードラインＢＷＬ＿１に陽の値を有する読出し電圧＋Ｖｒｅａｄが印加されチャンネル領域２２の下部２２ｂには空乏層が形成されるが、チャージトラップインシュレータ２６に格納された電荷の極性によりチャンネル領域２２の上部２２ａには空乏層が形成されないためオン状態となる。さらに、選択されていないメモリセルＱ２〜Ｑ５に格納された電荷の極性によりチャンネル領域２２の上部２２ａには空乏層が形成されるが、下部ワードラインＢＷＬ＿１に接地電圧ＧＮＤが印加されチャンネル領域２２の下部２２ｂには空乏層が形成されないためオン状態となる。
【００５７】
これにより、全てのメモリセルＱ１〜Ｑ５のチャンネル領域２２がターンオンとなりソース領域３２からドレイン領域３０に電流が流れるようになる。従って、読出し動作モード時に選択されたメモリセルＱ１に格納されたデータ「０」を読み出すことができるようになる。
【００５８】
図１３Ａ及び図１３Ｂは、図１０に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ１，Ｎ２の連結関係を示す断面図である。
【００５９】
スイッチング素子Ｎ１，Ｎ２は、ゲート３４の上部に形成された絶縁層３６、絶縁層３６の上部に形成されたＰ型チャンネル領域３８、及びＰ型チャンネル領域３８の両側に形成されたＮ型ドレイン領域４０とＮ型ソース領域４２を含む。
【００６０】
図１３Ａに示されているように、スイッチング素子Ｎ１のＮ型ソース領域４２はビットラインＢＬとコンタクトプラグを介して連結され、Ｎ型ドレイン領域４０はメモリセルＱｍのＰ型ソース領域３２とコンタクトプラグ及びラインＣＬ１を介し連結される。
【００６１】
さらに、図１３Ｂに示されているように、スイッチング素子Ｎ２のＮ型ソース領域４２はセンシングラインＳ／Ｌとコンタクトプラグを介して連結され、Ｎ型ドレイン領域４０はメモリセルＱｍのＰ型ソース領域３２とコンタクトプラグ及び連結ラインＣＬ１を介して連結される。
【００６２】
ここで、メモリセルＱ１，Ｑｍとスイッチング素子Ｎ１，Ｎ２を連結する連結ラインＣＬ１は金属製導体からなる。
【００６３】
図１４は、本発明に係るチャージトラップインシュレータメモリ装置のメモリセルアレイ構造を示す回路図である。
【００６４】
チャージトラップインシュレータメモリ装置のメモリセルアレイ構造は、図７に示した多数の単位メモリセルアレイ４４を含み、カラム方向に多数のビットラインＢＬ＿１〜ＢＬ＿ｎに共通に連結され、ロー方向に多数の上部ワードラインＷＬ＿１〜ＷＬ＿ｍ、下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍ、第１の選択信号ＳＥＬ＿１、第２の選択信号ＳＥＬ＿２及びセンシングラインＳ／Ｌ＿〜Ｓ／Ｌ＿ｎに共通に連結される。ここで、多数のビットラインＢＬ＿１〜ＢＬ＿ｎは多数のセンスアンプ４６と一対一対応して接続される。
【００６５】
図１５は、本発明に係るチャージトラップインシュレータメモリ装置の書込み動作を説明するための図である。
【００６６】
本発明に係るチャージトラップインシュレータメモリ装置の書込み動作サイクルは、二つのサーブ動作領域に区分することができる。即ち、第１のサーブ動作領域ではデータ「１」を書き込み、第２のサーブ動作領域では第１のサーブ動作領域で書込んだデータ「１」を保存するかデータ「０」を書き込む。
【００６７】
もし、データ「１」を保存しようとする場合、一定区間の間ビットラインＢＬにハイ電圧を印加すれば、第１のサーブ動作領域で書き込まれたデータ「１」の値がメモリセルに保存される。
【００６８】
図１６は、本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」書込み動作を示すタイミング図である。ここでは、図１４に示した第１の単位メモリセルアレイ４４の第１のメモリセルＱ１が選択される場合の例にあげて説明する。
【００６９】
先ず、ｔ０区間はメモリセルのプリチャージ区間で、全ての信号及びラインが設置電圧ＶＳＳにプリチャージされる。
【００７０】
ｔ１及びｔ２区間で第１の選択信号ＳＥＬ＿１及び第２の選択信号ＳＥＬ＿２がハイレベルに遷移し、スイッチング素子Ｎ１，Ｎ２がターンオンされると、ビットラインＢＬ＿１とメモリセルＱ１のソース端子が連結され、センシングラインＳ／ＬとメモリセルＱｍのドレイン端子が連結される。このとき、多数の上部ワードラインＷＬ＿１〜ＷＬ＿ｍ、多数の下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍ、ビットラインＢＷＬ＿１及びセンシングラインＳ／Ｌ＿１はローレベル状態を維持する。
【００７１】
ｔ３及びｔ４区間で選択されたメモリセルＱ１と連結されたワードラインＷＬ＿１に陰の電圧ＶＮＥＧを印加すれば、図３Ａに示されているように上部ワードラインＷＬ＿１とチャンネル領域２２との間の空乏チャンネル層に高い電圧がかかりチャンネル領域２２に電子が放出されてデータ「１」を書き込むことができる。
【００７２】
ｔ５及びｔ６区間で上部ワードラインＷＬ＿１が接地電圧ＶＳＳに遷移され書込み動作を完了する。
ｔ７区間で第１の選択信号ＳＥＬ＿１及び第２の選択信号ＳＥＬ＿２がローレベルに遷移され、スイッチング素子Ｎ１，Ｎ２がターンオフされてプリチャージ区間となる。
【００７３】
図１７は、本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」の維持又はデータ「０」の書込み動作を示すタイミング図である。ここでは、図１４に示した第１の単位メモリセルアレイ４４の第１のメモリセルＱ１が選択される場合を例にあげて説明する。
【００７４】
先ず、ｔ０区間はメモリセルのプリチャージ区間で全ての信号及びラインが接地電圧ＶＳＳにプリチャージされる。
【００７５】
ｔ１及びｔ２区間で第１の選択信号ＳＥＬ＿１がハイレベルに遷移すれば、第１のスイッチング素子Ｎ１がターンオンされてビットラインＢＬ＿１と選択されたメモリセルＱ１のソース端子が連結される。
【００７６】
このとき、第２の選択信号ＳＥＬ＿２が陰の電圧ＶＮＥＧとなり第２のスイッチング素子Ｎ２がターンオフされ、選択されたメモリセルＱ１が連結されない残りの下部ワードラインＢＷＬ＿２〜ＢＷＬ＿ｍが陰の電圧ＶＮＥＧとなり電流経路を形成する。
【００７７】
これにより、ビットラインＢＬに印加されたデータが全てのセルＱ１〜Ｑｍに伝達できるようになる。
このとき、多数の上部ワードラインＷＬ＿１〜ＷＬ＿ｍ、ビットラインＢＬ＿１及びセンシングラインＳ／Ｌ＿１はローレベル状態を維持する。
【００７８】
ｔ３区間で選択されたメモリセルＱ１に書き込むデータが「０」である場合ビットラインＢＬ＿１は陰の電圧ＶＮＥＧに遷移し、選択されたメモリセルＱ１に格納されたデータ「１」を維持しようとする場合、ビットラインＢＬ＿１はローレベルを維持する。
【００７９】
次に、ｔ４区間で選択されたメモリセルＱ１が連結された下部ワードラインＢＷＬ＿１が陰の電圧ＶＮＥＧに遷移すれば、図５Ａに示されているように、上部ワードラインＷＬ＿１により選択されたメモリセルＱ１のＰ型チャンネル領域２２に電子が積み重なることになる。従って、下部ワードラインＢＷＬ＿１に陰の電圧ＶＮＥＧが印加され臨界電圧差が発生するとチャージトラップインシュレータ２６にチャンネル電子が流入される。これにより、選択されたメモリセルＱ１にデータ「０」を書き込むことができる。
【００８０】
一方、選択されたメモリセルＱ１に格納されたデータ「１」をそのまま維持しようとする場合ビットラインＢＬ＿１を接地電圧ＶＳＳに維持し、選択されたメモリセルＱ１の上部ワードラインＷＬ＿１とＰ型チャンネル領域２２の電圧差が発生しないためデータ「１」を保存することができる。
【００８１】
ｔ５区間で下部ワードラインＢＷＬ＿１が再び接地電圧ＶＳＳ状態に遷移され、ｔ６区間でビットラインＢＬ＿１が接地電圧ＶＳＳ状態に遷移されてハイデータ「１」の維持動作又はローデータ「０」の書込み動作が完了する。
【００８２】
ｔ７区間で第１の選択信号ＳＥＬ＿１、第２の選択信号ＳＥＬ＿２、及び選択されない残りの下部ワードラインＢＷＬ＿２〜ＢＷＬ＿ｍがローレベルに遷移されプリチャージ区間となる。
【００８３】
図１８は、本発明に係るチャージトラップインシュレータメモリ装置のメモリ装置に格納されたデータをセンシングする動作を示すタイミング図である。ここでは、図１４に示した第１の単位メモリセルアレイ４４の第１のメモリセルＱ１が選択される場合を例にあげて説明する。
【００８４】
先ず、ｔ０区間はメモリセルのプリチャージ区間で全ての信号及びラインが接地電圧ＶＳＳにプリチャージされる。
【００８５】
ｔ１区間で第１の選択信号ＳＥＬ＿１及び第２の選択信号ＳＥＬ＿２がハイレベルに遷移してスイッチング素子Ｎ１，Ｎ２がターンオンされ、ビットラインＢＬ＿１と選択されたメモリセルＱ1のソース端子が連結され、センシングラインＳ／ＬとメモリセルＱｍのドレイン端子が連結される。このとき、多数の上部ワードラインＷＬ＿1〜ＷＬ＿ｍ、多数の下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍ、ビットラインＢＬ＿１及びセンシングラインＳ／Ｌ＿１はローレベル状態を維持する。
【００８６】
ｔ２区間で選択されたメモリセルＱ１と連結された下部ワードラインＢＷＬ＿１がハイレベルに遷移し、残りの多数の下部ワードラインＢＷＬ＿２〜ＢＷＬ＿ｍはローレベルを維持する。これにより、選択されたメモリセルＱ１を除いた多数のメモリセルＱ２〜Ｑｍが全てターンオンされメモリセルＱ１のソース端子が接地電圧ＶＳＳに接続される。
【００８７】
このとき、全てのワードラインＷＬ＿１〜ＷＬ＿ｍが接地電圧ＶＳＳ状態を維持し、選択されたメモリセルＱ１に形成された極性に従いビットラインＢＬ＿１とセンシングラインＳ／Ｌとの間の電流の流れが決定される。
【００８８】
ｔ３区間でセンスアンプイネーブル信号Ｓ／Ａがハイレベルとなり、センスアンプ４６が動作してセンシング電圧ＶＳがビットラインＢＬ＿１に印加される場合、選択されたメモリセルＱ１に格納された極性状態に従ってビットラインＢＬ＿１の電流の流れが決定される。
【００８９】
即ち、図３Ｂに示されているようにビットラインＢＬ＿１に電流が印加されない場合、選択されたメモリセルＱ１にデータ「１」が格納されていることが分かる。
【００９０】
その反面、図５Ｂに示されているようにビットラインＢＬ＿１に一定値以上の電流が流れると選択されたメモリセルＱ１にデータ「０」が格納されていることが分かる。
【００９１】
ｔ４区間でセンスアンプイネーブル信号Ｓ／Ａが接地電圧ＶＳＳとなり、センスアンプ４６の動作が中止されるとビットラインＢＬ＿１がローレベルに遷移してセンシング動作を完了する。
【００９２】
ｔ５区間で選択されたメモリセルＱ１が連結された下部ワードラインＢＷＬ＿１が接地電圧に遷移する。
ｔ６区間で第１の選択信号ＳＥＬ＿１及び第２のＳＥＬ＿２がローレベルに遷移され、スイッチング素子Ｎ１，Ｎ２がターンオフされる。
【００９３】
以上で説明したように、本発明はＮＤＲＯ（Non Destructive Read Out）方式を用いて読出し動作時にセルのデータが破壊されない。
【００９４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【符号の説明】
【００９５】
２ Ｐ型基板
４，４０ Ｎ型ドレイン領域
６，４２ Ｎ型ソース領域
８、２０ 第１の絶縁層
１０，２６ チャージトラップインシュレータ
１２，２４ 第２の絶縁層
１４ ワードライン
１６ 下部ワードライン
１８ 上部ワードライン
２２ フロートチャンネル
２８ 第３の絶縁層
３０ Ｐ型ドレイン
３２ Ｐ型ソース
３４ ゲート
３６ 絶縁層
３８ Ｐ型チャンネル領域
４４ 単位メモリセルアレイ
４６ センスアンプ
【技術分野】
【０００１】
本発明は、チャージトラップインシュレータ（Charge trap insulator）メモリ装置に関し、より詳しくはナノスケール（Nano scale）チャージトラップインシュレータメモリ装置で維持（retention）特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術に関するものである。
【背景技術】
【０００２】
図１は、従来技術に係るチャージトラップインシュレータメモリ装置のメモリセルの断面図である。
【０００３】
チャージトラップインシュレータメモリ装置のメモリセルはＰ型基板２上に形成されたＮ型ドレイン領域４と、Ｎ型ソース領域６を含み、チャンネル領域の上部に順次形成される第１の絶縁層８、チャージトラップインシュレータ１０、第２の絶縁層１２及びワードライン１４を含む。
【０００４】
このような構成を有する従来のチャージトラップインシュレータメモリ装置のメモリセルは、チャージトラップインシュレータ１０に格納された電荷（Charge）状態によりメモリセルのチャンネル抵抗が変化することになる。
【０００５】
即ち、チャージトラップインシュレータ１０に電子が格納されていればチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態となりオフ状態となる。
【０００６】
一方、チャージトラップインシュレータ１０に正孔が格納されていればチャンネルに陰（−）のチャンネル電荷を誘導するので、メモリセルは低抵抗チャンネル状態となりオン状態となる。
【０００７】
このように、チャージトラップインシュレータの電荷の種類を選択して書き込むことにより非揮発性メモリセルとして動作することができる。
【０００８】
しかし、前記の従来のチャージトラップインシュレータメモリ装置のメモリセルは、セルの大きさが小さくなると（Scale Down）維持（retention）特性などにより正常の動作の具現が難しくなるという問題がある。
【０００９】
特に、ナノスケールレベル（Nano Scale Level）のチャージトラップインシュレータ構造のメモリセルは、維持特性が低電圧ストレスでも弱くなり読出し時にワードラインに任意の電圧を印加する方法を適用することができないという問題点がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６６１７６２９号明細書
【特許文献２】米国特許第６２１１００５号明細書
【特許文献３】米国特許第５９５５７７４号明細書
【特許文献４】米国特許第５４７１４１７号明細書
【特許文献５】米国特許第６７８４４７３号明細書
【特許文献６】米国特許第６６１４０６６号明細書
【特許文献７】米国特許第６４６９３３４号明細書
【特許文献８】米国特許第５７８０８８６号明細書
【特許文献９】特開平３−１０８１９２号公報
【特許文献１０】特開平２−１４０９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前記のような問題点を解決するための本発明の目的は、ナノスケールレベルのチャージトラップインシュレータ構造のメモリセルが低電圧で動作可能にすることにある。
【００１２】
前記のような問題点を解決するための本発明の他の目的は、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層しセル集積容量を高めることにある。
【課題を解決するための手段】
【００１３】
本発明に係るチャージトラップインシュレータメモリ装置はロー方向に配列され、互いに平行の多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応し、前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプとを含むチャージトラップインシュレータメモリ装置において、前記多数のメモリセルアレイのそれぞれは前記ワードライン及び下部ワードラインに印加される電位によりビットラインを介して印加されたデータがチャージトラップインシュレータに格納されるか、前記チャージトラップインシュレータに格納されたデータが前記ビットラインに出力される直列に連結された多数のメモリセルと、第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、第２の選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、前記多数のメモリセルは前記下部ワードラインの上部に形成された第１の絶縁層と、前記第１の絶縁層の上部に形成され前記チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、前記Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域と、前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、前記第２の絶縁層の上部に形成された前記チャージトラップインシュレータと、前記チャージトラップインシュレータの上部及び前記上部ワードラインの下部に形成された第３の絶縁層とを含み、前記チャージトラップインシュレータは、下部全面が前記第２の絶縁層の上部全面に接触し、前記第２の絶縁層及び前記第３の絶縁層と電気的に絶縁された連続的な１つの層で形成されることを特徴とする。
【発明の効果】
【００１４】
本発明に係るチャージトラップインシュレータメモリ装置はナノスケールレベルのチャージトラップインシュレータを利用したメモリセル構造でスケールダウン現象を克服することができるという効果が得られる。
【００１５】
さらに、本発明に係るチャージトラップインシュレータメモリ装置は多数のセル絶縁層を利用して多数のチャージトラップインシュレータセルアレイを断面方向に積層し、セルの集積容量をセルアレイの積層数ほど高めることができるという効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】従来の技術に係るチャージトラップインシュレータメモリ装置のメモリセルの断面図である。
【図２Ａ】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【図２Ｂ】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【図２Ｃ】本発明の単位メモリセルの模式図である。
【図３Ａ】本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書き込む動作を説明するための図である。
【図３Ｂ】本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を読み出す動作を説明するための図である。
【図４】図３Ｂに示したデータ「１」の読出し動作を示す詳細概念図である。
【図５Ａ】本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書き込む動作を説明するための図である。
【図５Ｂ】本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を読み出す動作を説明するための図である。
【図６】図５Ｂに示したローレベルデータ「０」の読出し動作を示す詳細な概念図である。
【図７】本発明に係るチャージトラップインシュレータメモリ装置のレイアウト平面図である。
【図８Ａ】図５のレイアウト平面図において上部ワードラインＷＬと平行のＡ−Ａ’方向の断面図である。
【図８Ｂ】図７のレイアウト平面図において上部ワードラインＷＬと垂直であるＢ−Ｂ’方向の断面図である。
【図９】本発明に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
【図１０】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルアレイを示す図である。
【図１１】図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。
【図１２】図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。
【図１３Ａ】図１０に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ１の連結関係を示す断面図である。
【図１３Ｂ】図１０に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ２の連結関係を示す断面図である。
【図１４】本発明に係るチャージトラップインシュレータメモリ装置のメモリセルアレイ構造を示す回路図である。
【図１５】本発明に係るチャージトラップインシュレータメモリ装置の書込み動作を説明するための図である。
【図１６】本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」の書込み動作を示すタイミング図である。
【図１７】本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」の維持又はデータ「０」の書込み動作を示すタイミング図である。
【図１８】本発明に係るチャージトラップインシュレータメモリ装置のメモリセルに格納されたデータをセンシングする動作を示すタイミング図である。
【発明を実施するための形態】
【００１７】
前述した目的及びその他の目的と本発明の特徴及び長所は、図面と関連した次の詳細な説明を介してより明らかになるはずである。
以下、図面を参照して本発明の実施の形態を詳しく説明する。
【００１８】
図２Ａは、ワードラインと平行方向に切断した単位メモリセルの断面図である。
先ず、下部（bottom）ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードライン１８は互いに平行に配置される。
【００１９】
下部ワードライン１０の上部には第１の絶縁層２０、フロートチャンネル２２、第２の絶縁層２４、チャージトラップインシュレータ２６及び第３の絶縁層２８が順次形成される。ここで、フロートチャンネル２２はＰ型半導体を用いて形成する。
【００２０】
図２Ｂは、ワードラインと垂直方向に切断した単位メモリセルの断面図である。
先ず、下部（bottom）ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードライン１８は互いに平行に配置される。
【００２１】
下部ワードライン１０の上部には第１の絶縁層２０、フロートチャンネル２２、第２の絶縁層２４、チャージトラップインシュレータ２６及び第３の絶縁層２８が順次形成される。ここで、フロートチャンネル２２の両側にＰ型ドレイン３０、及びＰ型ソース３２が形成される。
【００２２】
さらに、フロートチャンネル２２、Ｐ型ドレイン３０及びＰ型ソース３２は炭素ナノチューブ（Carbon Nano Tube）形態となるか、シリコン（Silicon）、ゲルマニウム（Ge）、有機半導体（Organic Semiconductor）などその他の材料で形成することができる。
【００２３】
このように形成された本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルは、チャージトラップインシュレータ２６に格納された電荷状態に従いメモリセルのチャンネル抵抗が変化する。
【００２４】
即ち、チャージトラップインシュレータ２６に電子が格納されていれば、メモリセルのチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態としてオフ状態となる。
【００２５】
一方、チャージトラップインシュレータ２６に正孔が格納されていればチャンネルに陰（−）の電荷を誘導するので、メモリセルは低抵抗チャンネル状態としてオン状態となる。
【００２６】
このように、チャージトラップインシュレータ２６の電荷の種類を選択して書き込むことにより非揮発性メモリセルとして動作することができる。
【００２７】
このような構成を有する本発明の単位メモリセルは図２Ｃに示したシンボルのように表現しようとする。
【００２８】
図３Ａ及び図３Ｂは、本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書込み及び読出しする動作を説明するための図である。
【００２９】
先ず、図３Ａはハイレベルデータ「１」の書込み動作を示す概念図である。
下部ワードライン１６に接地電圧ＧＮＤを印加し、上部ワードライン１８に陰の電圧−Ｖを印加する。このとき、ドレイン領域３０とソース領域３２は接地電圧ＧＮＤ状態となるようにする。
【００３０】
このような場合、第１の絶縁層２０、第２の絶縁層２４及び第３の絶縁層２８の間のキャパシタの電圧分配によりチャージトラップインシュレータ２６とチャンネル領域２２との間に電圧が加えられると、チャージトラップインシュレータ２６に陽の電荷が蓄積されるべく電子がチャンネル２２領域に放出される。従って、チャージトラップインシュレータ２６は陽の電荷が蓄積された状態となる。
【００３１】
一方、図３Ｂはハイレベルデータ「１」の読出し動作を示す概念図である。
上部ワードライン１８に接地電圧ＧＮＤを印加し、下部ワードライン１６に陽の電圧＋Ｖｒｅａｄを印加すれば、チャンネル領域２２の上部２２ａと下部２２ｂに陰の電荷が誘導され、空乏（Depletion）層がそれぞれ形成されて電流経路を遮断しチャンネル領域２２はオフ状態となる。
【００３２】
図４は、図３Ｂに示したデータ「１」の読出し動作を示す詳細な概念図である。
チャージトラップインシュレータ２６に格納された陽の電荷によりチャンネル２２の上部２２ａに空乏層が形成され、下部ワードライン１６に陽の電圧＋Ｖｒｅａｄを印加すれば、チャンネル２２の下部２２ｂにも空乏層が形成されて上部と下部の空乏層２２ａ、２２ｂによりチャンネル２２の電流経路が遮断されて高抵抗状態となりオフ状態となる。
【００３３】
このとき、ドレイン３０とソース３２との間に僅かな電圧差を与えると、チャンネル２２はオフになっているので少量のオフ電流が流れる。
【００３４】
図５Ａ及び図５Ｂは、本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書込み及び読出しする動作を説明するための図である。
【００３５】
先ず、図５Ａはローレベルデータ「０」の書込み動作を示す概念図である。
ドレイン領域３０、ソース領域３２及び下部ワードライン１８に陰の電圧−Ｖを印加し、上部ワードライン１８に接地電圧ＧＮＤを印加すれば、チャンネル領域２２の電子がチャージトラップインシュレータ２６に移動しチャージトラップインシュレータ２６に電子が蓄積される。
【００３６】
図５Ｂは、ローレベルデータ「０」の読出し動作を示す概念図である。
下部ワードライン１６及び上部ワードライン１８に接地電圧ＧＮＤを印加し、ドレイン領域３０及びソース領域３２の間に僅かな電圧差を与えると、チャンネルがオンになっているので多量のオン電流が流れる。
【００３７】
図６は、図５Ｂに示したローレベルデータ「０」の読出し動作を示す概念図である。
下部ワードライン１６に陽の電圧＋Ｖｒｅａｄが印加されチャンネル２２の下部２２ｂに空乏層が形成されるが、チャンネル２２の上部には空乏層が形成されないのでこの領域を介して電流が流れる。
【００３８】
このとき、ドレイン３０とソース３２との間に僅かな電圧差を与えると、チャンネル２２がオンになっているので多量のオン電流が流れる。
【００３９】
このように、読出しモードでは上部ワードライン１８及び下部ワードライン１６を接地電圧ＧＮＤに設け、チャージトラップインシュレータ２６に電圧ストレスが加えられないのでメモリセルの維持特性が向上される。
【００４０】
従って、本発明のナノスケールレベルのチャージトラップインシュレータ構造の空乏層チャンネルメモリセル（Depletion Channel Memory Cell）は低電圧動作が可能である。
【００４１】
図７は、本発明に係るチャージトラップインシュレータメモリ装置のレイアウト平面図である。
【００４２】
図７に示されているように、多数の上部ワードラインＷＬと多数のビットラインＢＬの交差点に単位メモリセルＵＣが配置される。
上部ワードラインＷＬと下部ワードラインＢＷＬが互いに同一の方向に平行に配置され、ビットラインＢＬは上部ワードラインＷＬと垂直方向に配置される。
【００４３】
図８Ａは、図５のレイアウト平面図において上部ワードラインＷＬと平行のＡ−Ａ'方向の断面図である。
【００４４】
図８Ａに示されているように、同一の下部ワードライン１６ＢＷＬ＿１及び上部ワードライン１８ＷＬ＿１にカラム方向に多数の単位メモリセルＵＣが形成される。
【００４５】
図８Ｂは、図７のレイアウト平面図において上部ワードラインＷＬと垂直のＢ−Ｂ'方向の断面図である。
図８Ｂに示されているように、同一のビットラインＢＬ＿１にロー方向に多数の単位メモリセルＵＣが形成される。
【００４６】
図９は、本発明に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
図９に示されているように、多数のセル絶縁層（Cell Oxide Layer）ＣＯＬ＿１〜ＣＯＬ＿４を形成し多数のチャージトラップインシュレータセルアレイが断面方向に積層される構造である。従って、同一の面積にセルの集積容量を積層数ほど高めることができる。
【００４７】
図１０は、本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルアレイ４４を示す断面図である。
【００４８】
単位メモリセルアレイ４４は、多数のメモリセルＱ１〜Ｑｍ及びスイッチング素子Ｎ１，Ｎ２を含む。ここで、多数のメモリセルＱ１〜Ｑｍは直列に連結され、第１のスイッチング素子Ｎ１はゲート端子に第１の選択信号ＳＥＬ＿１が印加されてビットラインＢＬとメモリセルＱ１を選択的に連結し、第２のスイッチング素子Ｎ２はゲート端子に第２の選択信号ＳＥＬ＿２が印加されてセンシングラインＳ／ＬとメモリセルＱｍを選択的に連結する。
【００４９】
複数個のメモリセルＱ１〜Ｑｍはスイッチング素子Ｎ１，Ｎ２の間に直列に連結されて同一のローアドレスデコーダにより駆動される上部ワードラインＷＬ＿１〜ＷＬ＿ｍと、下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍにより選択的にスイッチング動作する。ここで、メモリセルＱ１〜Ｑｍのそれぞれの詳細な構成は図２Ａ及び図２Ｂに示された通りである。
【００５０】
図１１は、図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。ここでは、全てのメモリセルＱ１〜Ｑ５にハイレベルデータ「１」が格納されている場合を例にあげて説明する。
【００５１】
このような場合、全ての上部ワードラインＷＬ＿１〜ＷＬ＿５に接地電圧ＧＮＤが印加され、選択されたメモリセルＱ１の下部ワードラインＢＷＬ＿１に陽の値を有する読出し電圧＋Ｖｒｅａｄが印加される。そして、選択されない残りの下部ワードラインＢＷＬ＿１に接地電圧ＧＮＤが印加される。
【００５２】
このとき、選択されない残りのメモリセルＱ２〜Ｑ５は、上部ワードラインＷＬ＿２〜ＷＬ＿５と下部ワードラインＢＷＬ＿２〜ＢＷＬ＿５に接地電圧ＧＮＤが印加される。これにより、チャンネル領域２２の上部２２ａにはチャージトラップインシュレータ２６に格納された電荷により空乏層が形成されるが、下部２２ｂには空乏層が形成されないようになりチャンネルがオン状態となる。
【００５３】
その反面、選択されたメモリセルＱ１は下部ワードラインＢＷＬ＿１に印加される読出し電圧＋Ｖｒｅａｄによりチャンネル領域２２の下部に空乏層２２ｂが形成され、チャージトラップインシュレータ２６に格納された電荷の極性に従いチャンネル領域２２の上部に空乏層２２ｂが形成される。これにより、チャンネル領域２２に形成された空乏層２２ａ，２２ｂによりチャンネル２２がオフされソース領域３２からドレイン領域３０に電流経路が遮断される。従って、読出し動作モード時に選択されたメモリセルＱ１に格納されたデータ「１」を読み出すことができるようになる。
【００５４】
図１２は、図１０に示した単位メモリセルアレイにおいてローデータ「０」の読出し動作を説明するための概念図である。ここでは、選択されたメモリセルＱ１にローレベルデータ「０」が格納されており、残りの全てのメモリセルＱ２〜Ｑ５にハイレベルデータ「１」が格納されている場合を例にあげて説明する。
【００５５】
このような場合、全てのワードラインＷＬ＿１〜ＷＬ＿５にグラウンド電圧ＧＮＤが印加され、選択されたメモリセルＱ１の下部ワードラインＢＷＬ＿１に陽の値を有する読出し電圧＋Ｖｒｅａｄが印加される。そして、選択されない残りの全ての下部ワードラインＢＷＬ＿２〜ＢＷＬ＿５に接地電圧ＧＮＤが印加される。
【００５６】
これにより、選択されたメモリセルＱ１の下部ワードラインＢＷＬ＿１に陽の値を有する読出し電圧＋Ｖｒｅａｄが印加されチャンネル領域２２の下部２２ｂには空乏層が形成されるが、チャージトラップインシュレータ２６に格納された電荷の極性によりチャンネル領域２２の上部２２ａには空乏層が形成されないためオン状態となる。さらに、選択されていないメモリセルＱ２〜Ｑ５に格納された電荷の極性によりチャンネル領域２２の上部２２ａには空乏層が形成されるが、下部ワードラインＢＷＬ＿１に接地電圧ＧＮＤが印加されチャンネル領域２２の下部２２ｂには空乏層が形成されないためオン状態となる。
【００５７】
これにより、全てのメモリセルＱ１〜Ｑ５のチャンネル領域２２がターンオンとなりソース領域３２からドレイン領域３０に電流が流れるようになる。従って、読出し動作モード時に選択されたメモリセルＱ１に格納されたデータ「０」を読み出すことができるようになる。
【００５８】
図１３Ａ及び図１３Ｂは、図１０に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ１，Ｎ２の連結関係を示す断面図である。
【００５９】
スイッチング素子Ｎ１，Ｎ２は、ゲート３４の上部に形成された絶縁層３６、絶縁層３６の上部に形成されたＰ型チャンネル領域３８、及びＰ型チャンネル領域３８の両側に形成されたＮ型ドレイン領域４０とＮ型ソース領域４２を含む。
【００６０】
図１３Ａに示されているように、スイッチング素子Ｎ１のＮ型ソース領域４２はビットラインＢＬとコンタクトプラグを介して連結され、Ｎ型ドレイン領域４０はメモリセルＱｍのＰ型ソース領域３２とコンタクトプラグ及びラインＣＬ１を介し連結される。
【００６１】
さらに、図１３Ｂに示されているように、スイッチング素子Ｎ２のＮ型ソース領域４２はセンシングラインＳ／Ｌとコンタクトプラグを介して連結され、Ｎ型ドレイン領域４０はメモリセルＱｍのＰ型ソース領域３２とコンタクトプラグ及び連結ラインＣＬ１を介して連結される。
【００６２】
ここで、メモリセルＱ１，Ｑｍとスイッチング素子Ｎ１，Ｎ２を連結する連結ラインＣＬ１は金属製導体からなる。
【００６３】
図１４は、本発明に係るチャージトラップインシュレータメモリ装置のメモリセルアレイ構造を示す回路図である。
【００６４】
チャージトラップインシュレータメモリ装置のメモリセルアレイ構造は、図７に示した多数の単位メモリセルアレイ４４を含み、カラム方向に多数のビットラインＢＬ＿１〜ＢＬ＿ｎに共通に連結され、ロー方向に多数の上部ワードラインＷＬ＿１〜ＷＬ＿ｍ、下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍ、第１の選択信号ＳＥＬ＿１、第２の選択信号ＳＥＬ＿２及びセンシングラインＳ／Ｌ＿〜Ｓ／Ｌ＿ｎに共通に連結される。ここで、多数のビットラインＢＬ＿１〜ＢＬ＿ｎは多数のセンスアンプ４６と一対一対応して接続される。
【００６５】
図１５は、本発明に係るチャージトラップインシュレータメモリ装置の書込み動作を説明するための図である。
【００６６】
本発明に係るチャージトラップインシュレータメモリ装置の書込み動作サイクルは、二つのサーブ動作領域に区分することができる。即ち、第１のサーブ動作領域ではデータ「１」を書き込み、第２のサーブ動作領域では第１のサーブ動作領域で書込んだデータ「１」を保存するかデータ「０」を書き込む。
【００６７】
もし、データ「１」を保存しようとする場合、一定区間の間ビットラインＢＬにハイ電圧を印加すれば、第１のサーブ動作領域で書き込まれたデータ「１」の値がメモリセルに保存される。
【００６８】
図１６は、本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」書込み動作を示すタイミング図である。ここでは、図１４に示した第１の単位メモリセルアレイ４４の第１のメモリセルＱ１が選択される場合の例にあげて説明する。
【００６９】
先ず、ｔ０区間はメモリセルのプリチャージ区間で、全ての信号及びラインが設置電圧ＶＳＳにプリチャージされる。
【００７０】
ｔ１及びｔ２区間で第１の選択信号ＳＥＬ＿１及び第２の選択信号ＳＥＬ＿２がハイレベルに遷移し、スイッチング素子Ｎ１，Ｎ２がターンオンされると、ビットラインＢＬ＿１とメモリセルＱ１のソース端子が連結され、センシングラインＳ／ＬとメモリセルＱｍのドレイン端子が連結される。このとき、多数の上部ワードラインＷＬ＿１〜ＷＬ＿ｍ、多数の下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍ、ビットラインＢＷＬ＿１及びセンシングラインＳ／Ｌ＿１はローレベル状態を維持する。
【００７１】
ｔ３及びｔ４区間で選択されたメモリセルＱ１と連結されたワードラインＷＬ＿１に陰の電圧ＶＮＥＧを印加すれば、図３Ａに示されているように上部ワードラインＷＬ＿１とチャンネル領域２２との間の空乏チャンネル層に高い電圧がかかりチャンネル領域２２に電子が放出されてデータ「１」を書き込むことができる。
【００７２】
ｔ５及びｔ６区間で上部ワードラインＷＬ＿１が接地電圧ＶＳＳに遷移され書込み動作を完了する。
ｔ７区間で第１の選択信号ＳＥＬ＿１及び第２の選択信号ＳＥＬ＿２がローレベルに遷移され、スイッチング素子Ｎ１，Ｎ２がターンオフされてプリチャージ区間となる。
【００７３】
図１７は、本発明に係るチャージトラップインシュレータメモリ装置のデータ「１」の維持又はデータ「０」の書込み動作を示すタイミング図である。ここでは、図１４に示した第１の単位メモリセルアレイ４４の第１のメモリセルＱ１が選択される場合を例にあげて説明する。
【００７４】
先ず、ｔ０区間はメモリセルのプリチャージ区間で全ての信号及びラインが接地電圧ＶＳＳにプリチャージされる。
【００７５】
ｔ１及びｔ２区間で第１の選択信号ＳＥＬ＿１がハイレベルに遷移すれば、第１のスイッチング素子Ｎ１がターンオンされてビットラインＢＬ＿１と選択されたメモリセルＱ１のソース端子が連結される。
【００７６】
このとき、第２の選択信号ＳＥＬ＿２が陰の電圧ＶＮＥＧとなり第２のスイッチング素子Ｎ２がターンオフされ、選択されたメモリセルＱ１が連結されない残りの下部ワードラインＢＷＬ＿２〜ＢＷＬ＿ｍが陰の電圧ＶＮＥＧとなり電流経路を形成する。
【００７７】
これにより、ビットラインＢＬに印加されたデータが全てのセルＱ１〜Ｑｍに伝達できるようになる。
このとき、多数の上部ワードラインＷＬ＿１〜ＷＬ＿ｍ、ビットラインＢＬ＿１及びセンシングラインＳ／Ｌ＿１はローレベル状態を維持する。
【００７８】
ｔ３区間で選択されたメモリセルＱ１に書き込むデータが「０」である場合ビットラインＢＬ＿１は陰の電圧ＶＮＥＧに遷移し、選択されたメモリセルＱ１に格納されたデータ「１」を維持しようとする場合、ビットラインＢＬ＿１はローレベルを維持する。
【００７９】
次に、ｔ４区間で選択されたメモリセルＱ１が連結された下部ワードラインＢＷＬ＿１が陰の電圧ＶＮＥＧに遷移すれば、図５Ａに示されているように、上部ワードラインＷＬ＿１により選択されたメモリセルＱ１のＰ型チャンネル領域２２に電子が積み重なることになる。従って、下部ワードラインＢＷＬ＿１に陰の電圧ＶＮＥＧが印加され臨界電圧差が発生するとチャージトラップインシュレータ２６にチャンネル電子が流入される。これにより、選択されたメモリセルＱ１にデータ「０」を書き込むことができる。
【００８０】
一方、選択されたメモリセルＱ１に格納されたデータ「１」をそのまま維持しようとする場合ビットラインＢＬ＿１を接地電圧ＶＳＳに維持し、選択されたメモリセルＱ１の上部ワードラインＷＬ＿１とＰ型チャンネル領域２２の電圧差が発生しないためデータ「１」を保存することができる。
【００８１】
ｔ５区間で下部ワードラインＢＷＬ＿１が再び接地電圧ＶＳＳ状態に遷移され、ｔ６区間でビットラインＢＬ＿１が接地電圧ＶＳＳ状態に遷移されてハイデータ「１」の維持動作又はローデータ「０」の書込み動作が完了する。
【００８２】
ｔ７区間で第１の選択信号ＳＥＬ＿１、第２の選択信号ＳＥＬ＿２、及び選択されない残りの下部ワードラインＢＷＬ＿２〜ＢＷＬ＿ｍがローレベルに遷移されプリチャージ区間となる。
【００８３】
図１８は、本発明に係るチャージトラップインシュレータメモリ装置のメモリ装置に格納されたデータをセンシングする動作を示すタイミング図である。ここでは、図１４に示した第１の単位メモリセルアレイ４４の第１のメモリセルＱ１が選択される場合を例にあげて説明する。
【００８４】
先ず、ｔ０区間はメモリセルのプリチャージ区間で全ての信号及びラインが接地電圧ＶＳＳにプリチャージされる。
【００８５】
ｔ１区間で第１の選択信号ＳＥＬ＿１及び第２の選択信号ＳＥＬ＿２がハイレベルに遷移してスイッチング素子Ｎ１，Ｎ２がターンオンされ、ビットラインＢＬ＿１と選択されたメモリセルＱ1のソース端子が連結され、センシングラインＳ／ＬとメモリセルＱｍのドレイン端子が連結される。このとき、多数の上部ワードラインＷＬ＿1〜ＷＬ＿ｍ、多数の下部ワードラインＢＷＬ＿１〜ＢＷＬ＿ｍ、ビットラインＢＬ＿１及びセンシングラインＳ／Ｌ＿１はローレベル状態を維持する。
【００８６】
ｔ２区間で選択されたメモリセルＱ１と連結された下部ワードラインＢＷＬ＿１がハイレベルに遷移し、残りの多数の下部ワードラインＢＷＬ＿２〜ＢＷＬ＿ｍはローレベルを維持する。これにより、選択されたメモリセルＱ１を除いた多数のメモリセルＱ２〜Ｑｍが全てターンオンされメモリセルＱ１のソース端子が接地電圧ＶＳＳに接続される。
【００８７】
このとき、全てのワードラインＷＬ＿１〜ＷＬ＿ｍが接地電圧ＶＳＳ状態を維持し、選択されたメモリセルＱ１に形成された極性に従いビットラインＢＬ＿１とセンシングラインＳ／Ｌとの間の電流の流れが決定される。
【００８８】
ｔ３区間でセンスアンプイネーブル信号Ｓ／Ａがハイレベルとなり、センスアンプ４６が動作してセンシング電圧ＶＳがビットラインＢＬ＿１に印加される場合、選択されたメモリセルＱ１に格納された極性状態に従ってビットラインＢＬ＿１の電流の流れが決定される。
【００８９】
即ち、図３Ｂに示されているようにビットラインＢＬ＿１に電流が印加されない場合、選択されたメモリセルＱ１にデータ「１」が格納されていることが分かる。
【００９０】
その反面、図５Ｂに示されているようにビットラインＢＬ＿１に一定値以上の電流が流れると選択されたメモリセルＱ１にデータ「０」が格納されていることが分かる。
【００９１】
ｔ４区間でセンスアンプイネーブル信号Ｓ／Ａが接地電圧ＶＳＳとなり、センスアンプ４６の動作が中止されるとビットラインＢＬ＿１がローレベルに遷移してセンシング動作を完了する。
【００９２】
ｔ５区間で選択されたメモリセルＱ１が連結された下部ワードラインＢＷＬ＿１が接地電圧に遷移する。
ｔ６区間で第１の選択信号ＳＥＬ＿１及び第２のＳＥＬ＿２がローレベルに遷移され、スイッチング素子Ｎ１，Ｎ２がターンオフされる。
【００９３】
以上で説明したように、本発明はＮＤＲＯ（Non Destructive Read Out）方式を用いて読出し動作時にセルのデータが破壊されない。
【００９４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【符号の説明】
【００９５】
２ Ｐ型基板
４，４０ Ｎ型ドレイン領域
６，４２ Ｎ型ソース領域
８、２０ 第１の絶縁層
１０，２６ チャージトラップインシュレータ
１２，２４ 第２の絶縁層
１４ ワードライン
１６ 下部ワードライン
１８ 上部ワードライン
２２ フロートチャンネル
２８ 第３の絶縁層
３０ Ｐ型ドレイン
３２ Ｐ型ソース
３４ ゲート
３６ 絶縁層
３８ Ｐ型チャンネル領域
４４ 単位メモリセルアレイ
４６ センスアンプ
【特許請求の範囲】
【請求項１】
ロー方向に配列され、互いに平行の多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応して前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプとを含むチャージトラップインシュレータメモリ装置において、
前記多数のメモリセルアレイのそれぞれは
上部ワードライン及び下部ワードラインに印加される電位に従いビットラインを介して印加されたデータがチャージトラップインシュレータに格納されるか、前記チャージトラップインシュレータに格納されたデータが前記ビットラインに出力される直列に連結された多数のメモリセルと、
第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、
第２の選択信号の状態に従いセンシング素子と前記複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、
前記多数のメモリセルは
前記下部ワードラインの上部に形成された第１の絶縁層と、
前記第１の絶縁層の上部に形成され前記チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、
前記Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域と、
前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、
前記第２の絶縁層の上部に形成された前記チャージトラップインシュレータと、
前記チャージトラップインシュレータの上部及び前記上部ワードラインの下部に形成された第３の絶縁層とを含むことを特徴とするチャージトラップインシュレータメモリ装置。
【請求項２】
前記選択されたメモリセルにハイレベルデータを書き込む場合、前記第１のスイッチング素子と前記第２のスイッチング素子がターンオン状態を維持し、前記上部ワードラインに陰の電圧を印加し、前記下部ワードライン、前記ビットライン及び前記センシングラインを接地電圧に連結することを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項３】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは、接地電圧に連結されることを特徴とする請求項２に記載のチャージトラップインシュレータメモリ装置。
【請求項４】
前記選択されたメモリセルに格納されたハイレベルデータを維持する場合、前記第１のスイッチング素子はターンオン状態を維持し、前記第２の選択信号が陰の電圧となって前記第２のスイッチング素子がターンオフ状態を維持し、前記選択された下部ワードラインに陰の電圧を印加し、前記上部ワードライン及び前記ビットラインは接地電圧を維持することを特徴とする請求項２に記載のチャージトラップインシュレータメモリ装置。
【請求項５】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記下部ワードラインは、陰の電圧に連結されることを特徴とする請求項４に記載のチャージトラップインシュレータメモリ装置。
【請求項６】
前記選択されたメモリセルにローレベルデータを書き込む場合、前記第１のスイッチング素子はターンオン状態を維持し、前記第２の選択信号が陰の電圧となって第２のスイッチング素子がターンオフ状態を維持し、前記選択された下部ワードラインに陰の電圧を印加し、前記上部ワードラインは接地電圧を維持し、前記ビットラインに陰の電圧に印加されることを特徴とする請求項２に記載のチャージトラップインシュレータメモリ装置。
【請求項７】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記下部ワードラインは陰の電圧に連結されることを特徴とする請求項６に記載のチャージトラップインシュレータメモリ装置。
【請求項８】
前記選択されたメモリセルに格納されたデータをセンシングする場合、前記第１のスイッチング素子及び第２のスイッチング素子はターンオン状態を維持し、上部ワードライン及び前記センシングラインは接地電圧に連結され、前記選択されたメモリセルが連結された前記下部ワードラインにハイレベルの読出し電圧を印加し、前記ビットラインにセンシング電圧が印加されることを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項９】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記下部ワードラインは、接地電圧に連結されることを特徴とする請求項８に記載のチャージトラップインシュレータメモリ装置。
【請求項１】
ロー方向に配列され、互いに平行の多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応して前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプとを含むチャージトラップインシュレータメモリ装置において、
前記多数のメモリセルアレイのそれぞれは
上部ワードライン及び下部ワードラインに印加される電位に従いビットラインを介して印加されたデータがチャージトラップインシュレータに格納されるか、前記チャージトラップインシュレータに格納されたデータが前記ビットラインに出力される直列に連結された多数のメモリセルと、
第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、
第２の選択信号の状態に従いセンシング素子と前記複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、
前記多数のメモリセルは
前記下部ワードラインの上部に形成された第１の絶縁層と、
前記第１の絶縁層の上部に形成され前記チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、
前記Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域と、
前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、
前記第２の絶縁層の上部に形成された前記チャージトラップインシュレータと、
前記チャージトラップインシュレータの上部及び前記上部ワードラインの下部に形成された第３の絶縁層とを含むことを特徴とするチャージトラップインシュレータメモリ装置。
【請求項２】
前記選択されたメモリセルにハイレベルデータを書き込む場合、前記第１のスイッチング素子と前記第２のスイッチング素子がターンオン状態を維持し、前記上部ワードラインに陰の電圧を印加し、前記下部ワードライン、前記ビットライン及び前記センシングラインを接地電圧に連結することを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項３】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは、接地電圧に連結されることを特徴とする請求項２に記載のチャージトラップインシュレータメモリ装置。
【請求項４】
前記選択されたメモリセルに格納されたハイレベルデータを維持する場合、前記第１のスイッチング素子はターンオン状態を維持し、前記第２の選択信号が陰の電圧となって前記第２のスイッチング素子がターンオフ状態を維持し、前記選択された下部ワードラインに陰の電圧を印加し、前記上部ワードライン及び前記ビットラインは接地電圧を維持することを特徴とする請求項２に記載のチャージトラップインシュレータメモリ装置。
【請求項５】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記下部ワードラインは、陰の電圧に連結されることを特徴とする請求項４に記載のチャージトラップインシュレータメモリ装置。
【請求項６】
前記選択されたメモリセルにローレベルデータを書き込む場合、前記第１のスイッチング素子はターンオン状態を維持し、前記第２の選択信号が陰の電圧となって第２のスイッチング素子がターンオフ状態を維持し、前記選択された下部ワードラインに陰の電圧を印加し、前記上部ワードラインは接地電圧を維持し、前記ビットラインに陰の電圧に印加されることを特徴とする請求項２に記載のチャージトラップインシュレータメモリ装置。
【請求項７】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記下部ワードラインは陰の電圧に連結されることを特徴とする請求項６に記載のチャージトラップインシュレータメモリ装置。
【請求項８】
前記選択されたメモリセルに格納されたデータをセンシングする場合、前記第１のスイッチング素子及び第２のスイッチング素子はターンオン状態を維持し、上部ワードライン及び前記センシングラインは接地電圧に連結され、前記選択されたメモリセルが連結された前記下部ワードラインにハイレベルの読出し電圧を印加し、前記ビットラインにセンシング電圧が印加されることを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項９】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記下部ワードラインは、接地電圧に連結されることを特徴とする請求項８に記載のチャージトラップインシュレータメモリ装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１９１２２７（Ｐ２０１２−１９１２２７Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１２−１１９０６８（Ｐ２０１２−１１９０６８）
【出願日】平成２４年５月２４日（２０１２．５．２４）
【分割の表示】特願２００５−１６１１１６（Ｐ２００５−１６１１１６）の分割
【原出願日】平成１７年６月１日（２００５．６．１）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２４年５月２４日（２０１２．５．２４）
【分割の表示】特願２００５−１６１１１６（Ｐ２００５−１６１１１６）の分割
【原出願日】平成１７年６月１日（２００５．６．１）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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