フラッシュＥＥＰＲＯＭ（ＦＬＡＳＨＥＥＰＲＯＭＭＥＭＯＲＹ）の消去方法
【課題】電荷の蓄積を制御することによりメモリセルを消去するフラッシュＥＥＰＲＯＭの消去方法を提供する。
【解決手段】フラッシュメモリの消去方法は、Ｆ/Ｎトンネリング期間において、ウェル電極と第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つコントロールゲート電極に対し負極性の第二電圧バイアスを印加するステップと、Ｆ/Ｎトンネリング期間のあとのトラップ減少期間において、ウェル電極と第二半導体領域に対し正極性の第三電圧バイアスを印加し、且つコントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、トラップ減少期間のあとのトラップアシストトンネリング期間において、コントロールゲート電極に対し負極性の第四電圧バイアスを印加し、且つウェル電極と第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、を有する。
【解決手段】フラッシュメモリの消去方法は、Ｆ/Ｎトンネリング期間において、ウェル電極と第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つコントロールゲート電極に対し負極性の第二電圧バイアスを印加するステップと、Ｆ/Ｎトンネリング期間のあとのトラップ減少期間において、ウェル電極と第二半導体領域に対し正極性の第三電圧バイアスを印加し、且つコントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、トラップ減少期間のあとのトラップアシストトンネリング期間において、コントロールゲート電極に対し負極性の第四電圧バイアスを印加し、且つウェル電極と第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不発揮性半導体メモリの操作方法に関し、特に、電荷の蓄積を制御することによりメモリセルを消去する方法に関する。
【背景技術】
【０００２】
アメリカ特許第7,796,443号（発明者Danny Berco）に、二間隔時間の電圧パルス(two time-separated voltage pulses)をそれぞれ半導体基板とコントロールゲートに印加するフラッシュEEPROM (flash Electrical Erasable Programmable Read Only Memory 、EEPROM )が開示されている。この特許が開示した前記二間隔時間パルス配列は、NGSE技術(Negative Gate Source Erase)配列において良好な信頼性を備え、且つ従来のＦ/Ｎトンネリング(Fowler-Nordheim (F/N) tunneling)よりも速く消去できる。従来のＦ/Ｎトンネリング方法はホットホールインジェクション(no hot-hole injection)をしないので、トンネリング誘電関連のホール破損問題が発生する。しかし、トンネリング過程において蓄積物質から蓄積した電子電荷（電子又は電子ホール）を掘り出すのに非常に時間がかかる。従来のＦ/Ｎトンネリングパルス(F/N tunneling pulses)の期間は約数ミリセカンドから数百ミリセカンド（hundreds of milliseconds）を要する。通常、Ｆ/Ｎトンネリングによりフラッシュメモリアレイを所定のしきい電圧範囲まで消去するために必要な時間は数秒かかり、時間の長さは印加する電場強度（チャネリング誘電材料の電圧÷誘電材料の厚さ）の大きさと蓄積物質の特性によって決まる。蓄積物質は多結晶シリコン又は、トラップベース絶縁フィルム(trap based dielectric film)(例えば窒化物(nitride))又は、ナノ結晶（nano-crystals）である。窒化物フィルム( nitride film)は、電荷トラップ材料と同様であり、通常多結晶シリコンの蓄積物質より時間を要する。
【０００３】
Ｆ/Ｎトンネリングの使用を観察すると、メモリセルのしきい電圧がその固有の(intrinsic)しきい電圧まで消去されるとき、消去効率は非常に悪く、その期間において、蓄積物質が蓄積する正味電荷（net charges）（コントロールゲートのチャンネル領域における総電子と電子ホール）はほぼゼロである。この現象は、トンネリング電流とトンネリング誘電トラップ（tunneling dielectric traps）（特に、両表面間の誘電トラップ（interfacial trap）の相互の影響だと結論した。実際、低速ビットセル(slow-bit cells)又は、ストレスセル(stressed cells)の消去(erase)/書き込み(program)は、高いトラップ密度(trap density)を有するメモリセルのトンネリング誘電層においても、類似する相互影響の問題が見られる。逆に、高速消去/書き込みビットメモリセルはトンネリング誘電時には、トラップ密度が少ない。
【０００４】
その一方、従来のＦ/Ｎトンネリング過程の数百から数十ミリセカンドのパルス期間に対して、アメリカ特許第7,796,443号（発明者Danny Berco）の高速消去方法は各消去パルスのパルス期間が数百マイクロセカンドであり、期間において、非常に大きな下降偏移(down-shift) しきい電圧を有する。この文献に開示した方法によれば、従来のトンネル効果の消去と比較して数百倍の時間を減少する。よって、この文献に開示された方法の消去速度は、従来のＦ/Ｎトンネリング過程よりおおよそ二段階層(two orders of magnitudes)レベル速い速度である。この特許に開示された短いパルス時間でも、その消去方法は何回もの書き込み/消去のトンネリング過程後は従来のＦ/Ｎトンネリング過程において更に多くの電子が累積される。これはトンネリング誘電層に累積した電子が消去効率を低下させ、繰り返し操作のフラッシュメモリセルにより所定の消去しきい電圧を達成するためさらに多くの消去パルスが必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このアメリカ特許のトンネリング誘電層における電子累積を最少化するため、且つ固有のメモリセルしきい電圧に近づくよう増強して、Ｆ/Ｎトンネリングの消去効率を向上させるため、本発明において、新たな消去配列を応用し、Ｆ/Ｎトンネリングパルスと前記二間隔時間パルスを合併させた。本発明の新たな消去配列は、フラッシュメモリセルの書き込み/消去に対して、非常に高い消去効率と少ない電子累積効果が達成できる。
【課題を解決するための手段】
【０００６】
フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有する。
【０００７】
従来のｎ型とｐ型不発揮性半導体メモリの断面図と本発明を応用した実施例に対応する電極をそれぞれ図１と図２のように示す。
【０００８】
本発明の実施例によれば、ホールにより電子を置換する消去方法は、以下のステップを含む。
【０００９】
ステップ１：数ミリセカンド(couple of milliseconds)の期間、同時にウェル電極と第二半導体領域に対して正極性の第一電圧バイアスを印加し、且つコントロールゲート電極に対して負極性の第二電圧バイアスを印加する。ソースとドレイン領域は、フローティングを維持する又はウェル電極と同一の電圧を維持する。
【００１０】
ステップ２：数マイクロセカンド(microseconds)の期間、前記ウェル電極と前記第二半導体領域に正極性の第三電圧バイアスを印加し且つソースとドレイン領域はフローティングを維持する又はウェル電極と同一の電圧を維持し、同時に前記コントロールゲート電極にゼロの電圧バイアスを印加する。
【００１１】
ステップ３：数百マイクロセカンド(hundreds of microseconds)の期間、前記ウェル電極に対し第三電圧バイアスを印加した後、前記コントロールゲート電極に対し負極性の第四電圧バイアスを印加する。
【００１２】
ステップ１において、Ｆ/Ｎチャネルトンネル効果が発生し、蓄積電荷が蓄積物質から掘り出される。これによって、消去配列の前半部（ステップ１）において、電荷蓄積層が蓄積した電荷（電子）はＦ/Ｎトンネル効果によりチャンネル誘電層を通過してウェル電極、ソースとドレイン領域に至る。消去配列の後半部（ステップ２と３、以下の文中はトラップアシストチャンネルイレース（Ｔｒａｐ Ａｓｓｉｓｔｅｄ Ｃｈａｎｎｅｌ Ｅｒａｓｅ、ＴＡＣＥ）を参考可能）は、蓄積電荷極性（例えば電子）からその他の蓄積電荷極性（例えば、ホール）へ電荷蓄積層を増強する処理である。
【００１３】
本発明の実施例によれば、電子によりホールを置換する消去方法は、以下のステップを含む。
【００１４】
ステップ１：数マイクロセカンド(microseconds)の期間、ウェル電極と第二半導体領域に対し負極性の第一電圧バイアスを印加し且つソースとドレイン領域はフローティングを維持する又はウェル電極と同一の電圧を保持し、同時にコントロールゲート電極に対してゼロの電圧バイアスを印加する。
【００１５】
ステップ２：前記第一電圧バイアスを印加した後の数百マイクロセカンド(hundreds of microseconds)の期間、コントロールゲート電極に対して正極性の第二電圧バイアスを印加する。
【００１６】
ステップ３：数ミリセカンド(couple of milliseconds)の期間、前記コントロールゲート電極に対し正極性の第三電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に負極性の第四電圧バイアスを印加し、ソースとドレイン領域はフローティングを維持する又はウェル電極と同一の電圧を維持する。
【００１７】
ステップ３のＦ/Ｎトンネリングの期間において、電子を電荷蓄積層に埋め込む。これによって、消去配列の前半部（ステップ１と２、ＴＡＣＥ）において、電荷蓄積層が蓄積した電荷極性（例えば、ホール）をほかの蓄積電荷極性（例えば、電子）に置換された後、Ｆ/Ｎトンネル効果処理により、さらに多くの電子が電荷蓄積層へ掘り出される（ステップ３）。
【発明の効果】
【００１８】
本発明の消去方法は、非常に優れた効果を有し、Ｆ/Ｎトンネル効果の技術を利用して蓄積電荷を除去または増加し、且つトラップアシストチャネルイレース(Trap Assisted Channel Erase，TACE)により電荷蓄積層の蓄積電荷極性をお互いに交換できる。ＴＡＣＥの第一段階において正極性電圧をウェル電極に印加することにより、シリコン基板に近い界面トラップが完全に消耗するまで減少する。例えば、正極電圧を印加する方法により、シリコン基板に近い界面トラップを占用する電子を消耗する。ＴＡＣＥが次の段階において、コントロールゲートが逆のバイアスにより、電荷は、占領されていない界面トラップと電荷蓄積層の間をトンネリングする。電荷交換処理の増強は所定時間区間において消失することが観察された。この区間は二つの間隔の電圧パルスの間（ｉ．ｅ．ＴＡＣＥ）であり、且つこの区間は数百マイクロセカンド(several hundreds of microseconds)より大きい。この現象は界面トラップの数百マイクロセカンドの階層の解放時間がこの電荷の交換過程を含んでいることを示している。
【図面の簡単な説明】
【００１９】
【図１】図１はｎ型不発揮性半導体メモリの断面図と本発明を応用した実施例に対応する電極である。
【図２】図２はｐ型不発揮性半導体メモリの断面図と本発明を応用した実施例に対応する電極である。
【図３】図３は本発明の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は蓄積物質を電子蓄積状態からホール蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【図４】図４は本発明の別の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は、蓄積物質を電子蓄積状態からホール蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【図５】図５は本発明の別の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は、蓄積物質をホール蓄積状態から電子蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【図６】図６は本発明の別の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は蓄積物質をホール蓄積状態から電子蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【発明を実施するための形態】
【実施例】
【００２０】
以下において図面を合わせて本発明の各実施例を詳細に説明する。これら又はその他可能な実施例は本分野の技術者が実施できる程度に十分に開示されている。実施例は互いに排斥せず、一部実施例はそのうちの一つ又は複数の実施例と組み合わせて新たな実施例とすることができる。次の詳細な説明は例を挙げるのであって、本発明の範囲を制限するものではない。
【００２１】
図１は、ｎ型不発揮性半導体メモリ(n-type non-volatile semiconductor memory)の断面図と本発明を応用した実施例に対応する電極である。不発揮性半導体メモリ１００は、ｐ型トリプルウェル(p-type triple well)１０１に形成される。ｐ型トリプルウェル１０１はｎ型ディープウェル(n-type deep well)１０２に形成される。ｎ型ディープウェル１０２はｐ型基板１０３に形成される。半導体メモリ１００は、コントロールゲート(control gate)１０４を含み、前記コントロールゲート１０４は、蓄積物質（storing material)１０５(又電荷蓄積層(charge storing layer)を指す）中に形成される。金属導線間絶縁材料(inter-layer coupling dielectric)１０６は蓄積物質１０５とコントロールゲート１０４との間に形成される。蓄積物質１０５は、多結晶シリコンフローティングゲート(poly-silicon floating gate)、トラップベース絶縁フィルム(trap based dielectric film)（例えば、窒化物）、又はナノクリスタル（nano-crystals）であってもよい。蓄積物質１０５とチャネル領域(channel area)はトンネリング誘電層(tunneling dielectric layer)１０７により隔離される。ドレイン(drain)１０８とソース１１０は、ｎ型半導体により形成される。ｐ型トリプルウェル１０１は高濃度ドーピングｐ型ブロック１１２と接続される。ｎ型ディープウェル１０２は高濃度ドーピングｎ型ブロック１１４と接続される。電場隔離領域(Field isolation areas)１０９は、半導体メモリと各接点領域(contact areas)（各形式のウェルとｐ型基板）を電気的に隔離する。
【００２２】
図２は、本発明の実施例のｐ型不発揮性半導体メモリの断面図とその対応する電極である。不発揮性半導体メモリ２００はｎ型ウェル２０２に形成される。そしてｎ型ウェル２０２はｐ型基板２０３に配置される。半導体メモリ２００は、コントロールゲート２０４を含む。前記コントロールゲート２０４は、蓄積物質２０５に形成される。金属導線間絶縁材料２０６は蓄積物質２０５とコントロールゲート２０４との間に形成される。蓄積物質２０５は、多結晶シリコンフローティングゲート、トラップベースの絶縁フィルム（例えば窒化物）、またはナノクリスタルであってもよい。蓄積物質２０５とチャネル領域はトンネリング誘電層２０７により隔離される。ドレイン２０８とソース２１０はｐ型半導体により形成される。ｎ型ウェル２０２は高濃度ドーピングｎ型ブロック２１２と接続される。ｐ型基板は高濃度ドーピングｐ型ブロック２１４に接続される。電場隔離領域２０９は半導体メモリと接点領域（ｎ型ウェル２０２とｐ型基板２０３）を電気的に隔離する。
【００２３】
本発明の実施例において、蓄積物質は電子蓄積状態(electron storing state)からホール蓄積状態(hole storing state)に変換され、ｎ型とｐ型不発揮性半導体メモリ（例えば、図１と図２）のフラッシュセル(flash cell)をそれぞれ消去できる。ここでの消去動作は図３に示されたウェルとゲート電極のバイアス方式により実現される。前記ウェルの電圧バイアスは、正極性(positive polarity)に属し、そしてコントロールゲートの電圧バイアスは負極性(negative polarity)に属す。F/N (Fowler/ Nordheim)トンネリング段階(tunneling stage)において、電場強度は、同時に印加されるウェル電圧バイアス（Ｖ１）とコントロールゲート電圧バイアス（Ｖ２）の電圧差（Ｖ１−Ｖ２）から形成される。この電場強度によりＦ/Ｎトンネル効果の電流が誘電層を数千分の一秒の時間間隔Ｔ１で通過させることができる。一般に印加したＦ/Ｎトンネル効果の電圧差は約数十ボルト(tens of volt)である。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質１０５を貫通できる。ここで、図３と図４のウェル電圧バイアスは同時に、ウェル電極１１２とｎ型ディープウェル１０２に（高濃度ドーピングｎ型ブロック１１４を介して）印加し、この時、ソース１１０とドレイン１０８はフローティングまたはウェル電極１１２の電圧と同一であってもよい。
【００２４】
Ｆ/Ｎトンネリング工程の後、コントロールゲート１０４の電圧バイアスはゼロに切り替えられ、且つウェル電圧バイアスは第三正極電圧Ｖ３に切り替えられる。したがって、電圧差Ｖ３により生成された電場は蓄積物質１０５とメモリ基板１０３にＦ/Ｎトンネル効果を発生させることができる。同時に、ウェルに印加した電圧バイアスＶ３はチャネル界面近くのトラップ（trap）の電子数を減少させる。トラップ電子の減少(traps depopulation)工程の速度は高速で且つ連続的であり、数マイクロセカンド（百万分の一秒）の時間間隔Ｔ２より小さい。第三の時間間隔Ｔ３ は数百マイクロセカンド(hundreds of microseconds)であり、この期間において、ウェルの電圧バイアスはゼロに切り替えられ、且つ負極性の第四電圧Ｖ４がコントロールゲート１０４に印加される。図３と図４において、時間間隔Ｔ３はトラップアシストトンネリング(traps assisted tunneling)の期間として定義される。時間間隔Ｔ３において、電荷は蓄積物質１０５とトラップとの界面(interfacial traps）をトンネリングする。印加した電圧バイアスがオフにされた(switched off)後、トラップ中の過剰な電子(excessive electrons)は、均衡状態(equilibrium state)まで次第に解放(relax)される。この方法により、蓄積物質１０５の正味電荷(net charge)状態は電子蓄積状態からホール蓄積状態へ変換される。
【００２５】
本発明の別の実施例において、蓄積物質は電子蓄積状態からホール蓄積状態に変換され、図１と図２のｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。ここでの消去動作は図４に示されたウェルとゲート電極のバイアス方法により実現される。前記ウェルの電圧バイアスは正極性に属し、コントロールゲートの電圧バイアスは負極性に属す。電場強度は、同時に印加されたウェルの電圧バイアス（Ｖ１）とコントロールゲートの電圧バイアス（Ｖ２）の電圧差(Ｖ１ -Ｖ２)により形成される。この電場強度は、Ｆ/Ｎトンネリングの電流に誘電層を数千分の一秒の時間間隔Ｔ１で通過させることができる。一般的に不発揮性半導体メモリに印加する両電極の電圧差は約数十ボルト(tens of volt)である。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質１０５を貫通できる。時間間隔Ｔ１の後、コントロールゲート１０４に印加された負電圧バイアスとウェル電極１１２に印加された正電圧バイアスは遅延時間ＴＤにおいてゼロに切り替えられる。
【００２６】
遅延時間ＴＤの後、ウェル電圧バイアスは、第三正電圧Ｖ３に切り替えられ、両電極間の第三電圧差Ｖ３が生成した電場により蓄積物質１０５と半導体メモリ基板１０３との間にトンネル効果を生成することができる。同時に、ウェルに印加する電圧バイアスＶ３はチャネル界面に近いトラップの電子数を減少させる。トラップ電子の減少(traps depopulation)工程の速度は高速で且つ連続的であり、数マイクロセカンドの時間間隔Ｔ２より小さい。第三の時間間隔Ｔ３は数百マイクロセカンドであり、この期間において、ウェル電極１１２の電圧バイアスはゼロに切り替えられ、且つ負極性の第四電圧Ｖ４がコントロールゲート１０４に印加される。時間間隔Ｔ３において、電荷は蓄積物質１０５とトラップの界面(interfacial traps)においてトンネリングを行う。印加された電圧バイアスがオフにされた(switched off)後、トラップ中の過剰な電子は均衡状態まで次第に解放れる。この方法により、蓄積物質１０５の正味電荷(net charge)状態は電子蓄積状態からホール蓄積状態に変換される。
【００２７】
本発明の実施例において、蓄積物質は、ホール蓄積状態から電子蓄積状態へ変換され、各ｎ型とｐ型不発揮性半導体メモリ（例えば、図１と図２）のフラッシュセルをそれぞれ消去できる。ここでの消去動作は図5に示されたウェルとゲート電極のバイアス方法により実現できる。コントロールゲート204への印加をゼロの電圧とし、且つウェル電極２１２に第一負電圧Ｖ１を印加して、電圧差Ｖ１が電場を生成する。この電場の強度は、蓄積物質205と半導体メモリ基板２０３との間にトンリング効果を生成させることができる。同時に、ウェルの負極性電圧バイアスＶ１がチャネル界面に近いトラップ（trap）のホール数を減少させる。トラップホールの減少(traps depopulation)工程の速度は高速で且つ連続し、数マイクロセカンド（百万分の一秒(microseconds))の時間間隔Ｔ１より小さい。時間間隔Ｔ２は約数百マイクロセカンド(hundreds of microseconds)であり、正極性の電圧バイアスＶ２をコントロールゲート２０４に印加すると同時に、ウェル電圧バイアスがゼロに切り替えられる。図5と図6のように、時間間隔Ｔ２はトラップアシストトンネリング期間として定義される。時間間隔Ｔ２において、電荷は蓄積物質２０５とトラップの界面をトンネリングする。この方法により、蓄積物質２０５の正味電荷（ｎｅｔ charge）状態がホール蓄積状態から電子蓄積状態へ変換される。ここで注意することは、図５と図６のウェル電圧バイアスは同時に（高濃度ドーピングｐ型ブロック２１４を経由して）ウェル電極２１２と基板２０３に印加する。この時、ソース２１０とドレイン２０８はフローティング又はウェル電極２１２の電圧と同一であってもよい。
【００２８】
状態変換後、コントロールゲートの電圧Ｖ３は正極性で、ウェル電圧バイアスはＶ４は負極性である。電場の強度は同時に印加されるコントロールゲートの電圧バイアス（Ｖ３）とウェル電圧バイアス（Ｖ４）の電圧差（Ｖ３−Ｖ４）から形成される。この電場強度は、Ｆ/Ｎトンネリングの電流に誘電層を数千分の一秒の時間間隔Ｔ３で通過させることができる。一般的に不発揮性半導体メモリに印加する両電極の電圧差は約数十ボルトである。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質２０５を貫通する。
【００２９】
本発明の別の実施例において、蓄積物質はホール蓄積状態から電子蓄積状態へ変換され、各ｎ型とｐ型の不発揮性半導体メモリ（例えば、図１と図２）のフラッシュセルをそれぞれ消去できる。ここでの消去動作は図６に示されたウェルとゲート電極のバイアス方法により実現される。コントロールゲート２０４にゼロとする電圧を印加し、且つウェル電極２１２に第一負電圧Ｖ１を印加し、電圧差Ｖ１が電場を生成する。この電場の強度は蓄積物質２０５とメモリ基板２０３との間にトンネル効果を生成させることができる。同時に、ウェルに印加される負極性の電圧バイアスＶ１はチャネル界面に近いトラップ（trap）のホール数を減少させる。トラップホール減少(traps depopulation)工程の速度は高速かつ連続であり、数マイクロセカンド（百万分の一秒）の時間間隔Ｔ１より小さい。時間間隔Ｔ２は約数百マイクロセカンド(hundreds of microseconds)であり、正極性の電圧バイアスＶ２をコントロールゲート２０４に印加すると同時にウェル電圧バイアスがゼロに切り替えられる。時間間隔Ｔ２において、電荷は蓄積物質２０５とトラップの界面をトンネリングする。印加された電圧バイアスがオフにされた(switched off)後、トラップ中の過剰なホールはエネルギーを均衡状態まで解放する。この方法により、時間間隔Ｔ２の終了後、蓄積物質２０５の正味電荷（ｎｅｔ ｃｈａｒｇｅ）状態は、ホール蓄積状態から電子蓄積状態へ変換される。
【００３０】
トラップエネルギー解放後、時間間隔Ｔ３において、正極性の電圧バイアスＶ３と負極性の電圧バイアスＶ４はそれぞれコントロールゲート２０４とウェル電極２１２にそれぞれ印加される。電場は同時に印加されるコントロールゲートの電圧バイアス（Ｖ３）とウェル電圧バイアス（Ｖ４）の電圧差（Ｖ３−Ｖ４）から形成される。この電場の強度はＦ/Ｎトンネリングの電流に誘電層を数千分の一秒の時間間隔Ｔ３で通過させることができる。一般的に不発揮性半導体メモリに印加する両電極の電圧差は約数十ボルトである。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質２０５を貫通する。
【００３１】
上記の運用方法は各種ＥＥＰＲＯＭセル(Electrically Erasable Programmable Read-Only Memory cell、EEPROM cell)に適用でき、電荷の極性により設計、又は半導体の規格は、同一若しくは逆の極性の波形を利用して制御できる。この他、本発明はすべての実施例の変更と可能性を含むことができることを予期する。以上の各実施例の配列及び/又は組み合わせは、例を示して説明したものであり、本発明を制限するものではない。且つ各種言葉と用語の使用目的は単に描写を明瞭にする目的である。上述は実施例により本発明を説明したが、しかし、これに本発明の範囲を限定するものではない。本発明の本質から外れなければ、当業者は各種変形又は変更を行うことができ、前記変形又は変更はいずれも本発明の特許請求の範囲内である。
【符号の説明】
【００３２】
１００、２００ 不発揮性半導体メモリ
１０１ p型トリプルウェル
１０２、２０２ n型ウェル
１０３、２０３ p型基板
１０４、２０４ コントロールゲート
１０５、２０５ 蓄積物質
１０６、２０６ 金属導線間絶縁材料
１０７、２０７ トンネリング誘電層
１０８、２０８ ドレイン
１０９、２０９ 電場隔離領域
１１０、２１０ ソース
１１２、２１２ ウェル電極
１１４ 高濃度ドーピングｎ型ブロック
２１４ 高濃度ドーピングｐ型ブロック
【技術分野】
【０００１】
本発明は、不発揮性半導体メモリの操作方法に関し、特に、電荷の蓄積を制御することによりメモリセルを消去する方法に関する。
【背景技術】
【０００２】
アメリカ特許第7,796,443号（発明者Danny Berco）に、二間隔時間の電圧パルス(two time-separated voltage pulses)をそれぞれ半導体基板とコントロールゲートに印加するフラッシュEEPROM (flash Electrical Erasable Programmable Read Only Memory 、EEPROM )が開示されている。この特許が開示した前記二間隔時間パルス配列は、NGSE技術(Negative Gate Source Erase)配列において良好な信頼性を備え、且つ従来のＦ/Ｎトンネリング(Fowler-Nordheim (F/N) tunneling)よりも速く消去できる。従来のＦ/Ｎトンネリング方法はホットホールインジェクション(no hot-hole injection)をしないので、トンネリング誘電関連のホール破損問題が発生する。しかし、トンネリング過程において蓄積物質から蓄積した電子電荷（電子又は電子ホール）を掘り出すのに非常に時間がかかる。従来のＦ/Ｎトンネリングパルス(F/N tunneling pulses)の期間は約数ミリセカンドから数百ミリセカンド（hundreds of milliseconds）を要する。通常、Ｆ/Ｎトンネリングによりフラッシュメモリアレイを所定のしきい電圧範囲まで消去するために必要な時間は数秒かかり、時間の長さは印加する電場強度（チャネリング誘電材料の電圧÷誘電材料の厚さ）の大きさと蓄積物質の特性によって決まる。蓄積物質は多結晶シリコン又は、トラップベース絶縁フィルム(trap based dielectric film)(例えば窒化物(nitride))又は、ナノ結晶（nano-crystals）である。窒化物フィルム( nitride film)は、電荷トラップ材料と同様であり、通常多結晶シリコンの蓄積物質より時間を要する。
【０００３】
Ｆ/Ｎトンネリングの使用を観察すると、メモリセルのしきい電圧がその固有の(intrinsic)しきい電圧まで消去されるとき、消去効率は非常に悪く、その期間において、蓄積物質が蓄積する正味電荷（net charges）（コントロールゲートのチャンネル領域における総電子と電子ホール）はほぼゼロである。この現象は、トンネリング電流とトンネリング誘電トラップ（tunneling dielectric traps）（特に、両表面間の誘電トラップ（interfacial trap）の相互の影響だと結論した。実際、低速ビットセル(slow-bit cells)又は、ストレスセル(stressed cells)の消去(erase)/書き込み(program)は、高いトラップ密度(trap density)を有するメモリセルのトンネリング誘電層においても、類似する相互影響の問題が見られる。逆に、高速消去/書き込みビットメモリセルはトンネリング誘電時には、トラップ密度が少ない。
【０００４】
その一方、従来のＦ/Ｎトンネリング過程の数百から数十ミリセカンドのパルス期間に対して、アメリカ特許第7,796,443号（発明者Danny Berco）の高速消去方法は各消去パルスのパルス期間が数百マイクロセカンドであり、期間において、非常に大きな下降偏移(down-shift) しきい電圧を有する。この文献に開示した方法によれば、従来のトンネル効果の消去と比較して数百倍の時間を減少する。よって、この文献に開示された方法の消去速度は、従来のＦ/Ｎトンネリング過程よりおおよそ二段階層(two orders of magnitudes)レベル速い速度である。この特許に開示された短いパルス時間でも、その消去方法は何回もの書き込み/消去のトンネリング過程後は従来のＦ/Ｎトンネリング過程において更に多くの電子が累積される。これはトンネリング誘電層に累積した電子が消去効率を低下させ、繰り返し操作のフラッシュメモリセルにより所定の消去しきい電圧を達成するためさらに多くの消去パルスが必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このアメリカ特許のトンネリング誘電層における電子累積を最少化するため、且つ固有のメモリセルしきい電圧に近づくよう増強して、Ｆ/Ｎトンネリングの消去効率を向上させるため、本発明において、新たな消去配列を応用し、Ｆ/Ｎトンネリングパルスと前記二間隔時間パルスを合併させた。本発明の新たな消去配列は、フラッシュメモリセルの書き込み/消去に対して、非常に高い消去効率と少ない電子累積効果が達成できる。
【課題を解決するための手段】
【０００６】
フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有する。
【０００７】
従来のｎ型とｐ型不発揮性半導体メモリの断面図と本発明を応用した実施例に対応する電極をそれぞれ図１と図２のように示す。
【０００８】
本発明の実施例によれば、ホールにより電子を置換する消去方法は、以下のステップを含む。
【０００９】
ステップ１：数ミリセカンド(couple of milliseconds)の期間、同時にウェル電極と第二半導体領域に対して正極性の第一電圧バイアスを印加し、且つコントロールゲート電極に対して負極性の第二電圧バイアスを印加する。ソースとドレイン領域は、フローティングを維持する又はウェル電極と同一の電圧を維持する。
【００１０】
ステップ２：数マイクロセカンド(microseconds)の期間、前記ウェル電極と前記第二半導体領域に正極性の第三電圧バイアスを印加し且つソースとドレイン領域はフローティングを維持する又はウェル電極と同一の電圧を維持し、同時に前記コントロールゲート電極にゼロの電圧バイアスを印加する。
【００１１】
ステップ３：数百マイクロセカンド(hundreds of microseconds)の期間、前記ウェル電極に対し第三電圧バイアスを印加した後、前記コントロールゲート電極に対し負極性の第四電圧バイアスを印加する。
【００１２】
ステップ１において、Ｆ/Ｎチャネルトンネル効果が発生し、蓄積電荷が蓄積物質から掘り出される。これによって、消去配列の前半部（ステップ１）において、電荷蓄積層が蓄積した電荷（電子）はＦ/Ｎトンネル効果によりチャンネル誘電層を通過してウェル電極、ソースとドレイン領域に至る。消去配列の後半部（ステップ２と３、以下の文中はトラップアシストチャンネルイレース（Ｔｒａｐ Ａｓｓｉｓｔｅｄ Ｃｈａｎｎｅｌ Ｅｒａｓｅ、ＴＡＣＥ）を参考可能）は、蓄積電荷極性（例えば電子）からその他の蓄積電荷極性（例えば、ホール）へ電荷蓄積層を増強する処理である。
【００１３】
本発明の実施例によれば、電子によりホールを置換する消去方法は、以下のステップを含む。
【００１４】
ステップ１：数マイクロセカンド(microseconds)の期間、ウェル電極と第二半導体領域に対し負極性の第一電圧バイアスを印加し且つソースとドレイン領域はフローティングを維持する又はウェル電極と同一の電圧を保持し、同時にコントロールゲート電極に対してゼロの電圧バイアスを印加する。
【００１５】
ステップ２：前記第一電圧バイアスを印加した後の数百マイクロセカンド(hundreds of microseconds)の期間、コントロールゲート電極に対して正極性の第二電圧バイアスを印加する。
【００１６】
ステップ３：数ミリセカンド(couple of milliseconds)の期間、前記コントロールゲート電極に対し正極性の第三電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に負極性の第四電圧バイアスを印加し、ソースとドレイン領域はフローティングを維持する又はウェル電極と同一の電圧を維持する。
【００１７】
ステップ３のＦ/Ｎトンネリングの期間において、電子を電荷蓄積層に埋め込む。これによって、消去配列の前半部（ステップ１と２、ＴＡＣＥ）において、電荷蓄積層が蓄積した電荷極性（例えば、ホール）をほかの蓄積電荷極性（例えば、電子）に置換された後、Ｆ/Ｎトンネル効果処理により、さらに多くの電子が電荷蓄積層へ掘り出される（ステップ３）。
【発明の効果】
【００１８】
本発明の消去方法は、非常に優れた効果を有し、Ｆ/Ｎトンネル効果の技術を利用して蓄積電荷を除去または増加し、且つトラップアシストチャネルイレース(Trap Assisted Channel Erase，TACE)により電荷蓄積層の蓄積電荷極性をお互いに交換できる。ＴＡＣＥの第一段階において正極性電圧をウェル電極に印加することにより、シリコン基板に近い界面トラップが完全に消耗するまで減少する。例えば、正極電圧を印加する方法により、シリコン基板に近い界面トラップを占用する電子を消耗する。ＴＡＣＥが次の段階において、コントロールゲートが逆のバイアスにより、電荷は、占領されていない界面トラップと電荷蓄積層の間をトンネリングする。電荷交換処理の増強は所定時間区間において消失することが観察された。この区間は二つの間隔の電圧パルスの間（ｉ．ｅ．ＴＡＣＥ）であり、且つこの区間は数百マイクロセカンド(several hundreds of microseconds)より大きい。この現象は界面トラップの数百マイクロセカンドの階層の解放時間がこの電荷の交換過程を含んでいることを示している。
【図面の簡単な説明】
【００１９】
【図１】図１はｎ型不発揮性半導体メモリの断面図と本発明を応用した実施例に対応する電極である。
【図２】図２はｐ型不発揮性半導体メモリの断面図と本発明を応用した実施例に対応する電極である。
【図３】図３は本発明の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は蓄積物質を電子蓄積状態からホール蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【図４】図４は本発明の別の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は、蓄積物質を電子蓄積状態からホール蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【図５】図５は本発明の別の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は、蓄積物質をホール蓄積状態から電子蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【図６】図６は本発明の別の実施例のウェルとゲート電極のバイアスの波形時系列図である。前記図は蓄積物質をホール蓄積状態から電子蓄積状態へ変換して、ｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。
【発明を実施するための形態】
【実施例】
【００２０】
以下において図面を合わせて本発明の各実施例を詳細に説明する。これら又はその他可能な実施例は本分野の技術者が実施できる程度に十分に開示されている。実施例は互いに排斥せず、一部実施例はそのうちの一つ又は複数の実施例と組み合わせて新たな実施例とすることができる。次の詳細な説明は例を挙げるのであって、本発明の範囲を制限するものではない。
【００２１】
図１は、ｎ型不発揮性半導体メモリ(n-type non-volatile semiconductor memory)の断面図と本発明を応用した実施例に対応する電極である。不発揮性半導体メモリ１００は、ｐ型トリプルウェル(p-type triple well)１０１に形成される。ｐ型トリプルウェル１０１はｎ型ディープウェル(n-type deep well)１０２に形成される。ｎ型ディープウェル１０２はｐ型基板１０３に形成される。半導体メモリ１００は、コントロールゲート(control gate)１０４を含み、前記コントロールゲート１０４は、蓄積物質（storing material)１０５(又電荷蓄積層(charge storing layer)を指す）中に形成される。金属導線間絶縁材料(inter-layer coupling dielectric)１０６は蓄積物質１０５とコントロールゲート１０４との間に形成される。蓄積物質１０５は、多結晶シリコンフローティングゲート(poly-silicon floating gate)、トラップベース絶縁フィルム(trap based dielectric film)（例えば、窒化物）、又はナノクリスタル（nano-crystals）であってもよい。蓄積物質１０５とチャネル領域(channel area)はトンネリング誘電層(tunneling dielectric layer)１０７により隔離される。ドレイン(drain)１０８とソース１１０は、ｎ型半導体により形成される。ｐ型トリプルウェル１０１は高濃度ドーピングｐ型ブロック１１２と接続される。ｎ型ディープウェル１０２は高濃度ドーピングｎ型ブロック１１４と接続される。電場隔離領域(Field isolation areas)１０９は、半導体メモリと各接点領域(contact areas)（各形式のウェルとｐ型基板）を電気的に隔離する。
【００２２】
図２は、本発明の実施例のｐ型不発揮性半導体メモリの断面図とその対応する電極である。不発揮性半導体メモリ２００はｎ型ウェル２０２に形成される。そしてｎ型ウェル２０２はｐ型基板２０３に配置される。半導体メモリ２００は、コントロールゲート２０４を含む。前記コントロールゲート２０４は、蓄積物質２０５に形成される。金属導線間絶縁材料２０６は蓄積物質２０５とコントロールゲート２０４との間に形成される。蓄積物質２０５は、多結晶シリコンフローティングゲート、トラップベースの絶縁フィルム（例えば窒化物）、またはナノクリスタルであってもよい。蓄積物質２０５とチャネル領域はトンネリング誘電層２０７により隔離される。ドレイン２０８とソース２１０はｐ型半導体により形成される。ｎ型ウェル２０２は高濃度ドーピングｎ型ブロック２１２と接続される。ｐ型基板は高濃度ドーピングｐ型ブロック２１４に接続される。電場隔離領域２０９は半導体メモリと接点領域（ｎ型ウェル２０２とｐ型基板２０３）を電気的に隔離する。
【００２３】
本発明の実施例において、蓄積物質は電子蓄積状態(electron storing state)からホール蓄積状態(hole storing state)に変換され、ｎ型とｐ型不発揮性半導体メモリ（例えば、図１と図２）のフラッシュセル(flash cell)をそれぞれ消去できる。ここでの消去動作は図３に示されたウェルとゲート電極のバイアス方式により実現される。前記ウェルの電圧バイアスは、正極性(positive polarity)に属し、そしてコントロールゲートの電圧バイアスは負極性(negative polarity)に属す。F/N (Fowler/ Nordheim)トンネリング段階(tunneling stage)において、電場強度は、同時に印加されるウェル電圧バイアス（Ｖ１）とコントロールゲート電圧バイアス（Ｖ２）の電圧差（Ｖ１−Ｖ２）から形成される。この電場強度によりＦ/Ｎトンネル効果の電流が誘電層を数千分の一秒の時間間隔Ｔ１で通過させることができる。一般に印加したＦ/Ｎトンネル効果の電圧差は約数十ボルト(tens of volt)である。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質１０５を貫通できる。ここで、図３と図４のウェル電圧バイアスは同時に、ウェル電極１１２とｎ型ディープウェル１０２に（高濃度ドーピングｎ型ブロック１１４を介して）印加し、この時、ソース１１０とドレイン１０８はフローティングまたはウェル電極１１２の電圧と同一であってもよい。
【００２４】
Ｆ/Ｎトンネリング工程の後、コントロールゲート１０４の電圧バイアスはゼロに切り替えられ、且つウェル電圧バイアスは第三正極電圧Ｖ３に切り替えられる。したがって、電圧差Ｖ３により生成された電場は蓄積物質１０５とメモリ基板１０３にＦ/Ｎトンネル効果を発生させることができる。同時に、ウェルに印加した電圧バイアスＶ３はチャネル界面近くのトラップ（trap）の電子数を減少させる。トラップ電子の減少(traps depopulation)工程の速度は高速で且つ連続的であり、数マイクロセカンド（百万分の一秒）の時間間隔Ｔ２より小さい。第三の時間間隔Ｔ３ は数百マイクロセカンド(hundreds of microseconds)であり、この期間において、ウェルの電圧バイアスはゼロに切り替えられ、且つ負極性の第四電圧Ｖ４がコントロールゲート１０４に印加される。図３と図４において、時間間隔Ｔ３はトラップアシストトンネリング(traps assisted tunneling)の期間として定義される。時間間隔Ｔ３において、電荷は蓄積物質１０５とトラップとの界面(interfacial traps）をトンネリングする。印加した電圧バイアスがオフにされた(switched off)後、トラップ中の過剰な電子(excessive electrons)は、均衡状態(equilibrium state)まで次第に解放(relax)される。この方法により、蓄積物質１０５の正味電荷(net charge)状態は電子蓄積状態からホール蓄積状態へ変換される。
【００２５】
本発明の別の実施例において、蓄積物質は電子蓄積状態からホール蓄積状態に変換され、図１と図２のｎ型とｐ型不発揮性半導体メモリのフラッシュセルをそれぞれ消去できる。ここでの消去動作は図４に示されたウェルとゲート電極のバイアス方法により実現される。前記ウェルの電圧バイアスは正極性に属し、コントロールゲートの電圧バイアスは負極性に属す。電場強度は、同時に印加されたウェルの電圧バイアス（Ｖ１）とコントロールゲートの電圧バイアス（Ｖ２）の電圧差(Ｖ１ -Ｖ２)により形成される。この電場強度は、Ｆ/Ｎトンネリングの電流に誘電層を数千分の一秒の時間間隔Ｔ１で通過させることができる。一般的に不発揮性半導体メモリに印加する両電極の電圧差は約数十ボルト(tens of volt)である。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質１０５を貫通できる。時間間隔Ｔ１の後、コントロールゲート１０４に印加された負電圧バイアスとウェル電極１１２に印加された正電圧バイアスは遅延時間ＴＤにおいてゼロに切り替えられる。
【００２６】
遅延時間ＴＤの後、ウェル電圧バイアスは、第三正電圧Ｖ３に切り替えられ、両電極間の第三電圧差Ｖ３が生成した電場により蓄積物質１０５と半導体メモリ基板１０３との間にトンネル効果を生成することができる。同時に、ウェルに印加する電圧バイアスＶ３はチャネル界面に近いトラップの電子数を減少させる。トラップ電子の減少(traps depopulation)工程の速度は高速で且つ連続的であり、数マイクロセカンドの時間間隔Ｔ２より小さい。第三の時間間隔Ｔ３は数百マイクロセカンドであり、この期間において、ウェル電極１１２の電圧バイアスはゼロに切り替えられ、且つ負極性の第四電圧Ｖ４がコントロールゲート１０４に印加される。時間間隔Ｔ３において、電荷は蓄積物質１０５とトラップの界面(interfacial traps)においてトンネリングを行う。印加された電圧バイアスがオフにされた(switched off)後、トラップ中の過剰な電子は均衡状態まで次第に解放れる。この方法により、蓄積物質１０５の正味電荷(net charge)状態は電子蓄積状態からホール蓄積状態に変換される。
【００２７】
本発明の実施例において、蓄積物質は、ホール蓄積状態から電子蓄積状態へ変換され、各ｎ型とｐ型不発揮性半導体メモリ（例えば、図１と図２）のフラッシュセルをそれぞれ消去できる。ここでの消去動作は図5に示されたウェルとゲート電極のバイアス方法により実現できる。コントロールゲート204への印加をゼロの電圧とし、且つウェル電極２１２に第一負電圧Ｖ１を印加して、電圧差Ｖ１が電場を生成する。この電場の強度は、蓄積物質205と半導体メモリ基板２０３との間にトンリング効果を生成させることができる。同時に、ウェルの負極性電圧バイアスＶ１がチャネル界面に近いトラップ（trap）のホール数を減少させる。トラップホールの減少(traps depopulation)工程の速度は高速で且つ連続し、数マイクロセカンド（百万分の一秒(microseconds))の時間間隔Ｔ１より小さい。時間間隔Ｔ２は約数百マイクロセカンド(hundreds of microseconds)であり、正極性の電圧バイアスＶ２をコントロールゲート２０４に印加すると同時に、ウェル電圧バイアスがゼロに切り替えられる。図5と図6のように、時間間隔Ｔ２はトラップアシストトンネリング期間として定義される。時間間隔Ｔ２において、電荷は蓄積物質２０５とトラップの界面をトンネリングする。この方法により、蓄積物質２０５の正味電荷（ｎｅｔ charge）状態がホール蓄積状態から電子蓄積状態へ変換される。ここで注意することは、図５と図６のウェル電圧バイアスは同時に（高濃度ドーピングｐ型ブロック２１４を経由して）ウェル電極２１２と基板２０３に印加する。この時、ソース２１０とドレイン２０８はフローティング又はウェル電極２１２の電圧と同一であってもよい。
【００２８】
状態変換後、コントロールゲートの電圧Ｖ３は正極性で、ウェル電圧バイアスはＶ４は負極性である。電場の強度は同時に印加されるコントロールゲートの電圧バイアス（Ｖ３）とウェル電圧バイアス（Ｖ４）の電圧差（Ｖ３−Ｖ４）から形成される。この電場強度は、Ｆ/Ｎトンネリングの電流に誘電層を数千分の一秒の時間間隔Ｔ３で通過させることができる。一般的に不発揮性半導体メモリに印加する両電極の電圧差は約数十ボルトである。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質２０５を貫通する。
【００２９】
本発明の別の実施例において、蓄積物質はホール蓄積状態から電子蓄積状態へ変換され、各ｎ型とｐ型の不発揮性半導体メモリ（例えば、図１と図２）のフラッシュセルをそれぞれ消去できる。ここでの消去動作は図６に示されたウェルとゲート電極のバイアス方法により実現される。コントロールゲート２０４にゼロとする電圧を印加し、且つウェル電極２１２に第一負電圧Ｖ１を印加し、電圧差Ｖ１が電場を生成する。この電場の強度は蓄積物質２０５とメモリ基板２０３との間にトンネル効果を生成させることができる。同時に、ウェルに印加される負極性の電圧バイアスＶ１はチャネル界面に近いトラップ（trap）のホール数を減少させる。トラップホール減少(traps depopulation)工程の速度は高速かつ連続であり、数マイクロセカンド（百万分の一秒）の時間間隔Ｔ１より小さい。時間間隔Ｔ２は約数百マイクロセカンド(hundreds of microseconds)であり、正極性の電圧バイアスＶ２をコントロールゲート２０４に印加すると同時にウェル電圧バイアスがゼロに切り替えられる。時間間隔Ｔ２において、電荷は蓄積物質２０５とトラップの界面をトンネリングする。印加された電圧バイアスがオフにされた(switched off)後、トラップ中の過剰なホールはエネルギーを均衡状態まで解放する。この方法により、時間間隔Ｔ２の終了後、蓄積物質２０５の正味電荷（ｎｅｔ ｃｈａｒｇｅ）状態は、ホール蓄積状態から電子蓄積状態へ変換される。
【００３０】
トラップエネルギー解放後、時間間隔Ｔ３において、正極性の電圧バイアスＶ３と負極性の電圧バイアスＶ４はそれぞれコントロールゲート２０４とウェル電極２１２にそれぞれ印加される。電場は同時に印加されるコントロールゲートの電圧バイアス（Ｖ３）とウェル電圧バイアス（Ｖ４）の電圧差（Ｖ３−Ｖ４）から形成される。この電場の強度はＦ/Ｎトンネリングの電流に誘電層を数千分の一秒の時間間隔Ｔ３で通過させることができる。一般的に不発揮性半導体メモリに印加する両電極の電圧差は約数十ボルトである。Ｆ/Ｎトンネリング工程において、高いエネルギー状態の電子は蓄積物質２０５を貫通する。
【００３１】
上記の運用方法は各種ＥＥＰＲＯＭセル(Electrically Erasable Programmable Read-Only Memory cell、EEPROM cell)に適用でき、電荷の極性により設計、又は半導体の規格は、同一若しくは逆の極性の波形を利用して制御できる。この他、本発明はすべての実施例の変更と可能性を含むことができることを予期する。以上の各実施例の配列及び/又は組み合わせは、例を示して説明したものであり、本発明を制限するものではない。且つ各種言葉と用語の使用目的は単に描写を明瞭にする目的である。上述は実施例により本発明を説明したが、しかし、これに本発明の範囲を限定するものではない。本発明の本質から外れなければ、当業者は各種変形又は変更を行うことができ、前記変形又は変更はいずれも本発明の特許請求の範囲内である。
【符号の説明】
【００３２】
１００、２００ 不発揮性半導体メモリ
１０１ p型トリプルウェル
１０２、２０２ n型ウェル
１０３、２０３ p型基板
１０４、２０４ コントロールゲート
１０５、２０５ 蓄積物質
１０６、２０６ 金属導線間絶縁材料
１０７、２０７ トンネリング誘電層
１０８、２０８ ドレイン
１０９、２０９ 電場隔離領域
１１０、２１０ ソース
１１２、２１２ ウェル電極
１１４ 高濃度ドーピングｎ型ブロック
２１４ 高濃度ドーピングｐ型ブロック
【特許請求の範囲】
【請求項１】
フラッシュＥＥＰＲＯＭの消去方法であって、
前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
Ｆ/Ｎトンネリング期間において、前記ウェル電極と前記第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つ前記コントロールゲート電極に負極性の第二電圧バイアスを印加するステップと、
Ｆ/Ｎトンネリング期間の後のトラップ減少期間において、前記ウェル電極と前記第二半導体領域に対して正極性の第三電圧バイアスを印加し、且つ前記コントロールゲート電極に第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対して負極性の第四電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュＥＥＰＲＯＭの消去方法。
【請求項２】
第三ゼロ電圧バイアスを前記コントロールゲート、前記ウェル電極と前記第二半導体領域に対して、所定時間期間において印加するステップを更に有し、前記所定時間期間は、前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第一ゼロ電圧バイアスを印加するステップとの間に位置することを特徴とする請求項１記載の消去方法。
【請求項３】
前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項１記載の消去方法。
【請求項４】
前記電荷蓄積層の初期状態は電子蓄積状態であることを特徴とする請求項１記載の消去方法。
【請求項５】
前記電荷蓄積層は、前記第四電圧バイアスと前記第二ゼロ電圧バイアスを印加した後、ホール蓄積状態であることを特徴とする請求項１記載の消去方法。
【請求項６】
フラッシュＥＥＰＲＯＭの消去方法であって、前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
トラップ減少期間において、前記ウェル電極と前記第二半導体領域に対し負極性の第一電圧バイアスを印加し、且つ前記コントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対し正極性の第二電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
前記トラップアシストトンネリング期間のあとのＦ/Ｎトンネリング期間において、前記コントロールゲート電極に正極性の第三電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し負極性の第四電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュＥＥＰＲＯＭの消去方法。
【請求項７】
第三ゼロ電圧バイアスを前記コントロールゲート、前記ウェル電極と前記第二半導体領域に所定時間期間、印加するステップを更に有し、前記時間期間は、前記第二電圧バイアス及び前記第二ゼロ電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第四電圧バイアスを印加するステップとの間に位置することを特徴とする請求項６記載の消去方法。
【請求項８】
各前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項６記載の消去方法。
【請求項９】
前記電荷蓄積層の初期状態は、ホール蓄積状態であることを特徴とする請求項６記載の消去方法。
【請求項１０】
前記電荷蓄積層は、前記第二電圧バイアスと前記第二ゼロ電圧バイアスを印加した後、電子蓄積状態であることを特徴とする請求項６記載の消去方法。
【請求項１１】
フラッシュＥＥＰＲＯＭの消去方法であって、前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
Ｆ/Ｎトンネリング期間において、前記ウェル電極と前記第二半導体領域に対し第一電圧バイアスを印加し、且つ前記コントロールゲート電極に第二電圧バイアスを印加するステップと、
トラップ減少期間において、前記ウェル電極と前記第二半導体領域に対して第三電圧バイアスを印加し、且つ前記コントロールゲート電極に第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対して第四電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュＥＥＰＲＯＭの消去方法。
【請求項１２】
前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項１１記載の消去方法。
【請求項１３】
前記第一電圧バイアスの極性と前記第二電圧バイアスの極性が逆であり、且つ前記第三電圧バイアスの極性が前記第一電圧バイアスと同一であるが、前記第四電圧バイアスと逆であることを特徴とする請求項１１記載の消去方法。
【請求項１４】
前記電荷蓄積層の初期状態は電子蓄積状態であり、前記第一電圧バイアスと前記第二電圧バイアスを印加するステップのあとに、前記第三電圧バイアスと前記第一ゼロ電圧バイアスを印加するステップが続くことを特徴とする請求項１１記載の消去方法。
【請求項１５】
前記コントロールゲート電極、前記ウェル電極と前記第二半導体領域に対し第三ゼロ電圧バイアスを所定時間期間において印加するステップを更に有し、前記所定時間期間が前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第一ゼロ電圧バイアスを印加するステップとの間に位置することを特徴とする請求項１４記載の消去方法。
【請求項１６】
前記電荷蓄積層の初期状態はホール蓄積状態であり、前記第四電圧バイアスと前記第二ゼロ電圧バイアスを印加するステップのあと、前記第一電圧バイアスと前記第二電圧バイアスを印加するステップが続くことを特徴とする請求項１１記載の消去方法。
【請求項１７】
前記コントロールゲート電極、前記ウェル電極と前記第二半導体領域に対し第三ゼロ電圧バイアスを所定時間期間において印加するステップを更に有し、前記所定時間期間が前記第四電圧バイアス及び前記第二ゼロ電圧バイアスを印加するステップと前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップとの間に位置することを特徴とする請求項１６記載の消去方法。
【請求項１】
フラッシュＥＥＰＲＯＭの消去方法であって、
前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
Ｆ/Ｎトンネリング期間において、前記ウェル電極と前記第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つ前記コントロールゲート電極に負極性の第二電圧バイアスを印加するステップと、
Ｆ/Ｎトンネリング期間の後のトラップ減少期間において、前記ウェル電極と前記第二半導体領域に対して正極性の第三電圧バイアスを印加し、且つ前記コントロールゲート電極に第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対して負極性の第四電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュＥＥＰＲＯＭの消去方法。
【請求項２】
第三ゼロ電圧バイアスを前記コントロールゲート、前記ウェル電極と前記第二半導体領域に対して、所定時間期間において印加するステップを更に有し、前記所定時間期間は、前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第一ゼロ電圧バイアスを印加するステップとの間に位置することを特徴とする請求項１記載の消去方法。
【請求項３】
前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項１記載の消去方法。
【請求項４】
前記電荷蓄積層の初期状態は電子蓄積状態であることを特徴とする請求項１記載の消去方法。
【請求項５】
前記電荷蓄積層は、前記第四電圧バイアスと前記第二ゼロ電圧バイアスを印加した後、ホール蓄積状態であることを特徴とする請求項１記載の消去方法。
【請求項６】
フラッシュＥＥＰＲＯＭの消去方法であって、前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
トラップ減少期間において、前記ウェル電極と前記第二半導体領域に対し負極性の第一電圧バイアスを印加し、且つ前記コントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対し正極性の第二電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
前記トラップアシストトンネリング期間のあとのＦ/Ｎトンネリング期間において、前記コントロールゲート電極に正極性の第三電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し負極性の第四電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュＥＥＰＲＯＭの消去方法。
【請求項７】
第三ゼロ電圧バイアスを前記コントロールゲート、前記ウェル電極と前記第二半導体領域に所定時間期間、印加するステップを更に有し、前記時間期間は、前記第二電圧バイアス及び前記第二ゼロ電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第四電圧バイアスを印加するステップとの間に位置することを特徴とする請求項６記載の消去方法。
【請求項８】
各前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項６記載の消去方法。
【請求項９】
前記電荷蓄積層の初期状態は、ホール蓄積状態であることを特徴とする請求項６記載の消去方法。
【請求項１０】
前記電荷蓄積層は、前記第二電圧バイアスと前記第二ゼロ電圧バイアスを印加した後、電子蓄積状態であることを特徴とする請求項６記載の消去方法。
【請求項１１】
フラッシュＥＥＰＲＯＭの消去方法であって、前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
Ｆ/Ｎトンネリング期間において、前記ウェル電極と前記第二半導体領域に対し第一電圧バイアスを印加し、且つ前記コントロールゲート電極に第二電圧バイアスを印加するステップと、
トラップ減少期間において、前記ウェル電極と前記第二半導体領域に対して第三電圧バイアスを印加し、且つ前記コントロールゲート電極に第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対して第四電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュＥＥＰＲＯＭの消去方法。
【請求項１２】
前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項１１記載の消去方法。
【請求項１３】
前記第一電圧バイアスの極性と前記第二電圧バイアスの極性が逆であり、且つ前記第三電圧バイアスの極性が前記第一電圧バイアスと同一であるが、前記第四電圧バイアスと逆であることを特徴とする請求項１１記載の消去方法。
【請求項１４】
前記電荷蓄積層の初期状態は電子蓄積状態であり、前記第一電圧バイアスと前記第二電圧バイアスを印加するステップのあとに、前記第三電圧バイアスと前記第一ゼロ電圧バイアスを印加するステップが続くことを特徴とする請求項１１記載の消去方法。
【請求項１５】
前記コントロールゲート電極、前記ウェル電極と前記第二半導体領域に対し第三ゼロ電圧バイアスを所定時間期間において印加するステップを更に有し、前記所定時間期間が前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第一ゼロ電圧バイアスを印加するステップとの間に位置することを特徴とする請求項１４記載の消去方法。
【請求項１６】
前記電荷蓄積層の初期状態はホール蓄積状態であり、前記第四電圧バイアスと前記第二ゼロ電圧バイアスを印加するステップのあと、前記第一電圧バイアスと前記第二電圧バイアスを印加するステップが続くことを特徴とする請求項１１記載の消去方法。
【請求項１７】
前記コントロールゲート電極、前記ウェル電極と前記第二半導体領域に対し第三ゼロ電圧バイアスを所定時間期間において印加するステップを更に有し、前記所定時間期間が前記第四電圧バイアス及び前記第二ゼロ電圧バイアスを印加するステップと前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップとの間に位置することを特徴とする請求項１６記載の消去方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１５０８７７（Ｐ２０１２−１５０８７７Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−２４４５（Ｐ２０１２−２４４５）
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（５１０２６６９２９）閃晶半導体股▲ふん▼有限公司 (3)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（５１０２６６９２９）閃晶半導体股▲ふん▼有限公司 (3)
【Ｆターム（参考）】
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