【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）

【課題】不揮発性メモリセルの電荷保持特性の劣化の抑制を図れる半導体装置を提供する。
【解決手段】不揮発性メモリセルは、トンネル絶縁膜2と、電荷蓄積層3と、絶縁層４（４₁，４₂）と、制御電極５と、ソース／ドレイン領域６とを含み、素子分離絶縁膜７とを備し、チャネル幅方向において、絶縁層４は、電荷蓄積層３の上面に接した第１の絶縁層４₁と、電荷蓄積層３の端部に接した第２の絶縁層４₂とを含み、かつ、第２の絶縁層４₂の外側にある素子分離絶縁膜７の上面は、トンネル絶縁膜２と電荷蓄積層３との界面よりも上にある。 （もっと読む）

【課題】メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。
【解決手段】メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 （もっと読む）

【課題】素子分離絶縁膜に対しボイドの発生を抑制できるようにする。
【解決手段】素子分離溝３中の少なくとも一部に塗布法により塗膜４ｃを埋込み、当該塗膜４ｃをベークすることで膜中の溶媒を蒸散させてポリシラザン膜４ｄを形成する。次に、ポリシラザン膜４ｄを塗布した半導体基板２を酸化性雰囲気中で酸化炉内に導入し、該酸化炉内を真空排気した状態で保持することでポリシラザン膜４ｄ内に残留したガスを蒸散させる。次に、ポリシラザン膜４ｄを塗布した半導体基板２を酸化性雰囲気中で減圧状態に保持しポリシラザン膜４ｄをメルトさせることによりポリシラザン膜４ｄ中に残留したガスを蒸散させる。次に、ポリシラザン膜４ｄを塗布した半導体基板２を水蒸気酸化温度に保持し、水蒸気酸化を行うことでポリシラザン膜４ｄについてシリコン酸化膜に転換する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】 メモリセルを積層して多段構成に形成したＮＡＮＤ型不揮発メモリにおいて、メモリセルの初期特性のばらつきを低減することを可能とすることを目的とする。
【解決手段】
下部半導体層１００と、下部半導体層１００上に形成された複数のメモリセルＭ１００−Ｍ１１６から構成されるセルストリングＣＳ１００と、下部半導体層１００上に形成された上部半導体層２００と、上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１６から構成されるセルストリングＣＳ２００とを備え、データ書き込み動作時及び読み出し動作時に、セルストリングＣＳ２００を構成する複数のメモリセルＭ２００−Ｍ２１６のうち、上部半導体層２００の結晶欠陥５０ａ上に形成されたメモリセルＭ２０８をダミーセルとして動作させることを特徴とする。 （もっと読む）

【課題】製造技術の限界によりトランジスタの最小サイズが決まるため、ＲＯＭの高容量化にも限界があるという課題があった。
【解決手段】本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを一体とした不揮発性半導体記憶装置であり、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭとを同一平面上に構成する。これにより、トランジスタサイズを小さくすることなく、ＲＯＭ容量を増やすことが可能となる。 （もっと読む）

【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１の絶縁膜、電荷保持層、第２の絶縁膜、および、制御ゲートを含み、電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、制御ゲートおよび半導体ウェルに印加する電圧を制御する制御回路とを備え、書き込み動作後、選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、制御回路は、選択メモリセルの制御ゲートに、半導体ウェルの電位と同電位または書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、書き込み電圧と同極性であり第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行う。 （もっと読む）

【課題】フローティングゲート電極を備えた不揮発性メモリ素子の駆動電圧を高くすることなく、不揮発性メモリ素子、および厚いゲート絶縁膜を備えた高耐圧型トランジスタを同一基板上に形成する。
【解決手段】不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。第１の絶縁膜はフローティングゲート電極と重なる部分が除去されており、島状半導体領域とフローティングゲート電極間の絶縁膜が、トランジスタのゲート絶縁膜よりも薄くされている。トランジスタはフローティングゲート電極と同じ層に形成されている導電膜と、コントロールゲート電極と同じ層に形成されている導電膜とを有し、これら２つの導電膜は電気的に接続され、トランジスタのゲート電極として機能する。 （もっと読む）

【課題】電気的に書き込み可能かつ消去可能な不揮発性メモリを有する集積回路デバイスの製造方法およびデータとコードの保存方法を提供する。
【解決手段】第１の動作アルゴリズムに従って第１のデータ用途のためのデータを保存する第１のメモリアレイと、第２の動作アルゴリズムに従って第２のデータ用途のためのデータを保存する前記半導体基板上の第２のメモリアレイと、を備え、前記第１のメモリアレイと前記第２のメモリアレイにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を備えた互いに略同一構造を有する複数のフラッシュメモリセルを含み、前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することを含むことを特徴とする集積回路デバイス。 （もっと読む）

【課題】製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線４、複数のビット線４と交差する複数のワード線６２、及び半導体基板と各ワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有する第１の絶縁膜５が配置されたメモリセル領域８０、９０と、複数のビット線４にそれぞれ接続されるコンタクト３０が配置されたビット線コンタクト領域６３と、少なくともビット線コンタクト領域６３内の半導体基板の一部を覆う第１のＵＶ遮光膜２５と、層間絶縁膜２０と、層間絶縁膜２０上に形成され、メモリセル領域８０、９０を覆う第２のＵＶ遮光膜２１とを備えている。第１のＵＶ遮光膜２５は、製造工程で発生するＵＶ光を効果的に遮る。 （もっと読む）

【課題】トンネル絶縁膜中に挿入する微粒子層における粒径の微小化でエネルギーバリアを高くして記憶保持を改善しても、低電圧／低電界書き込み・消去時にける低いエネルギーバリアによる書き込み・消去の劣化を抑制する。
【解決手段】半導体基板１００のチャネル領域１０１上にトンネル絶縁膜１１０を介して電荷蓄積層１３０を形成した不揮発性半導体メモリであって、トンネル絶縁膜１１０中に、第１の導電性微粒子を含む第１の微粒子層１２１をチャネル側に、第１の導電性微粒子よりも平均粒径が大きい複数の第２の導電性微粒子を含む第２の微粒子層１２２を電荷蓄積層側に設け、第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ を、第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さくし、ΔＥ₁ とΔＥとの差を熱揺らぎのエネルギー（ｋ_BＴ）よりも大きくした。 （もっと読む）

【課題】ホットキャリア起因の誤書き込みを抑制し、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有する。この選択ゲートトランジスタと、これに接続されるメモリセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして半導体基板と逆導電型の第１の不純物層が形成される。この第１の不純物層の不純物濃度分布が、選択ゲート電極と制御ゲート電極のそれぞれの端部から等距離かつ主面に垂直な第１の仮想平面に対して非対称であり、第１の不純物層の不純物濃度が第１の仮想平面を基準にメモリセルトランジスタ側で選択ゲートトランジスタ側よりも高濃度であることを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】マルチドットフラッシメモリの新しいセルアレイアーキテクチャーを提案する。
【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、第一方向に交差する半導体基板に平行な第二方向に延びるアクティブエリアＡＡと、アクティブエリアＡＡ上に配置され、第一方向に並んで配置されるフローティングゲートＦＧと、フローティングゲートＦＧ上に配置され、第一方向に延びるワード線ＷＬと、フローティングゲートＦＧ間に配置され、第二方向に延びるビット線ＢＬｓ、ＢＬｒとを備える。フローティングゲートＦＧの各々は、第一方向の二つの側面の形状が異なり、かつ、第一方向に隣接する二つのフローティングゲートＦＧは、互いに対向する二つの側面の形状が対称的である。 （もっと読む）

【課題】完全なフルブロックよりも小さい１つもしくはそれ以上のページを消去することができる不揮発性メモリを提供する。
【解決手段】選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用される。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】、チャージトラップ型メモリ装置における可動な電荷を抑制することができ、従来に比べて信頼性の向上を図ることのできるチャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラムを提供する。
【解決手段】シリコン基板１１０上に、トンネル酸化膜１１１、チャージトラップ膜１１２、ブロッキング絶縁膜１１３、ゲート電極１１４が、形成された積層構造を有し、ゲート電極１１４に電圧を印加することによって、シリコン基板１１０側からチャージトラップ膜１１２に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置１００の動作制御方法であって、消去動作を行う際に、ゲート電極１１４に負電圧を印加して消去動作を行った後に、ゲート電極１１４に正電圧を印加する。 （もっと読む）

【課題】金属膜からなるＦＧを用いることで、書き込み特性及びリテンション特性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、前記浮遊ゲート上に形成された第２のゲート絶縁層、及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを備え、前記浮遊ゲートは、前記第１のゲート絶縁膜と接する第１の半導体膜、及び前記半導体膜上に積層された金属膜とからなる。 （もっと読む）