不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
【課題】メモリセルにMONOS構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。
【解決手段】メモリセルアレイ1にマトリクス状に配置されたメモリセルMCのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルMCとともにNANDセルMSに含まれる選択トランジスタSG1、SG2のゲート絶縁膜として、シリコン酸窒化膜を用いる。
【解決手段】メモリセルアレイ1にマトリクス状に配置されたメモリセルMCのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルMCとともにNANDセルMSに含まれる選択トランジスタSG1、SG2のゲート絶縁膜として、シリコン酸窒化膜を用いる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、MONOS構造を有するメモリセルとともに用いられる選択トランジスタのゲート絶縁膜の形成方法に適用して好適なものである。
【背景技術】
【0002】
不揮発性半導体記憶装置として、MONOS構造を持つ絶縁膜に電荷をトラップさせることで、データを記憶させる方法がある。この方法では、選択トランジスタのゲート絶縁膜として、メモリセルと同様のMONOS構造を用いると、選択トランジスタのゲート絶縁膜に電荷がトラップされ、選択トランジスタの誤動作を引き起こすことがある。このため、従来の不揮発性半導体記憶装置では、選択トランジスタのゲート絶縁膜を形成するために、選択トランジスタ形成領域に形成されたMONOS構造を除去し、シリコン基板を熱酸化することにより、選択トランジスタ形成領域にシリコン酸化膜を別途形成することが一般的に行われている。
【0003】
また、例えば、特許文献1には、メモリセル領域においては、電荷蓄積絶縁膜であるONO膜を配置した複数のメモリセルトランジスタを形成し、このトランジスタに適用される素子分離溝は細く浅く形成し、周辺回路領域においては、メモリセル領域におけるONO膜とは異なる構造のゲート絶縁膜を配置して、高電圧用と低電圧用の2つの種類のトランジスタを形成し、高電圧用のトランジスタに適用される素子分離溝は太く深く形成する方法が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2005−116551号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来の方法では、メモリセル領域にバーズビークが形成され、メモリセル領域のトンネル酸化膜の膜厚が変化することから、所望の書き込み特性が得られなくなるという問題があった。
【0006】
本発明の目的は、メモリセルにMONOS構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタの閾値電圧の変動を防止することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【0008】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記チャージトラップ膜よりも膜厚が薄く、前記チャージトラップ膜と同じ窒素成分含有層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【0009】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記トンネル酸化膜上のシリコン酸窒化膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【0010】
本発明の一態様によれば、トンネル酸化膜、シリコン窒化膜およびシリコン酸化膜を半導体基板上のメモリセル領域および選択ゲート領域に順次形成する工程と、前記選択ゲート領域の前記シリコン酸化膜を露出させる工程と、前記選択ゲート領域の前記シリコン酸化膜を除去する工程と、前記選択ゲート領域の前記シリコン酸化膜から露出されたシリコン窒化膜を酸化する工程と、前記選択ゲート領域のシリコン窒化膜を酸化した後に、前記メモリセル領域の前記シリコン酸化膜を除去する工程と、前記メモリセル領域のシリコン窒化膜上および前記選択ゲート領域の酸化されたシリコン窒化膜上にブロック膜を形成する工程と、前記メモリセル領域のブロック膜上に制御ゲート電極を形成するとともに、前記選択ゲート領域のブロック膜上に選択ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【0011】
本発明によれば、メモリセルにMONOS構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタの閾値電圧の変動を防止することが可能となる。
【図面の簡単な説明】
【0012】
【図1】図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図2】図2は、図1のメモリセルアレイ1の概略構成を示すブロック図。
【図3】図3は、図2のメモリブロックMBjのレイアウトの概略構成を示す平面図。
【図4】図4は、図3のA−A線に沿って切断した構成を示す断面図。
【図5】図5は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図6】図6は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図7】図7は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図8】図8は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図9】図9は、本発明の第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態に係る不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。なお、以下の実施形態では、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例にとって説明する。
【0014】
(第1実施形態)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図1において、NAND型フラッシュメモリには、メモリセルアレイ1、センスアンプ回路2、カラムデコーダ回路3、ロウデコーダ回路4および制御回路5が設けられている。ここで、メモリセルアレイ1内では複数のビット線BLがカラム方向(図1中上下方向)に配置され、複数のワード線WLがロウ方向(図1中左右方向)に配置されている。センスアンプ回路2はメモリセルアレイ1のビット線BLに接続され、カラムデコーダ回路3はセンスアンプ回路2に接続されている。また、ロウデコーダ回路4はメモリセルアレイ1のワード線WLに接続されている。さらに、制御回路5は、センスアンプ回路2、カラムデコーダ回路3、ロウデコーダ回路4に接続されている。
【0015】
ここで、メモリセルアレイ1には、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルMCがマトリクス状に配置されている。なお、NAND型フラッシュメモリには、メモリセルMCとともにNANDセルMSに含まれる選択トランジスタSG1、SG2が設けられている。すなわち、NANDセルMSには、複数のメモリセルMCがカラム方向に直列接続されたメモリセル群と、このメモリセル群の両端に配置され、メモリセル群を選択可能な選択トランジスタSG1、SG2とが設けられ、このNANDセルMSがマトリクス状に配置されている。
【0016】
なお、NANDセルMSに含まれる選択トランジスタSG1、SG2のゲート絶縁膜としては、メモリセルMCのチャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜を用いることができる。あるいは、選択トランジスタSG1、SG2のゲート絶縁膜として、メモリセルMCのチャージトラップ膜よりも膜厚が薄い窒素成分含有層を含む絶縁膜を用いるようにしてもよい。あるいは、選択トランジスタSG1、SG2のゲート絶縁膜として、トンネル酸化膜とともにシリコン酸窒化膜をゲート絶縁膜として用いるようにしてもよい。
【0017】
そして、ビット線BLは、NANDセルMSをカラム方向に複数個接続しており、NANDセルMSごとにメモリセルMCのアクティブ領域に接続され、NANDセルMSをカラムごとに選択することができる。ワード線WLは、NANDセルMS内のメモリセルMCと、このNANDセルMSにロウ方向に隣接するNANDセルMS内のメモリセルMCとを接続しており、メモリセルMCの制御ゲート電極に接続され、メモリセルMCをロウごとに選択することができる。センスアンプ回路2は、書き込みおよび読み出し時にビット線BLに印加される電圧をビット線BLごとに増幅することができる。カラムデコーダ回路3は、書き込みおよび読み出し時に選択されたメモリセルMCを含むNANDセルMSに接続されるビット線BLを選択することができる。ロウデコーダ回路4は、書き込みおよび読み出し時に選択されたメモリセルMCに接続されているビット線BLを選択することができる。制御回路5は、ビット線BLおよびワード線WLにて選択された選択セルの書き込み、読み出しおよび消去を行うことができる。
【0018】
図2は、図1のメモリセルアレイ1の概略構成を示すブロック図である。
図2において、図1のビット線BLとして、m+1(mは2以上の整数)本のビット線BL0〜BLmが設けられ、ビット線BL0〜BLmは互いに平行に配置されている。そして、図1のセンスアンプ回路2には、ビット線BL0〜BLmにそれぞれ対応してm+1個のセンスアンプSA0〜SAmが設けられている。なお、図2の例では、ビット線BL0〜BLmごとにセンスアンプSA0〜SAmを設ける方法について示したが、図1のメモリセルアレイ1とセンスアンプ回路2との間にカラム選択スイッチを設け、互いに隣接する奇数本目と偶数本目のビット線BL0〜BLmの間でセンスアンプを共用するようにしてもよい。
【0019】
また、図1のメモリセルアレイ1には、k+1(kは2以上の整数)個のメモリブロックMB0〜MBkが設けられ、メモリブロックMB0〜MBkは、ビット線BL0〜BLmに沿ってカラム方向に並べて配置されている。ここで、各メモリブロックMB0〜MBkには、NANDセルMSがビット線BL0〜BLmごとに設けられている。NANDセルMSは、n+1(nは2以上の整数)個のメモリセルMC0〜MCnからなるメモリセル群と、メモリセル群の両端に設けられた選択トランジスタSG1、SG2とから構成されている。メモリセルMC0〜MCnは互いに直列接続されるとともに、一端のメモリセルMC0には選択トランジスタSG1が、他端のメモリセルMCnには選択トランジスタSG2が直列接続されている。
【0020】
ビット線BL0〜BLmごとに設けられたNANDセルMSの一端は選択トランジスタSG1を介してセルソース線CSLに共通に接続され、NANDセルMSの他端は選択トランジスタSG2を介してビット線BL0〜BLmにそれぞれ接続されている。
【0021】
メモリセルアレイ1には、ビット線BL0〜BLmに直交するようにしてワード線WL0j〜WLnjおよび選択ゲート線SGSj、SGDjが配置されている。ここで、ワード線WL0j〜WLnjは、メモリセルMC0〜MCnの制御ゲート電極にそれぞれ接続され、選択ゲート線SGSj、SGDjは、選択トランジスタSG1、SG2の選択ゲート電極にそれぞれ接続されている。
【0022】
図3は、図2のメモリブロックMBjのレイアウトの概略構成を示す平面図、図4は、図3のA−A線に沿って切断した構成を示す断面図である。また、図8(a)の左図は図3のB−B線に沿って切断した断面図でありメモリセル領域における断面図、図8(a)の右図は図3のC−C線に沿って切断した断面図であり選択ゲート領域における断面図である。
図3において、P型半導体基板10には、図1のNANDセルMSに対応した素子領域AAが形成されている。そして、素子領域AAは、STI(Shallow Trench Isolation)31にて素子分離されている。
【0023】
そして、図4において、P型半導体基板10には、Nウェル11が形成され、Nウェル11には、Pウェル12が形成されている。そして、Pウェル12上には、トンネル酸化膜14、チャージトラップ膜15、ブロック膜16および制御ゲート電極17が順次積層された積層構造が所定の間隔を隔てて配置され、これらの積層構造の間に配置されたN+型不純物拡散層13がソース/ドレインとしてPウェル12に形成されることで、図2のメモリセルMC0〜MCnが構成されている。
【0024】
また、メモリセルMC0、MCnの隣には、トンネル酸化膜14、シリコン酸窒化膜32、ブロック膜16および選択ゲート電極33が順次積層された積層構造がPウェル12上にそれぞれ形成され、この選択ゲート電極33の両側に配置されたN+型不純物拡散層13がソース/ドレインとしてPウェル12に形成されることで、図2の選択トランジスタSG1、SG2が構成されている。なお、ブロック膜16としては、例えば、アルミナなどの高誘電率膜を用いることができる。
【0025】
そして、図2のメモリセルMC0〜MCnをそれぞれ構成する制御ゲート電極17には、ワード線WL0j〜WLnjがそれぞれ接続され、図2の選択トランジスタSG1、SG2をそれぞれ構成する選択ゲート電極33には、選択ゲート線SGSj、SGDjがそれぞれ接続されている。
【0026】
また、制御ゲート電極17および選択ゲート電極33上には層間絶縁膜21が形成されている。そして、層間絶縁膜21には、選択トランジスタSG1のソース側のN+型不純物拡散層13に接続されたコンタクトプラグCP1が埋め込まれるとともに、選択トランジスタSG2のソース側のN+型不純物拡散層13に接続されたコンタクトプラグCP2が埋め込まれている。そして、層間絶縁膜21の表層には、コンタクトプラグCP1に接続された配線層22が形成されるとともに、コンタクトプラグCP2に接続された配線層23が形成されている。なお、配線層22は、図2のセルソース線CSLとして用いることができる。
【0027】
また、層間絶縁膜21上には、層間絶縁膜24が形成されている。そして、層間絶縁膜24には、配線層23に接続されたコンタクトプラグCP3が埋め込まれている。そして、層間絶縁膜24上には、絶縁膜25、27にて挟まれた配線層26が形成され、配線層26はコンタクトプラグCP3に接続されている。なお、配線層26は、図2のビット線BL1として用いることができる。
【0028】
図8(a)左図に示すように、Pウェル12にトンネル絶縁膜14及び電荷蓄積層15が積層されている。このトンネル絶縁膜14及び電荷蓄積層15を挟むようにSTI31が形成されている。このSTI31によりロウ方向におけるメモリセルMCが分離されている。このSTI31の上面は電荷蓄積層15の上面とほぼ等しくなっている。電荷蓄積層15及びSTI31上にはブロック膜16が連続して形成されている。このブロック膜16上には導電体膜37が形成されている。
【0029】
ここで、従来の製造方法であると、図8(a)の左図のAで示された部分にバーズピークが形成される。ここでAの部分の拡大図を図8(b)に示す。ここで、トンネル絶縁膜14とSTI31の接する部分におけるトンネル絶縁膜14の膜厚が、トンネル絶縁膜14の中央部分よりも厚くなる。このことは、選択ゲートトランジスタのゲート絶縁膜を形成する際の熱酸化によりトンネル絶縁膜14も酸化されることに起因する。なお、トンネル絶縁膜14とSTI31の接する部分の膜厚が厚くなるのは酸化剤が酸化膜であるSTI31を通り抜けるからである。
【0030】
一方、実施例1における図8(a)のAの部分の拡大図を図8(c)に示す。ここで、トンネル絶縁膜14とSTI31の接する部分におけるトンネル絶縁膜14の膜厚が、トンネル絶縁膜14の中央部分とほぼ等しい。これは、実施例2で述べる製造方法に起因する。すなわち、メモリセルのトンネル絶縁膜14の形成後にと選択ゲートトランジスタのゲート絶縁膜を形成するための熱酸化を行わないからである。
【0031】
図8(a)右図に示すように、Pウェル12にトンネル絶縁膜14及びシリコン酸窒化膜32が積層されている。このトンネル絶縁膜14及び電荷蓄積層15を挟むようにSTI31が形成されている。このSTI31によりロウ方向における選択ゲートトランジスタSTが分離されている。このSTI31の上面は電荷蓄積層15の上面とほぼ等しくなっている。シリコン酸窒化膜32及びSTI31上にはブロック膜16が連続して形成されている。このブロック膜16上には導電体膜37が形成されている。
【0032】
ここで、選択ゲートトランジスタのゲート絶縁膜はトンネル絶縁膜14とシリコン酸窒化膜32の2層で構成されている。ここで、従来の製造方法であるとメモリセルのトンネル絶縁膜14及び電荷蓄積層15の形成後に、選択ゲートトランジスタを形成する領域におけるトンネル絶縁膜14及び電荷蓄積層15を除去した後、ゲート絶縁膜を形成するための熱酸化を行う。その結果、バーズピークを考慮するため、選択ゲートトランジスタのゲート絶縁膜の膜厚はトンネル絶縁膜14及び電荷蓄積層15の膜厚よりも薄くなる。一方、実施例1の選択ゲートトランジスタのゲート絶縁膜はトンネル絶縁膜14に加えてシリコン酸窒化膜32を有している。この、シリコン酸窒化膜32の膜厚は、電荷蓄積層15の膜厚とほぼ等しい。すなわち、従来の製造方法よりも選択ゲートトランジスタのゲート絶縁膜の膜厚を厚くすることができる。その結果、従来と比べて選択ゲートトランジスタのゲート絶縁膜にかかる電界を緩和することができ、選択ゲートトランジスタの信頼性を向上することができる。
【0033】
さらに、選択ゲートトランジスタには電荷トラップする電荷蓄積層15を有さない。その結果、選択ゲートトランジスタの閾値電圧は変動しない。その結果、選択トランジスタSG1、SG2の閾値電圧の変動によりメモリセルMC0〜MCnの誤読み出し発生するのを抑制することができる。
【0034】
そして、図1および図2において、消去動作時には、制御回路5は、例えば、ロウデコーダ回路4を介してPウェル12に20V程度の高電圧を印加させる。また、消去対象ブロックでは、ワード線WL0j〜WLnjを介して制御ゲート電極17に0Vを印加させ、消去禁止ブロックでは、ワード線WL00〜WLn0、・・・、WL0j−1〜WLnj−1、WL0j+1〜WLnj+1、・・・、WL0k〜WLnkをフローティング状態にさせる。
【0035】
すると、消去禁止ブロックのトンネル酸化膜14に高電圧が印加されるのが禁止されつつ、消去対象ブロックのトンネル酸化膜14に高電圧が印加される。このため、消去禁止ブロックのトンネル酸化膜14にトンネル電流が流れるのが禁止されつつ、消去対象ブロックのトンネル酸化膜14にトンネル電流が流れる。この結果、消去対象ブロックのチャージトラップ膜15から電子が選択的に引き抜かれることで、消去対象ブロックのしきい値電圧が正から負にシフトし、メモリブロックMB0〜MBkごとにメモリセルMC0〜MCnのデータを消去することができる。
【0036】
また、書き込み動作時において、ワード線WLxjおよびビット線BLy(yは0以上m以下の整数)にて選択される選択セルに書き込みを行う場合、制御回路5は、例えば、カラムデコーダ回路3を介してビット線BLyに0Vを印加させるとともに、ビット線BL0〜BLy−1、BLy+1〜BLmにVcc(電源電圧)程度の電圧を印加させる。なお、Vccは、例えば、3.5Vに設定することができる。
【0037】
また、制御回路5は、例えば、ロウデコーダ回路4を介して選択セルが含まれるメモリブロックMBjの選択ゲート線SGDjにVcc程度の電圧Vdを印加させるとともに、そのメモリブロックMBjの選択ゲート線SGSjに0Vの電圧Vsを印加させる。
さらに、制御回路5は、例えば、ロウデコーダ回路4を介してワード線WLxjに20V程度の高電圧を印加させるとともに、ワード線WL0j〜WLx−1j、WLx+1j〜WLnjに10V程度の電圧を印加させる。
【0038】
すると、選択トランジスタSG1がオフ状態になり、選択セルが含まれるメモリブロックMBjがセルソース線CSLと遮断される。また、選択セルを含むNANDセルMSに含まれる選択トランジスタSG2がオン状態になり、選択セルを含むNANDセルMSのソース/ドレインがビット線BLyに接続される。
【0039】
一方、選択セルを含まないNANDセルMSにおいては、選択ゲート線SGDjの電圧VdがVccに設定された上で、そのNANDセルMSに接続されるビット線BL0〜BLy−1、BLy+1〜BLmにVccの電圧が印加される。このため、選択セルを含まないNANDセルMSのソース/ドレインの電位がVcc−Vthになると、そのNANDセルMSに含まれる選択トランジスタSG2がカットオフする。ただし、Vthは、選択トランジスタSG2のしきい値電圧である。
【0040】
この結果、選択セルを含むNANDセルMSのチャネル電位が0Vになるとともに、選択セルを含まないNANDセルのチャネルはフローティング状態になり、そのNANDセルのチャネル電位は、ワード線WL0j〜WLnjとの容量カップリングによってVcc−Vthよりも上昇する。
【0041】
このため、非選択セルのトンネル酸化膜14に高電圧が印加されるのが防止されつつ、選択セルのトンネル酸化膜14に高電圧が印加される。このため、非選択セルのトンネル酸化膜14にトンネル電流が流れるのが禁止されつつ、選択セルのトンネル酸化膜15にトンネル電流が流れる。この結果、選択セルのチャージトラップ膜15に電子が選択的に注入されることで、選択セルのしきい値電圧が負から正にシフトされ、選択セルへの書き込みが行われる。
【0042】
また、読み出し動作時において、ワード線WLxjおよびビット線BLyにて選択される選択セルから読み出しを行う場合、制御回路5は、例えば、ロウデコーダ回路4を介してセルソース線CSLのセルソース電圧Vcを0Vに設定し、選択セルが含まれるメモリブロックMBjの選択ゲート線SGDj、SGSjにVcc程度の電圧Vd、Vsをそれぞれ印加させることで、選択トランジスタSG1、SG2をオン状態にする。
【0043】
すると、メモリブロックMBjのNANDセルMSがビット線BL0〜BLmにそれぞれ接続されるとともに、セルソース線CSLにも接続され、メモリブロックMBjのNANDセルをそれぞれ介して各ビット線BL0〜BLmとセルソース線CSLとの間の導通経路が確保される。
【0044】
そして、制御回路5は、例えば、ロウデコーダ回路4を介してワード線WL0j〜WLx−1j、WLx+1j〜WLnjにパス電圧Vrを印加させながら、ワード線WLxjに読み出し電圧Vgxを印加させる。
【0045】
すると、メモリセルMC0〜MCx−1、MCx+1〜MCnがオン状態になり、メモリセルMCxにデータが記憶されている場合には、読み出し電圧Vgxがワード線WLxjに印加された時にメモリセルMCxに電流が流れる。
【0046】
そして、ワード線WLxjに読み出し電圧Vgxが印加された時に、メモリセルMCxに電流が流れるかどうかをセンスアンプSAyにて検出させることで、メモリセルMCxに記憶されているデータを読み出すことができる。
【0047】
ここで、図4の選択トランジスタSG1、SG2のゲート絶縁膜としてトンネル酸化膜14およびシリコン酸窒化膜32を用いることにより、トンネル酸化膜14の形成後にP型半導体基板10の熱酸化を行うことなく、選択トランジスタSG1、SG2のゲート絶縁膜の膜厚を増大させることができる。このため、メモリセルMC0〜MCnのトンネル酸化膜14の両側にバーズピークが発生するのを防止しつつ、選択トランジスタSG1、SG2の閾値電圧の変動を防止することができる。その結果、メモリセルMC0〜MCnの書き込み特性が変化するのを防止しつつ、選択トランジスタSG1、SG2の閾値電圧の変動によりメモリセルMC0〜MCnの誤読み出し発生するのを抑制することができる。
【0048】
(第2実施形態)
図5〜図8(a)は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図3の素子領域AAには、メモリセル領域R1および選択ゲート領域R2が設けられている。そして、メモリセル領域R1では、図3のB−B線に沿って切断した断面図、選択ゲート領域R2では、図3のC−C線に沿って切断した断面図を示す。
図5(a)において、図4のP型半導体基板10のPウェル12上には、トンネル酸化膜14、チャージトラップ膜15およびシリコン酸化膜34がPウェル12上に順次積層される。なお、チャージトラップ膜15としては、シリコン窒化膜を用いることができる。また、例えば、トンネル酸化膜14の膜厚は4〜6nmの範囲内に設定し、チャージトラップ膜15の膜厚は3〜5nmの範囲内に設定し、シリコン酸化膜34の膜厚は5〜6nmの範囲内に設定することができる。その後、トンネル酸化膜14、チャージトラップ膜15およびシリコン酸化膜34及びP型半導体基板10をエッチングすることによりトレンチを形成し、このトレンチ内に絶縁膜を埋め込むことによりSTI31が形成される。ここで、STI31にて素子分離されたメモリセル領域R1および選択ゲート領域R2が形成されている。その後、STI31の上面をシリコン酸化膜34の上面と一致させる。
【0049】
次に、図5(b)に示すように、フォトリソグラフィ技術を用いることにより、選択ゲート領域R2のシリコン酸化膜34を露出させるとともに、メモリセル領域R1のシリコン酸化膜34を覆うレジスト膜35を形成する。
【0050】
次に、図6(a)に示すように、レジスト膜35をマスクとしてシリコン酸化膜34を選択的にエッチングすることにより、選択ゲート領域R2のシリコン酸化膜34を除去する。なお、シリコン酸化膜34をエッチングする方法としては、RIEなどのドライエッチングを用いるようにしてもよいし、ウェットエッチングを用いるようにしてもよい。
【0051】
次に、図6(b)に示すように、アッシングなどの方法を用いることにより、レジスト膜35を除去する。
【0052】
次に、図7(a)に示すように、プラズマ酸化法を用いることにより、選択ゲート領域R2のチャージトラップ膜15を酸化し、シリコン酸窒化膜32に変質させる。なお、メモリセル領域R1のチャージトラップ膜15上にシリコン酸化膜34を残したままにすることにより、メモリセル領域R1のチャージトラップ膜15が変質されるのを防止することができる。
また、プラズマ酸化法によるチャージトラップ膜15の酸化は、1nm単位で膜厚制御することができる。また、プラズマ酸化時のガスとしては、Ar、O2およびH2を用いることができる。また、プラズマ酸化時の温度は、400〜500℃の範囲内に設定することが好ましい。
【0053】
なお、選択ゲート領域R2のチャージトラップ膜15を酸化する場合、必ずしもチャージトラップ膜15全体を酸化する必要はなく、チャージトラップ膜15の上層のみを酸化することで、シリコン酸窒化膜32とトンネル酸化膜14との間にシリコン窒化膜を残すようにしてもよい。その結果、選択ゲートトランジスタのチャージトラップ膜の量が減ることにより、閾値電圧の変動が抑制される。
【0054】
あるいは、チャージトラップ膜15の上層を完全に酸化することで、シリコン酸窒化膜32上にシリコン酸化膜を形成するようにしてもよい。その結果、選択ゲートトランジスタの閾値電圧の変動をいっそう抑制することができる。
【0055】
次に、図7(b)に示すように、メモリセル領域R1のシリコン酸化膜34をウェットエッチングにて除去する。なお、メモリセル領域R1のシリコン酸化膜34を除去する際に、選択ゲート領域R2のシリコン酸窒化膜32が除去されないようにするために、エッチング液に選択性を持たせることが好ましい。
【0056】
次に、図8(a)に示すように、CVDまたはスパッタなどの方法を用いることにより、チャージトラップ膜15およびシリコン酸窒化膜32上にブロック膜16を形成する。そして、蒸着またはスパッタなどの方法を用いることにより、ブロック膜16上に導電体膜37を形成する。そして、フォトリソグラフィ技術を用いて導電体膜37をパターニングすることにより、図4の制御ゲート電極17および選択ゲート電極33を形成する。
【0057】
これにより、選択ゲート領域R2のチャージトラップ膜15をシリコン酸窒化膜32に変質させることができ、トンネル酸化膜14の形成後にP型半導体基板10の熱酸化を行うことなく、図4の選択トランジスタSG1、SG2のゲート絶縁膜の膜厚を増大させることができる。
【0058】
(第3実施形態)
図9は、本発明の第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
図9(a)において、図7(a)に示すように、選択ゲート領域R2のチャージトラップ膜15をシリコン酸窒化膜32に変質させた後、フォトリソグラフィ技術を用いることにより、メモリセル領域R1のシリコン酸化膜34を露出させるとともに、選択ゲート領域R2のシリコン酸窒化膜32を覆うレジスト膜36を形成する。
【0059】
次に、図9(b)に示すように、レジスト膜36をマスクとしてシリコン酸化膜34を選択的にエッチングすることにより、メモリセル領域R1のシリコン酸化膜34を除去する。
【0060】
これにより、シリコン酸窒化膜32とシリコン酸化膜34との間の選択性に依存することなく、メモリセル領域R1のシリコン酸化膜34を除去することができ、シリコン酸窒化膜32の膜減りを防止することができる。その結果、ゲート絶縁膜の膜厚を厚くすることができ、選択ゲートトランジスタの信頼性を向上させることができる。
【0061】
なお、上述した実施形態では、選択ゲート領域R2のトンネル酸化膜14上にシリコン酸窒化膜32を設ける方法について説明したが、選択ゲート領域R2のチャージトラップ膜15を選択的にエッチングすることにより、選択ゲート領域R2のチャージトラップ膜15の膜厚が、メモリセル領域R1のチャージトラップ膜15の膜厚よりも薄くなるようにしてもよい。
【0062】
この構造においても、第1実施形態と同様の効果が得られる。さらに、選択ゲートトランジスタのゲート絶縁膜を薄くすることができ、選択ゲートトランジスタの動作速度を向上させることができる。
【符号の説明】
【0063】
1 メモリセルアレイ、2 センスアンプ回路、3 カラムデコーダ回路、4 ロウデコーダ回路、5 制御回路、MB0〜MBk メモリブロック、MS NANDセル、MC、MC0〜MCn メモリセル、SG1、SG2 選択トランジスタ、SA0〜SAm センスアンプ、BL0〜BLm ビット線、WL0j〜WLnj ワード線、SGSj、SGDj 選択ゲート線、CSL セルソース線、AA 素子領域、R1 メモリセル領域、R2 選択ゲート領域、10 P型半導体基板、11 Nウェル、12 Pウェル、13 N+型不純物拡散層、14 トンネル酸化膜、15 チャージトラップ膜、16 ブロック膜、17 制御ゲート電極、21、24 層間絶縁膜、22、23、26 配線層、25、27 絶縁膜、31 STI、32 シリコン酸窒化膜、33 選択ゲート電極、34 シリコン酸化膜、35、36 レジスト膜、CP1〜CP3 コンタクトプラグ、37 導電体膜
【技術分野】
【0001】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、MONOS構造を有するメモリセルとともに用いられる選択トランジスタのゲート絶縁膜の形成方法に適用して好適なものである。
【背景技術】
【0002】
不揮発性半導体記憶装置として、MONOS構造を持つ絶縁膜に電荷をトラップさせることで、データを記憶させる方法がある。この方法では、選択トランジスタのゲート絶縁膜として、メモリセルと同様のMONOS構造を用いると、選択トランジスタのゲート絶縁膜に電荷がトラップされ、選択トランジスタの誤動作を引き起こすことがある。このため、従来の不揮発性半導体記憶装置では、選択トランジスタのゲート絶縁膜を形成するために、選択トランジスタ形成領域に形成されたMONOS構造を除去し、シリコン基板を熱酸化することにより、選択トランジスタ形成領域にシリコン酸化膜を別途形成することが一般的に行われている。
【0003】
また、例えば、特許文献1には、メモリセル領域においては、電荷蓄積絶縁膜であるONO膜を配置した複数のメモリセルトランジスタを形成し、このトランジスタに適用される素子分離溝は細く浅く形成し、周辺回路領域においては、メモリセル領域におけるONO膜とは異なる構造のゲート絶縁膜を配置して、高電圧用と低電圧用の2つの種類のトランジスタを形成し、高電圧用のトランジスタに適用される素子分離溝は太く深く形成する方法が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2005−116551号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来の方法では、メモリセル領域にバーズビークが形成され、メモリセル領域のトンネル酸化膜の膜厚が変化することから、所望の書き込み特性が得られなくなるという問題があった。
【0006】
本発明の目的は、メモリセルにMONOS構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタの閾値電圧の変動を防止することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【0008】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記チャージトラップ膜よりも膜厚が薄く、前記チャージトラップ膜と同じ窒素成分含有層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【0009】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記トンネル酸化膜上のシリコン酸窒化膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【0010】
本発明の一態様によれば、トンネル酸化膜、シリコン窒化膜およびシリコン酸化膜を半導体基板上のメモリセル領域および選択ゲート領域に順次形成する工程と、前記選択ゲート領域の前記シリコン酸化膜を露出させる工程と、前記選択ゲート領域の前記シリコン酸化膜を除去する工程と、前記選択ゲート領域の前記シリコン酸化膜から露出されたシリコン窒化膜を酸化する工程と、前記選択ゲート領域のシリコン窒化膜を酸化した後に、前記メモリセル領域の前記シリコン酸化膜を除去する工程と、前記メモリセル領域のシリコン窒化膜上および前記選択ゲート領域の酸化されたシリコン窒化膜上にブロック膜を形成する工程と、前記メモリセル領域のブロック膜上に制御ゲート電極を形成するとともに、前記選択ゲート領域のブロック膜上に選択ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【0011】
本発明によれば、メモリセルにMONOS構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタの閾値電圧の変動を防止することが可能となる。
【図面の簡単な説明】
【0012】
【図1】図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図2】図2は、図1のメモリセルアレイ1の概略構成を示すブロック図。
【図3】図3は、図2のメモリブロックMBjのレイアウトの概略構成を示す平面図。
【図4】図4は、図3のA−A線に沿って切断した構成を示す断面図。
【図5】図5は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図6】図6は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図7】図7は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図8】図8は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図9】図9は、本発明の第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態に係る不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。なお、以下の実施形態では、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例にとって説明する。
【0014】
(第1実施形態)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図1において、NAND型フラッシュメモリには、メモリセルアレイ1、センスアンプ回路2、カラムデコーダ回路3、ロウデコーダ回路4および制御回路5が設けられている。ここで、メモリセルアレイ1内では複数のビット線BLがカラム方向(図1中上下方向)に配置され、複数のワード線WLがロウ方向(図1中左右方向)に配置されている。センスアンプ回路2はメモリセルアレイ1のビット線BLに接続され、カラムデコーダ回路3はセンスアンプ回路2に接続されている。また、ロウデコーダ回路4はメモリセルアレイ1のワード線WLに接続されている。さらに、制御回路5は、センスアンプ回路2、カラムデコーダ回路3、ロウデコーダ回路4に接続されている。
【0015】
ここで、メモリセルアレイ1には、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルMCがマトリクス状に配置されている。なお、NAND型フラッシュメモリには、メモリセルMCとともにNANDセルMSに含まれる選択トランジスタSG1、SG2が設けられている。すなわち、NANDセルMSには、複数のメモリセルMCがカラム方向に直列接続されたメモリセル群と、このメモリセル群の両端に配置され、メモリセル群を選択可能な選択トランジスタSG1、SG2とが設けられ、このNANDセルMSがマトリクス状に配置されている。
【0016】
なお、NANDセルMSに含まれる選択トランジスタSG1、SG2のゲート絶縁膜としては、メモリセルMCのチャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜を用いることができる。あるいは、選択トランジスタSG1、SG2のゲート絶縁膜として、メモリセルMCのチャージトラップ膜よりも膜厚が薄い窒素成分含有層を含む絶縁膜を用いるようにしてもよい。あるいは、選択トランジスタSG1、SG2のゲート絶縁膜として、トンネル酸化膜とともにシリコン酸窒化膜をゲート絶縁膜として用いるようにしてもよい。
【0017】
そして、ビット線BLは、NANDセルMSをカラム方向に複数個接続しており、NANDセルMSごとにメモリセルMCのアクティブ領域に接続され、NANDセルMSをカラムごとに選択することができる。ワード線WLは、NANDセルMS内のメモリセルMCと、このNANDセルMSにロウ方向に隣接するNANDセルMS内のメモリセルMCとを接続しており、メモリセルMCの制御ゲート電極に接続され、メモリセルMCをロウごとに選択することができる。センスアンプ回路2は、書き込みおよび読み出し時にビット線BLに印加される電圧をビット線BLごとに増幅することができる。カラムデコーダ回路3は、書き込みおよび読み出し時に選択されたメモリセルMCを含むNANDセルMSに接続されるビット線BLを選択することができる。ロウデコーダ回路4は、書き込みおよび読み出し時に選択されたメモリセルMCに接続されているビット線BLを選択することができる。制御回路5は、ビット線BLおよびワード線WLにて選択された選択セルの書き込み、読み出しおよび消去を行うことができる。
【0018】
図2は、図1のメモリセルアレイ1の概略構成を示すブロック図である。
図2において、図1のビット線BLとして、m+1(mは2以上の整数)本のビット線BL0〜BLmが設けられ、ビット線BL0〜BLmは互いに平行に配置されている。そして、図1のセンスアンプ回路2には、ビット線BL0〜BLmにそれぞれ対応してm+1個のセンスアンプSA0〜SAmが設けられている。なお、図2の例では、ビット線BL0〜BLmごとにセンスアンプSA0〜SAmを設ける方法について示したが、図1のメモリセルアレイ1とセンスアンプ回路2との間にカラム選択スイッチを設け、互いに隣接する奇数本目と偶数本目のビット線BL0〜BLmの間でセンスアンプを共用するようにしてもよい。
【0019】
また、図1のメモリセルアレイ1には、k+1(kは2以上の整数)個のメモリブロックMB0〜MBkが設けられ、メモリブロックMB0〜MBkは、ビット線BL0〜BLmに沿ってカラム方向に並べて配置されている。ここで、各メモリブロックMB0〜MBkには、NANDセルMSがビット線BL0〜BLmごとに設けられている。NANDセルMSは、n+1(nは2以上の整数)個のメモリセルMC0〜MCnからなるメモリセル群と、メモリセル群の両端に設けられた選択トランジスタSG1、SG2とから構成されている。メモリセルMC0〜MCnは互いに直列接続されるとともに、一端のメモリセルMC0には選択トランジスタSG1が、他端のメモリセルMCnには選択トランジスタSG2が直列接続されている。
【0020】
ビット線BL0〜BLmごとに設けられたNANDセルMSの一端は選択トランジスタSG1を介してセルソース線CSLに共通に接続され、NANDセルMSの他端は選択トランジスタSG2を介してビット線BL0〜BLmにそれぞれ接続されている。
【0021】
メモリセルアレイ1には、ビット線BL0〜BLmに直交するようにしてワード線WL0j〜WLnjおよび選択ゲート線SGSj、SGDjが配置されている。ここで、ワード線WL0j〜WLnjは、メモリセルMC0〜MCnの制御ゲート電極にそれぞれ接続され、選択ゲート線SGSj、SGDjは、選択トランジスタSG1、SG2の選択ゲート電極にそれぞれ接続されている。
【0022】
図3は、図2のメモリブロックMBjのレイアウトの概略構成を示す平面図、図4は、図3のA−A線に沿って切断した構成を示す断面図である。また、図8(a)の左図は図3のB−B線に沿って切断した断面図でありメモリセル領域における断面図、図8(a)の右図は図3のC−C線に沿って切断した断面図であり選択ゲート領域における断面図である。
図3において、P型半導体基板10には、図1のNANDセルMSに対応した素子領域AAが形成されている。そして、素子領域AAは、STI(Shallow Trench Isolation)31にて素子分離されている。
【0023】
そして、図4において、P型半導体基板10には、Nウェル11が形成され、Nウェル11には、Pウェル12が形成されている。そして、Pウェル12上には、トンネル酸化膜14、チャージトラップ膜15、ブロック膜16および制御ゲート電極17が順次積層された積層構造が所定の間隔を隔てて配置され、これらの積層構造の間に配置されたN+型不純物拡散層13がソース/ドレインとしてPウェル12に形成されることで、図2のメモリセルMC0〜MCnが構成されている。
【0024】
また、メモリセルMC0、MCnの隣には、トンネル酸化膜14、シリコン酸窒化膜32、ブロック膜16および選択ゲート電極33が順次積層された積層構造がPウェル12上にそれぞれ形成され、この選択ゲート電極33の両側に配置されたN+型不純物拡散層13がソース/ドレインとしてPウェル12に形成されることで、図2の選択トランジスタSG1、SG2が構成されている。なお、ブロック膜16としては、例えば、アルミナなどの高誘電率膜を用いることができる。
【0025】
そして、図2のメモリセルMC0〜MCnをそれぞれ構成する制御ゲート電極17には、ワード線WL0j〜WLnjがそれぞれ接続され、図2の選択トランジスタSG1、SG2をそれぞれ構成する選択ゲート電極33には、選択ゲート線SGSj、SGDjがそれぞれ接続されている。
【0026】
また、制御ゲート電極17および選択ゲート電極33上には層間絶縁膜21が形成されている。そして、層間絶縁膜21には、選択トランジスタSG1のソース側のN+型不純物拡散層13に接続されたコンタクトプラグCP1が埋め込まれるとともに、選択トランジスタSG2のソース側のN+型不純物拡散層13に接続されたコンタクトプラグCP2が埋め込まれている。そして、層間絶縁膜21の表層には、コンタクトプラグCP1に接続された配線層22が形成されるとともに、コンタクトプラグCP2に接続された配線層23が形成されている。なお、配線層22は、図2のセルソース線CSLとして用いることができる。
【0027】
また、層間絶縁膜21上には、層間絶縁膜24が形成されている。そして、層間絶縁膜24には、配線層23に接続されたコンタクトプラグCP3が埋め込まれている。そして、層間絶縁膜24上には、絶縁膜25、27にて挟まれた配線層26が形成され、配線層26はコンタクトプラグCP3に接続されている。なお、配線層26は、図2のビット線BL1として用いることができる。
【0028】
図8(a)左図に示すように、Pウェル12にトンネル絶縁膜14及び電荷蓄積層15が積層されている。このトンネル絶縁膜14及び電荷蓄積層15を挟むようにSTI31が形成されている。このSTI31によりロウ方向におけるメモリセルMCが分離されている。このSTI31の上面は電荷蓄積層15の上面とほぼ等しくなっている。電荷蓄積層15及びSTI31上にはブロック膜16が連続して形成されている。このブロック膜16上には導電体膜37が形成されている。
【0029】
ここで、従来の製造方法であると、図8(a)の左図のAで示された部分にバーズピークが形成される。ここでAの部分の拡大図を図8(b)に示す。ここで、トンネル絶縁膜14とSTI31の接する部分におけるトンネル絶縁膜14の膜厚が、トンネル絶縁膜14の中央部分よりも厚くなる。このことは、選択ゲートトランジスタのゲート絶縁膜を形成する際の熱酸化によりトンネル絶縁膜14も酸化されることに起因する。なお、トンネル絶縁膜14とSTI31の接する部分の膜厚が厚くなるのは酸化剤が酸化膜であるSTI31を通り抜けるからである。
【0030】
一方、実施例1における図8(a)のAの部分の拡大図を図8(c)に示す。ここで、トンネル絶縁膜14とSTI31の接する部分におけるトンネル絶縁膜14の膜厚が、トンネル絶縁膜14の中央部分とほぼ等しい。これは、実施例2で述べる製造方法に起因する。すなわち、メモリセルのトンネル絶縁膜14の形成後にと選択ゲートトランジスタのゲート絶縁膜を形成するための熱酸化を行わないからである。
【0031】
図8(a)右図に示すように、Pウェル12にトンネル絶縁膜14及びシリコン酸窒化膜32が積層されている。このトンネル絶縁膜14及び電荷蓄積層15を挟むようにSTI31が形成されている。このSTI31によりロウ方向における選択ゲートトランジスタSTが分離されている。このSTI31の上面は電荷蓄積層15の上面とほぼ等しくなっている。シリコン酸窒化膜32及びSTI31上にはブロック膜16が連続して形成されている。このブロック膜16上には導電体膜37が形成されている。
【0032】
ここで、選択ゲートトランジスタのゲート絶縁膜はトンネル絶縁膜14とシリコン酸窒化膜32の2層で構成されている。ここで、従来の製造方法であるとメモリセルのトンネル絶縁膜14及び電荷蓄積層15の形成後に、選択ゲートトランジスタを形成する領域におけるトンネル絶縁膜14及び電荷蓄積層15を除去した後、ゲート絶縁膜を形成するための熱酸化を行う。その結果、バーズピークを考慮するため、選択ゲートトランジスタのゲート絶縁膜の膜厚はトンネル絶縁膜14及び電荷蓄積層15の膜厚よりも薄くなる。一方、実施例1の選択ゲートトランジスタのゲート絶縁膜はトンネル絶縁膜14に加えてシリコン酸窒化膜32を有している。この、シリコン酸窒化膜32の膜厚は、電荷蓄積層15の膜厚とほぼ等しい。すなわち、従来の製造方法よりも選択ゲートトランジスタのゲート絶縁膜の膜厚を厚くすることができる。その結果、従来と比べて選択ゲートトランジスタのゲート絶縁膜にかかる電界を緩和することができ、選択ゲートトランジスタの信頼性を向上することができる。
【0033】
さらに、選択ゲートトランジスタには電荷トラップする電荷蓄積層15を有さない。その結果、選択ゲートトランジスタの閾値電圧は変動しない。その結果、選択トランジスタSG1、SG2の閾値電圧の変動によりメモリセルMC0〜MCnの誤読み出し発生するのを抑制することができる。
【0034】
そして、図1および図2において、消去動作時には、制御回路5は、例えば、ロウデコーダ回路4を介してPウェル12に20V程度の高電圧を印加させる。また、消去対象ブロックでは、ワード線WL0j〜WLnjを介して制御ゲート電極17に0Vを印加させ、消去禁止ブロックでは、ワード線WL00〜WLn0、・・・、WL0j−1〜WLnj−1、WL0j+1〜WLnj+1、・・・、WL0k〜WLnkをフローティング状態にさせる。
【0035】
すると、消去禁止ブロックのトンネル酸化膜14に高電圧が印加されるのが禁止されつつ、消去対象ブロックのトンネル酸化膜14に高電圧が印加される。このため、消去禁止ブロックのトンネル酸化膜14にトンネル電流が流れるのが禁止されつつ、消去対象ブロックのトンネル酸化膜14にトンネル電流が流れる。この結果、消去対象ブロックのチャージトラップ膜15から電子が選択的に引き抜かれることで、消去対象ブロックのしきい値電圧が正から負にシフトし、メモリブロックMB0〜MBkごとにメモリセルMC0〜MCnのデータを消去することができる。
【0036】
また、書き込み動作時において、ワード線WLxjおよびビット線BLy(yは0以上m以下の整数)にて選択される選択セルに書き込みを行う場合、制御回路5は、例えば、カラムデコーダ回路3を介してビット線BLyに0Vを印加させるとともに、ビット線BL0〜BLy−1、BLy+1〜BLmにVcc(電源電圧)程度の電圧を印加させる。なお、Vccは、例えば、3.5Vに設定することができる。
【0037】
また、制御回路5は、例えば、ロウデコーダ回路4を介して選択セルが含まれるメモリブロックMBjの選択ゲート線SGDjにVcc程度の電圧Vdを印加させるとともに、そのメモリブロックMBjの選択ゲート線SGSjに0Vの電圧Vsを印加させる。
さらに、制御回路5は、例えば、ロウデコーダ回路4を介してワード線WLxjに20V程度の高電圧を印加させるとともに、ワード線WL0j〜WLx−1j、WLx+1j〜WLnjに10V程度の電圧を印加させる。
【0038】
すると、選択トランジスタSG1がオフ状態になり、選択セルが含まれるメモリブロックMBjがセルソース線CSLと遮断される。また、選択セルを含むNANDセルMSに含まれる選択トランジスタSG2がオン状態になり、選択セルを含むNANDセルMSのソース/ドレインがビット線BLyに接続される。
【0039】
一方、選択セルを含まないNANDセルMSにおいては、選択ゲート線SGDjの電圧VdがVccに設定された上で、そのNANDセルMSに接続されるビット線BL0〜BLy−1、BLy+1〜BLmにVccの電圧が印加される。このため、選択セルを含まないNANDセルMSのソース/ドレインの電位がVcc−Vthになると、そのNANDセルMSに含まれる選択トランジスタSG2がカットオフする。ただし、Vthは、選択トランジスタSG2のしきい値電圧である。
【0040】
この結果、選択セルを含むNANDセルMSのチャネル電位が0Vになるとともに、選択セルを含まないNANDセルのチャネルはフローティング状態になり、そのNANDセルのチャネル電位は、ワード線WL0j〜WLnjとの容量カップリングによってVcc−Vthよりも上昇する。
【0041】
このため、非選択セルのトンネル酸化膜14に高電圧が印加されるのが防止されつつ、選択セルのトンネル酸化膜14に高電圧が印加される。このため、非選択セルのトンネル酸化膜14にトンネル電流が流れるのが禁止されつつ、選択セルのトンネル酸化膜15にトンネル電流が流れる。この結果、選択セルのチャージトラップ膜15に電子が選択的に注入されることで、選択セルのしきい値電圧が負から正にシフトされ、選択セルへの書き込みが行われる。
【0042】
また、読み出し動作時において、ワード線WLxjおよびビット線BLyにて選択される選択セルから読み出しを行う場合、制御回路5は、例えば、ロウデコーダ回路4を介してセルソース線CSLのセルソース電圧Vcを0Vに設定し、選択セルが含まれるメモリブロックMBjの選択ゲート線SGDj、SGSjにVcc程度の電圧Vd、Vsをそれぞれ印加させることで、選択トランジスタSG1、SG2をオン状態にする。
【0043】
すると、メモリブロックMBjのNANDセルMSがビット線BL0〜BLmにそれぞれ接続されるとともに、セルソース線CSLにも接続され、メモリブロックMBjのNANDセルをそれぞれ介して各ビット線BL0〜BLmとセルソース線CSLとの間の導通経路が確保される。
【0044】
そして、制御回路5は、例えば、ロウデコーダ回路4を介してワード線WL0j〜WLx−1j、WLx+1j〜WLnjにパス電圧Vrを印加させながら、ワード線WLxjに読み出し電圧Vgxを印加させる。
【0045】
すると、メモリセルMC0〜MCx−1、MCx+1〜MCnがオン状態になり、メモリセルMCxにデータが記憶されている場合には、読み出し電圧Vgxがワード線WLxjに印加された時にメモリセルMCxに電流が流れる。
【0046】
そして、ワード線WLxjに読み出し電圧Vgxが印加された時に、メモリセルMCxに電流が流れるかどうかをセンスアンプSAyにて検出させることで、メモリセルMCxに記憶されているデータを読み出すことができる。
【0047】
ここで、図4の選択トランジスタSG1、SG2のゲート絶縁膜としてトンネル酸化膜14およびシリコン酸窒化膜32を用いることにより、トンネル酸化膜14の形成後にP型半導体基板10の熱酸化を行うことなく、選択トランジスタSG1、SG2のゲート絶縁膜の膜厚を増大させることができる。このため、メモリセルMC0〜MCnのトンネル酸化膜14の両側にバーズピークが発生するのを防止しつつ、選択トランジスタSG1、SG2の閾値電圧の変動を防止することができる。その結果、メモリセルMC0〜MCnの書き込み特性が変化するのを防止しつつ、選択トランジスタSG1、SG2の閾値電圧の変動によりメモリセルMC0〜MCnの誤読み出し発生するのを抑制することができる。
【0048】
(第2実施形態)
図5〜図8(a)は、本発明の第2実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図3の素子領域AAには、メモリセル領域R1および選択ゲート領域R2が設けられている。そして、メモリセル領域R1では、図3のB−B線に沿って切断した断面図、選択ゲート領域R2では、図3のC−C線に沿って切断した断面図を示す。
図5(a)において、図4のP型半導体基板10のPウェル12上には、トンネル酸化膜14、チャージトラップ膜15およびシリコン酸化膜34がPウェル12上に順次積層される。なお、チャージトラップ膜15としては、シリコン窒化膜を用いることができる。また、例えば、トンネル酸化膜14の膜厚は4〜6nmの範囲内に設定し、チャージトラップ膜15の膜厚は3〜5nmの範囲内に設定し、シリコン酸化膜34の膜厚は5〜6nmの範囲内に設定することができる。その後、トンネル酸化膜14、チャージトラップ膜15およびシリコン酸化膜34及びP型半導体基板10をエッチングすることによりトレンチを形成し、このトレンチ内に絶縁膜を埋め込むことによりSTI31が形成される。ここで、STI31にて素子分離されたメモリセル領域R1および選択ゲート領域R2が形成されている。その後、STI31の上面をシリコン酸化膜34の上面と一致させる。
【0049】
次に、図5(b)に示すように、フォトリソグラフィ技術を用いることにより、選択ゲート領域R2のシリコン酸化膜34を露出させるとともに、メモリセル領域R1のシリコン酸化膜34を覆うレジスト膜35を形成する。
【0050】
次に、図6(a)に示すように、レジスト膜35をマスクとしてシリコン酸化膜34を選択的にエッチングすることにより、選択ゲート領域R2のシリコン酸化膜34を除去する。なお、シリコン酸化膜34をエッチングする方法としては、RIEなどのドライエッチングを用いるようにしてもよいし、ウェットエッチングを用いるようにしてもよい。
【0051】
次に、図6(b)に示すように、アッシングなどの方法を用いることにより、レジスト膜35を除去する。
【0052】
次に、図7(a)に示すように、プラズマ酸化法を用いることにより、選択ゲート領域R2のチャージトラップ膜15を酸化し、シリコン酸窒化膜32に変質させる。なお、メモリセル領域R1のチャージトラップ膜15上にシリコン酸化膜34を残したままにすることにより、メモリセル領域R1のチャージトラップ膜15が変質されるのを防止することができる。
また、プラズマ酸化法によるチャージトラップ膜15の酸化は、1nm単位で膜厚制御することができる。また、プラズマ酸化時のガスとしては、Ar、O2およびH2を用いることができる。また、プラズマ酸化時の温度は、400〜500℃の範囲内に設定することが好ましい。
【0053】
なお、選択ゲート領域R2のチャージトラップ膜15を酸化する場合、必ずしもチャージトラップ膜15全体を酸化する必要はなく、チャージトラップ膜15の上層のみを酸化することで、シリコン酸窒化膜32とトンネル酸化膜14との間にシリコン窒化膜を残すようにしてもよい。その結果、選択ゲートトランジスタのチャージトラップ膜の量が減ることにより、閾値電圧の変動が抑制される。
【0054】
あるいは、チャージトラップ膜15の上層を完全に酸化することで、シリコン酸窒化膜32上にシリコン酸化膜を形成するようにしてもよい。その結果、選択ゲートトランジスタの閾値電圧の変動をいっそう抑制することができる。
【0055】
次に、図7(b)に示すように、メモリセル領域R1のシリコン酸化膜34をウェットエッチングにて除去する。なお、メモリセル領域R1のシリコン酸化膜34を除去する際に、選択ゲート領域R2のシリコン酸窒化膜32が除去されないようにするために、エッチング液に選択性を持たせることが好ましい。
【0056】
次に、図8(a)に示すように、CVDまたはスパッタなどの方法を用いることにより、チャージトラップ膜15およびシリコン酸窒化膜32上にブロック膜16を形成する。そして、蒸着またはスパッタなどの方法を用いることにより、ブロック膜16上に導電体膜37を形成する。そして、フォトリソグラフィ技術を用いて導電体膜37をパターニングすることにより、図4の制御ゲート電極17および選択ゲート電極33を形成する。
【0057】
これにより、選択ゲート領域R2のチャージトラップ膜15をシリコン酸窒化膜32に変質させることができ、トンネル酸化膜14の形成後にP型半導体基板10の熱酸化を行うことなく、図4の選択トランジスタSG1、SG2のゲート絶縁膜の膜厚を増大させることができる。
【0058】
(第3実施形態)
図9は、本発明の第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
図9(a)において、図7(a)に示すように、選択ゲート領域R2のチャージトラップ膜15をシリコン酸窒化膜32に変質させた後、フォトリソグラフィ技術を用いることにより、メモリセル領域R1のシリコン酸化膜34を露出させるとともに、選択ゲート領域R2のシリコン酸窒化膜32を覆うレジスト膜36を形成する。
【0059】
次に、図9(b)に示すように、レジスト膜36をマスクとしてシリコン酸化膜34を選択的にエッチングすることにより、メモリセル領域R1のシリコン酸化膜34を除去する。
【0060】
これにより、シリコン酸窒化膜32とシリコン酸化膜34との間の選択性に依存することなく、メモリセル領域R1のシリコン酸化膜34を除去することができ、シリコン酸窒化膜32の膜減りを防止することができる。その結果、ゲート絶縁膜の膜厚を厚くすることができ、選択ゲートトランジスタの信頼性を向上させることができる。
【0061】
なお、上述した実施形態では、選択ゲート領域R2のトンネル酸化膜14上にシリコン酸窒化膜32を設ける方法について説明したが、選択ゲート領域R2のチャージトラップ膜15を選択的にエッチングすることにより、選択ゲート領域R2のチャージトラップ膜15の膜厚が、メモリセル領域R1のチャージトラップ膜15の膜厚よりも薄くなるようにしてもよい。
【0062】
この構造においても、第1実施形態と同様の効果が得られる。さらに、選択ゲートトランジスタのゲート絶縁膜を薄くすることができ、選択ゲートトランジスタの動作速度を向上させることができる。
【符号の説明】
【0063】
1 メモリセルアレイ、2 センスアンプ回路、3 カラムデコーダ回路、4 ロウデコーダ回路、5 制御回路、MB0〜MBk メモリブロック、MS NANDセル、MC、MC0〜MCn メモリセル、SG1、SG2 選択トランジスタ、SA0〜SAm センスアンプ、BL0〜BLm ビット線、WL0j〜WLnj ワード線、SGSj、SGDj 選択ゲート線、CSL セルソース線、AA 素子領域、R1 メモリセル領域、R2 選択ゲート領域、10 P型半導体基板、11 Nウェル、12 Pウェル、13 N+型不純物拡散層、14 トンネル酸化膜、15 チャージトラップ膜、16 ブロック膜、17 制御ゲート電極、21、24 層間絶縁膜、22、23、26 配線層、25、27 絶縁膜、31 STI、32 シリコン酸窒化膜、33 選択ゲート電極、34 シリコン酸化膜、35、36 レジスト膜、CP1〜CP3 コンタクトプラグ、37 導電体膜
【特許請求の範囲】
【請求項1】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項2】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記チャージトラップ膜よりも膜厚が薄く、前記チャージトラップ膜と同じ窒素成分含有層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項3】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記トンネル酸化膜上のシリコン酸窒化膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項4】
トンネル酸化膜、シリコン窒化膜およびシリコン酸化膜を半導体基板上のメモリセル領域および選択ゲート領域に順次形成する工程と、
前記選択ゲート領域の前記シリコン酸化膜を露出させる工程と、
前記選択ゲート領域の前記シリコン酸化膜を除去する工程と、
前記選択ゲート領域の前記シリコン酸化膜から露出されたシリコン窒化膜を酸化する工程と、
前記選択ゲート領域のシリコン窒化膜を酸化した後に、前記メモリセル領域の前記シリコン酸化膜を除去する工程と、
前記メモリセル領域のシリコン窒化膜上および前記選択ゲート領域の酸化されたシリコン窒化膜上にブロック膜を形成する工程と、
前記メモリセル領域のブロック膜上に制御ゲート電極を形成するとともに、前記選択ゲート領域のブロック膜上に選択ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項5】
前記シリコン窒化膜を酸化する工程はプラズマ酸化により行われることを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
【請求項1】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項2】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記チャージトラップ膜よりも膜厚が薄く、前記チャージトラップ膜と同じ窒素成分含有層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項3】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記トンネル酸化膜上のシリコン酸窒化膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項4】
トンネル酸化膜、シリコン窒化膜およびシリコン酸化膜を半導体基板上のメモリセル領域および選択ゲート領域に順次形成する工程と、
前記選択ゲート領域の前記シリコン酸化膜を露出させる工程と、
前記選択ゲート領域の前記シリコン酸化膜を除去する工程と、
前記選択ゲート領域の前記シリコン酸化膜から露出されたシリコン窒化膜を酸化する工程と、
前記選択ゲート領域のシリコン窒化膜を酸化した後に、前記メモリセル領域の前記シリコン酸化膜を除去する工程と、
前記メモリセル領域のシリコン窒化膜上および前記選択ゲート領域の酸化されたシリコン窒化膜上にブロック膜を形成する工程と、
前記メモリセル領域のブロック膜上に制御ゲート電極を形成するとともに、前記選択ゲート領域のブロック膜上に選択ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項5】
前記シリコン窒化膜を酸化する工程はプラズマ酸化により行われることを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2010−251658(P2010−251658A)
【公開日】平成22年11月4日(2010.11.4)
【国際特許分類】
【出願番号】特願2009−102191(P2009−102191)
【出願日】平成21年4月20日(2009.4.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年11月4日(2010.11.4)
【国際特許分類】
【出願日】平成21年4月20日(2009.4.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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