半導体装置およびその製造方法
【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極にプラグを接続する構造を有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平１１−３４０３２２号公報（特許文献１）には、ＳＲＡＭ（Static Random Access Memory）のシェアードコンタクトに関する技術が記載されている。この技術は、シェアードコンタクトを開孔する時に、シェアードコンタクト内で最初に表出する上層の導電層が削れてコンタクト抵抗が増大することを抑制することを目的としている。
【０００３】
特開２００７−２７３４８号公報（特許文献２）には、シェアードコンタクトに関する技術が記載されている。この技術は、リーク電流の低減を図ることを目的としている。
【０００４】
特開平１１−１４５４６８号公報（特許文献３）には、シェアードコンタクトに関する技術が記載されている。この技術は、ゲート電極および拡散層の表面をシリサイド化する技術を使用しており、ゲート電極とドレイン拡散層をつなぐシェアードコンタクトにおいて、ゲート電極に対する位置ずれマージンをバランス良く得ることができることが記載されている。
【０００５】
特開平１１−１５０２６８号公報（特許文献４）には、シェアードコンタクトに関する技術が記載されている。この技術は、シェアードコンタクトの製造工程を簡略化し、かつ、リーク電流を低減できることを目的としている。
【０００６】
特開２００２−３３４８４号公報（特許文献５）には、シェアードコンタクトに関する技術が記載されている。この技術では、拡散層とゲート電極の一部をオーバーラップするシェアードコンタクトが記載されており、このシェアードコンタクトがゲート電極の側壁と接触する構造が記載されている。
【０００７】
特開２０００−５８８２５号公報（特許文献６）には、シェアードコンタクトに関する技術が記載されている。この技術は、一つの素子のゲート電極と他の素子の拡散層とを接続するシェアードコンタクトの抵抗を低くすることを目的としている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３４０３２２号公報
【特許文献２】特開２００７−２７３４８号公報
【特許文献３】特開平１１−１４５４６８号公報
【特許文献４】特開平１１−１５０２６８号公報
【特許文献５】特開２００２−３３４８４号公報
【特許文献６】特開２０００−５８８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば、ＭＩＳＦＥＴのゲート電極は、ＭＩＳＦＥＴを覆う層間絶縁膜に形成されたプラグと電気的に接続される。そして、プラグと層間絶縁膜上に形成された配線とを接続することにより、ＭＩＳＦＥＴのゲート電極は、プラグを介して配線と接続される。これにより、制御回路から配線を介してＭＩＳＦＥＴのゲート電極にゲート電圧を印加することができ、制御回路でＭＩＳＦＥＴのオン／オフを制御することができる。
【００１０】
近年、ＭＩＳＦＥＴの微細化が進められている。この場合、ＭＩＳＦＥＴを構成するゲート電極のゲート長は縮小化される。通常、ＭＩＳＦＥＴのゲート電極とプラグとは、ゲート電極の上面で接触するように構成されている。
【００１１】
しかし、ゲート電極が微細化されると、ゲート電極のゲート長も短くなり、ゲート電極の上面の面積も小さくなる。したがって、ＭＩＳＦＥＴが微細化されると、ゲート電極とプラグとの接触面積が小さくなる。これは、ゲート電極とプラグとの接触抵抗が大きくなってしまうことを意味する。さらに、ゲート電極の上面の面積が小さくなると、プラグとのゲート電極の位置合わせ精度が要求されることになる。このことから、ゲート電極が微細化されると、ゲート電極とプラグとの合わせ余裕（マージン）が少なくなり、ゲート電極とプラグとの合わせずれが生じやすくなる。この場合、フォトリソグラフィ技術による合わせずれが生じると、ゲート電極とプラグとが電気的に接続されず、接続不良となってしまう。このように、ゲート電極が微細化されるにしたがって、ゲート電極とプラグとを電気的に接続する際の信頼性向上が要求される。
【００１２】
本発明の目的は、ゲート電極とプラグとの接続信頼性を向上することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された素子分離領域と、（ｃ）前記素子分離領域で区画された活性領域に形成されたＭＩＳＦＥＴと、（ｄ）前記ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、（ｅ）前記第１絶縁膜を貫通するように形成されたプラグとを備える。この場合、前記ＭＩＳＦＥＴは、（ｆ）前記半導体基板上に形成されたゲート絶縁膜と、（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｈ）前記半導体基板内に形成されたソース領域と、（ｉ）前記半導体基板内に形成されたドレイン領域とを有する。そして、前記ゲート電極は、（ｇ１）前記ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、（ｇ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成される。このとき、前記ゲート絶縁膜および前記ゲート電極は、前記活性領域から前記素子分離領域にわたって延在しており、前記素子分離領域上で前記ゲート電極と前記プラグが電気的に接続されている。ここで、前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された素子分離領域と、（ｃ）前記素子分離領域で区画された第１活性領域に形成された第１ＭＩＳＦＥＴと、（ｄ）前記素子分離領域で区画された第２活性領域に形成された第２ＭＩＳＦＥＴとを備える。さらに、（ｅ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、（ｆ）前記第１絶縁膜を貫通するように形成されたプラグとを備える。このとき、前記第１ＭＩＳＦＥＴは、（ｇ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｈ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、（ｉ）前記半導体基板の前記第１活性領域内に形成された第１ソース領域と、（ｊ）前記半導体基板内の前記第１活性領域内に形成された第１ドレイン領域とを有する。そして、前記第１ゲート電極は、（ｈ１）前記第１ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、（ｈ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成されている。前記第１ゲート絶縁膜および前記第１ゲート電極は、前記第１活性領域から前記素子分離領域にわたって延在している。一方、前記第２ＭＩＳＦＥＴは、（ｋ）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｌ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、（ｍ）前記半導体基板の前記第２活性領域内に形成された第２ソース領域と、（ｎ）前記半導体基板の前記第２活性領域内に形成された第２ドレイン領域とを有する。このとき、前記プラグは、前記素子分離領域上に形成されている第１ゲート電極と、前記第２活性領域に形成されている第２ドレイン領域との両方に電気的に接続するように配置されている。ここで、前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とするものである。
【００１７】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板に活性領域を区画する素子分離領域を形成する工程と、（ｂ）前記半導体基板の前記活性領域上から前記素子分離領域上にわたってゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上に金属あるいは金属化合物からなる第１導体膜を形成する工程とを備える。そして、（ｄ）前記第１導体膜上にポリシリコン膜を含む第２導体膜を形成する工程と、（ｅ）前記第２導体膜と前記第１導体膜をパターニングすることにより、前記活性領域から前記素子分離領域に延在するゲート電極を形成する工程とを備える。さらに、（ｆ）前記半導体基板の前記活性領域内にソース領域およびドレイン領域を形成する工程と、（ｇ）前記ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程とを備える。次に、（ｈ）前記第１絶縁膜を貫通して、前記ゲート電極の上面の一部と、前記ゲート電極の一側面と、前記素子分離領域の表面の一部を露出するコンタクトホールを形成する工程とを備える。続いて、（ｉ）前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１導体膜の一側面に凹部を形成する工程とを備える。その後、（ｊ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える。ここで、前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とするものである。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板に素子分離領域を形成することにより、第１ＭＩＳＦＥＴ形成領域と第２ＭＩＳＦＥＴ形成領域とを区画する工程と、（ｂ）前記第１ＭＩＳＦＥＴ形成領域に第１ゲート絶縁膜を形成し、前記第２ＭＩＳＦＥＴ形成領域に第２ゲート絶縁膜を形成する工程とを備える。そして、（ｃ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上、および、前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に、金属あるいは金属化合物からなる第１導体膜を形成する工程と、（ｄ）前記第１導体膜上に、ポリシリコン膜を含む第２導体膜を形成する工程とを備える。さらに、（ｅ）前記第２導体膜および前記第１導体膜をパターニングすることにより、前記第１ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第１ゲート電極を形成し、前記第２ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第２ゲート電極を形成する工程とを備える。次に、（ｆ）前記半導体基板の前記第１ＭＩＳＦＥＴ形成領域に第１ソース領域および第１ドレイン領域を形成する工程と、（ｇ）前記半導体基板の前記第２ＭＩＳＦＥＴ形成領域に第２ソース領域および第２ドレイン領域を形成する工程とを備える。続いて、（ｈ）前記第１ゲート電極および前記第２ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程とを備える。その後、（ｉ）前記第１絶縁膜を貫通して、前記素子分離領域上に形成されている前記第１ゲート電極の上面の一部と、前記素子分離領域上に形成されている前記第１ゲート電極の一側面と、前記第２ＭＩＳＦＥＴ形成領域に形成されている前記第２ドレイン領域を露出するコンタクトホールを形成する工程とを備える。さらに、（ｊ）前記第１ゲート電極を構成する前記第１導体膜であって前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１ゲート電極を構成する前記第１導体膜の一側面に凹部を形成する工程とを備える。最後に、（ｋ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える。ここで、前記第１ゲート電極を構成する前記第２導体膜と前記プラグとは、前記第１ゲート電極を構成する前記第２導体膜の上面の一部と、前記第１ゲート電極を構成する前記第２導体膜の一側面と、前記第１ゲート電極を構成し、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とするものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
ゲート電極とプラグとの接続信頼性を向上することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１におけるＳＲＡＭのメモリセルを示す等価回路図である。
【図３】ＳＲＡＭのレイアウト構成を示す模式的な平面図である。
【図４】左図は、図３のＡ−Ａ線で切断した断面図であり、右図は、図３のＢ−Ｂ線で切断した断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１における半導体装置の変形例１を示す断面図である。
【図２３】実施の形態１における半導体装置の変形例２を示す断面図である。
【図２４】図３のＣ−Ｃ線で切断した断面図である。
【図２５】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】実施の形態２における半導体装置の変形例１を示す断面図である。
【図４３】実施の形態２における半導体装置の変形例２を示す断面図である。
【図４４】実施の形態３における半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】実施の形態４における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２７】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２８】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２９】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００３０】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００３１】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００３２】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００３３】
本実施の形態１における半導体チップＣＨＰのレイアウトは上記のように構成されており、以下に、ＲＡＭ２を構成するＳＲＡＭについて説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図２は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００３５】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００３６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３７】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００３９】
次に、上述したＳＲＡＭのレイアウト構成の一例について図３を参照しながら説明する。図３は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。ＳＲＡＭのメモリセルＭＣは、例えば、図３に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００４０】
図３に示すように、半導体基板には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩでアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が区画されている。具体的に、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｎ１は、Ｙ方向に延在するように形成されており、このアクティブ領域Ａｎ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ１がＹ方向に延在するように形成されている。そして、アクティブ領域Ａｐ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ２がＹ方向に延在するように形成されている。さらに、アクティブ領域Ａｐ２の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｎ２がＹ方向に延在するように形成されている。このように、ＳＲＡＭにおいては、図３に示すように、アクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が素子分離領域ＳＴＩを介してＸ方向に並んで形成されており、それぞれのアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２はＹ方向に延在するように形成されている。
【００４１】
アクティブ領域Ａｎ１、Ａｎ２は、半導体基板内にリンや砒素などのｎ型不純物が導入された半導体領域であり、アクティブ領域Ａｐ１、Ａｐ２は、半導体基板内にボロンなどのｐ型不純物が導入された半導体領域となっている。
【００４２】
まず、アクティブ領域Ａｎ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ１と立体交差するようにゲート電極Ｇ１とゲート電極Ｇ２が形成されている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側に形成されたアクティブ領域Ａｎ１によって、転送用ＭＩＳＦＥＴＱｔ１が形成されている。この転送用ＭＩＳＦＥＴＱｔ１においては、ゲート電極Ｇ１の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ１とプラグＰＬＧ２が接続されている。一方、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇ１は、アクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ１にはゲートプラグＧＰＬＧ１が電気的に接続されている。なお、ゲート電極Ｇ１と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ３が配置されている。このゲート電極Ｇ３もアクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上に延在するように形成されており、素子分離領域ＳＴＩ上でゲート電極Ｇ３は、ゲートプラグＧＰＬＧ２と電気的に接続されている。
【００４３】
さらに、メモリセルＭＣ内のアクティブ領域Ａｎ１に着目すると、ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｎ１によって、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。この駆動用ＭＩＳＦＥＴＱｄ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ２とプラグＰＬＧ３が接続されている。このようにアクティブ領域Ａｎ１には、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されており、プラグＰＬＧ２で接続されているアクティブ領域Ａｎ１を転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１で共用している。
【００４４】
続いて、アクティブ領域Ａｐ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ１と立体交差するようにゲート電極Ｇ２が形成されている。つまり、アクティブ領域Ａｎ１上に配置されているゲート電極Ｇ２は、さらに、Ｘ方向に延在して、アクティブ領域Ａｐ１上にまで形成されている。ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｐ１によって、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。したがって、ゲート電極Ｇ２は、アクティブ領域Ａｎ１との関係で駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として機能するとともに、アクティブ領域Ａｐ１との関係で負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として機能することがわかる。
【００４５】
負荷用ＭＩＳＦＥＴＱｐ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｐ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ１にシェアードプラグＳＰＬＧ１とプラグＰＬＧ４が接続されている。シェアードプラグＳＰＬＧ１とは、アクティブ領域Ａｐ１とゲート電極Ｇ４との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ１の上端部に近接する位置にゲート電極Ｇ４の端部が配置されており、この近接するゲート電極Ｇ４とアクティブ領域Ａｐ１の両方に接続するようにシェアードプラグＳＰＬＧ１が形成されているのである。なお、ゲート電極Ｇ２と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ５が配置されている。
【００４６】
次に、アクティブ領域Ａｐ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ２と立体交差するようにゲート電極Ｇ４が形成されている。このゲート電極Ｇ４は、アクティブ領域Ａｐ１の上端部と近接するように配置されているとともに、Ｘ方向に延在して、アクティブ領域Ａｐ２と立体交差するように形成されている。このゲート電極Ｇ４と、ゲート電極Ｇ４の両側に形成されたアクティブ領域Ａｐ２によって、負荷用ＭＩＳＦＥＴＱｐ２が形成されている。
【００４７】
負荷用ＭＩＳＦＥＴＱｐ２においては、ゲート電極Ｇ４を挟む両側に形成されているアクティブ領域Ａｐ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ２にシェアードプラグやプラグが接続されている。このシェアードプラグとは、アクティブ領域Ａｐ２とゲート電極Ｇ２との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ２の下端部に近接する位置にゲート電極Ｇ２の端部が配置されており、この近接するゲート電極Ｇ２とアクティブ領域Ａｐ２の両方に接続するようにシェアードプラグが形成されているのである。
【００４８】
さらに、アクティブ領域Ａｎ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ２と立体交差するように、ゲート電極Ｇ４とゲート電極Ｇ６が形成されている。つまり、ゲート電極Ｇ４とゲート電極Ｇ６は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ４と、ゲート電極Ｇ４を挟む両側に形成されたアクティブ領域Ａｎ２によって、駆動用ＭＩＳＦＥＴＱｄ２が形成されている。この駆動用ＭＩＳＦＥＴＱｄ２においては、ゲート電極Ｇ４の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。このとき、ゲート電極Ｇ４は、一端部がアクティブ領域Ａｐ１の上端部と近接する位置に配置されながら、Ｘ方向に延在し、アクティブ領域Ａｐ２とアクティブ領域Ａｎ２の両方と立体交差するように延在している。したがって、ゲート電極Ｇ４は、一端部において、アクティブ領域Ａｐ１とシェアードプラグＳＰＬＧ１で電気的に接続されている。そして、ゲート電極Ｇ４は、アクティブ領域Ａｐ２との関係で負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として機能するとともに、アクティブ領域Ａｎ２との関係で駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として機能していることがわかる。
【００４９】
一方、ゲート電極Ｇ６と、ゲート電極Ｇ６を挟む両側に形成されたアクティブ領域Ａｎ２によって、転送用ＭＩＳＦＥＴＱｔ２が形成されている。この転送用ＭＩＳＦＥＴＱｔ２においては、ゲート電極Ｇ６の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。また、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇ６は、アクティブ領域Ａｎ２上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ６にはゲートプラグが電気的に接続されている。
【００５０】
このようにアクティブ領域Ａｎ２には、転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２が形成されており、アクティブ領域Ａｎ２のうちゲート電極Ｇ４とゲート電極Ｇ６で挟まれる領域を転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２で共用している。
【００５１】
以上のようにして、ＳＲＡＭのレイアウトが構成されている。次に、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴの断面構造について説明する。本実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴの構成を説明し、さらに、ｎチャネル型ＭＩＳＦＥＴのゲート電極とゲートプラグとの特徴的な接続構造について説明する。この構造を説明するため、本実施の形態１では、図３のＡ−Ａ線による断面図と、Ｂ−Ｂ線による断面図を使用することにする。
【００５２】
図４は、図３のＡ−Ａ線で切断した断面図と、図３のＢ−Ｂ線で切断した断面図とを並べて示す図である。図４のうち、左側の図が図３のＡ−Ａ線で切断した断面図に相当し、右側の図が図３のＢ−Ｂ線で切断した断面図に相当している。まず、図４の左側の図を参照しながら、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１のそれぞれの構成について説明する。転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１は、ともに、ｎチャネル型ＭＩＳＦＥＴであり、同様の構成をしている。
【００５３】
転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１の構成について説明する。半導体基板１Ｓにはｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、ボロンなどのｐ型不純物を導入した半導体領域となっており、このｐ型ウェルＰＷＬ上に、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１が形成されている。具体的に、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１（ゲート電極Ｇ２）が形成されている。
【００５４】
ゲート絶縁膜ＧＯＸ１は、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されており、例えば、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成されている。ゲート電極Ｇ１（ゲート電極Ｇ２）は、ゲート絶縁膜ＧＯＸ１上に直接接触するように形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されたニッケルプラチナシリサイド膜ＣＳから形成されている。金属膜ＭＦ２は、例えば、窒化チタン膜から形成されている。また、本実施の形態１では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ１の低抵抗化を図るため、ニッケルプラチナシリサイド膜ＣＳを形成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。
【００５５】
続いて、ゲート電極Ｇ１（ゲート電極Ｇ２）の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００５６】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲ１が形成され、この深いｎ型不純物拡散領域ＮＲ１の表面にニッケルプラチナシリサイド膜ＣＳが形成されている。
【００５７】
サイドウォールＳＷは、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１とニッケルプラチナシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ１（ゲート電極Ｇ２）の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上に転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されている。
【００５８】
続いて、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図４（左図）に示すように、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１を形成した半導体基板１Ｓ上には、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のソース領域やドレイン領域に達するプラグＰＬＧ１〜プラグＰＬＧ３が形成されている。このプラグＰＬＧ１〜プラグＰＬＧ３は、例えば、チタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦとをコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３に埋め込むことにより形成されている。チタン膜ＴＩおよび窒化チタン膜ＴＩＮは、タングステン膜ＷＦを構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【００５９】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ１〜プラグＰＬＧ３を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ１〜プラグＰＬＧ３が露出する配線溝に、バリア導体膜ＢＣＦと、銅を主体とする膜（以下、銅膜ＣＦと記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜ＢＣＦと、バリア導体膜ＢＣＦ上で配線溝を埋め込むように形成された銅膜ＣＦから形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上に転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成され、この転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１上に配線Ｌ１が形成されている。
【００６０】
本実施の形態１では、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１のゲート絶縁膜ＧＯＸ１を酸化シリコン膜よりも誘電率の高い高誘電率膜から形成しているが、この理由について説明する。
【００６１】
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸ１として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸ１の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸ１として使用すると、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００６２】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。このような理由から、本実施の形態１では、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のゲート絶縁膜ＧＯＸ１に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用しているのである。
【００６３】
なお、この高誘電率膜の材料としては、例えば酸化ハフニウム、酸化ハフニウムシリケート若しくは酸窒化ハフニウムシリケート等が用いられる。
【００６４】
続いて、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ１（ゲート電極Ｇ２）に、金属膜ＭＦ２とポリシリコン膜ＰＦ１との積層膜を使用している理由について説明する。
【００６５】
例えば、ゲート絶縁膜ＧＯＸ１として酸化シリコン膜を使用する場合には、通常、ゲート絶縁膜ＧＯＸ１上に形成されるゲート電極Ｇ１（ゲート電極Ｇ２）をポリシリコン膜から形成している。そして、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）では、ゲート電極Ｇ１（ゲート電極Ｇ２）を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。一方、本実施の形態１では説明しないが、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ）では、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。すなわち、ゲート絶縁膜ＧＯＸ１として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【００６６】
ところが、本実施の形態１のように、ゲート絶縁膜ＧＯＸ１として、高誘電率膜を使用すると、ポリシリコン膜よりなるゲート電極Ｇ１（ゲート電極Ｇ２）にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極Ｇ１（ゲート電極Ｇ２）の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜ＧＯＸ１として高誘電率膜を使用した場合、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）では、ゲート電極Ｇ１（ゲート電極Ｇ２）の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）のしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ）では、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）と同様にしきい値電圧が上昇する。このように、ゲート電極Ｇ１（ゲート電極Ｇ２）の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。したがって、ゲート絶縁膜ＧＯＸ１として高誘電率膜を使用する場合、ゲート電極Ｇ１（ゲート電極Ｇ２）をポリシリコン膜から構成すると、しきい値電圧の調整がうまくできないことがわかる。
【００６７】
そこで、ゲート絶縁膜ＧＯＸ１に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、本実施の形態１では、ゲート絶縁膜ＧＯＸ１上に配置されるゲート電極Ｇ１（ゲート電極Ｇ２）を、ポリシリコン膜の単体膜ではなく、ゲート絶縁膜ＧＯＸ１に直接接触するように金属膜ＭＦ２を形成し、この金属膜ＭＦ２上にポリシリコン膜ＰＦ１を形成している。つまり、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）として、金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から形成している。このような構造をしているゲート電極Ｇ１（ゲート電極Ｇ２）は、ＭＩＰＳ（Metal Inserted Poly Silicon）電極と呼ばれている。
【００６８】
このように、ゲート電極Ｇ１（ゲート電極Ｇ２）をＭＩＰＳ電極から形成される場合、ゲート絶縁膜ＧＯＸ１に直接接触するのは金属膜ＭＦ２となる。このことから、ＭＩＰＳ電極によれば、ポリシリコン膜のように不純物を導入することでしきい値を調整することなく、金属膜ＭＦ２の種類を選択することでしきい値電圧を調整することができる。このため、ゲート電極Ｇ１（ゲート電極Ｇ２）としてＭＩＰＳ電極を使用することで、上述したフェルミレベルピニングの問題を回避することができる。
【００６９】
さらに、ゲート電極Ｇ１（ゲート電極Ｇ２）にＭＩＰＳ電極を使用するもう１つの理由について説明する。例えば、ゲート絶縁膜ＧＯＸ１上にポリシリコン膜を直接形成すると、ポリシリコン膜のゲート絶縁膜ＧＯＸ１側の界面に空乏化領域が形成される。この空乏化領域は絶縁領域として機能することから、空乏化領域が容量絶縁膜となり、ゲート絶縁膜ＧＯＸ１が見かけ上厚くなる現象が生じる。この結果、ゲート容量が設計値よりも小さくなるため、ＭＩＳＦＥＴのオン電流の確保が難しくなり、ＭＩＳＦＥＴの動作速度が低下する問題点が発生する。このポリシリコン膜の空乏化の問題は、ＭＩＳＦＥＴを微細化するにしたがって顕在化してきている。
【００７０】
そこで、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）としてＭＩＰＳ電極を使用している。このＭＩＰＳ電極によれば、ゲート絶縁膜ＧＯＸ１と直接接触する膜は金属膜ＭＦ２となるので、空乏化の問題は生じない。つまり、金属膜ＭＦ２は金属であり半導体のように空乏化しないため、ゲート電極Ｇ１（ゲート電極Ｇ２）の空乏化の問題が生じない。このため、ゲート容量が設計値よりも小さくなることを防止でき、ＭＩＳＦＥＴを微細化しても、オン電流を確保することができる。
【００７１】
以上のように、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）としてＭＩＰＳ電極を使用することにより、ゲート電極Ｇ１（ゲート電極Ｇ２）をポリシリコン膜の単体膜から形成する場合に生じるフェルミレベルピニングの問題や空乏化の問題を回避することができる。
【００７２】
ここで、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜から形成すると、フェルミレベルピニングの問題や空乏化の問題を解決することができることから、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成することも考えられる。しかし、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から構成せずに、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜であるＭＩＰＳ電極としている。この理由について説明する。
【００７３】
ＭＩＳＦＥＴの微細化に伴って、ゲート電極Ｇ１（ゲート電極Ｇ２）の加工精度も高くすることが要求される。ところが、一般的に金属膜の加工は難しくなっている。したがって、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成する場合、金属膜の膜厚が厚くなりゲート電極Ｇ１（ゲート電極Ｇ２）の加工精度を向上することが困難になる。つまり、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成する場合、加工精度を向上することが難しく、設計値通りのゲート長を有するゲート電極Ｇ１（ゲート電極Ｇ２）を形成することが難しくなっている。この場合、規定の電気的特性を得ることが困難になる上に、複数のＭＩＳＦＥＴで、ゲート長のばらつきが大きくなってしまう。
【００７４】
そこで、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成するのではなく、金属膜とポリシリコン膜の積層膜から形成している。このようにゲート電極Ｇ１（ゲート電極Ｇ２）を形成することにより、金属膜自体の膜厚を薄くすることができるので、金属膜の加工困難性を緩和することができる。そして、ポリシリコン膜は加工が容易であるので、ゲート電極Ｇ１（ゲート電極Ｇ２）をＭＩＰＳ電極とすることにより、ゲート電極Ｇ１（ゲート電極Ｇ２）を微細化しても、ゲート電極Ｇ１（ゲート電極Ｇ２）の加工精度を良好に保つことができ、所望の電気的特性を得やすいという利点を有することになる。
【００７５】
したがって、本実施の形態１では、フェルミレベルピニングや空乏化の問題を解決するためにゲート絶縁膜ＧＯＸ１に直接接触するように金属膜を使用するとともに、金属膜の加工困難性を緩和するために、ゲート電極Ｇ１（ゲート電極Ｇ２）として、金属膜とポリシリコン膜との積層膜を使用しているのである。すなわち、本実施の形態１のように、ゲート電極Ｇ１（ゲート電極Ｇ２）をＭＩＰＳ電極とすることにより、フェルミレベルピニングや空乏化の抑制と加工困難性の緩和とを両立することができる。
【００７６】
次に、本実施の形態１の特徴的構成であるゲートプラグの構造について、図面を参照しながら説明する。図４の右図は、図３のＢ−Ｂ線で切断した断面図である。図４の右図において、半導体基板１Ｓ上には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸ１を介してゲート電極Ｇ１およびゲート電極Ｇ３が形成されている。ここで、ゲート電極Ｇ１に接続するゲートプラグＧＰＬＧ１の構成と、ゲート電極Ｇ３に接続するゲートプラグＧＰＬＧ２の構成は同様なので、以下では、代表して、ゲート電極Ｇ１に接続するゲートプラグＧＰＬＧ１の構成について説明する。
【００７７】
ゲート電極Ｇ１は、ゲート絶縁膜ＧＯＸ１上に直接形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されているニッケルプラチナシリサイド膜ＣＳから形成されている。このように構成されているゲート電極Ｇ１の両側の側壁には、オフセットスペーサＯＳが形成されており、このオフセットスペーサＯＳの外側にサイドウォールＳＷが形成されている。
【００７８】
そして、ゲート電極Ｇ１を覆うように素子分離領域ＳＴＩ上に窒化シリコン膜ＳＮ１が形成されており、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬと窒化シリコン膜ＳＮ１を貫通するようにゲートプラグＧＰＬＧ１が形成されている。ゲートプラグＧＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上には、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１が形成されている。このバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１には配線溝が形成されており、配線溝の底部にゲートプラグＧＰＬＧ１が配置されている。配線溝の底面および側面にはバリア導体膜ＢＣＦが形成されており、このバリア導体膜ＢＣＦ上で配線溝を埋め込むように銅膜ＣＦが形成されている。配線溝にバリア導体膜ＢＣＦと銅膜ＣＦを埋め込むことにより、配線Ｌ１が形成されている。以上のことから、配線Ｌ１とゲート電極Ｇ１は、ゲートプラグＧＰＬＧ１を介して電気的に接続されていることになる。つまり、例えば、制御回路が多層配線と接続されており、この多層配線の最下層に形成されている配線Ｌ１と、配線Ｌ１と接続されているゲートプラグＧＰＬＧ１を介して、ゲート電極Ｇ１に、制御回路からのゲート電圧（ゲート信号）が印加されるようになっている。
【００７９】
ゲートプラグＧＰＬＧ１は、窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを貫通するように形成されたゲートコンタクトホールＧＣＮＴ１に、チタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを埋め込むことにより形成されている。つまり、ゲートプラグＧＰＬＧ１は、ゲートコンタクトホールＧＣＮＴ１の内壁に形成されたチタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦから構成されている。
【００８０】
ここで、本実施の形態１における第１特徴点は、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成している点にある。つまり、ゲートコンタクトホールＧＣＮＴ１は、ゲート電極Ｇ１の上面だけでなく、素子分離領域ＳＴＩ上にも達しているのである。これにより、ゲートコンタクトホールＧＣＮＴ１からは、ゲート電極Ｇ１の上面だけでなく、ゲート電極Ｇ１の片側の側面も露出することになる。したがって、ゲートコンタクトホールＧＣＮＴ１から露出するゲート電極Ｇ１の面積を大きくすることができる。このことは、ゲートコンタクトホールＧＣＮＴ１を埋め込むように形成されたゲートプラグＧＰＬＧ１とゲート電極Ｇ１の接触面積を大きくできることを意味している。この結果、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接触抵抗を小さくすることができる。つまり、ゲートプラグＧＰＬＧ１の径がゲート電極Ｇ１のゲート長よりも大きくなることにより、ゲートプラグＧＰＬＧ１がゲート電極Ｇ１の上面だけでなく、ゲート電極Ｇ１の片側の側面でも接触するようになる。ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との間の接触抵抗は、接触面積の大きさに比例することから、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接触面積を大きくすることにより、ゲート抵抗（寄生抵抗）を低減することができる。ゲート抵抗を低減することができるということは、抵抗による損失を低減できるので、半導体装置の電気的特性の向上を図ることができることに繋がるのである。
【００８１】
例えば、ゲートプラグＧＰＬＧ１の底面がゲート電極Ｇ１の上面だけで接続する場合を考える。ゲート電極Ｇ１の微細化が進むと、ゲート電極Ｇ１のゲート長が短くなる。このことは、ゲート電極Ｇ１の上面の面積が小さくなることを意味している。したがって、ゲートプラグＧＰＬＧ１がゲート電極Ｇ１の上面だけで接続する場合は、半導体素子の微細化に伴って（ゲート電極Ｇ１のゲート長の縮小化に伴って）、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１の接触面積が小さくなり、ゲート抵抗（寄生抵抗）が増大することになる。この場合、寄生抵抗による損失が大きくなり、半導体素子の電気的特性が劣化することになる。
【００８２】
これに対し、本実施の形態１では、ゲート電極Ｇ１のゲート長に比べて、ゲートプラグＧＰＬＧ１の径を大きく形成しているので、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接触を、ゲート電極Ｇ１の上面だけでなく、ゲート電極Ｇ１の片側の側面で行なうことになる。このため、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積を大きくすることができるのである。
【００８３】
さらに、ゲート電極Ｇ１は、金属膜ＭＦ２とポリシリコン膜ＰＦ１とニッケルプラチナシリサイド膜ＣＳからなる積層構造をしている。このとき、ゲート電極Ｇ１の上面だけでゲートプラグＧＰＬＧ１と接続する場合、ゲートプラグＧＰＬＧ１は、ニッケルプラチナシリサイド膜ＣＳだけと接続されることになる。これに対し、本実施の形態１では、ゲート電極Ｇ１の側面とも接続するので、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１や金属膜ＭＦ２とも直接接触することになる。特に、金属膜ＭＦ２は抵抗が小さいので、この金属膜ＭＦ２とゲートプラグＧＰＬＧ１とを直接接触する本実施の形態１の構成によれば、さらなる寄生抵抗の低減を図ることができるのである。
【００８４】
そして、本実施の形態１によれば、例えば、ゲート電極Ｇ１の上面における異物の付着などの理由により、ゲート電極Ｇ１の上面とゲートプラグＧＰＬＧ１との接続不良が発生しても、ゲート電極Ｇ１の側面とゲートプラグＧＰＬＧ１が接続しているので、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良のポテンシャルを低減することができる。つまり、本実施の形態１によれば、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性も向上することができる。
【００８５】
また、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成するという本実施の形態１における第１特徴点によれば、以下に示す効果も得られる。すなわち、ゲート電極Ｇ１の上面だけでゲートプラグＧＰＬＧ１と接続する構成では、ゲート電極Ｇ１の微細化に伴って、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との合わせずれが大きな問題となる。例えば、ゲート電極Ｇ１が微細化されると、わずかな合わせずれでも、ゲート電極Ｇ１の上面とゲートプラグＧＰＬＧ１の底面が重ならなくなる。この場合、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１が電気的に接続されなくなり、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良が発生する。つまり、ゲート電極Ｇ１の上面だけでゲートプラグＧＰＬＧ１と接続する構成では、微細化が進むにつれて、合わせずれによる接続不良が発生するポテンシャルが大きくなるのである。
【００８６】
これに対し、本実施の形態１では、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成している。すなわち、本実施の形態１によれば、ゲートプラグＧＰＬＧ１の底面をゲート電極Ｇ１の上面に正確に位置合わせする必要は少なくなる。そもそも、本実施の形態１では、ゲートプラグＧＰＬＧ１の径がゲート電極Ｇ１よりも大きく形成されているので、ゲートプラグＧＰＬＧ１の底面は、ゲート電極Ｇ１の上面だけでなく、素子分離領域ＳＴＩ上にも達する。このことから、本実施の形態１では、もともと、ゲート電極Ｇ１の上面にゲートプラグＧＰＬＧ１の底面を正確に位置合わせする必要が小さくなるのである。例えば、合わせずれによって、ゲートプラグＧＰＬＧ１の形成位置が多少ずれたとしても、ゲート電極Ｇ１の上面と側面でゲートプラグＧＰＬＧ１が接触していれば、接続不良は生じないのである。言い換えれば、本実施の形態１における第１特徴点によれば、合わせずれによるゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良の発生を小さくすることができるのである。本実施の形態１によれば、合わせずれに対するマージンを大きくとることができ、ゲート電極Ｇ１を微細化した場合であっても、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良を回避できるのである。したがって、本実施の形態１によれば、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【００８７】
続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１が形成されており、この凹部ＣＰ１にも導電材料が埋め込まれて、ゲートプラグＧＰＬＧ１の一部となっている点である。このように、金属膜ＭＦ２の側面に凹部ＣＰ１を形成することにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積をさらに大きくすることができるのである。例えば、上述した第１特徴点によれば、ゲート電極Ｇ１の上面と、ゲート電極Ｇ１の側面でゲートプラグＧＰＬＧ１と接続される。このとき、ゲート電極Ｇ１の側面との関係では、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面によって、ゲートプラグＧＰＬＧ１と接続することになる。
【００８８】
これに対し、第１特徴点だけでなく第２特徴点を有する半導体装置の場合、ゲートプラグＧＰＬＧ１と接続するゲート電極Ｇ１の側面の面積をさらに大きくすることができるのである。具体的には、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面に加えて、凹部ＣＰ１から露出するポリシリコン膜ＰＦ１の底面の一部もゲートプラグＧＰＬＧ１と接続することになる。すなわち、金属膜ＭＦ２の側面に凹部ＣＰ１を形成することより、この凹部ＣＰ１からポリシリコン膜ＰＦ１の底面の一部を露出することができるのである。この結果、金属膜ＭＦ２の側面に形成した凹部ＣＰ１に導電材料を埋め込むことにより、ゲートプラグＧＰＬＧ１との接触面積が大きくなるのである。なお、金属膜ＭＦ２の側面に形成される凹部ＣＰ１には、例えば、ゲートプラグＧＰＬＧ１を構成するチタン膜ＴＩおよび窒化チタン膜ＴＩＮを埋め込むことができる。
【００８９】
本実施の形態１では、第１特徴点と第２特徴点を両方備えることにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）をさらに低減することができる。また、ゲート電極Ｇ１の側面に凹部ＣＰ１を形成することにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性も向上する。以上のように、本実施の形態１によれば、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【００９０】
ここで、本実施の形態１では、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成することにあるが、この凹部ＣＰ１を形成しても、例えば、転送用ＭＩＳＦＥＴＱｔ１などの電気的特性に悪影響を与えないことを説明する。
【００９１】
例えば、図４の左図において、転送用ＭＩＳＦＥＴＱｔ１の金属膜ＭＦ２は、ゲート絶縁膜ＧＯＸ１上に直接形成されている。この金属膜ＭＦ２の仕事関数により、ゲート電極Ｇ１のしきい値電圧が決定されるため、金属膜ＭＦ２の役割は重大である。ここで、本実施の形態１では、図４の右図に示すように、金属膜ＭＦ２の側面に凹部ＣＰ１を形成している。したがって、仕事関数を決定する金属膜ＭＦ２の一部に凹部ＣＰ１を形成すると、ゲート電極Ｇ１のしきい値電圧が変化してしまうのではないかということが懸念される。
【００９２】
しかし、以下に示すように、金属膜ＭＦ２に凹部ＣＰ１を形成しても、ゲート電極Ｇ１のしきい値が変動することはないのである。この理由について説明する。
【００９３】
例えば、図３に示すように、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１とを接続する位置と、実際にゲート電極Ｇ１を有する転送用ＭＩＳＦＥＴＱｔ１が形成されている位置は異なっているのである。つまり、図３に示すように、ゲート電極Ｇ１は、アクティブ領域Ａｎ１から素子分離領域ＳＴＩ上に延在している。このため、ゲート電極Ｇ１とアクティブ領域Ａｎ１が立体交差している領域に転送用ＭＩＳＦＥＴＱｔ１が形成されており、ゲート電極Ｇ１が素子分離領域ＳＴＩ上に延在している領域で、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１が接続している。したがって、ゲートプラグＧＰＬＧ１の形成位置は、アクティブ領域Ａｎ１上ではなく、素子分離領域ＳＴＩ上であるので、ゲートプラグＧＰＬＧ１と転送用ＭＩＳＦＥＴＱｔ１とは形成位置が離れているのである。このことから、図４の右図に示すような構造は、ゲートプラグＧＰＬＧ１が形成されている素子分離領域ＳＴＩ上に形成されていることになる。つまり、素子分離領域ＳＴＩ上に形成されているゲート電極Ｇ１とゲートプラグＧＰＬＧ１の接続領域においてのみ、金属膜ＭＦ２の側面に凹部ＣＰ１が形成されているのである。言い換えれば、図４の左図に示すように、アクティブ領域Ａｎ１上に形成されているゲート電極Ｇ１については、ゲート絶縁膜ＧＯＸ１上に形成されている金属膜ＭＦ２に凹部ＣＰ１は形成されていないのである。したがって、転送用ＭＩＳＦＥＴＱｔ１などでは、何の問題もなく、金属膜ＭＦ２による仕事関数によってしきい値を調整することができるのである。
【００９４】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下の図では、左側に図３のＡ−Ａ線で切断した領域（ｎチャネル型ＭＩＳＦＥＴ形成領域）を示し、右側に図３のＢ−Ｂ線で切断したゲートコンタクト領域を示すものとする。
【００９５】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００９６】
次に、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００９７】
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００９８】
続いて、図６に示すように、半導体基板１Ｓ（ｐ型ウェルＰＷＬおよび素子分離領域ＳＴＩ）上に酸化ハフニウム膜ＨＦを形成する。酸化ハフニウム膜ＨＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。
【００９９】
そして、図７に示すように、酸化ハフニウム膜ＨＦ上に金属膜ＭＦ１を形成する。つまり、半導体基板１Ｓの全面に金属膜ＭＦ１を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ１をパターニングする。金属膜ＭＦ１のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域（図示せず）に金属膜ＭＦ１が残存し、その他の領域で金属膜ＭＦ１が除去するように行なわれる。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域と、このゲートコンタクト領域を示している図８では、金属膜ＭＦ１が除去されている。
【０１００】
次に、図８に示すように、金属膜ＭＦ１が除去されて露出している酸化ハフニウム膜ＨＦ上に酸化ランタン膜ＬＦを形成する。酸化ランタン膜ＬＦは、例えば、ＣＶＤ法やＡＬＤ法を使用することにより形成することができる。
【０１０１】
そして、図９に示すように、熱処理を施すことにより、酸化ハフニウム膜ＨＦ中に酸化ランタンを導入して、酸化ランタンを含む酸化ハフニウム膜からなるゲート絶縁膜ＧＯＸ１を形成する。このゲート絶縁膜ＧＯＸ１は、酸化ランタンを導入した酸化ハフニウム膜から構成されているので、酸化シリコン膜よりも誘電率の高い高誘電率膜である。
【０１０２】
続いて、図１０に示すように、ゲート絶縁膜ＧＯＸ１上に金属膜ＭＦ２を形成し、この金属膜ＭＦ２上にポリシリコン膜ＰＦ１を形成する。金属膜ＭＦ２は、金属や金属化合物から形成され、例えば、窒化チタン膜から形成されている。窒化チタン膜は、例えば、スパッタリング法を使用することにより形成することができる。また、ポリシリコン膜ＰＦ１も、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１０３】
次に、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１および金属膜ＭＦ２をパターニングする。ポリシリコン膜ＰＦ１および金属膜ＭＦ２のパターニングは、ゲート電極形成領域にだけ、ポリシリコン膜ＰＦ１および金属膜ＭＦ２が残存するように行なわれる。これにより、金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜からなるゲート電極Ｇ１〜ゲート電極Ｇ３が形成される。このゲート電極Ｇ１〜ゲート電極Ｇ３を加工する際、まず、加工容易なポリシリコン膜ＰＦ１を加工し、その後、加工が比較的難しい金属膜ＭＦ２を加工している。まず、ポリシリコン膜ＰＦ１を加工することにより、ゲート電極Ｇ１〜ゲート電極Ｇ３の外形（概略）が決定され、その後、金属膜ＭＦ２を加工して、ゲート電極Ｇ１〜ゲート電極Ｇ３が完成するので、ゲート電極Ｇ１〜ゲート電極Ｇ３が微細化されても、ゲート電極Ｇ１〜ゲート電極Ｇ３の形状を良好にすることができる。つまり、本実施の形態１によれば、加工が難しい金属膜ＭＦ２の単体膜を加工してゲート電極Ｇ１〜ゲート電極Ｇ３を形成する場合よりも、ゲート電極Ｇ１〜ゲート電極Ｇ３の加工精度を向上することができる。
【０１０４】
続いて、図１２に示すように、ゲート電極Ｇ１〜ゲート電極Ｇ３を形成した半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜に対して、異方性エッチングを施す。これにより、ゲート電極Ｇ１〜ゲート電極Ｇ３の両側の側壁にオフセットスペーサＯＳを形成する。このオフセットスペーサＯＳは、後述するように、ゲート電極Ｇ１〜ゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する際、ゲート電極Ｇ１〜ゲート電極Ｇ２の端部からチャネル領域の端部に至る領域への不純物の注入を調整するために形成されるものである。
【０１０５】
オフセットスペーサＯＳを形成した後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１〜ゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。浅いｎ型不純物拡散領域ＥＸ１は、半導体領域であり、リンや砒素などのｎ型不純物が導入されている。
【０１０６】
次に、図１３に示すように、半導体基板１Ｓ上に酸化シリコン膜および窒化シリコン膜からなる積層膜を形成する。酸化シリコン膜および窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１〜ゲート電極Ｇ３の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜と窒化シリコン膜の積層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜の単層膜や酸化シリコン膜の単層膜からなるサイドウォールＳＷを形成してもよい。
【０１０７】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１を形成する。深いｎ型不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入した半導体領域である。この深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０８】
このようにして、深いｎ型不純物拡散領域ＮＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１０９】
その後、図１４に示すように、半導体基板１Ｓ上にニッケルプラチナ膜を形成する。このとき、ゲート電極Ｇ１〜ゲート電極Ｇ３に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１にもニッケルプラチナ膜が直接接する。
【０１１０】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜ゲート電極Ｇ３を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ１〜ゲート電極Ｇ３は、金属膜ＭＦ２とポリシリコン膜ＰＦ１とニッケルプラチナシリサイド膜ＣＳの積層構造となる。ニッケルプラチナシリサイド膜ＣＳは、ゲート電極Ｇ１〜ゲート電極Ｇ３の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ１においても低抵抗化を図ることができる。
【０１１１】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルプラチナシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１を形成することができる。また、ゲート電極Ｇ１およびゲート電極Ｇ３を素子分離領域ＳＴＩ上にまで延在させて、ゲートコンタクト領域を形成することができる。
【０１１２】
続いて、図１５に示すように、ゲート電極Ｇ１〜ゲート電極Ｇ３を形成した半導体基板１Ｓ上に窒化シリコン膜ＳＮ１を形成する。この窒化シリコン膜ＳＮ１は、その後の工程で形成されるコンタクトホールを形成する際のエッチングストッパとなる膜である。この窒化シリコン膜ＳＮ１は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１１３】
そして、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、窒化シリコン膜ＳＮ１を介して、ゲート電極Ｇ１〜ゲート電極Ｇ３を覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【０１１４】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１Ｓにゲート電極Ｇ１〜ゲート電極Ｇ３が形成された凹凸のある状態である。つまり、半導体基板１Ｓにゲート電極Ｇ１〜ゲート電極Ｇ３が形成されているので、半導体基板１Ｓの表面は、凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１１５】
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２を形成する。具体的には、図１６の左側のｎチャネル型ＭＩＳＦＥＴ形成領域にコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３を形成し、図１６の右側のゲートコンタクト領域に、ゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２を形成する。このコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３と、ゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２は、同工程で形成される。
【０１１６】
このとき、ゲートコンタクトホールＧＣＮＴ１の径は、ゲート電極Ｇ１のゲート長よりも大きくなっている。したがって、ゲートコンタクトホールＧＣＮＴ１を形成することにより、ゲート電極Ｇ１の上面と片側の側面が露出し、さらに、素子分離領域ＳＴＩの表面の一部も露出することになる。同様に、ゲートコンタクトホールＧＣＮＴ２の径は、ゲート電極Ｇ３のゲート長よりも大きくなっている。したがって、ゲートコンタクトホールＧＣＮＴ２を形成することにより、ゲート電極Ｇ３の上面と片側の側面が露出し、さらに、素子分離領域ＳＴＩの表面の一部も露出することになる。
【０１１７】
続いて、図１７に示すように、ゲートコンタクトホールＧＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ１を形成する。同様に、ゲートコンタクトホールＧＣＮＴ２を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ１を形成する。このように金属膜ＭＦ２の側面に凹部ＣＰ１を形成するには、以下に示す処理を行なう。すなわち、ゲートコンタクトホールＧＣＮＴ１の内面とゲートコンタクトホールＧＣＮＴ２の内面に露出する金属膜ＭＦ２の一側面から、金属膜ＭＦ２の一部をウェットエッチングすることにより、金属膜ＭＦ２の一側面に凹部ＣＰ１を形成する。具体的に、このウェットエッチングは、ゲートコンタクトホールＧＣＮＴ１の内面とゲートコンタクトホールＧＣＮＴ２の内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施することにより行われる。このとき、ウェットエッチングを実施する処理時間を調整することにより、金属膜ＭＦ２の側面に形成される凹部ＣＰ１の深さを調整することができる。その後、洗浄処理としてＡＰＭ洗浄を行なう。ＡＰＭ洗浄とは、アンモニアと過酸化水素水の混合液による洗浄処理である。
【０１１８】
この硫酸処理と過水処理を行なう場合、ゲートコンタクトホールＧＣＮＴ１とゲートコンタクトホールＧＣＮＴ２の内面に露出している金属膜ＭＦ２だけがウェットエッチングされ、ポリシリコン膜ＰＦ１はエッチングされない。このため、図１７に示すように、露出している金属膜ＭＦ２の側面にだけエッチングによる凹部ＣＰ１が形成される。なお、硫酸処理および過水処理は、半導体基板１Ｓの全面について行なわれるが、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３からは、金属膜ＭＦ２は露出されていないので、ｎチャネル型ＭＩＳＦＥＴ形成領域では、金属膜ＭＦ２はウェットエッチングされないことになる。
【０１１９】
その後、図１８に示すように、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２の内部を含むコンタクト層間絶縁膜ＣＩＬ上にチタン膜ＴＩを形成する。このとき、本実施の形態１では、チタン膜ＴＩをＣＶＤ法により形成する。通常、チタン膜ＴＩは、スパッタリング法を使用して形成される。しかし、本実施の形態１では、ゲートコンタクトホールＧＣＮＴ１やゲートコンタクトホールＧＣＮＴ２の内部に形成されている凹部ＣＰ１の表面にもチタン膜ＴＩを形成する必要がある。このとき、チタン膜ＴＩをスパッタリング法で形成する場合、凹部ＣＰ１の幾何学的配置から、凹部ＣＰ１の内部にまでチタン原子を到達させることは困難となる。そこで、本実施の形態１では、ＣＶＤ法を使用することにより、チタン膜ＴＩを形成している。なぜなら、ＣＶＤ法によれば、凹部ＣＰ１の内部まで原料ガスを導入することができるので、凹部ＣＰ１の内部で化学反応によりチタン膜ＴＩが生成され、凹部ＣＰ１の表面にコンフォーマルなチタン膜ＴＩを生成することが可能となるからである。
【０１２０】
次に、図１９に示すように、チタン膜ＴＩ上に窒化チタン膜ＴＩＮを形成する。窒化チタン膜ＴＩＮは、例えば、チタン膜ＴＩの表面に対して、アンモニアガスによるプラズマ窒化処理により形成することができる。これにより、ゲートコンタクトホールＧＣＮＴ１やゲートコンタクトホールＧＣＮＴ２から露出する凹部ＣＰ１は、チタン膜ＴＩと窒化チタン膜ＴＩＮで充填される。このチタン膜ＴＩと窒化チタン膜ＴＩＮは、後述するタングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。
【０１２１】
続いて、図２０に示すように、窒化チタン膜ＴＩＮ上にタングステン膜ＷＦを形成する。これにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３の内部およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２の内部は、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦにより埋め込まれる。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用して形成することができる。通常、タングステン膜ＷＦを形成するＣＶＤ法では、原料ガスとしてシランガスを使用するが、本実施の形態１では、シランガスを使用せず、ジボラン（Ｂ２Ｈ６）ガスを使用している。なぜなら、ジボランガスを使用することにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３の内壁やゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２の内壁に与えるダメージを低減することができるからである。特に、本実施の形態１では、ゲートコンタクトホールＧＣＮＴ１やゲートコンタクトホールＧＣＮＴ２の内部に凹部ＣＰ１を形成しているが、ジボランを原料ガスとするＣＶＤ法を使用することにより、凹部ＣＰ１に対するダメージも低減することが可能となる。
【０１２２】
なお、本実施の形態１では、凹部ＣＰ１をチタン膜ＴＩと窒化チタン膜ＴＩＮで充填している。これは、タングステン膜ＷＦを形成する際のＣＶＤ法によるカバレッジ特性よりも、プラズマ窒化処理による窒化チタン膜ＴＩＮの形成の方が凹部ＣＰ１を埋め込む埋め込み特性が良好となるからである。つまり、埋め込み特性の良好なプラズマ窒化処理で形成される窒化チタン膜ＴＩＮで凹部ＣＰ１を充填すれば、ボイドの発生を抑制できるからである。言い換えれば、タングステン膜ＷＦで凹部ＣＰ１を埋め込む場合には、埋め込み特性の劣化からボイドが発生しやすくなり、凹部ＣＰ１を設けたことによる寄生抵抗の低減および接続信頼性の向上を充分に発揮できなくなるおそれがあるからである。
【０１２３】
その後、図２１に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２内にだけ、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦを埋め込んだプラグＰＬＧ１〜プラグＰＬＧ３およびゲートプラグＧＰＬＧ１〜ゲートプラグＧＰＬＧ２を形成することができる。
【０１２４】
次に、図４に示すように、プラグＰＬＧ１〜プラグＰＬＧ３およびゲートプラグＧＰＬＧ１〜ゲートプラグＧＰＬＧ２を形成したコンタクト層間絶縁膜ＣＩＬの表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、コンタクト層間絶縁膜ＣＩＬの表面にプラズマ処理を施す。
【０１２５】
その後、コンタクト層間絶縁膜ＣＩＬ上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦを形成し、このバリア絶縁膜ＢＩＦ上に層間絶縁膜ＩＬ１を形成する。このバリア絶縁膜ＢＩＦは、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ１は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、コンタクト層間絶縁膜ＣＩＬの表面に対して、アンモニアガスによるプラズマ処理が実施されているので、コンタクト層間絶縁膜ＣＩＬとバリア絶縁膜ＢＩＦの密着性が向上する。
【０１２６】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１およびバリア絶縁膜ＢＩＦを貫通する配線溝（トレンチ）を形成する。この配線溝は、層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩＦを貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝の底部でプラグＰＬＧ１〜プラグＰＬＧ３およびゲートプラグＧＰＬＧ１〜ゲートプラグＧＰＬＧ２の表面が露出することになる。
【０１２７】
その後、配線溝を形成した層間絶縁膜ＩＬ１上にバリア導体膜ＢＣＦを形成する。具体的に、バリア導体膜ＢＣＦは、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。
【０１２８】
続いて、配線溝の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜ＢＣＦ上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦを形成する。この銅膜ＣＦは、配線溝に埋め込まれるように形成される。この銅膜ＣＦは、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２９】
次に、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜ＢＣＦおよび銅膜ＣＦをＣＭＰ法で除去する。これにより、配線溝にバリア導体膜ＢＣＦと銅膜ＣＦを埋め込んだ配線Ｌ１を形成することができる。さらに、配線Ｌ１上に多層配線を形成するが、これらの説明は省略する。以上のようにして、本実施の形態１における半導体装置を製造することができる。なお、本実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴを例に挙げて、ゲート電極とゲートプラグとの接続構造を説明したが、本実施の形態１におけるゲート電極とゲートプラグとの接続構造は、例えば、ＣＰＵのロジック回路を構成するＭＩＳＦＥＴなどにも適用することができる。
【０１３０】
以下に、本実施の形態１における半導体装置の変形例を説明する。図２２は、本実施の形態１における変形例１を示す図である。図２２では、ゲート電極とゲートプラグとを接続するゲートコンタクト領域が図示されている。図２２は、図４のゲートコンタクト領域を示す右図とほぼ同様の構成をしている。つまり、図２２に示す変形例１でも、ゲート電極Ｇ１（ゲート電極Ｇ３）のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点とを備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【０１３１】
図２２と図４の異なる点は、図２２では、ゲート電極Ｇ１（ゲート電極Ｇ３）の側壁にオフセットスペーサＯＳが形成されていない点である。このようにゲート電極Ｇ１（ゲート電極Ｇ３）の側壁にオフセットスペーサＯＳを形成しなくてもよい。
【０１３２】
図２３は、本実施の形態１における変形例２を示す図である。図２３では、ゲート電極とゲートプラグとを接続するゲートコンタクト領域が図示されている。図２３は、図４のゲートコンタクト領域を示す右図とほぼ同様の構成をしている。つまり、図２３に示す変形例２でも、ゲート電極Ｇ１（ゲート電極Ｇ３）のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点とを備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【０１３３】
図２３と図４の異なる点は、ゲート電極Ｇ１（ゲート電極Ｇ３）の側壁に形成されているサイドウォールＳＷの構成である。すなわち、図４では、酸化シリコン膜と窒化シリコン膜からなるサイドウォールＳＷが形成されているが、図２３では、窒化シリコン膜が、例えば、熱リン酸で除去されて、酸化シリコン膜だけのサイドウォールＳＷとなっている。このようなサイドウォールＳＷは、ディスポーザルサイドウォールと呼ばれる。このようにサイドウォールＳＷをディスポーザルサイドウォールとしてもよい。
【０１３４】
（実施の形態２）
前記実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴの構成を説明し、さらに、ｎチャネル型ＭＩＳＦＥＴのゲート電極とゲートプラグとの特徴的な接続構造について説明した。本実施の形態２では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｐチャネル型ＭＩＳＦＥＴの構成を説明し、さらに、シェアードプラグの特徴的な構成について説明する。本実施の形態２では、図３のＣ−Ｃ線による断面図を使用することにする。
【０１３５】
図２４は、図３のＣ−Ｃ線による断面図である。この図２４では、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１と、シェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２が図示されている。
【０１３６】
まず、負荷用ＭＩＳＦＥＴＱｐ１の構成について説明する。図２４に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｎ型ウェルＮＷＬが形成されている。このｎ型ウェルＮＷＬは、リンや砒素などのｎ型不純物を導入した半導体領域となっており、このｎ型ウェルＮＷＬ上に、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。具体的に、ｎ型ウェルＮＷＬ上にゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２（ゲート電極Ｇ５）が形成されている。
【０１３７】
ゲート絶縁膜ＧＯＸ２は、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されており、例えば、酸化ハフニウムに酸化アルミニウムを導入したハフニウム系絶縁膜から構成されている。ゲート電極Ｇ２（ゲート電極Ｇ５）は、ゲート絶縁膜ＧＯＸ２上に直接接触するように形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されたニッケルプラチナシリサイド膜ＣＳから形成されている。金属膜ＭＦ２は、例えば、窒化チタン膜から形成されている。また、本実施の形態２では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ２（ゲート電極Ｇ５）の低抵抗化を図るため、ニッケルプラチナシリサイド膜ＣＳを形成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。
【０１３８】
続いて、ゲート電極Ｇ２（ゲート電極Ｇ５）の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【０１３９】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にニッケルプラチナシリサイド膜ＣＳが形成されている。
【０１４０】
サイドウォールＳＷは、負荷用ＭＩＳＦＥＴＱｐ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、負荷用ＭＩＳＦＥＴＱｐ１のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１とニッケルプラチナシリサイド膜ＣＳより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２（ゲート電極Ｇ５）の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上に負荷用ＭＩＳＦＥＴＱｐ１が形成されている。
【０１４１】
続いて、負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図２４に示すように、負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓ上には、負荷用ＭＩＳＦＥＴＱｐ１を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、負荷用ＭＩＳＦＥＴＱｐ１のソース領域に達するプラグＰＬＧ４が形成されている。このプラグＰＬＧ４は、例えば、チタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦとをコンタクトホールＣＮＴ４に埋め込むことにより形成されている。チタン膜ＴＩおよび窒化チタン膜ＴＩＮは、タングステン膜ＷＦを構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【０１４２】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ４が露出する配線溝に、バリア導体膜ＢＣＦと、銅を主体とする膜（以下、銅膜ＣＦと記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜ＢＣＦと、バリア導体膜ＢＣＦ上で配線溝を埋め込むように形成された銅膜ＣＦから形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上に負荷用ＭＩＳＦＥＴＱｐ１が形成され、この負荷用ＭＩＳＦＥＴＱｐ１上に配線Ｌ１が形成されている。
【０１４３】
ここで、前記実施の形態１において、ゲート絶縁膜ＧＯＸ１は、酸化ランタンを添加した酸化ハフニウム膜から形成されているのに対し、本実施の形態２において、ゲート絶縁膜ＧＯＸ２は、酸化アルミニウムを添加した酸化ハフニウム膜から形成されている。このように、前記実施の形態１で説明したｎチャネル型ＭＩＳＦＥＴと、本実施の形態２で説明しているｐチャネル型ＭＩＳＦＥＴで、ゲート絶縁膜に異なる種類の膜を使用している。この理由について説明する。
【０１４４】
ゲート電極を金属膜（金属化合物膜を含む）から構成する場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでしきい値電圧を低下させるための仕事関数値が異なる。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用することが考えられる。しかし、異なる種類の金属膜に対して、同時にゲート電極の垂直加工性を確保する必要がある。すなわち、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合、異なる両方の金属膜について垂直加工性を確保しなければならなくなる。そこで、前記実施の形態１で説明したｎチャネル型ＭＩＳＦＥＴのゲート電極と本実施の形態２で説明しているｐチャネル型ＭＩＳＦＥＴのゲート電極とを同一組成の積層膜（窒化チタン膜とポリシリコン膜）から構成している。この場合、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とを同時に最適に調整することはできなくなる。このため、前記実施の形態１で説明したｎチャネル型ＭＩＳＦＥＴのゲート電極と、本実施の形態２で説明しているｐチャネル型ＭＩＳＦＥＴのゲート電極を同一の組成とする一方、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを異なる組成にしているのである。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１と、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とを異なる組成の膜とすることにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とをともに低下させることができるのである。このような理由から、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを酸化シリコン膜よりも誘電率の高い高誘電率膜とし、かつ、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の組成を変えているのである。
【０１４５】
続いて、本実施の形態２における特徴的構成であるシェアードコンタクトの構成について説明する。図２４では、シェアードコンタクトＳＰＬＧ１とシェアードコンタクトＳＰＬＧ２が図示されているが、同様の構成をしているので、シェアードコンタクトＳＰＬＧ１を例に挙げて説明することにする。
【０１４６】
まず、図２に示すように、ＳＲＡＭのメモリセルＭＣにおいて、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域は、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極と接続されている。負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域と、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極との接続を配線で行なうこともできるが、本実施の形態１のＳＲＡＭでは、この接続をシェアードプラグで行なっている。つまり、シェアードプラグとは、例えば、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域と、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極との両方に接続するように形成されたプラグである。
【０１４７】
具体的に、図３に示すように、負荷用ＭＩＳＦＥＴＱｐ１のアクティブ領域Ａｐ１と、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇ４がシェアードプラグＳＰＬＧ１で接続されている。以下に、このシェアードプラグＳＰＬＧ１の構造について説明する。
【０１４８】
図２４は、図３のＣ−Ｃ線で切断した断面図である。図２４において、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域にｎ型ウェルＮＷＬが形成されている。このｎ型ウェルＮＷＬ上に負荷用ＭＩＳＦＥＴＱｐ１が形成されている。一方、素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸ２を介してゲート電極Ｇ４が形成されている。
【０１４９】
ゲート電極Ｇ４は、ゲート絶縁膜ＧＯＸ２上に直接形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されているニッケルプラチナシリサイド膜ＣＳから形成されている。このように構成されているゲート電極Ｇ４の左側の側壁には、オフセットスペーサＯＳが形成されており、このオフセットスペーサＯＳの外側にサイドウォールＳＷが形成されている。
【０１５０】
そして、ゲート電極Ｇ４および負荷用ＭＩＳＦＥＴＱｐ１を覆うように窒化シリコン膜ＳＮ１が形成されており、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬと窒化シリコン膜ＳＮ１を貫通するようにシェアードプラグＳＰＬＧ１およびプラグＰＬＧ４が形成されている。シェアードプラグＳＰＬＧ１およびプラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上には、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１が形成されている。このバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１には配線溝が形成されており、配線溝の底部にシェアードプラグＳＰＬＧ１やプラグＰＬＧ４が配置されている。配線溝の底面および側面にはバリア導体膜ＢＣＦが形成されており、このバリア導体膜ＢＣＦ上で配線溝を埋め込むように銅膜ＣＦが形成されている。配線溝にバリア導体膜ＢＣＦと銅膜ＣＦを埋め込むことにより、配線Ｌ１が形成されている。
【０１５１】
プラグＰＬＧ４は、窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを貫通するように形成されたコンタクトホールＣＮＴ４に、チタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを埋め込むことにより形成されている。つまり、プラグＰＬＧ４は、コンタクトホールＣＮＴ４の内壁に形成されたチタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦから構成されている。このプラグＰＬＧ４は、底面で負荷用ＭＩＳＦＥＴＱｐ１のソース領域（浅いｐ型不純物拡散領域ＥＸ２および深いｐ型不純物拡散領域ＰＲ１）と電気的に接続されている。
【０１５２】
シェアードプラグＳＰＬＧ１は、窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを貫通するように形成されたシェアードコンタクトホールＳＣＮＴ１に、チタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを埋め込むことにより形成されている。つまり、シェアードプラグＳＰＬＧ１は、シェアードコンタクトホールＳＣＮＴ１の内壁に形成されたチタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦから構成されている。このシェアードプラグＳＰＬＧ１は、素子分離領域ＳＴＩ上に延在しているゲート電極Ｇ４と、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（浅いｐ型不純物拡散領域ＥＸ２および深いｐ型不純物拡散領域ＰＲ１）の両方と電気的に接続されている。これにより、ゲート電極Ｇ４と負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域とは、シェアードプラグＳＰＬＧ１で接続されることになる。
【０１５３】
ここで、本実施の形態２における特徴点は、ゲート電極Ｇ４を構成する金属膜ＭＦ２の右側面に凹部ＣＰ２が形成されており、この凹部ＣＰ２にも導電材料が埋め込まれて、シェアードプラグＳＰＬＧ１の一部となっている点である。このように、金属膜ＭＦ２の右側面に凹部ＣＰ２を形成することにより、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接触面積を大きくすることができるのである。例えば、凹部ＣＰ２が形成されていないシェアードプラグを考えると、このシェアードプラグは、ゲート電極Ｇ４の上面と、ゲート電極Ｇ４の側面で接続される。このとき、ゲート電極Ｇ４の側面との関係では、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面によって、シェアードプラグと接続することになる。
【０１５４】
これに対し、本実施の形態２の場合、シェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４の側面の面積をさらに大きくすることができるのである。具体的には、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面に加えて、凹部ＣＰ２から露出するポリシリコン膜ＰＦ１の底面の一部もシェアードプラグＳＰＬＧ１と接続することになる。すなわち、金属膜ＭＦ２の側面に凹部ＣＰ２を形成することより、この凹部ＣＰ２からポリシリコン膜ＰＦ１の底面の一部を露出することができるのである。この結果、金属膜ＭＦ２の側面に形成した凹部ＣＰ２に導電材料を埋め込むことにより、シェアードプラグＳＰＬＧ１との接触面積が大きくなるのである。なお、金属膜ＭＦ２の側面に形成される凹部ＣＰ２には、例えば、シェアードプラグＳＰＬＧ１を構成するチタン膜ＴＩおよび窒化チタン膜ＴＩＮを埋め込むことができる。
【０１５５】
このように、本実施の形態２では、ゲート電極Ｇ４の側面に凹部ＣＰ２を形成するという特徴により、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）を低減することができる。また、本実施の形態２によれば、上述した特徴により、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接続信頼性も向上する。
【０１５６】
さらに、本実施の形態２によれば、ゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成する特徴点を有することで、シェアードプラグＳＰＬＧ１と、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域との接続信頼性も向上することについて説明する。
【０１５７】
まず、シェアードプラグＳＰＬＧ１を形成するには、窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬを貫通するシェアードコンタクトホールＳＣＮＴ１を形成する。そして、シェアードコンタクトホールＳＣＮＴ１を形成した後に、このシェアードコンタクトホールＳＣＮＴ１の底部から露出するニッケルプラチナシリサイド膜ＣＳ（負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域）の表面を洗浄することが行なわれる。このとき、ニッケルプラチナシリサイド膜ＣＳの表面を十分に洗浄するためには、金属膜に対してエッチングレートが大きい薬液を使用することが望ましい。これにより、ニッケルプラチナシリサイド膜ＣＳの表面が充分に洗浄されて、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域の一部を構成するニッケルプラチナシリサイド膜ＣＳと、シェアードプラグＳＰＬＧ１との接続信頼性を向上させることができる。
【０１５８】
ところが、シェアードプラグＳＰＬＧ１は、ニッケルプラチナシリサイド膜ＣＳだけでなく、素子分離領域ＳＴＩ上に形成されているゲート電極Ｇ４とも接続する。すなわち、シェアードコンタクトホールＳＣＮＴ１の内面には、ニッケルプラチナシリサイド膜ＣＳの表面だけでなく、ゲート電極Ｇ４の側面も露出することになる。具体的に、ゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の側面も露出することになる。
【０１５９】
したがって、このシェアードコンタクトホールＳＣＮＴ１の底部から露出するニッケルプラチナシリサイド膜ＣＳ（負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域）の表面を洗浄する場合、金属膜に対してエッチングレートの大きな薬液を使用すると、シェアードコンタクトホールＳＣＮＴ１から露出するゲート電極Ｇ４の金属膜ＭＦ２も側面からエッチングされてしまう。このことを防止するため、従来、シェアードコンタクトホールＳＣＮＴ１から露出するニッケルプラチナシリサイド膜ＣＳの洗浄は、金属膜に対してエッチングレートの小さい薬液を使用することが行なわれている。しかし、金属膜に対してエッチングレートの小さい薬液では、充分にニッケルプラチナシリサイド膜ＣＳの表面を洗浄することができないことが多く、結果として、シェアードプラグＳＰＬＧ１と負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域との接続信頼性が低下する問題点が生じている。
【０１６０】
そこで、本実施の形態１では、シェアードコンタクトホールＳＣＮＴ１から露出するニッケルプラチナシリサイド膜ＣＳの洗浄を充分に行なうため、金属膜に対してエッチングレートの高い薬液を使用することとしている。この場合、ゲート電極Ｇ４の側面から露出する金属膜ＭＦ２もエッチングされてしまうが、本実施の形態２では、この金属膜ＭＦ２がエッチングされてしまうことを積極的に利用しているのである。つまり、シェアードコンタクトホールＳＣＮＴ１の内部の洗浄によって金属膜ＭＦ２の側面に凹部ＣＰ２が形成されるが、本実施の形態２では、この凹部ＣＰ２にも導電材料を埋め込んで、シェアードプラグＳＰＬＧ１の一部として利用しているのである。この結果、凹部ＣＰ２から露出するポリシリコン膜ＰＦ１の底部もゲート電極Ｇ４とシェアードプラグＳＰＬＧ１の接続部として利用できるので、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１の接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）を低減することができるのである。
【０１６１】
以上のことから、ゲート電極Ｇ４を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成するという構成をシェアードプラグＳＰＬＧ１に適用する場合、直接の効果としては、ゲート抵抗（寄生抵抗）を低減することができることに表れる。さらに、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１の洗浄に、ニッケルプラチナシリサイド膜ＣＳの表面に対する洗浄効果の高い薬液を使用することができるので、シェアードプラグＳＰＬＧ１と負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（ニッケルプラチナシリサイド膜ＣＳ）との接続信頼性も向上させることができる顕著な効果を有するのである。
【０１６２】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下の図面では、ｐチャネル型ＭＩＳＦＥＴ形成領域を図示している。
【０１６３】
まず、図２５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１６４】
次に、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に不純物を導入してｎ型ウェルＮＷＬを形成する。ｎ型ウェルＮＷＬは、例えばリンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１６５】
続いて、ｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１６６】
続いて、図２６に示すように、半導体基板１Ｓ（ｎ型ウェルＮＷＬおよび素子分離領域ＳＴＩ）上に酸化ハフニウム膜ＨＦを形成する。酸化ハフニウム膜ＨＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化ハフニウム膜ＨＦに酸化アルミニウムを添加する。
【０１６７】
そして、図２７に示すように、酸化ハフニウム膜ＨＦ上に金属膜ＭＦ１を形成する。つまり、半導体基板１Ｓの全面に金属膜ＭＦ１を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ１をパターニングする。金属膜ＭＦ１のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域（図２７に示す領域）に金属膜ＭＦ１が残存し、その他の領域（図示せず）で金属膜ＭＦ１が除去するように行なわれる。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域（図示せず）では、金属膜ＭＦ１が除去されている。
【０１６８】
次に、図２８に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、金属膜ＭＦ１上に酸化ランタン膜ＬＦを形成する。酸化ランタン膜ＬＦは、例えば、ＣＶＤ法やＡＬＤ法を使用することにより形成することができる。なお、図示しないｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化ハフニウム膜ＨＦ上に酸化ランタン膜ＬＦが形成される。
【０１６９】
そして、熱処理を施すことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域（図示せず）では、酸化ハフニウム膜ＨＦ中に酸化ランタンを導入して、酸化ランタンを含む酸化ハフニウム膜からなるゲート絶縁膜を形成する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域では、図２９に示すように、酸化ランタン膜ＬＦと金属膜ＭＦ１を除去することにより、酸化アルミニウムを添加した酸化ハフニウム膜ＨＦを露出する。ｐチャネル型ＭＩＳＦＥＴ形成領域では、この酸化アルミニウムを添加した酸化ハフニウム膜ＨＦがゲート絶縁膜ＧＯＸ２となる。このゲート絶縁膜ＧＯＸ２は、酸化シリコン膜よりも誘電率の高い高誘電率膜である。
【０１７０】
続いて、図３０に示すように、ゲート絶縁膜ＧＯＸ２上に金属膜ＭＦ２を形成し、この金属膜ＭＦ２上にポリシリコン膜ＰＦ１を形成する。金属膜ＭＦ２は、金属や金属化合物から形成され、例えば、窒化チタン膜から形成されている。窒化チタン膜は、例えば、スパッタリング法を使用することにより形成することができる。また、ポリシリコン膜ＰＦ１も、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１７１】
次に、図３１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１および金属膜ＭＦ２をパターニングする。ポリシリコン膜ＰＦ１および金属膜ＭＦ２のパターニングは、ゲート電極形成領域にだけ、ポリシリコン膜ＰＦ１および金属膜ＭＦ２が残存するように行なわれる。これにより、金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜からなるゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５が形成される。このゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を加工する際、まず、加工容易なポリシリコン膜ＰＦ１を加工し、その後、加工が比較的難しい金属膜ＭＦ２を加工している。まず、ポリシリコン膜ＰＦ１を加工することにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の外形（概略）が決定され、その後、金属膜ＭＦ２を加工して、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５が完成するので、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５が微細化されても、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の形状を良好にすることができる。つまり、本実施の形態２によれば、加工が難しい金属膜ＭＦ２の単体膜を加工してゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を形成する場合よりも、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の加工精度を向上することができる。
【０１７２】
続いて、図３２に示すように、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を形成した半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜に対して、異方性エッチングを施す。これにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の両側の側壁にオフセットスペーサＯＳを形成する。このオフセットスペーサＯＳは、後述するように、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する際、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の端部からチャネル領域の端部に至る領域への不純物の注入を調整するために形成されるものである。
【０１７３】
オフセットスペーサＯＳを形成した後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する。浅いｐ型不純物拡散領域ＥＸ２は、半導体領域であり、ボロンなどのｐ型不純物が導入されている。
【０１７４】
次に、図３３に示すように、半導体基板１Ｓ上に酸化シリコン膜および窒化シリコン膜からなる積層膜を形成する。酸化シリコン膜および窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜と窒化シリコン膜の積層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜の単層膜や酸化シリコン膜の単層膜からなるサイドウォールＳＷを形成してもよい。
【０１７５】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１を形成する。深いｐ型不純物拡散領域ＰＲ１は、ボロンなどのｐ型不純物を導入した半導体領域である。この深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってソース領域が形成される。同様に、深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１７６】
このようにして、深いｐ型不純物拡散領域ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１７７】
その後、図３４に示すように、半導体基板１Ｓ上にニッケルプラチナ膜を形成する。このとき、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｐ型不純物拡散領域ＰＲ１にもニッケルプラチナ膜が直接接する。
【０１７８】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５は、金属膜ＭＦ２とポリシリコン膜ＰＦ１とニッケルプラチナシリサイド膜ＣＳの積層構造となる。ニッケルプラチナシリサイド膜ＣＳは、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の低抵抗化のために形成される。同様に、上述した熱処理により、深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜ＣＳが形成される。このため、深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１７９】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態２では、ニッケルプラチナシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に負荷用ＭＩＳＦＥＴＱｐ１を形成することができる。また、ゲート電極Ｇ４を素子分離領域ＳＴＩ上にまで延在させることができる。
【０１８０】
続いて、図３５に示すように、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を形成した半導体基板１Ｓ上に窒化シリコン膜ＳＮ１を形成する。この窒化シリコン膜ＳＮ１は、その後の工程で形成されるコンタクトホールを形成する際のエッチングストッパとなる膜である。この窒化シリコン膜ＳＮ１は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１８１】
そして、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、窒化シリコン膜ＳＮ１を介して、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【０１８２】
次に、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４を形成する。このシェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２と、コンタクトホールＣＮＴ４は、同工程で形成される。シェアードコンタクトホールＳＣＮＴ１は、ゲート電極Ｇ４の上面の一部、右側面を露出するとともに、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（ニッケルプラチナシリサイド膜ＣＳ）の表面も露出するように形成される。一方、コンタクトホールＣＮＴ４は、負荷用ＭＩＳＦＥＴＱｐ１のソース領域（ニッケルプラチナシリサイド膜ＣＳ）の表面を露出するように形成される。
【０１８３】
続いて、図３７に示すように、シェアードコンタクトホールＳＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ２を形成する。このように金属膜ＭＦ２の側面に凹部ＣＰ２を形成するには、以下に示す処理を行なう。すなわち、シェアードコンタクトホールＳＣＮＴ１の内面に露出する金属膜ＭＦ２の一側面から、金属膜ＭＦ２の一部をウェットエッチングすることにより、金属膜ＭＦ２の一側面に凹部ＣＰ２を形成する。具体的に、このウェットエッチングは、シェアードコンタクトホールＳＣＮＴ１の内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施することにより行われる。このとき、ウェットエッチングを実施する処理時間を調整することにより、金属膜ＭＦ２の側面に形成される凹部ＣＰ２の深さを調整することができる。その後、洗浄処理としてＡＰＭ洗浄を行なう。ＡＰＭ洗浄とは、アンモニアと過酸化水素水の混合液による洗浄処理である。
【０１８４】
この硫酸処理と過水処理を行なう場合、シェアードコンタクトホールＳＣＮＴ１の内面に露出している金属膜ＭＦ２だけがウェットエッチングされ、ポリシリコン膜ＰＦ１はエッチングされない。このため、図３７に示すように、露出している金属膜ＭＦ２の側面にだけエッチングによる凹部ＣＰ２が形成される。なお、硫酸処理および過水処理は、半導体基板１Ｓの全面について行なわれるが、コンタクトホールＣＮＴ４からは、金属膜ＭＦ２は露出されていないので、ゲート電極Ｇ２やゲート電極Ｇ５を構成する金属膜ＭＦ２はウェットエッチングされないことになる。
【０１８５】
ここで、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１の内面に対して硫酸処理と過水処理を実施しているので、シェアードコンタクトホールＳＣＮＴ１の底面に露出するニッケルプラチナシリサイド膜ＣＳの表面を充分に洗浄することができる。つまり、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１の洗浄に、ニッケルプラチナシリサイド膜ＣＳの表面に対する洗浄効果の高い薬液を使用することができる。
【０１８６】
その後、図３８に示すように、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４の内部を含むコンタクト層間絶縁膜ＣＩＬ上にチタン膜ＴＩを形成する。このとき、本実施の形態２では、チタン膜ＴＩをＣＶＤ法により形成する。通常、チタン膜ＴＩは、スパッタリング法を使用して形成される。しかし、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１やシェアードコンタクトホールＳＣＮＴ２の内部に形成されている凹部ＣＰ２の表面にもチタン膜ＴＩを形成する必要がある。このとき、チタン膜ＴＩをスパッタリング法で形成する場合、凹部ＣＰ２の幾何学的配置から、凹部ＣＰ２の内部にまでチタン原子を到達させることは困難となる。そこで、本実施の形態２では、ＣＶＤ法を使用することにより、チタン膜ＴＩを形成している。なぜなら、ＣＶＤ法によれば、凹部ＣＰ２の内部まで原料ガスを導入することができるので、凹部ＣＰ２の内部で化学反応によりチタン膜ＴＩが生成され、凹部ＣＰ２の表面にコンフォーマルなチタン膜ＴＩを生成することが可能となるからである。
【０１８７】
次に、図３９に示すように、チタン膜ＴＩ上に窒化チタン膜ＴＩＮを形成する。窒化チタン膜ＴＩＮは、例えば、チタン膜ＴＩの表面に対して、アンモニアガスによるプラズマ窒化処理により形成することができる。これにより、シェアードコンタクトホールＳＣＮＴ１やシェアードコンタクトホールＳＣＮＴ２から露出する凹部ＣＰ２は、チタン膜ＴＩと窒化チタン膜ＴＩＮで充填される。このチタン膜ＴＩと窒化チタン膜ＴＩＮは、後述するタングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。
【０１８８】
続いて、図４０に示すように、窒化チタン膜ＴＩＮ上にタングステン膜ＷＦを形成する。これにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２の内部およびコンタクトホールＣＮＴ４の内部は、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦにより埋め込まれる。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用して形成することができる。通常、タングステン膜ＷＦを形成するＣＶＤ法では、原料ガスとしてシランガスを使用するが、本実施の形態２では、シランガスを使用せず、ジボラン（Ｂ２Ｈ６）ガスを使用している。なぜなら、ジボランガスを使用することにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２の内壁やコンタクトホールＣＮＴ４の内壁に与えるダメージを低減することができるからである。特に、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１やシェアードコンタクトホールＳＣＮＴ２の内部に凹部ＣＰ２を形成しているが、ジボランを原料ガスとするＣＶＤ法を使用することにより、凹部ＣＰ２に対するダメージも低減することが可能となる。
【０１８９】
なお、本実施の形態２では、凹部ＣＰ２をチタン膜ＴＩと窒化チタン膜ＴＩＮで充填している。これは、タングステン膜ＷＦを形成する際のＣＶＤ法によるカバレッジ特性よりも、プラズマ窒化処理による窒化チタン膜ＴＩＮの形成の方が凹部ＣＰ２を埋め込む埋め込み特性が良好となるからである。つまり、埋め込み特性の良好なプラズマ窒化処理で形成される窒化チタン膜ＴＩＮで凹部ＣＰ２を充填すれば、ボイドの発生を抑制できるからである。言い換えれば、タングステン膜ＷＦで凹部ＣＰ２を埋め込む場合には、埋め込み特性の劣化からボイドが発生しやすくなり、凹部ＣＰ２を設けたことによる寄生抵抗の低減および接続信頼性の向上を充分に発揮できなくなるおそれがあるからである。
【０１９０】
その後、図４１に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４内にだけ、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦを埋め込んだシェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２およびプラグＰＬＧ４を形成することができる。その後は前記実施の形態１と同様にして、例えば、ダマシン法により、配線Ｌ１（図２４参照）を形成する。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１９１】
以下に、本実施の形態２における半導体装置の変形例を説明する。図４２は、本実施の形態２における変形例１を示す図である。図４２では、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１と、シェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２が図示されている。図４２に示す変形例１も、ゲート電極Ｇ４を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成する特徴点を備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、例えば、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接続信頼性を向上することができる。
【０１９２】
図４２と図２４の異なる点は、図４２では、ゲート電極Ｇ２（ゲート電極Ｇ４、ゲート電極Ｇ５）の側壁にオフセットスペーサＯＳが形成されていない点である。このようにゲート電極Ｇ２（ゲート電極Ｇ４、ゲート電極Ｇ５）の側壁にオフセットスペーサＯＳを形成しなくてもよい。
【０１９３】
図４３は、本実施の形態２における変形例２を示す図である。図４３では、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１と、シェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２が図示されている。図４３に示す変形例２も、ゲート電極Ｇ４を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成する特徴点を備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、例えば、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接続信頼性を向上することができる。
【０１９４】
図４３と図２４の異なる点は、ゲート電極Ｇ２（ゲート電極Ｇ４、ゲート電極Ｇ５）の側壁に形成されているサイドウォールＳＷの構成である。すなわち、図２４では、酸化シリコン膜と窒化シリコン膜からなるサイドウォールＳＷが形成されているが、図４３では、窒化シリコン膜が、例えば、熱リン酸で除去されて、酸化シリコン膜だけのサイドウォールＳＷとなっている。このようなサイドウォールＳＷは、ディスポーザルサイドウォールと呼ばれる。このようにサイドウォールＳＷをディスポーザルサイドウォールとしてもよい。
【０１９５】
（実施の形態３）
前記実施の形態１では、図４に示すように、例えば、素子分離領域ＳＴＩ上でゲートプラグＧＰＬＧ１と接続するゲート電極Ｇ１において、ゲート電極Ｇ１の一部を構成する金属膜ＭＦ２の一側面に凹部ＣＰ１を形成することにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との間の寄生抵抗の低減および接続信頼性の向上を図っている。一方、前記実施の形態２では、図２４に示すように、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域と、素子分離領域ＳＴＩ上に形成されているゲート電極Ｇ４とを同時に接続するシェアードプラグＳＰＬＧ１において、このシェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の一側面に凹部ＣＰ２を形成している。これにより、前記実施の形態２においても、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との間の寄生抵抗の低減および接続信頼性の向上を図ることができるとしている。
【０１９６】
このように前記実施の形態１では、ゲートプラグＧＰＬＧ１と接続するゲート電極Ｇ１に特徴がある一方、前記実施の形態２では、シェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４に特徴がある。したがって、ゲートプラグＧＰＬＧ１と接続する金属膜ＭＦ２の一側面にだけ凹部ＣＰ１を形成してもよいし、シェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の一側面にだけ凹部ＣＰ２を形成してもよい。さらに、ゲートプラグＧＰＬＧ１と接続する金属膜ＭＦ２の一側面に凹部ＣＰ２を形成するとともに、シェアードプラグＳＰＬＧ１と接続する金属膜ＭＦ２の一側面にも凹部ＣＰ２を形成してもよい。本実施の形態３では、ゲートプラグＧＰＬＧ１と接続する金属膜ＭＦ２と、シェアードプラグＳＰＬＧ１と接続する金属膜ＭＦ２の両方に凹部ＣＰ１（凹部ＣＰ２）を形成する製造工程について説明する。
【０１９７】
図４４の左図は、前記実施の形態１で説明した図５から図１５までの工程を経た断面図であり、図４４の右図は、前記実施の形態２で説明した図２５から図３５までの工程を経た断面図である。前記実施の形態１の図５〜図１５の工程と、前記実施の形態２の図２５〜図３５の工程を同時進行させることにより、図４４に示す構造が形成される。
【０１９８】
次に、図４５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４を形成する。以下では、ゲートコンタクトホールＧＣＮＴ１とゲートコンタクトホールＧＣＮＴ２の構成は同様であるので、ゲートコンタクトホールＧＣＮＴ１を使用した製造工程だけを説明する。また、シェアードコンタクトホールＳＣＮＴ１とシェアードコンタクトホールＳＣＮＴ２の構成も同様であるので、シェアードコンタクトＳＣＮＴ１を使用した製造工程だけを説明する。
【０１９９】
ゲートコンタクトホールＧＣＮＴ１の径は、ゲート電極Ｇ１のゲート長よりも大きくなっている。したがって、ゲートコンタクトホールＧＣＮＴ１を形成することにより、ゲート電極Ｇ１の上面と片側の側面が露出し、さらに、素子分離領域ＳＴＩの表面の一部も露出することになる。
【０２００】
また、シェアードコンタクトホールＳＣＮＴ１は、ゲート電極Ｇ４の上面の一部、右側面を露出するとともに、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（ニッケルプラチナシリサイド膜ＣＳ）の表面も露出するように形成される。一方、コンタクトホールＣＮＴ４は、負荷用ＭＩＳＦＥＴＱｐ１のソース領域（ニッケルプラチナシリサイド膜ＣＳ）の表面を露出するように形成される。
【０２０１】
続いて、図４６に示すように、ゲートコンタクトホールＧＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ１を形成し、シェアードコンタクトホールＳＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ２を形成する。このように金属膜ＭＦ２の側面に凹部ＣＰ１や凹部ＣＰ２を形成するには、以下に示す処理を行なう。すなわち、ゲートコンタクトホールＧＣＮＴ１やシェアードコンタクトホールＳＣＮＴ１の内面に露出する金属膜ＭＦ２の一側面から、金属膜ＭＦ２の一部をウェットエッチングすることにより、金属膜ＭＦ２の一側面に凹部ＣＰ１や凹部ＣＰ２を形成する。具体的に、このウェットエッチングは、ゲートコンタクトホールＧＣＮＴ１の内面やシェアードコンタクトホールＳＣＮＴ１の内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施することにより行われる。このとき、ウェットエッチングを実施する処理時間を調整することにより、金属膜ＭＦ２の側面に形成される凹部ＣＰ１や凹部ＣＰ２の深さを調整することができる。その後、洗浄処理としてＡＰＭ洗浄を行なう。ＡＰＭ洗浄とは、アンモニアと過酸化水素水の混合液による洗浄処理である。
【０２０２】
この硫酸処理と過水処理を行なう場合、ゲートコンタクトホールＧＣＮＴ１の内面やシェアードコンタクトホールＳＣＮＴ１の内面に露出している金属膜ＭＦ２だけがウェットエッチングされ、ポリシリコン膜ＰＦ１はエッチングされない。このため、図４６に示すように、露出している金属膜ＭＦ２の側面にだけエッチングによる凹部ＣＰ１と凹部ＣＰ２が形成される。なお、硫酸処理および過水処理は、半導体基板１Ｓの全面について行なわれるが、コンタクトホールＣＮＴ４からは、金属膜ＭＦ２は露出されていないので、ゲート電極Ｇ２やゲート電極Ｇ５を構成する金属膜ＭＦ２はウェットエッチングされないことになる。
【０２０３】
ここで、本実施の形態３では、シェアードコンタクトホールＳＣＮＴ１の内面に対して硫酸処理と過水処理を実施しているので、シェアードコンタクトホールＳＣＮＴ１の底面に露出するニッケルプラチナシリサイド膜ＣＳの表面を充分に洗浄することができる。つまり、本実施の形態３では、シェアードコンタクトホールＳＣＮＴ１の洗浄に、ニッケルプラチナシリサイド膜ＣＳの表面に対する洗浄効果の高い薬液を使用することができる。
【０２０４】
その後、図４７に示すように、ゲートコンタクトホールＧＣＮＴ１、シェアードコンタクトホールＳＣＮＴ１およびコンタクトホールＣＮＴ４の内部を含むコンタクト層間絶縁膜ＣＩＬ上にチタン膜ＴＩを形成する。このとき、本実施の形態３では、チタン膜ＴＩをＣＶＤ法により形成する。通常、チタン膜ＴＩは、スパッタリング法を使用して形成される。しかし、本実施の形態３では、ゲートコンタクトホールＧＣＮＴ１の内部に形成されている凹部ＣＰ１や、シェアードコンタクトホールＳＣＮＴ１の内部に形成されている凹部ＣＰ２の表面にもチタン膜ＴＩを形成する必要がある。このとき、チタン膜ＴＩをスパッタリング法で形成する場合、凹部ＣＰ１や凹部ＣＰ２の幾何学的配置から、凹部ＣＰ１や凹部ＣＰ２の内部にまでチタン原子を到達させることは困難となる。そこで、本実施の形態３では、ＣＶＤ法を使用することにより、チタン膜ＴＩを形成している。なぜなら、ＣＶＤ法によれば、凹部ＣＰ１や凹部ＣＰ２の内部まで原料ガスを導入することができるので、凹部ＣＰ１と凹部ＣＰ２の内部で化学反応によりチタン膜ＴＩが生成され、凹部ＣＰ１や凹部ＣＰ２の表面にコンフォーマルなチタン膜ＴＩを生成することが可能となるからである。
【０２０５】
次に、図４８に示すように、チタン膜ＴＩ上に窒化チタン膜ＴＩＮを形成する。窒化チタン膜ＴＩＮは、例えば、チタン膜ＴＩの表面に対して、アンモニアガスによるプラズマ窒化処理により形成することができる。これにより、ゲートコンタクトホールＧＣＮＴ１から露出する凹部ＣＰ１や、シェアードコンタクトホールＳＣＮＴ１から露出する凹部ＣＰ２は、チタン膜ＴＩと窒化チタン膜ＴＩＮで充填される。このチタン膜ＴＩと窒化チタン膜ＴＩＮは、後述するタングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。
【０２０６】
続いて、図４９に示すように、窒化チタン膜ＴＩＮ上にタングステン膜ＷＦを形成する。これにより、ゲートコンタクトホールＧＣＮＴ１、シェアードコンタクトホールＳＣＮＴ１およびコンタクトホールＣＮＴ４の内部は、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦにより埋め込まれる。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用して形成することができる。通常、タングステン膜ＷＦを形成するＣＶＤ法では、原料ガスとしてシランガスを使用するが、本実施の形態３では、シランガスを使用せず、ジボラン（Ｂ２Ｈ６）ガスを使用している。なぜなら、ジボランガスを使用することにより、ゲートコンタクトホールＧＣＮＴ１とシェアードコンタクトホールＳＣＮＴ１の内壁やコンタクトホールＣＮＴ４の内壁に与えるダメージを低減することができるからである。特に、本実施の形態３では、ゲートコンタクトホールＧＣＮＴ１の内部に凹部ＣＰ１を形成し、シェアードコンタクトホールＳＣＮＴ１の内部に凹部ＣＰ２を形成しているが、ジボランを原料ガスとするＣＶＤ法を使用することにより、凹部ＣＰ１や凹部ＣＰ２に対するダメージも低減することが可能となる。
【０２０７】
なお、本実施の形態３では、凹部ＣＰ１や凹部ＣＰ２をチタン膜ＴＩと窒化チタン膜ＴＩＮで充填している。これは、タングステン膜ＷＦを形成する際のＣＶＤ法によるカバレッジ特性よりも、プラズマ窒化処理による窒化チタン膜ＴＩＮの形成の方が凹部ＣＰ１や凹部ＣＰ２を埋め込む埋め込み特性が良好となるからである。つまり、埋め込み特性の良好なプラズマ窒化処理で形成される窒化チタン膜ＴＩＮで凹部ＣＰ１や凹部ＣＰ２を充填すれば、ボイドの発生を抑制できるからである。言い換えれば、タングステン膜ＷＦで凹部ＣＰ２を埋め込む場合には、埋め込み特性の劣化からボイドが発生しやすくなり、凹部ＣＰ１や凹部ＣＰ２を設けたことによる寄生抵抗の低減および接続信頼性の向上を充分に発揮できなくなるおそれがあるからである。
【０２０８】
その後、図５０に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、ゲートコンタクトホールＧＣＮＴ１、シェアードコンタクトホールＳＣＮＴ１およびコンタクトホールＣＮＴ４内に、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦを埋め込んだゲートプラグＧＰＬＧ１、シェアードプラグＳＰＬＧ１およびプラグＰＬＧ４を形成することができる。その後は前記実施の形態１や前記実施の形態２と同様にして、例えば、ダマシン法により、配線Ｌ１（図４や図２４参照）を形成する。以上のようにして、本実施の形態３における半導体装置を製造することができる。
【０２０９】
（実施の形態４）
前記実施の形態１では、例えば、図４に示すように、ゲート電極Ｇ１の一部を構成する金属膜ＭＦ２の一側面に凹部ＣＰ１を形成する例を説明しているが、本実施の形態４では、金属膜ＭＦ２の両側の側面から金属膜ＭＦ２を完全に除去する例について説明する。
【０２１０】
図５１は、本実施の形態４におけるゲートコンタクト領域を示す断面図である。図５１に示すゲートコンタクト領域は、図３のＢ−Ｂ線で切断した断面に相当する。図５１において、本実施の形態４の特徴は、ゲート電極Ｇ１（ゲート電極Ｇ３）のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）の径が大きくなっており、かつ、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）からゲート電極Ｇ１（ゲート電極Ｇ３）の上面と、両側の側面が露出している点にある。そして、ゲートコンタクト領域では、ゲート電極Ｇ１（ゲート電極Ｇ３）を構成するポリシリコン膜ＰＦ１の下層にある金属膜ＭＦ２が除去されており、金属膜ＭＦ２が除去された領域に導電材料であるチタン膜ＴＩおよび窒化チタン膜ＴＩＮが充填されている。
【０２１１】
このことから、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接続は、ゲート電極Ｇ１の上面と、ゲート電極Ｇ１の両側面と、ポリシリコン膜ＰＦ１の底面で行なわれることになる。同様に、ゲートプラグＧＰＬＧ２とゲート電極Ｇ３との接続は、ゲート電極Ｇ３の上面と、ゲート電極Ｇ３の両側面と、ポリシリコン膜ＰＦ１の底面で行なわれることになる。このため、本実施の形態４によれば、例えば、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）をさらに低減することができる。また、ゲート電極Ｇ１の両側の側面とポリシリコン膜ＰＦ１の底面でもゲート電極Ｇ１とゲートプラグＧＰＬＧ１とを電気的に接続するので、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【０２１２】
なお、本実施の形態４における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様である。異なる点は、本実施の形態４では、図１６の右図において、ゲート電極Ｇ１の両側の側面を露出するようにゲートコンタクトホールＧＣＮＴ１を形成する点であり、さらに、図１７の右図において、ポリシリコン膜ＰＦ１の下層にある金属膜ＭＦ２をウェットエッチング（硫酸処理および過水処理）によって除去する点である。それ以外の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態４における半導体装置を製造することができる。
【０２１３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２１５】
１ ＣＰＵ
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
６ Ｉ／Ｏ回路
Ａ 蓄積ノード
Ａｎ１ アクティブ領域
Ａｎ２ アクティブ領域
Ａｐ１ アクティブ領域
Ａｐ２ アクティブ領域
Ｂ 蓄積ノード
ＢＣＦ バリア導体膜
ＢＩＦ バリア絶縁膜
ＣＦ 銅膜
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ１ コンタクトホール
ＣＮＴ２ コンタクトホール
ＣＮＴ３ コンタクトホール
ＣＮＴ４ コンタクトホール
ＣＰ１ 凹部
ＣＰ２ 凹部
ＣＳ ニッケルプラチナシリサイド膜
ＤＬ データ線
（バー）ＤＬ データ線
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｐ型不純物拡散領域
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
Ｇ５ ゲート電極
Ｇ６ ゲート電極
ＧＣＮＴ１ ゲートコンタクトホール
ＧＣＮＴ２ ゲートコンタクトホール
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＰＬＧ１ ゲートプラグ
ＧＰＬＧ２ ゲートプラグ
ＨＦ 酸化ハフニウム膜
ＩＬ１ 層間絶縁膜
ＩＮＶ１ ＣＭＯＳインバータ
ＩＮＶ２ ＣＭＯＳインバータ
Ｌ１ 配線
ＬＦ 酸化ランタン膜
ＭＣ メモリセル
ＭＦ１ 金属膜
ＭＦ２ 金属膜
ＮＲ１ 深いｎ型不純物拡散領域
ＮＷＬ ｎ型ウェル
ＯＳ オフセットスペーサ
ＰＦ１ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＲ１ 深いｐ型不純物拡散領域
ＰＷＬ ｐ型ウェル
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＳＣＮＴ１ シェアードコンタクトホール
ＳＣＮＴ２ シェアードコンタクトホール
ＳＮ１ 窒化シリコン膜
ＳＰＬＧ１ シェアードプラグ
ＳＰＬＧ２ シェアードプラグ
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＴＩ チタン膜
ＴＩＮ 窒化チタン膜
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＦ タングステン膜
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極にプラグを接続する構造を有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平１１−３４０３２２号公報（特許文献１）には、ＳＲＡＭ（Static Random Access Memory）のシェアードコンタクトに関する技術が記載されている。この技術は、シェアードコンタクトを開孔する時に、シェアードコンタクト内で最初に表出する上層の導電層が削れてコンタクト抵抗が増大することを抑制することを目的としている。
【０００３】
特開２００７−２７３４８号公報（特許文献２）には、シェアードコンタクトに関する技術が記載されている。この技術は、リーク電流の低減を図ることを目的としている。
【０００４】
特開平１１−１４５４６８号公報（特許文献３）には、シェアードコンタクトに関する技術が記載されている。この技術は、ゲート電極および拡散層の表面をシリサイド化する技術を使用しており、ゲート電極とドレイン拡散層をつなぐシェアードコンタクトにおいて、ゲート電極に対する位置ずれマージンをバランス良く得ることができることが記載されている。
【０００５】
特開平１１−１５０２６８号公報（特許文献４）には、シェアードコンタクトに関する技術が記載されている。この技術は、シェアードコンタクトの製造工程を簡略化し、かつ、リーク電流を低減できることを目的としている。
【０００６】
特開２００２−３３４８４号公報（特許文献５）には、シェアードコンタクトに関する技術が記載されている。この技術では、拡散層とゲート電極の一部をオーバーラップするシェアードコンタクトが記載されており、このシェアードコンタクトがゲート電極の側壁と接触する構造が記載されている。
【０００７】
特開２０００−５８８２５号公報（特許文献６）には、シェアードコンタクトに関する技術が記載されている。この技術は、一つの素子のゲート電極と他の素子の拡散層とを接続するシェアードコンタクトの抵抗を低くすることを目的としている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３４０３２２号公報
【特許文献２】特開２００７−２７３４８号公報
【特許文献３】特開平１１−１４５４６８号公報
【特許文献４】特開平１１−１５０２６８号公報
【特許文献５】特開２００２−３３４８４号公報
【特許文献６】特開２０００−５８８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば、ＭＩＳＦＥＴのゲート電極は、ＭＩＳＦＥＴを覆う層間絶縁膜に形成されたプラグと電気的に接続される。そして、プラグと層間絶縁膜上に形成された配線とを接続することにより、ＭＩＳＦＥＴのゲート電極は、プラグを介して配線と接続される。これにより、制御回路から配線を介してＭＩＳＦＥＴのゲート電極にゲート電圧を印加することができ、制御回路でＭＩＳＦＥＴのオン／オフを制御することができる。
【００１０】
近年、ＭＩＳＦＥＴの微細化が進められている。この場合、ＭＩＳＦＥＴを構成するゲート電極のゲート長は縮小化される。通常、ＭＩＳＦＥＴのゲート電極とプラグとは、ゲート電極の上面で接触するように構成されている。
【００１１】
しかし、ゲート電極が微細化されると、ゲート電極のゲート長も短くなり、ゲート電極の上面の面積も小さくなる。したがって、ＭＩＳＦＥＴが微細化されると、ゲート電極とプラグとの接触面積が小さくなる。これは、ゲート電極とプラグとの接触抵抗が大きくなってしまうことを意味する。さらに、ゲート電極の上面の面積が小さくなると、プラグとのゲート電極の位置合わせ精度が要求されることになる。このことから、ゲート電極が微細化されると、ゲート電極とプラグとの合わせ余裕（マージン）が少なくなり、ゲート電極とプラグとの合わせずれが生じやすくなる。この場合、フォトリソグラフィ技術による合わせずれが生じると、ゲート電極とプラグとが電気的に接続されず、接続不良となってしまう。このように、ゲート電極が微細化されるにしたがって、ゲート電極とプラグとを電気的に接続する際の信頼性向上が要求される。
【００１２】
本発明の目的は、ゲート電極とプラグとの接続信頼性を向上することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された素子分離領域と、（ｃ）前記素子分離領域で区画された活性領域に形成されたＭＩＳＦＥＴと、（ｄ）前記ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、（ｅ）前記第１絶縁膜を貫通するように形成されたプラグとを備える。この場合、前記ＭＩＳＦＥＴは、（ｆ）前記半導体基板上に形成されたゲート絶縁膜と、（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｈ）前記半導体基板内に形成されたソース領域と、（ｉ）前記半導体基板内に形成されたドレイン領域とを有する。そして、前記ゲート電極は、（ｇ１）前記ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、（ｇ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成される。このとき、前記ゲート絶縁膜および前記ゲート電極は、前記活性領域から前記素子分離領域にわたって延在しており、前記素子分離領域上で前記ゲート電極と前記プラグが電気的に接続されている。ここで、前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された素子分離領域と、（ｃ）前記素子分離領域で区画された第１活性領域に形成された第１ＭＩＳＦＥＴと、（ｄ）前記素子分離領域で区画された第２活性領域に形成された第２ＭＩＳＦＥＴとを備える。さらに、（ｅ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、（ｆ）前記第１絶縁膜を貫通するように形成されたプラグとを備える。このとき、前記第１ＭＩＳＦＥＴは、（ｇ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｈ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、（ｉ）前記半導体基板の前記第１活性領域内に形成された第１ソース領域と、（ｊ）前記半導体基板内の前記第１活性領域内に形成された第１ドレイン領域とを有する。そして、前記第１ゲート電極は、（ｈ１）前記第１ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、（ｈ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成されている。前記第１ゲート絶縁膜および前記第１ゲート電極は、前記第１活性領域から前記素子分離領域にわたって延在している。一方、前記第２ＭＩＳＦＥＴは、（ｋ）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｌ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、（ｍ）前記半導体基板の前記第２活性領域内に形成された第２ソース領域と、（ｎ）前記半導体基板の前記第２活性領域内に形成された第２ドレイン領域とを有する。このとき、前記プラグは、前記素子分離領域上に形成されている第１ゲート電極と、前記第２活性領域に形成されている第２ドレイン領域との両方に電気的に接続するように配置されている。ここで、前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とするものである。
【００１７】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板に活性領域を区画する素子分離領域を形成する工程と、（ｂ）前記半導体基板の前記活性領域上から前記素子分離領域上にわたってゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上に金属あるいは金属化合物からなる第１導体膜を形成する工程とを備える。そして、（ｄ）前記第１導体膜上にポリシリコン膜を含む第２導体膜を形成する工程と、（ｅ）前記第２導体膜と前記第１導体膜をパターニングすることにより、前記活性領域から前記素子分離領域に延在するゲート電極を形成する工程とを備える。さらに、（ｆ）前記半導体基板の前記活性領域内にソース領域およびドレイン領域を形成する工程と、（ｇ）前記ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程とを備える。次に、（ｈ）前記第１絶縁膜を貫通して、前記ゲート電極の上面の一部と、前記ゲート電極の一側面と、前記素子分離領域の表面の一部を露出するコンタクトホールを形成する工程とを備える。続いて、（ｉ）前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１導体膜の一側面に凹部を形成する工程とを備える。その後、（ｊ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える。ここで、前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とするものである。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板に素子分離領域を形成することにより、第１ＭＩＳＦＥＴ形成領域と第２ＭＩＳＦＥＴ形成領域とを区画する工程と、（ｂ）前記第１ＭＩＳＦＥＴ形成領域に第１ゲート絶縁膜を形成し、前記第２ＭＩＳＦＥＴ形成領域に第２ゲート絶縁膜を形成する工程とを備える。そして、（ｃ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上、および、前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に、金属あるいは金属化合物からなる第１導体膜を形成する工程と、（ｄ）前記第１導体膜上に、ポリシリコン膜を含む第２導体膜を形成する工程とを備える。さらに、（ｅ）前記第２導体膜および前記第１導体膜をパターニングすることにより、前記第１ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第１ゲート電極を形成し、前記第２ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第２ゲート電極を形成する工程とを備える。次に、（ｆ）前記半導体基板の前記第１ＭＩＳＦＥＴ形成領域に第１ソース領域および第１ドレイン領域を形成する工程と、（ｇ）前記半導体基板の前記第２ＭＩＳＦＥＴ形成領域に第２ソース領域および第２ドレイン領域を形成する工程とを備える。続いて、（ｈ）前記第１ゲート電極および前記第２ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程とを備える。その後、（ｉ）前記第１絶縁膜を貫通して、前記素子分離領域上に形成されている前記第１ゲート電極の上面の一部と、前記素子分離領域上に形成されている前記第１ゲート電極の一側面と、前記第２ＭＩＳＦＥＴ形成領域に形成されている前記第２ドレイン領域を露出するコンタクトホールを形成する工程とを備える。さらに、（ｊ）前記第１ゲート電極を構成する前記第１導体膜であって前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１ゲート電極を構成する前記第１導体膜の一側面に凹部を形成する工程とを備える。最後に、（ｋ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える。ここで、前記第１ゲート電極を構成する前記第２導体膜と前記プラグとは、前記第１ゲート電極を構成する前記第２導体膜の上面の一部と、前記第１ゲート電極を構成する前記第２導体膜の一側面と、前記第１ゲート電極を構成し、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とするものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
ゲート電極とプラグとの接続信頼性を向上することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１におけるＳＲＡＭのメモリセルを示す等価回路図である。
【図３】ＳＲＡＭのレイアウト構成を示す模式的な平面図である。
【図４】左図は、図３のＡ−Ａ線で切断した断面図であり、右図は、図３のＢ−Ｂ線で切断した断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１における半導体装置の変形例１を示す断面図である。
【図２３】実施の形態１における半導体装置の変形例２を示す断面図である。
【図２４】図３のＣ−Ｃ線で切断した断面図である。
【図２５】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】実施の形態２における半導体装置の変形例１を示す断面図である。
【図４３】実施の形態２における半導体装置の変形例２を示す断面図である。
【図４４】実施の形態３における半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】実施の形態４における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２７】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２８】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２９】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００３０】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００３１】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００３２】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００３３】
本実施の形態１における半導体チップＣＨＰのレイアウトは上記のように構成されており、以下に、ＲＡＭ２を構成するＳＲＡＭについて説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図２は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００３５】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００３６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３７】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００３９】
次に、上述したＳＲＡＭのレイアウト構成の一例について図３を参照しながら説明する。図３は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。ＳＲＡＭのメモリセルＭＣは、例えば、図３に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００４０】
図３に示すように、半導体基板には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩでアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が区画されている。具体的に、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｎ１は、Ｙ方向に延在するように形成されており、このアクティブ領域Ａｎ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ１がＹ方向に延在するように形成されている。そして、アクティブ領域Ａｐ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ２がＹ方向に延在するように形成されている。さらに、アクティブ領域Ａｐ２の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｎ２がＹ方向に延在するように形成されている。このように、ＳＲＡＭにおいては、図３に示すように、アクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が素子分離領域ＳＴＩを介してＸ方向に並んで形成されており、それぞれのアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２はＹ方向に延在するように形成されている。
【００４１】
アクティブ領域Ａｎ１、Ａｎ２は、半導体基板内にリンや砒素などのｎ型不純物が導入された半導体領域であり、アクティブ領域Ａｐ１、Ａｐ２は、半導体基板内にボロンなどのｐ型不純物が導入された半導体領域となっている。
【００４２】
まず、アクティブ領域Ａｎ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ１と立体交差するようにゲート電極Ｇ１とゲート電極Ｇ２が形成されている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側に形成されたアクティブ領域Ａｎ１によって、転送用ＭＩＳＦＥＴＱｔ１が形成されている。この転送用ＭＩＳＦＥＴＱｔ１においては、ゲート電極Ｇ１の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ１とプラグＰＬＧ２が接続されている。一方、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇ１は、アクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ１にはゲートプラグＧＰＬＧ１が電気的に接続されている。なお、ゲート電極Ｇ１と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ３が配置されている。このゲート電極Ｇ３もアクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上に延在するように形成されており、素子分離領域ＳＴＩ上でゲート電極Ｇ３は、ゲートプラグＧＰＬＧ２と電気的に接続されている。
【００４３】
さらに、メモリセルＭＣ内のアクティブ領域Ａｎ１に着目すると、ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｎ１によって、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。この駆動用ＭＩＳＦＥＴＱｄ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ２とプラグＰＬＧ３が接続されている。このようにアクティブ領域Ａｎ１には、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されており、プラグＰＬＧ２で接続されているアクティブ領域Ａｎ１を転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１で共用している。
【００４４】
続いて、アクティブ領域Ａｐ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ１と立体交差するようにゲート電極Ｇ２が形成されている。つまり、アクティブ領域Ａｎ１上に配置されているゲート電極Ｇ２は、さらに、Ｘ方向に延在して、アクティブ領域Ａｐ１上にまで形成されている。ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｐ１によって、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。したがって、ゲート電極Ｇ２は、アクティブ領域Ａｎ１との関係で駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として機能するとともに、アクティブ領域Ａｐ１との関係で負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として機能することがわかる。
【００４５】
負荷用ＭＩＳＦＥＴＱｐ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｐ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ１にシェアードプラグＳＰＬＧ１とプラグＰＬＧ４が接続されている。シェアードプラグＳＰＬＧ１とは、アクティブ領域Ａｐ１とゲート電極Ｇ４との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ１の上端部に近接する位置にゲート電極Ｇ４の端部が配置されており、この近接するゲート電極Ｇ４とアクティブ領域Ａｐ１の両方に接続するようにシェアードプラグＳＰＬＧ１が形成されているのである。なお、ゲート電極Ｇ２と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ５が配置されている。
【００４６】
次に、アクティブ領域Ａｐ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ２と立体交差するようにゲート電極Ｇ４が形成されている。このゲート電極Ｇ４は、アクティブ領域Ａｐ１の上端部と近接するように配置されているとともに、Ｘ方向に延在して、アクティブ領域Ａｐ２と立体交差するように形成されている。このゲート電極Ｇ４と、ゲート電極Ｇ４の両側に形成されたアクティブ領域Ａｐ２によって、負荷用ＭＩＳＦＥＴＱｐ２が形成されている。
【００４７】
負荷用ＭＩＳＦＥＴＱｐ２においては、ゲート電極Ｇ４を挟む両側に形成されているアクティブ領域Ａｐ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ２にシェアードプラグやプラグが接続されている。このシェアードプラグとは、アクティブ領域Ａｐ２とゲート電極Ｇ２との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ２の下端部に近接する位置にゲート電極Ｇ２の端部が配置されており、この近接するゲート電極Ｇ２とアクティブ領域Ａｐ２の両方に接続するようにシェアードプラグが形成されているのである。
【００４８】
さらに、アクティブ領域Ａｎ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ２と立体交差するように、ゲート電極Ｇ４とゲート電極Ｇ６が形成されている。つまり、ゲート電極Ｇ４とゲート電極Ｇ６は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ４と、ゲート電極Ｇ４を挟む両側に形成されたアクティブ領域Ａｎ２によって、駆動用ＭＩＳＦＥＴＱｄ２が形成されている。この駆動用ＭＩＳＦＥＴＱｄ２においては、ゲート電極Ｇ４の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。このとき、ゲート電極Ｇ４は、一端部がアクティブ領域Ａｐ１の上端部と近接する位置に配置されながら、Ｘ方向に延在し、アクティブ領域Ａｐ２とアクティブ領域Ａｎ２の両方と立体交差するように延在している。したがって、ゲート電極Ｇ４は、一端部において、アクティブ領域Ａｐ１とシェアードプラグＳＰＬＧ１で電気的に接続されている。そして、ゲート電極Ｇ４は、アクティブ領域Ａｐ２との関係で負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として機能するとともに、アクティブ領域Ａｎ２との関係で駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として機能していることがわかる。
【００４９】
一方、ゲート電極Ｇ６と、ゲート電極Ｇ６を挟む両側に形成されたアクティブ領域Ａｎ２によって、転送用ＭＩＳＦＥＴＱｔ２が形成されている。この転送用ＭＩＳＦＥＴＱｔ２においては、ゲート電極Ｇ６の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。また、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇ６は、アクティブ領域Ａｎ２上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ６にはゲートプラグが電気的に接続されている。
【００５０】
このようにアクティブ領域Ａｎ２には、転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２が形成されており、アクティブ領域Ａｎ２のうちゲート電極Ｇ４とゲート電極Ｇ６で挟まれる領域を転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２で共用している。
【００５１】
以上のようにして、ＳＲＡＭのレイアウトが構成されている。次に、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴの断面構造について説明する。本実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴの構成を説明し、さらに、ｎチャネル型ＭＩＳＦＥＴのゲート電極とゲートプラグとの特徴的な接続構造について説明する。この構造を説明するため、本実施の形態１では、図３のＡ−Ａ線による断面図と、Ｂ−Ｂ線による断面図を使用することにする。
【００５２】
図４は、図３のＡ−Ａ線で切断した断面図と、図３のＢ−Ｂ線で切断した断面図とを並べて示す図である。図４のうち、左側の図が図３のＡ−Ａ線で切断した断面図に相当し、右側の図が図３のＢ−Ｂ線で切断した断面図に相当している。まず、図４の左側の図を参照しながら、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１のそれぞれの構成について説明する。転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１は、ともに、ｎチャネル型ＭＩＳＦＥＴであり、同様の構成をしている。
【００５３】
転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１の構成について説明する。半導体基板１Ｓにはｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、ボロンなどのｐ型不純物を導入した半導体領域となっており、このｐ型ウェルＰＷＬ上に、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１が形成されている。具体的に、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１（ゲート電極Ｇ２）が形成されている。
【００５４】
ゲート絶縁膜ＧＯＸ１は、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されており、例えば、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成されている。ゲート電極Ｇ１（ゲート電極Ｇ２）は、ゲート絶縁膜ＧＯＸ１上に直接接触するように形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されたニッケルプラチナシリサイド膜ＣＳから形成されている。金属膜ＭＦ２は、例えば、窒化チタン膜から形成されている。また、本実施の形態１では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ１の低抵抗化を図るため、ニッケルプラチナシリサイド膜ＣＳを形成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。
【００５５】
続いて、ゲート電極Ｇ１（ゲート電極Ｇ２）の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００５６】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲ１が形成され、この深いｎ型不純物拡散領域ＮＲ１の表面にニッケルプラチナシリサイド膜ＣＳが形成されている。
【００５７】
サイドウォールＳＷは、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１とニッケルプラチナシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ１（ゲート電極Ｇ２）の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上に転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されている。
【００５８】
続いて、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図４（左図）に示すように、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１を形成した半導体基板１Ｓ上には、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のソース領域やドレイン領域に達するプラグＰＬＧ１〜プラグＰＬＧ３が形成されている。このプラグＰＬＧ１〜プラグＰＬＧ３は、例えば、チタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦとをコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３に埋め込むことにより形成されている。チタン膜ＴＩおよび窒化チタン膜ＴＩＮは、タングステン膜ＷＦを構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【００５９】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ１〜プラグＰＬＧ３を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ１〜プラグＰＬＧ３が露出する配線溝に、バリア導体膜ＢＣＦと、銅を主体とする膜（以下、銅膜ＣＦと記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜ＢＣＦと、バリア導体膜ＢＣＦ上で配線溝を埋め込むように形成された銅膜ＣＦから形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上に転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成され、この転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１上に配線Ｌ１が形成されている。
【００６０】
本実施の形態１では、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１のゲート絶縁膜ＧＯＸ１を酸化シリコン膜よりも誘電率の高い高誘電率膜から形成しているが、この理由について説明する。
【００６１】
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸ１として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸ１の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸ１として使用すると、転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００６２】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。このような理由から、本実施の形態１では、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のゲート絶縁膜ＧＯＸ１に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用しているのである。
【００６３】
なお、この高誘電率膜の材料としては、例えば酸化ハフニウム、酸化ハフニウムシリケート若しくは酸窒化ハフニウムシリケート等が用いられる。
【００６４】
続いて、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ１（ゲート電極Ｇ２）に、金属膜ＭＦ２とポリシリコン膜ＰＦ１との積層膜を使用している理由について説明する。
【００６５】
例えば、ゲート絶縁膜ＧＯＸ１として酸化シリコン膜を使用する場合には、通常、ゲート絶縁膜ＧＯＸ１上に形成されるゲート電極Ｇ１（ゲート電極Ｇ２）をポリシリコン膜から形成している。そして、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）では、ゲート電極Ｇ１（ゲート電極Ｇ２）を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。一方、本実施の形態１では説明しないが、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ）では、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。すなわち、ゲート絶縁膜ＧＯＸ１として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【００６６】
ところが、本実施の形態１のように、ゲート絶縁膜ＧＯＸ１として、高誘電率膜を使用すると、ポリシリコン膜よりなるゲート電極Ｇ１（ゲート電極Ｇ２）にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極Ｇ１（ゲート電極Ｇ２）の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜ＧＯＸ１として高誘電率膜を使用した場合、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）では、ゲート電極Ｇ１（ゲート電極Ｇ２）の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）のしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ）では、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１や駆動用ＭＩＳＦＥＴＱｄ１）と同様にしきい値電圧が上昇する。このように、ゲート電極Ｇ１（ゲート電極Ｇ２）の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。したがって、ゲート絶縁膜ＧＯＸ１として高誘電率膜を使用する場合、ゲート電極Ｇ１（ゲート電極Ｇ２）をポリシリコン膜から構成すると、しきい値電圧の調整がうまくできないことがわかる。
【００６７】
そこで、ゲート絶縁膜ＧＯＸ１に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、本実施の形態１では、ゲート絶縁膜ＧＯＸ１上に配置されるゲート電極Ｇ１（ゲート電極Ｇ２）を、ポリシリコン膜の単体膜ではなく、ゲート絶縁膜ＧＯＸ１に直接接触するように金属膜ＭＦ２を形成し、この金属膜ＭＦ２上にポリシリコン膜ＰＦ１を形成している。つまり、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）として、金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から形成している。このような構造をしているゲート電極Ｇ１（ゲート電極Ｇ２）は、ＭＩＰＳ（Metal Inserted Poly Silicon）電極と呼ばれている。
【００６８】
このように、ゲート電極Ｇ１（ゲート電極Ｇ２）をＭＩＰＳ電極から形成される場合、ゲート絶縁膜ＧＯＸ１に直接接触するのは金属膜ＭＦ２となる。このことから、ＭＩＰＳ電極によれば、ポリシリコン膜のように不純物を導入することでしきい値を調整することなく、金属膜ＭＦ２の種類を選択することでしきい値電圧を調整することができる。このため、ゲート電極Ｇ１（ゲート電極Ｇ２）としてＭＩＰＳ電極を使用することで、上述したフェルミレベルピニングの問題を回避することができる。
【００６９】
さらに、ゲート電極Ｇ１（ゲート電極Ｇ２）にＭＩＰＳ電極を使用するもう１つの理由について説明する。例えば、ゲート絶縁膜ＧＯＸ１上にポリシリコン膜を直接形成すると、ポリシリコン膜のゲート絶縁膜ＧＯＸ１側の界面に空乏化領域が形成される。この空乏化領域は絶縁領域として機能することから、空乏化領域が容量絶縁膜となり、ゲート絶縁膜ＧＯＸ１が見かけ上厚くなる現象が生じる。この結果、ゲート容量が設計値よりも小さくなるため、ＭＩＳＦＥＴのオン電流の確保が難しくなり、ＭＩＳＦＥＴの動作速度が低下する問題点が発生する。このポリシリコン膜の空乏化の問題は、ＭＩＳＦＥＴを微細化するにしたがって顕在化してきている。
【００７０】
そこで、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）としてＭＩＰＳ電極を使用している。このＭＩＰＳ電極によれば、ゲート絶縁膜ＧＯＸ１と直接接触する膜は金属膜ＭＦ２となるので、空乏化の問題は生じない。つまり、金属膜ＭＦ２は金属であり半導体のように空乏化しないため、ゲート電極Ｇ１（ゲート電極Ｇ２）の空乏化の問題が生じない。このため、ゲート容量が設計値よりも小さくなることを防止でき、ＭＩＳＦＥＴを微細化しても、オン電流を確保することができる。
【００７１】
以上のように、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）としてＭＩＰＳ電極を使用することにより、ゲート電極Ｇ１（ゲート電極Ｇ２）をポリシリコン膜の単体膜から形成する場合に生じるフェルミレベルピニングの問題や空乏化の問題を回避することができる。
【００７２】
ここで、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜から形成すると、フェルミレベルピニングの問題や空乏化の問題を解決することができることから、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成することも考えられる。しかし、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から構成せずに、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜であるＭＩＰＳ電極としている。この理由について説明する。
【００７３】
ＭＩＳＦＥＴの微細化に伴って、ゲート電極Ｇ１（ゲート電極Ｇ２）の加工精度も高くすることが要求される。ところが、一般的に金属膜の加工は難しくなっている。したがって、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成する場合、金属膜の膜厚が厚くなりゲート電極Ｇ１（ゲート電極Ｇ２）の加工精度を向上することが困難になる。つまり、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成する場合、加工精度を向上することが難しく、設計値通りのゲート長を有するゲート電極Ｇ１（ゲート電極Ｇ２）を形成することが難しくなっている。この場合、規定の電気的特性を得ることが困難になる上に、複数のＭＩＳＦＥＴで、ゲート長のばらつきが大きくなってしまう。
【００７４】
そこで、本実施の形態１では、ゲート電極Ｇ１（ゲート電極Ｇ２）を金属膜の単体膜から形成するのではなく、金属膜とポリシリコン膜の積層膜から形成している。このようにゲート電極Ｇ１（ゲート電極Ｇ２）を形成することにより、金属膜自体の膜厚を薄くすることができるので、金属膜の加工困難性を緩和することができる。そして、ポリシリコン膜は加工が容易であるので、ゲート電極Ｇ１（ゲート電極Ｇ２）をＭＩＰＳ電極とすることにより、ゲート電極Ｇ１（ゲート電極Ｇ２）を微細化しても、ゲート電極Ｇ１（ゲート電極Ｇ２）の加工精度を良好に保つことができ、所望の電気的特性を得やすいという利点を有することになる。
【００７５】
したがって、本実施の形態１では、フェルミレベルピニングや空乏化の問題を解決するためにゲート絶縁膜ＧＯＸ１に直接接触するように金属膜を使用するとともに、金属膜の加工困難性を緩和するために、ゲート電極Ｇ１（ゲート電極Ｇ２）として、金属膜とポリシリコン膜との積層膜を使用しているのである。すなわち、本実施の形態１のように、ゲート電極Ｇ１（ゲート電極Ｇ２）をＭＩＰＳ電極とすることにより、フェルミレベルピニングや空乏化の抑制と加工困難性の緩和とを両立することができる。
【００７６】
次に、本実施の形態１の特徴的構成であるゲートプラグの構造について、図面を参照しながら説明する。図４の右図は、図３のＢ−Ｂ線で切断した断面図である。図４の右図において、半導体基板１Ｓ上には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸ１を介してゲート電極Ｇ１およびゲート電極Ｇ３が形成されている。ここで、ゲート電極Ｇ１に接続するゲートプラグＧＰＬＧ１の構成と、ゲート電極Ｇ３に接続するゲートプラグＧＰＬＧ２の構成は同様なので、以下では、代表して、ゲート電極Ｇ１に接続するゲートプラグＧＰＬＧ１の構成について説明する。
【００７７】
ゲート電極Ｇ１は、ゲート絶縁膜ＧＯＸ１上に直接形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されているニッケルプラチナシリサイド膜ＣＳから形成されている。このように構成されているゲート電極Ｇ１の両側の側壁には、オフセットスペーサＯＳが形成されており、このオフセットスペーサＯＳの外側にサイドウォールＳＷが形成されている。
【００７８】
そして、ゲート電極Ｇ１を覆うように素子分離領域ＳＴＩ上に窒化シリコン膜ＳＮ１が形成されており、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬと窒化シリコン膜ＳＮ１を貫通するようにゲートプラグＧＰＬＧ１が形成されている。ゲートプラグＧＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上には、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１が形成されている。このバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１には配線溝が形成されており、配線溝の底部にゲートプラグＧＰＬＧ１が配置されている。配線溝の底面および側面にはバリア導体膜ＢＣＦが形成されており、このバリア導体膜ＢＣＦ上で配線溝を埋め込むように銅膜ＣＦが形成されている。配線溝にバリア導体膜ＢＣＦと銅膜ＣＦを埋め込むことにより、配線Ｌ１が形成されている。以上のことから、配線Ｌ１とゲート電極Ｇ１は、ゲートプラグＧＰＬＧ１を介して電気的に接続されていることになる。つまり、例えば、制御回路が多層配線と接続されており、この多層配線の最下層に形成されている配線Ｌ１と、配線Ｌ１と接続されているゲートプラグＧＰＬＧ１を介して、ゲート電極Ｇ１に、制御回路からのゲート電圧（ゲート信号）が印加されるようになっている。
【００７９】
ゲートプラグＧＰＬＧ１は、窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを貫通するように形成されたゲートコンタクトホールＧＣＮＴ１に、チタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを埋め込むことにより形成されている。つまり、ゲートプラグＧＰＬＧ１は、ゲートコンタクトホールＧＣＮＴ１の内壁に形成されたチタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦから構成されている。
【００８０】
ここで、本実施の形態１における第１特徴点は、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成している点にある。つまり、ゲートコンタクトホールＧＣＮＴ１は、ゲート電極Ｇ１の上面だけでなく、素子分離領域ＳＴＩ上にも達しているのである。これにより、ゲートコンタクトホールＧＣＮＴ１からは、ゲート電極Ｇ１の上面だけでなく、ゲート電極Ｇ１の片側の側面も露出することになる。したがって、ゲートコンタクトホールＧＣＮＴ１から露出するゲート電極Ｇ１の面積を大きくすることができる。このことは、ゲートコンタクトホールＧＣＮＴ１を埋め込むように形成されたゲートプラグＧＰＬＧ１とゲート電極Ｇ１の接触面積を大きくできることを意味している。この結果、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接触抵抗を小さくすることができる。つまり、ゲートプラグＧＰＬＧ１の径がゲート電極Ｇ１のゲート長よりも大きくなることにより、ゲートプラグＧＰＬＧ１がゲート電極Ｇ１の上面だけでなく、ゲート電極Ｇ１の片側の側面でも接触するようになる。ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との間の接触抵抗は、接触面積の大きさに比例することから、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接触面積を大きくすることにより、ゲート抵抗（寄生抵抗）を低減することができる。ゲート抵抗を低減することができるということは、抵抗による損失を低減できるので、半導体装置の電気的特性の向上を図ることができることに繋がるのである。
【００８１】
例えば、ゲートプラグＧＰＬＧ１の底面がゲート電極Ｇ１の上面だけで接続する場合を考える。ゲート電極Ｇ１の微細化が進むと、ゲート電極Ｇ１のゲート長が短くなる。このことは、ゲート電極Ｇ１の上面の面積が小さくなることを意味している。したがって、ゲートプラグＧＰＬＧ１がゲート電極Ｇ１の上面だけで接続する場合は、半導体素子の微細化に伴って（ゲート電極Ｇ１のゲート長の縮小化に伴って）、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１の接触面積が小さくなり、ゲート抵抗（寄生抵抗）が増大することになる。この場合、寄生抵抗による損失が大きくなり、半導体素子の電気的特性が劣化することになる。
【００８２】
これに対し、本実施の形態１では、ゲート電極Ｇ１のゲート長に比べて、ゲートプラグＧＰＬＧ１の径を大きく形成しているので、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接触を、ゲート電極Ｇ１の上面だけでなく、ゲート電極Ｇ１の片側の側面で行なうことになる。このため、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積を大きくすることができるのである。
【００８３】
さらに、ゲート電極Ｇ１は、金属膜ＭＦ２とポリシリコン膜ＰＦ１とニッケルプラチナシリサイド膜ＣＳからなる積層構造をしている。このとき、ゲート電極Ｇ１の上面だけでゲートプラグＧＰＬＧ１と接続する場合、ゲートプラグＧＰＬＧ１は、ニッケルプラチナシリサイド膜ＣＳだけと接続されることになる。これに対し、本実施の形態１では、ゲート電極Ｇ１の側面とも接続するので、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１や金属膜ＭＦ２とも直接接触することになる。特に、金属膜ＭＦ２は抵抗が小さいので、この金属膜ＭＦ２とゲートプラグＧＰＬＧ１とを直接接触する本実施の形態１の構成によれば、さらなる寄生抵抗の低減を図ることができるのである。
【００８４】
そして、本実施の形態１によれば、例えば、ゲート電極Ｇ１の上面における異物の付着などの理由により、ゲート電極Ｇ１の上面とゲートプラグＧＰＬＧ１との接続不良が発生しても、ゲート電極Ｇ１の側面とゲートプラグＧＰＬＧ１が接続しているので、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良のポテンシャルを低減することができる。つまり、本実施の形態１によれば、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性も向上することができる。
【００８５】
また、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成するという本実施の形態１における第１特徴点によれば、以下に示す効果も得られる。すなわち、ゲート電極Ｇ１の上面だけでゲートプラグＧＰＬＧ１と接続する構成では、ゲート電極Ｇ１の微細化に伴って、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との合わせずれが大きな問題となる。例えば、ゲート電極Ｇ１が微細化されると、わずかな合わせずれでも、ゲート電極Ｇ１の上面とゲートプラグＧＰＬＧ１の底面が重ならなくなる。この場合、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１が電気的に接続されなくなり、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良が発生する。つまり、ゲート電極Ｇ１の上面だけでゲートプラグＧＰＬＧ１と接続する構成では、微細化が進むにつれて、合わせずれによる接続不良が発生するポテンシャルが大きくなるのである。
【００８６】
これに対し、本実施の形態１では、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成している。すなわち、本実施の形態１によれば、ゲートプラグＧＰＬＧ１の底面をゲート電極Ｇ１の上面に正確に位置合わせする必要は少なくなる。そもそも、本実施の形態１では、ゲートプラグＧＰＬＧ１の径がゲート電極Ｇ１よりも大きく形成されているので、ゲートプラグＧＰＬＧ１の底面は、ゲート電極Ｇ１の上面だけでなく、素子分離領域ＳＴＩ上にも達する。このことから、本実施の形態１では、もともと、ゲート電極Ｇ１の上面にゲートプラグＧＰＬＧ１の底面を正確に位置合わせする必要が小さくなるのである。例えば、合わせずれによって、ゲートプラグＧＰＬＧ１の形成位置が多少ずれたとしても、ゲート電極Ｇ１の上面と側面でゲートプラグＧＰＬＧ１が接触していれば、接続不良は生じないのである。言い換えれば、本実施の形態１における第１特徴点によれば、合わせずれによるゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良の発生を小さくすることができるのである。本実施の形態１によれば、合わせずれに対するマージンを大きくとることができ、ゲート電極Ｇ１を微細化した場合であっても、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続不良を回避できるのである。したがって、本実施の形態１によれば、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【００８７】
続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１が形成されており、この凹部ＣＰ１にも導電材料が埋め込まれて、ゲートプラグＧＰＬＧ１の一部となっている点である。このように、金属膜ＭＦ２の側面に凹部ＣＰ１を形成することにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積をさらに大きくすることができるのである。例えば、上述した第１特徴点によれば、ゲート電極Ｇ１の上面と、ゲート電極Ｇ１の側面でゲートプラグＧＰＬＧ１と接続される。このとき、ゲート電極Ｇ１の側面との関係では、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面によって、ゲートプラグＧＰＬＧ１と接続することになる。
【００８８】
これに対し、第１特徴点だけでなく第２特徴点を有する半導体装置の場合、ゲートプラグＧＰＬＧ１と接続するゲート電極Ｇ１の側面の面積をさらに大きくすることができるのである。具体的には、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面に加えて、凹部ＣＰ１から露出するポリシリコン膜ＰＦ１の底面の一部もゲートプラグＧＰＬＧ１と接続することになる。すなわち、金属膜ＭＦ２の側面に凹部ＣＰ１を形成することより、この凹部ＣＰ１からポリシリコン膜ＰＦ１の底面の一部を露出することができるのである。この結果、金属膜ＭＦ２の側面に形成した凹部ＣＰ１に導電材料を埋め込むことにより、ゲートプラグＧＰＬＧ１との接触面積が大きくなるのである。なお、金属膜ＭＦ２の側面に形成される凹部ＣＰ１には、例えば、ゲートプラグＧＰＬＧ１を構成するチタン膜ＴＩおよび窒化チタン膜ＴＩＮを埋め込むことができる。
【００８９】
本実施の形態１では、第１特徴点と第２特徴点を両方備えることにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）をさらに低減することができる。また、ゲート電極Ｇ１の側面に凹部ＣＰ１を形成することにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性も向上する。以上のように、本実施の形態１によれば、ゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【００９０】
ここで、本実施の形態１では、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成することにあるが、この凹部ＣＰ１を形成しても、例えば、転送用ＭＩＳＦＥＴＱｔ１などの電気的特性に悪影響を与えないことを説明する。
【００９１】
例えば、図４の左図において、転送用ＭＩＳＦＥＴＱｔ１の金属膜ＭＦ２は、ゲート絶縁膜ＧＯＸ１上に直接形成されている。この金属膜ＭＦ２の仕事関数により、ゲート電極Ｇ１のしきい値電圧が決定されるため、金属膜ＭＦ２の役割は重大である。ここで、本実施の形態１では、図４の右図に示すように、金属膜ＭＦ２の側面に凹部ＣＰ１を形成している。したがって、仕事関数を決定する金属膜ＭＦ２の一部に凹部ＣＰ１を形成すると、ゲート電極Ｇ１のしきい値電圧が変化してしまうのではないかということが懸念される。
【００９２】
しかし、以下に示すように、金属膜ＭＦ２に凹部ＣＰ１を形成しても、ゲート電極Ｇ１のしきい値が変動することはないのである。この理由について説明する。
【００９３】
例えば、図３に示すように、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１とを接続する位置と、実際にゲート電極Ｇ１を有する転送用ＭＩＳＦＥＴＱｔ１が形成されている位置は異なっているのである。つまり、図３に示すように、ゲート電極Ｇ１は、アクティブ領域Ａｎ１から素子分離領域ＳＴＩ上に延在している。このため、ゲート電極Ｇ１とアクティブ領域Ａｎ１が立体交差している領域に転送用ＭＩＳＦＥＴＱｔ１が形成されており、ゲート電極Ｇ１が素子分離領域ＳＴＩ上に延在している領域で、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１が接続している。したがって、ゲートプラグＧＰＬＧ１の形成位置は、アクティブ領域Ａｎ１上ではなく、素子分離領域ＳＴＩ上であるので、ゲートプラグＧＰＬＧ１と転送用ＭＩＳＦＥＴＱｔ１とは形成位置が離れているのである。このことから、図４の右図に示すような構造は、ゲートプラグＧＰＬＧ１が形成されている素子分離領域ＳＴＩ上に形成されていることになる。つまり、素子分離領域ＳＴＩ上に形成されているゲート電極Ｇ１とゲートプラグＧＰＬＧ１の接続領域においてのみ、金属膜ＭＦ２の側面に凹部ＣＰ１が形成されているのである。言い換えれば、図４の左図に示すように、アクティブ領域Ａｎ１上に形成されているゲート電極Ｇ１については、ゲート絶縁膜ＧＯＸ１上に形成されている金属膜ＭＦ２に凹部ＣＰ１は形成されていないのである。したがって、転送用ＭＩＳＦＥＴＱｔ１などでは、何の問題もなく、金属膜ＭＦ２による仕事関数によってしきい値を調整することができるのである。
【００９４】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下の図では、左側に図３のＡ−Ａ線で切断した領域（ｎチャネル型ＭＩＳＦＥＴ形成領域）を示し、右側に図３のＢ−Ｂ線で切断したゲートコンタクト領域を示すものとする。
【００９５】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００９６】
次に、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００９７】
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００９８】
続いて、図６に示すように、半導体基板１Ｓ（ｐ型ウェルＰＷＬおよび素子分離領域ＳＴＩ）上に酸化ハフニウム膜ＨＦを形成する。酸化ハフニウム膜ＨＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。
【００９９】
そして、図７に示すように、酸化ハフニウム膜ＨＦ上に金属膜ＭＦ１を形成する。つまり、半導体基板１Ｓの全面に金属膜ＭＦ１を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ１をパターニングする。金属膜ＭＦ１のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域（図示せず）に金属膜ＭＦ１が残存し、その他の領域で金属膜ＭＦ１が除去するように行なわれる。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域と、このゲートコンタクト領域を示している図８では、金属膜ＭＦ１が除去されている。
【０１００】
次に、図８に示すように、金属膜ＭＦ１が除去されて露出している酸化ハフニウム膜ＨＦ上に酸化ランタン膜ＬＦを形成する。酸化ランタン膜ＬＦは、例えば、ＣＶＤ法やＡＬＤ法を使用することにより形成することができる。
【０１０１】
そして、図９に示すように、熱処理を施すことにより、酸化ハフニウム膜ＨＦ中に酸化ランタンを導入して、酸化ランタンを含む酸化ハフニウム膜からなるゲート絶縁膜ＧＯＸ１を形成する。このゲート絶縁膜ＧＯＸ１は、酸化ランタンを導入した酸化ハフニウム膜から構成されているので、酸化シリコン膜よりも誘電率の高い高誘電率膜である。
【０１０２】
続いて、図１０に示すように、ゲート絶縁膜ＧＯＸ１上に金属膜ＭＦ２を形成し、この金属膜ＭＦ２上にポリシリコン膜ＰＦ１を形成する。金属膜ＭＦ２は、金属や金属化合物から形成され、例えば、窒化チタン膜から形成されている。窒化チタン膜は、例えば、スパッタリング法を使用することにより形成することができる。また、ポリシリコン膜ＰＦ１も、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１０３】
次に、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１および金属膜ＭＦ２をパターニングする。ポリシリコン膜ＰＦ１および金属膜ＭＦ２のパターニングは、ゲート電極形成領域にだけ、ポリシリコン膜ＰＦ１および金属膜ＭＦ２が残存するように行なわれる。これにより、金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜からなるゲート電極Ｇ１〜ゲート電極Ｇ３が形成される。このゲート電極Ｇ１〜ゲート電極Ｇ３を加工する際、まず、加工容易なポリシリコン膜ＰＦ１を加工し、その後、加工が比較的難しい金属膜ＭＦ２を加工している。まず、ポリシリコン膜ＰＦ１を加工することにより、ゲート電極Ｇ１〜ゲート電極Ｇ３の外形（概略）が決定され、その後、金属膜ＭＦ２を加工して、ゲート電極Ｇ１〜ゲート電極Ｇ３が完成するので、ゲート電極Ｇ１〜ゲート電極Ｇ３が微細化されても、ゲート電極Ｇ１〜ゲート電極Ｇ３の形状を良好にすることができる。つまり、本実施の形態１によれば、加工が難しい金属膜ＭＦ２の単体膜を加工してゲート電極Ｇ１〜ゲート電極Ｇ３を形成する場合よりも、ゲート電極Ｇ１〜ゲート電極Ｇ３の加工精度を向上することができる。
【０１０４】
続いて、図１２に示すように、ゲート電極Ｇ１〜ゲート電極Ｇ３を形成した半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜に対して、異方性エッチングを施す。これにより、ゲート電極Ｇ１〜ゲート電極Ｇ３の両側の側壁にオフセットスペーサＯＳを形成する。このオフセットスペーサＯＳは、後述するように、ゲート電極Ｇ１〜ゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する際、ゲート電極Ｇ１〜ゲート電極Ｇ２の端部からチャネル領域の端部に至る領域への不純物の注入を調整するために形成されるものである。
【０１０５】
オフセットスペーサＯＳを形成した後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１〜ゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。浅いｎ型不純物拡散領域ＥＸ１は、半導体領域であり、リンや砒素などのｎ型不純物が導入されている。
【０１０６】
次に、図１３に示すように、半導体基板１Ｓ上に酸化シリコン膜および窒化シリコン膜からなる積層膜を形成する。酸化シリコン膜および窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１〜ゲート電極Ｇ３の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜と窒化シリコン膜の積層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜の単層膜や酸化シリコン膜の単層膜からなるサイドウォールＳＷを形成してもよい。
【０１０７】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１を形成する。深いｎ型不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入した半導体領域である。この深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０８】
このようにして、深いｎ型不純物拡散領域ＮＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１０９】
その後、図１４に示すように、半導体基板１Ｓ上にニッケルプラチナ膜を形成する。このとき、ゲート電極Ｇ１〜ゲート電極Ｇ３に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１にもニッケルプラチナ膜が直接接する。
【０１１０】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜ゲート電極Ｇ３を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ１〜ゲート電極Ｇ３は、金属膜ＭＦ２とポリシリコン膜ＰＦ１とニッケルプラチナシリサイド膜ＣＳの積層構造となる。ニッケルプラチナシリサイド膜ＣＳは、ゲート電極Ｇ１〜ゲート電極Ｇ３の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ１においても低抵抗化を図ることができる。
【０１１１】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルプラチナシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１を形成することができる。また、ゲート電極Ｇ１およびゲート電極Ｇ３を素子分離領域ＳＴＩ上にまで延在させて、ゲートコンタクト領域を形成することができる。
【０１１２】
続いて、図１５に示すように、ゲート電極Ｇ１〜ゲート電極Ｇ３を形成した半導体基板１Ｓ上に窒化シリコン膜ＳＮ１を形成する。この窒化シリコン膜ＳＮ１は、その後の工程で形成されるコンタクトホールを形成する際のエッチングストッパとなる膜である。この窒化シリコン膜ＳＮ１は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１１３】
そして、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、窒化シリコン膜ＳＮ１を介して、ゲート電極Ｇ１〜ゲート電極Ｇ３を覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【０１１４】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１Ｓにゲート電極Ｇ１〜ゲート電極Ｇ３が形成された凹凸のある状態である。つまり、半導体基板１Ｓにゲート電極Ｇ１〜ゲート電極Ｇ３が形成されているので、半導体基板１Ｓの表面は、凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１１５】
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２を形成する。具体的には、図１６の左側のｎチャネル型ＭＩＳＦＥＴ形成領域にコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３を形成し、図１６の右側のゲートコンタクト領域に、ゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２を形成する。このコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３と、ゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２は、同工程で形成される。
【０１１６】
このとき、ゲートコンタクトホールＧＣＮＴ１の径は、ゲート電極Ｇ１のゲート長よりも大きくなっている。したがって、ゲートコンタクトホールＧＣＮＴ１を形成することにより、ゲート電極Ｇ１の上面と片側の側面が露出し、さらに、素子分離領域ＳＴＩの表面の一部も露出することになる。同様に、ゲートコンタクトホールＧＣＮＴ２の径は、ゲート電極Ｇ３のゲート長よりも大きくなっている。したがって、ゲートコンタクトホールＧＣＮＴ２を形成することにより、ゲート電極Ｇ３の上面と片側の側面が露出し、さらに、素子分離領域ＳＴＩの表面の一部も露出することになる。
【０１１７】
続いて、図１７に示すように、ゲートコンタクトホールＧＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ１を形成する。同様に、ゲートコンタクトホールＧＣＮＴ２を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ１を形成する。このように金属膜ＭＦ２の側面に凹部ＣＰ１を形成するには、以下に示す処理を行なう。すなわち、ゲートコンタクトホールＧＣＮＴ１の内面とゲートコンタクトホールＧＣＮＴ２の内面に露出する金属膜ＭＦ２の一側面から、金属膜ＭＦ２の一部をウェットエッチングすることにより、金属膜ＭＦ２の一側面に凹部ＣＰ１を形成する。具体的に、このウェットエッチングは、ゲートコンタクトホールＧＣＮＴ１の内面とゲートコンタクトホールＧＣＮＴ２の内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施することにより行われる。このとき、ウェットエッチングを実施する処理時間を調整することにより、金属膜ＭＦ２の側面に形成される凹部ＣＰ１の深さを調整することができる。その後、洗浄処理としてＡＰＭ洗浄を行なう。ＡＰＭ洗浄とは、アンモニアと過酸化水素水の混合液による洗浄処理である。
【０１１８】
この硫酸処理と過水処理を行なう場合、ゲートコンタクトホールＧＣＮＴ１とゲートコンタクトホールＧＣＮＴ２の内面に露出している金属膜ＭＦ２だけがウェットエッチングされ、ポリシリコン膜ＰＦ１はエッチングされない。このため、図１７に示すように、露出している金属膜ＭＦ２の側面にだけエッチングによる凹部ＣＰ１が形成される。なお、硫酸処理および過水処理は、半導体基板１Ｓの全面について行なわれるが、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているコンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３からは、金属膜ＭＦ２は露出されていないので、ｎチャネル型ＭＩＳＦＥＴ形成領域では、金属膜ＭＦ２はウェットエッチングされないことになる。
【０１１９】
その後、図１８に示すように、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２の内部を含むコンタクト層間絶縁膜ＣＩＬ上にチタン膜ＴＩを形成する。このとき、本実施の形態１では、チタン膜ＴＩをＣＶＤ法により形成する。通常、チタン膜ＴＩは、スパッタリング法を使用して形成される。しかし、本実施の形態１では、ゲートコンタクトホールＧＣＮＴ１やゲートコンタクトホールＧＣＮＴ２の内部に形成されている凹部ＣＰ１の表面にもチタン膜ＴＩを形成する必要がある。このとき、チタン膜ＴＩをスパッタリング法で形成する場合、凹部ＣＰ１の幾何学的配置から、凹部ＣＰ１の内部にまでチタン原子を到達させることは困難となる。そこで、本実施の形態１では、ＣＶＤ法を使用することにより、チタン膜ＴＩを形成している。なぜなら、ＣＶＤ法によれば、凹部ＣＰ１の内部まで原料ガスを導入することができるので、凹部ＣＰ１の内部で化学反応によりチタン膜ＴＩが生成され、凹部ＣＰ１の表面にコンフォーマルなチタン膜ＴＩを生成することが可能となるからである。
【０１２０】
次に、図１９に示すように、チタン膜ＴＩ上に窒化チタン膜ＴＩＮを形成する。窒化チタン膜ＴＩＮは、例えば、チタン膜ＴＩの表面に対して、アンモニアガスによるプラズマ窒化処理により形成することができる。これにより、ゲートコンタクトホールＧＣＮＴ１やゲートコンタクトホールＧＣＮＴ２から露出する凹部ＣＰ１は、チタン膜ＴＩと窒化チタン膜ＴＩＮで充填される。このチタン膜ＴＩと窒化チタン膜ＴＩＮは、後述するタングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。
【０１２１】
続いて、図２０に示すように、窒化チタン膜ＴＩＮ上にタングステン膜ＷＦを形成する。これにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３の内部およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２の内部は、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦにより埋め込まれる。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用して形成することができる。通常、タングステン膜ＷＦを形成するＣＶＤ法では、原料ガスとしてシランガスを使用するが、本実施の形態１では、シランガスを使用せず、ジボラン（Ｂ２Ｈ６）ガスを使用している。なぜなら、ジボランガスを使用することにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３の内壁やゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２の内壁に与えるダメージを低減することができるからである。特に、本実施の形態１では、ゲートコンタクトホールＧＣＮＴ１やゲートコンタクトホールＧＣＮＴ２の内部に凹部ＣＰ１を形成しているが、ジボランを原料ガスとするＣＶＤ法を使用することにより、凹部ＣＰ１に対するダメージも低減することが可能となる。
【０１２２】
なお、本実施の形態１では、凹部ＣＰ１をチタン膜ＴＩと窒化チタン膜ＴＩＮで充填している。これは、タングステン膜ＷＦを形成する際のＣＶＤ法によるカバレッジ特性よりも、プラズマ窒化処理による窒化チタン膜ＴＩＮの形成の方が凹部ＣＰ１を埋め込む埋め込み特性が良好となるからである。つまり、埋め込み特性の良好なプラズマ窒化処理で形成される窒化チタン膜ＴＩＮで凹部ＣＰ１を充填すれば、ボイドの発生を抑制できるからである。言い換えれば、タングステン膜ＷＦで凹部ＣＰ１を埋め込む場合には、埋め込み特性の劣化からボイドが発生しやすくなり、凹部ＣＰ１を設けたことによる寄生抵抗の低減および接続信頼性の向上を充分に発揮できなくなるおそれがあるからである。
【０１２３】
その後、図２１に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ１〜コンタクトホールＣＮＴ３およびゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２内にだけ、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦを埋め込んだプラグＰＬＧ１〜プラグＰＬＧ３およびゲートプラグＧＰＬＧ１〜ゲートプラグＧＰＬＧ２を形成することができる。
【０１２４】
次に、図４に示すように、プラグＰＬＧ１〜プラグＰＬＧ３およびゲートプラグＧＰＬＧ１〜ゲートプラグＧＰＬＧ２を形成したコンタクト層間絶縁膜ＣＩＬの表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、コンタクト層間絶縁膜ＣＩＬの表面にプラズマ処理を施す。
【０１２５】
その後、コンタクト層間絶縁膜ＣＩＬ上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦを形成し、このバリア絶縁膜ＢＩＦ上に層間絶縁膜ＩＬ１を形成する。このバリア絶縁膜ＢＩＦは、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ１は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、コンタクト層間絶縁膜ＣＩＬの表面に対して、アンモニアガスによるプラズマ処理が実施されているので、コンタクト層間絶縁膜ＣＩＬとバリア絶縁膜ＢＩＦの密着性が向上する。
【０１２６】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１およびバリア絶縁膜ＢＩＦを貫通する配線溝（トレンチ）を形成する。この配線溝は、層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩＦを貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝の底部でプラグＰＬＧ１〜プラグＰＬＧ３およびゲートプラグＧＰＬＧ１〜ゲートプラグＧＰＬＧ２の表面が露出することになる。
【０１２７】
その後、配線溝を形成した層間絶縁膜ＩＬ１上にバリア導体膜ＢＣＦを形成する。具体的に、バリア導体膜ＢＣＦは、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。
【０１２８】
続いて、配線溝の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜ＢＣＦ上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦを形成する。この銅膜ＣＦは、配線溝に埋め込まれるように形成される。この銅膜ＣＦは、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２９】
次に、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜ＢＣＦおよび銅膜ＣＦをＣＭＰ法で除去する。これにより、配線溝にバリア導体膜ＢＣＦと銅膜ＣＦを埋め込んだ配線Ｌ１を形成することができる。さらに、配線Ｌ１上に多層配線を形成するが、これらの説明は省略する。以上のようにして、本実施の形態１における半導体装置を製造することができる。なお、本実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴを例に挙げて、ゲート電極とゲートプラグとの接続構造を説明したが、本実施の形態１におけるゲート電極とゲートプラグとの接続構造は、例えば、ＣＰＵのロジック回路を構成するＭＩＳＦＥＴなどにも適用することができる。
【０１３０】
以下に、本実施の形態１における半導体装置の変形例を説明する。図２２は、本実施の形態１における変形例１を示す図である。図２２では、ゲート電極とゲートプラグとを接続するゲートコンタクト領域が図示されている。図２２は、図４のゲートコンタクト領域を示す右図とほぼ同様の構成をしている。つまり、図２２に示す変形例１でも、ゲート電極Ｇ１（ゲート電極Ｇ３）のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点とを備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【０１３１】
図２２と図４の異なる点は、図２２では、ゲート電極Ｇ１（ゲート電極Ｇ３）の側壁にオフセットスペーサＯＳが形成されていない点である。このようにゲート電極Ｇ１（ゲート電極Ｇ３）の側壁にオフセットスペーサＯＳを形成しなくてもよい。
【０１３２】
図２３は、本実施の形態１における変形例２を示す図である。図２３では、ゲート電極とゲートプラグとを接続するゲートコンタクト領域が図示されている。図２３は、図４のゲートコンタクト領域を示す右図とほぼ同様の構成をしている。つまり、図２３に示す変形例２でも、ゲート電極Ｇ１（ゲート電極Ｇ３）のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点とを備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【０１３３】
図２３と図４の異なる点は、ゲート電極Ｇ１（ゲート電極Ｇ３）の側壁に形成されているサイドウォールＳＷの構成である。すなわち、図４では、酸化シリコン膜と窒化シリコン膜からなるサイドウォールＳＷが形成されているが、図２３では、窒化シリコン膜が、例えば、熱リン酸で除去されて、酸化シリコン膜だけのサイドウォールＳＷとなっている。このようなサイドウォールＳＷは、ディスポーザルサイドウォールと呼ばれる。このようにサイドウォールＳＷをディスポーザルサイドウォールとしてもよい。
【０１３４】
（実施の形態２）
前記実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴの構成を説明し、さらに、ｎチャネル型ＭＩＳＦＥＴのゲート電極とゲートプラグとの特徴的な接続構造について説明した。本実施の形態２では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｐチャネル型ＭＩＳＦＥＴの構成を説明し、さらに、シェアードプラグの特徴的な構成について説明する。本実施の形態２では、図３のＣ−Ｃ線による断面図を使用することにする。
【０１３５】
図２４は、図３のＣ−Ｃ線による断面図である。この図２４では、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１と、シェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２が図示されている。
【０１３６】
まず、負荷用ＭＩＳＦＥＴＱｐ１の構成について説明する。図２４に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｎ型ウェルＮＷＬが形成されている。このｎ型ウェルＮＷＬは、リンや砒素などのｎ型不純物を導入した半導体領域となっており、このｎ型ウェルＮＷＬ上に、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。具体的に、ｎ型ウェルＮＷＬ上にゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２（ゲート電極Ｇ５）が形成されている。
【０１３７】
ゲート絶縁膜ＧＯＸ２は、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されており、例えば、酸化ハフニウムに酸化アルミニウムを導入したハフニウム系絶縁膜から構成されている。ゲート電極Ｇ２（ゲート電極Ｇ５）は、ゲート絶縁膜ＧＯＸ２上に直接接触するように形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されたニッケルプラチナシリサイド膜ＣＳから形成されている。金属膜ＭＦ２は、例えば、窒化チタン膜から形成されている。また、本実施の形態２では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ２（ゲート電極Ｇ５）の低抵抗化を図るため、ニッケルプラチナシリサイド膜ＣＳを形成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。
【０１３８】
続いて、ゲート電極Ｇ２（ゲート電極Ｇ５）の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【０１３９】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にニッケルプラチナシリサイド膜ＣＳが形成されている。
【０１４０】
サイドウォールＳＷは、負荷用ＭＩＳＦＥＴＱｐ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、負荷用ＭＩＳＦＥＴＱｐ１のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１とニッケルプラチナシリサイド膜ＣＳより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２（ゲート電極Ｇ５）の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上に負荷用ＭＩＳＦＥＴＱｐ１が形成されている。
【０１４１】
続いて、負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図２４に示すように、負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓ上には、負荷用ＭＩＳＦＥＴＱｐ１を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、負荷用ＭＩＳＦＥＴＱｐ１のソース領域に達するプラグＰＬＧ４が形成されている。このプラグＰＬＧ４は、例えば、チタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦとをコンタクトホールＣＮＴ４に埋め込むことにより形成されている。チタン膜ＴＩおよび窒化チタン膜ＴＩＮは、タングステン膜ＷＦを構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【０１４２】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ４が露出する配線溝に、バリア導体膜ＢＣＦと、銅を主体とする膜（以下、銅膜ＣＦと記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜ＢＣＦと、バリア導体膜ＢＣＦ上で配線溝を埋め込むように形成された銅膜ＣＦから形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上に負荷用ＭＩＳＦＥＴＱｐ１が形成され、この負荷用ＭＩＳＦＥＴＱｐ１上に配線Ｌ１が形成されている。
【０１４３】
ここで、前記実施の形態１において、ゲート絶縁膜ＧＯＸ１は、酸化ランタンを添加した酸化ハフニウム膜から形成されているのに対し、本実施の形態２において、ゲート絶縁膜ＧＯＸ２は、酸化アルミニウムを添加した酸化ハフニウム膜から形成されている。このように、前記実施の形態１で説明したｎチャネル型ＭＩＳＦＥＴと、本実施の形態２で説明しているｐチャネル型ＭＩＳＦＥＴで、ゲート絶縁膜に異なる種類の膜を使用している。この理由について説明する。
【０１４４】
ゲート電極を金属膜（金属化合物膜を含む）から構成する場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでしきい値電圧を低下させるための仕事関数値が異なる。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用することが考えられる。しかし、異なる種類の金属膜に対して、同時にゲート電極の垂直加工性を確保する必要がある。すなわち、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合、異なる両方の金属膜について垂直加工性を確保しなければならなくなる。そこで、前記実施の形態１で説明したｎチャネル型ＭＩＳＦＥＴのゲート電極と本実施の形態２で説明しているｐチャネル型ＭＩＳＦＥＴのゲート電極とを同一組成の積層膜（窒化チタン膜とポリシリコン膜）から構成している。この場合、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とを同時に最適に調整することはできなくなる。このため、前記実施の形態１で説明したｎチャネル型ＭＩＳＦＥＴのゲート電極と、本実施の形態２で説明しているｐチャネル型ＭＩＳＦＥＴのゲート電極を同一の組成とする一方、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを異なる組成にしているのである。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１と、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とを異なる組成の膜とすることにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とをともに低下させることができるのである。このような理由から、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを酸化シリコン膜よりも誘電率の高い高誘電率膜とし、かつ、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の組成を変えているのである。
【０１４５】
続いて、本実施の形態２における特徴的構成であるシェアードコンタクトの構成について説明する。図２４では、シェアードコンタクトＳＰＬＧ１とシェアードコンタクトＳＰＬＧ２が図示されているが、同様の構成をしているので、シェアードコンタクトＳＰＬＧ１を例に挙げて説明することにする。
【０１４６】
まず、図２に示すように、ＳＲＡＭのメモリセルＭＣにおいて、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域は、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極と接続されている。負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域と、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極との接続を配線で行なうこともできるが、本実施の形態１のＳＲＡＭでは、この接続をシェアードプラグで行なっている。つまり、シェアードプラグとは、例えば、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域と、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極との両方に接続するように形成されたプラグである。
【０１４７】
具体的に、図３に示すように、負荷用ＭＩＳＦＥＴＱｐ１のアクティブ領域Ａｐ１と、負荷用ＭＩＳＦＥＴＱｐ２および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇ４がシェアードプラグＳＰＬＧ１で接続されている。以下に、このシェアードプラグＳＰＬＧ１の構造について説明する。
【０１４８】
図２４は、図３のＣ−Ｃ線で切断した断面図である。図２４において、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域にｎ型ウェルＮＷＬが形成されている。このｎ型ウェルＮＷＬ上に負荷用ＭＩＳＦＥＴＱｐ１が形成されている。一方、素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸ２を介してゲート電極Ｇ４が形成されている。
【０１４９】
ゲート電極Ｇ４は、ゲート絶縁膜ＧＯＸ２上に直接形成された金属膜ＭＦ２と、この金属膜ＭＦ２上に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の表面に形成されているニッケルプラチナシリサイド膜ＣＳから形成されている。このように構成されているゲート電極Ｇ４の左側の側壁には、オフセットスペーサＯＳが形成されており、このオフセットスペーサＯＳの外側にサイドウォールＳＷが形成されている。
【０１５０】
そして、ゲート電極Ｇ４および負荷用ＭＩＳＦＥＴＱｐ１を覆うように窒化シリコン膜ＳＮ１が形成されており、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬと窒化シリコン膜ＳＮ１を貫通するようにシェアードプラグＳＰＬＧ１およびプラグＰＬＧ４が形成されている。シェアードプラグＳＰＬＧ１およびプラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上には、バリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１が形成されている。このバリア絶縁膜ＢＩＦと層間絶縁膜ＩＬ１には配線溝が形成されており、配線溝の底部にシェアードプラグＳＰＬＧ１やプラグＰＬＧ４が配置されている。配線溝の底面および側面にはバリア導体膜ＢＣＦが形成されており、このバリア導体膜ＢＣＦ上で配線溝を埋め込むように銅膜ＣＦが形成されている。配線溝にバリア導体膜ＢＣＦと銅膜ＣＦを埋め込むことにより、配線Ｌ１が形成されている。
【０１５１】
プラグＰＬＧ４は、窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを貫通するように形成されたコンタクトホールＣＮＴ４に、チタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを埋め込むことにより形成されている。つまり、プラグＰＬＧ４は、コンタクトホールＣＮＴ４の内壁に形成されたチタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦから構成されている。このプラグＰＬＧ４は、底面で負荷用ＭＩＳＦＥＴＱｐ１のソース領域（浅いｐ型不純物拡散領域ＥＸ２および深いｐ型不純物拡散領域ＰＲ１）と電気的に接続されている。
【０１５２】
シェアードプラグＳＰＬＧ１は、窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを貫通するように形成されたシェアードコンタクトホールＳＣＮＴ１に、チタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを埋め込むことにより形成されている。つまり、シェアードプラグＳＰＬＧ１は、シェアードコンタクトホールＳＣＮＴ１の内壁に形成されたチタン膜ＴＩと、チタン膜ＴＩ上に形成された窒化チタン膜ＴＩＮと、窒化チタン膜ＴＩＮ上に形成されたタングステン膜ＷＦから構成されている。このシェアードプラグＳＰＬＧ１は、素子分離領域ＳＴＩ上に延在しているゲート電極Ｇ４と、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（浅いｐ型不純物拡散領域ＥＸ２および深いｐ型不純物拡散領域ＰＲ１）の両方と電気的に接続されている。これにより、ゲート電極Ｇ４と負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域とは、シェアードプラグＳＰＬＧ１で接続されることになる。
【０１５３】
ここで、本実施の形態２における特徴点は、ゲート電極Ｇ４を構成する金属膜ＭＦ２の右側面に凹部ＣＰ２が形成されており、この凹部ＣＰ２にも導電材料が埋め込まれて、シェアードプラグＳＰＬＧ１の一部となっている点である。このように、金属膜ＭＦ２の右側面に凹部ＣＰ２を形成することにより、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接触面積を大きくすることができるのである。例えば、凹部ＣＰ２が形成されていないシェアードプラグを考えると、このシェアードプラグは、ゲート電極Ｇ４の上面と、ゲート電極Ｇ４の側面で接続される。このとき、ゲート電極Ｇ４の側面との関係では、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面によって、シェアードプラグと接続することになる。
【０１５４】
これに対し、本実施の形態２の場合、シェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４の側面の面積をさらに大きくすることができるのである。具体的には、ニッケルプラチナシリサイド膜ＣＳの側面、ポリシリコン膜ＰＦ１の側面および金属膜ＭＦ２の側面に加えて、凹部ＣＰ２から露出するポリシリコン膜ＰＦ１の底面の一部もシェアードプラグＳＰＬＧ１と接続することになる。すなわち、金属膜ＭＦ２の側面に凹部ＣＰ２を形成することより、この凹部ＣＰ２からポリシリコン膜ＰＦ１の底面の一部を露出することができるのである。この結果、金属膜ＭＦ２の側面に形成した凹部ＣＰ２に導電材料を埋め込むことにより、シェアードプラグＳＰＬＧ１との接触面積が大きくなるのである。なお、金属膜ＭＦ２の側面に形成される凹部ＣＰ２には、例えば、シェアードプラグＳＰＬＧ１を構成するチタン膜ＴＩおよび窒化チタン膜ＴＩＮを埋め込むことができる。
【０１５５】
このように、本実施の形態２では、ゲート電極Ｇ４の側面に凹部ＣＰ２を形成するという特徴により、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）を低減することができる。また、本実施の形態２によれば、上述した特徴により、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接続信頼性も向上する。
【０１５６】
さらに、本実施の形態２によれば、ゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成する特徴点を有することで、シェアードプラグＳＰＬＧ１と、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域との接続信頼性も向上することについて説明する。
【０１５７】
まず、シェアードプラグＳＰＬＧ１を形成するには、窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬを貫通するシェアードコンタクトホールＳＣＮＴ１を形成する。そして、シェアードコンタクトホールＳＣＮＴ１を形成した後に、このシェアードコンタクトホールＳＣＮＴ１の底部から露出するニッケルプラチナシリサイド膜ＣＳ（負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域）の表面を洗浄することが行なわれる。このとき、ニッケルプラチナシリサイド膜ＣＳの表面を十分に洗浄するためには、金属膜に対してエッチングレートが大きい薬液を使用することが望ましい。これにより、ニッケルプラチナシリサイド膜ＣＳの表面が充分に洗浄されて、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域の一部を構成するニッケルプラチナシリサイド膜ＣＳと、シェアードプラグＳＰＬＧ１との接続信頼性を向上させることができる。
【０１５８】
ところが、シェアードプラグＳＰＬＧ１は、ニッケルプラチナシリサイド膜ＣＳだけでなく、素子分離領域ＳＴＩ上に形成されているゲート電極Ｇ４とも接続する。すなわち、シェアードコンタクトホールＳＣＮＴ１の内面には、ニッケルプラチナシリサイド膜ＣＳの表面だけでなく、ゲート電極Ｇ４の側面も露出することになる。具体的に、ゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の側面も露出することになる。
【０１５９】
したがって、このシェアードコンタクトホールＳＣＮＴ１の底部から露出するニッケルプラチナシリサイド膜ＣＳ（負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域）の表面を洗浄する場合、金属膜に対してエッチングレートの大きな薬液を使用すると、シェアードコンタクトホールＳＣＮＴ１から露出するゲート電極Ｇ４の金属膜ＭＦ２も側面からエッチングされてしまう。このことを防止するため、従来、シェアードコンタクトホールＳＣＮＴ１から露出するニッケルプラチナシリサイド膜ＣＳの洗浄は、金属膜に対してエッチングレートの小さい薬液を使用することが行なわれている。しかし、金属膜に対してエッチングレートの小さい薬液では、充分にニッケルプラチナシリサイド膜ＣＳの表面を洗浄することができないことが多く、結果として、シェアードプラグＳＰＬＧ１と負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域との接続信頼性が低下する問題点が生じている。
【０１６０】
そこで、本実施の形態１では、シェアードコンタクトホールＳＣＮＴ１から露出するニッケルプラチナシリサイド膜ＣＳの洗浄を充分に行なうため、金属膜に対してエッチングレートの高い薬液を使用することとしている。この場合、ゲート電極Ｇ４の側面から露出する金属膜ＭＦ２もエッチングされてしまうが、本実施の形態２では、この金属膜ＭＦ２がエッチングされてしまうことを積極的に利用しているのである。つまり、シェアードコンタクトホールＳＣＮＴ１の内部の洗浄によって金属膜ＭＦ２の側面に凹部ＣＰ２が形成されるが、本実施の形態２では、この凹部ＣＰ２にも導電材料を埋め込んで、シェアードプラグＳＰＬＧ１の一部として利用しているのである。この結果、凹部ＣＰ２から露出するポリシリコン膜ＰＦ１の底部もゲート電極Ｇ４とシェアードプラグＳＰＬＧ１の接続部として利用できるので、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１の接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）を低減することができるのである。
【０１６１】
以上のことから、ゲート電極Ｇ４を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成するという構成をシェアードプラグＳＰＬＧ１に適用する場合、直接の効果としては、ゲート抵抗（寄生抵抗）を低減することができることに表れる。さらに、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１の洗浄に、ニッケルプラチナシリサイド膜ＣＳの表面に対する洗浄効果の高い薬液を使用することができるので、シェアードプラグＳＰＬＧ１と負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（ニッケルプラチナシリサイド膜ＣＳ）との接続信頼性も向上させることができる顕著な効果を有するのである。
【０１６２】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下の図面では、ｐチャネル型ＭＩＳＦＥＴ形成領域を図示している。
【０１６３】
まず、図２５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１６４】
次に、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に不純物を導入してｎ型ウェルＮＷＬを形成する。ｎ型ウェルＮＷＬは、例えばリンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１６５】
続いて、ｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１６６】
続いて、図２６に示すように、半導体基板１Ｓ（ｎ型ウェルＮＷＬおよび素子分離領域ＳＴＩ）上に酸化ハフニウム膜ＨＦを形成する。酸化ハフニウム膜ＨＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化ハフニウム膜ＨＦに酸化アルミニウムを添加する。
【０１６７】
そして、図２７に示すように、酸化ハフニウム膜ＨＦ上に金属膜ＭＦ１を形成する。つまり、半導体基板１Ｓの全面に金属膜ＭＦ１を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ１をパターニングする。金属膜ＭＦ１のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域（図２７に示す領域）に金属膜ＭＦ１が残存し、その他の領域（図示せず）で金属膜ＭＦ１が除去するように行なわれる。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域（図示せず）では、金属膜ＭＦ１が除去されている。
【０１６８】
次に、図２８に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、金属膜ＭＦ１上に酸化ランタン膜ＬＦを形成する。酸化ランタン膜ＬＦは、例えば、ＣＶＤ法やＡＬＤ法を使用することにより形成することができる。なお、図示しないｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化ハフニウム膜ＨＦ上に酸化ランタン膜ＬＦが形成される。
【０１６９】
そして、熱処理を施すことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域（図示せず）では、酸化ハフニウム膜ＨＦ中に酸化ランタンを導入して、酸化ランタンを含む酸化ハフニウム膜からなるゲート絶縁膜を形成する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域では、図２９に示すように、酸化ランタン膜ＬＦと金属膜ＭＦ１を除去することにより、酸化アルミニウムを添加した酸化ハフニウム膜ＨＦを露出する。ｐチャネル型ＭＩＳＦＥＴ形成領域では、この酸化アルミニウムを添加した酸化ハフニウム膜ＨＦがゲート絶縁膜ＧＯＸ２となる。このゲート絶縁膜ＧＯＸ２は、酸化シリコン膜よりも誘電率の高い高誘電率膜である。
【０１７０】
続いて、図３０に示すように、ゲート絶縁膜ＧＯＸ２上に金属膜ＭＦ２を形成し、この金属膜ＭＦ２上にポリシリコン膜ＰＦ１を形成する。金属膜ＭＦ２は、金属や金属化合物から形成され、例えば、窒化チタン膜から形成されている。窒化チタン膜は、例えば、スパッタリング法を使用することにより形成することができる。また、ポリシリコン膜ＰＦ１も、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１７１】
次に、図３１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１および金属膜ＭＦ２をパターニングする。ポリシリコン膜ＰＦ１および金属膜ＭＦ２のパターニングは、ゲート電極形成領域にだけ、ポリシリコン膜ＰＦ１および金属膜ＭＦ２が残存するように行なわれる。これにより、金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜からなるゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５が形成される。このゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を加工する際、まず、加工容易なポリシリコン膜ＰＦ１を加工し、その後、加工が比較的難しい金属膜ＭＦ２を加工している。まず、ポリシリコン膜ＰＦ１を加工することにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の外形（概略）が決定され、その後、金属膜ＭＦ２を加工して、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５が完成するので、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５が微細化されても、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の形状を良好にすることができる。つまり、本実施の形態２によれば、加工が難しい金属膜ＭＦ２の単体膜を加工してゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を形成する場合よりも、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の加工精度を向上することができる。
【０１７２】
続いて、図３２に示すように、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を形成した半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜に対して、異方性エッチングを施す。これにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の両側の側壁にオフセットスペーサＯＳを形成する。このオフセットスペーサＯＳは、後述するように、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する際、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の端部からチャネル領域の端部に至る領域への不純物の注入を調整するために形成されるものである。
【０１７３】
オフセットスペーサＯＳを形成した後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する。浅いｐ型不純物拡散領域ＥＸ２は、半導体領域であり、ボロンなどのｐ型不純物が導入されている。
【０１７４】
次に、図３３に示すように、半導体基板１Ｓ上に酸化シリコン膜および窒化シリコン膜からなる積層膜を形成する。酸化シリコン膜および窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜と窒化シリコン膜の積層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜の単層膜や酸化シリコン膜の単層膜からなるサイドウォールＳＷを形成してもよい。
【０１７５】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１を形成する。深いｐ型不純物拡散領域ＰＲ１は、ボロンなどのｐ型不純物を導入した半導体領域である。この深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってソース領域が形成される。同様に、深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１７６】
このようにして、深いｐ型不純物拡散領域ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１７７】
その後、図３４に示すように、半導体基板１Ｓ上にニッケルプラチナ膜を形成する。このとき、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｐ型不純物拡散領域ＰＲ１にもニッケルプラチナ膜が直接接する。
【０１７８】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５は、金属膜ＭＦ２とポリシリコン膜ＰＦ１とニッケルプラチナシリサイド膜ＣＳの積層構造となる。ニッケルプラチナシリサイド膜ＣＳは、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５の低抵抗化のために形成される。同様に、上述した熱処理により、深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜ＣＳが形成される。このため、深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１７９】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態２では、ニッケルプラチナシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に負荷用ＭＩＳＦＥＴＱｐ１を形成することができる。また、ゲート電極Ｇ４を素子分離領域ＳＴＩ上にまで延在させることができる。
【０１８０】
続いて、図３５に示すように、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を形成した半導体基板１Ｓ上に窒化シリコン膜ＳＮ１を形成する。この窒化シリコン膜ＳＮ１は、その後の工程で形成されるコンタクトホールを形成する際のエッチングストッパとなる膜である。この窒化シリコン膜ＳＮ１は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１８１】
そして、窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、窒化シリコン膜ＳＮ１を介して、ゲート電極Ｇ２、ゲート電極Ｇ４およびゲート電極Ｇ５を覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【０１８２】
次に、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４を形成する。このシェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２と、コンタクトホールＣＮＴ４は、同工程で形成される。シェアードコンタクトホールＳＣＮＴ１は、ゲート電極Ｇ４の上面の一部、右側面を露出するとともに、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（ニッケルプラチナシリサイド膜ＣＳ）の表面も露出するように形成される。一方、コンタクトホールＣＮＴ４は、負荷用ＭＩＳＦＥＴＱｐ１のソース領域（ニッケルプラチナシリサイド膜ＣＳ）の表面を露出するように形成される。
【０１８３】
続いて、図３７に示すように、シェアードコンタクトホールＳＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ２を形成する。このように金属膜ＭＦ２の側面に凹部ＣＰ２を形成するには、以下に示す処理を行なう。すなわち、シェアードコンタクトホールＳＣＮＴ１の内面に露出する金属膜ＭＦ２の一側面から、金属膜ＭＦ２の一部をウェットエッチングすることにより、金属膜ＭＦ２の一側面に凹部ＣＰ２を形成する。具体的に、このウェットエッチングは、シェアードコンタクトホールＳＣＮＴ１の内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施することにより行われる。このとき、ウェットエッチングを実施する処理時間を調整することにより、金属膜ＭＦ２の側面に形成される凹部ＣＰ２の深さを調整することができる。その後、洗浄処理としてＡＰＭ洗浄を行なう。ＡＰＭ洗浄とは、アンモニアと過酸化水素水の混合液による洗浄処理である。
【０１８４】
この硫酸処理と過水処理を行なう場合、シェアードコンタクトホールＳＣＮＴ１の内面に露出している金属膜ＭＦ２だけがウェットエッチングされ、ポリシリコン膜ＰＦ１はエッチングされない。このため、図３７に示すように、露出している金属膜ＭＦ２の側面にだけエッチングによる凹部ＣＰ２が形成される。なお、硫酸処理および過水処理は、半導体基板１Ｓの全面について行なわれるが、コンタクトホールＣＮＴ４からは、金属膜ＭＦ２は露出されていないので、ゲート電極Ｇ２やゲート電極Ｇ５を構成する金属膜ＭＦ２はウェットエッチングされないことになる。
【０１８５】
ここで、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１の内面に対して硫酸処理と過水処理を実施しているので、シェアードコンタクトホールＳＣＮＴ１の底面に露出するニッケルプラチナシリサイド膜ＣＳの表面を充分に洗浄することができる。つまり、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１の洗浄に、ニッケルプラチナシリサイド膜ＣＳの表面に対する洗浄効果の高い薬液を使用することができる。
【０１８６】
その後、図３８に示すように、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４の内部を含むコンタクト層間絶縁膜ＣＩＬ上にチタン膜ＴＩを形成する。このとき、本実施の形態２では、チタン膜ＴＩをＣＶＤ法により形成する。通常、チタン膜ＴＩは、スパッタリング法を使用して形成される。しかし、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１やシェアードコンタクトホールＳＣＮＴ２の内部に形成されている凹部ＣＰ２の表面にもチタン膜ＴＩを形成する必要がある。このとき、チタン膜ＴＩをスパッタリング法で形成する場合、凹部ＣＰ２の幾何学的配置から、凹部ＣＰ２の内部にまでチタン原子を到達させることは困難となる。そこで、本実施の形態２では、ＣＶＤ法を使用することにより、チタン膜ＴＩを形成している。なぜなら、ＣＶＤ法によれば、凹部ＣＰ２の内部まで原料ガスを導入することができるので、凹部ＣＰ２の内部で化学反応によりチタン膜ＴＩが生成され、凹部ＣＰ２の表面にコンフォーマルなチタン膜ＴＩを生成することが可能となるからである。
【０１８７】
次に、図３９に示すように、チタン膜ＴＩ上に窒化チタン膜ＴＩＮを形成する。窒化チタン膜ＴＩＮは、例えば、チタン膜ＴＩの表面に対して、アンモニアガスによるプラズマ窒化処理により形成することができる。これにより、シェアードコンタクトホールＳＣＮＴ１やシェアードコンタクトホールＳＣＮＴ２から露出する凹部ＣＰ２は、チタン膜ＴＩと窒化チタン膜ＴＩＮで充填される。このチタン膜ＴＩと窒化チタン膜ＴＩＮは、後述するタングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。
【０１８８】
続いて、図４０に示すように、窒化チタン膜ＴＩＮ上にタングステン膜ＷＦを形成する。これにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２の内部およびコンタクトホールＣＮＴ４の内部は、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦにより埋め込まれる。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用して形成することができる。通常、タングステン膜ＷＦを形成するＣＶＤ法では、原料ガスとしてシランガスを使用するが、本実施の形態２では、シランガスを使用せず、ジボラン（Ｂ２Ｈ６）ガスを使用している。なぜなら、ジボランガスを使用することにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２の内壁やコンタクトホールＣＮＴ４の内壁に与えるダメージを低減することができるからである。特に、本実施の形態２では、シェアードコンタクトホールＳＣＮＴ１やシェアードコンタクトホールＳＣＮＴ２の内部に凹部ＣＰ２を形成しているが、ジボランを原料ガスとするＣＶＤ法を使用することにより、凹部ＣＰ２に対するダメージも低減することが可能となる。
【０１８９】
なお、本実施の形態２では、凹部ＣＰ２をチタン膜ＴＩと窒化チタン膜ＴＩＮで充填している。これは、タングステン膜ＷＦを形成する際のＣＶＤ法によるカバレッジ特性よりも、プラズマ窒化処理による窒化チタン膜ＴＩＮの形成の方が凹部ＣＰ２を埋め込む埋め込み特性が良好となるからである。つまり、埋め込み特性の良好なプラズマ窒化処理で形成される窒化チタン膜ＴＩＮで凹部ＣＰ２を充填すれば、ボイドの発生を抑制できるからである。言い換えれば、タングステン膜ＷＦで凹部ＣＰ２を埋め込む場合には、埋め込み特性の劣化からボイドが発生しやすくなり、凹部ＣＰ２を設けたことによる寄生抵抗の低減および接続信頼性の向上を充分に発揮できなくなるおそれがあるからである。
【０１９０】
その後、図４１に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４内にだけ、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦを埋め込んだシェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２およびプラグＰＬＧ４を形成することができる。その後は前記実施の形態１と同様にして、例えば、ダマシン法により、配線Ｌ１（図２４参照）を形成する。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１９１】
以下に、本実施の形態２における半導体装置の変形例を説明する。図４２は、本実施の形態２における変形例１を示す図である。図４２では、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１と、シェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２が図示されている。図４２に示す変形例１も、ゲート電極Ｇ４を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成する特徴点を備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、例えば、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接続信頼性を向上することができる。
【０１９２】
図４２と図２４の異なる点は、図４２では、ゲート電極Ｇ２（ゲート電極Ｇ４、ゲート電極Ｇ５）の側壁にオフセットスペーサＯＳが形成されていない点である。このようにゲート電極Ｇ２（ゲート電極Ｇ４、ゲート電極Ｇ５）の側壁にオフセットスペーサＯＳを形成しなくてもよい。
【０１９３】
図４３は、本実施の形態２における変形例２を示す図である。図４３では、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１と、シェアードプラグＳＰＬＧ１〜シェアードプラグＳＰＬＧ２が図示されている。図４３に示す変形例２も、ゲート電極Ｇ４を構成する金属膜ＭＦ２の側面に凹部ＣＰ２を形成する特徴点を備えている。したがって、ゲート抵抗（寄生抵抗）の低減と、例えば、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との接続信頼性を向上することができる。
【０１９４】
図４３と図２４の異なる点は、ゲート電極Ｇ２（ゲート電極Ｇ４、ゲート電極Ｇ５）の側壁に形成されているサイドウォールＳＷの構成である。すなわち、図２４では、酸化シリコン膜と窒化シリコン膜からなるサイドウォールＳＷが形成されているが、図４３では、窒化シリコン膜が、例えば、熱リン酸で除去されて、酸化シリコン膜だけのサイドウォールＳＷとなっている。このようなサイドウォールＳＷは、ディスポーザルサイドウォールと呼ばれる。このようにサイドウォールＳＷをディスポーザルサイドウォールとしてもよい。
【０１９５】
（実施の形態３）
前記実施の形態１では、図４に示すように、例えば、素子分離領域ＳＴＩ上でゲートプラグＧＰＬＧ１と接続するゲート電極Ｇ１において、ゲート電極Ｇ１の一部を構成する金属膜ＭＦ２の一側面に凹部ＣＰ１を形成することにより、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との間の寄生抵抗の低減および接続信頼性の向上を図っている。一方、前記実施の形態２では、図２４に示すように、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域と、素子分離領域ＳＴＩ上に形成されているゲート電極Ｇ４とを同時に接続するシェアードプラグＳＰＬＧ１において、このシェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の一側面に凹部ＣＰ２を形成している。これにより、前記実施の形態２においても、ゲート電極Ｇ４とシェアードプラグＳＰＬＧ１との間の寄生抵抗の低減および接続信頼性の向上を図ることができるとしている。
【０１９６】
このように前記実施の形態１では、ゲートプラグＧＰＬＧ１と接続するゲート電極Ｇ１に特徴がある一方、前記実施の形態２では、シェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４に特徴がある。したがって、ゲートプラグＧＰＬＧ１と接続する金属膜ＭＦ２の一側面にだけ凹部ＣＰ１を形成してもよいし、シェアードプラグＳＰＬＧ１と接続するゲート電極Ｇ４の一部を構成する金属膜ＭＦ２の一側面にだけ凹部ＣＰ２を形成してもよい。さらに、ゲートプラグＧＰＬＧ１と接続する金属膜ＭＦ２の一側面に凹部ＣＰ２を形成するとともに、シェアードプラグＳＰＬＧ１と接続する金属膜ＭＦ２の一側面にも凹部ＣＰ２を形成してもよい。本実施の形態３では、ゲートプラグＧＰＬＧ１と接続する金属膜ＭＦ２と、シェアードプラグＳＰＬＧ１と接続する金属膜ＭＦ２の両方に凹部ＣＰ１（凹部ＣＰ２）を形成する製造工程について説明する。
【０１９７】
図４４の左図は、前記実施の形態１で説明した図５から図１５までの工程を経た断面図であり、図４４の右図は、前記実施の形態２で説明した図２５から図３５までの工程を経た断面図である。前記実施の形態１の図５〜図１５の工程と、前記実施の形態２の図２５〜図３５の工程を同時進行させることにより、図４４に示す構造が形成される。
【０１９８】
次に、図４５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ゲートコンタクトホールＧＣＮＴ１〜ゲートコンタクトホールＧＣＮＴ２、シェアードコンタクトホールＳＣＮＴ１〜シェアードコンタクトホールＳＣＮＴ２およびコンタクトホールＣＮＴ４を形成する。以下では、ゲートコンタクトホールＧＣＮＴ１とゲートコンタクトホールＧＣＮＴ２の構成は同様であるので、ゲートコンタクトホールＧＣＮＴ１を使用した製造工程だけを説明する。また、シェアードコンタクトホールＳＣＮＴ１とシェアードコンタクトホールＳＣＮＴ２の構成も同様であるので、シェアードコンタクトＳＣＮＴ１を使用した製造工程だけを説明する。
【０１９９】
ゲートコンタクトホールＧＣＮＴ１の径は、ゲート電極Ｇ１のゲート長よりも大きくなっている。したがって、ゲートコンタクトホールＧＣＮＴ１を形成することにより、ゲート電極Ｇ１の上面と片側の側面が露出し、さらに、素子分離領域ＳＴＩの表面の一部も露出することになる。
【０２００】
また、シェアードコンタクトホールＳＣＮＴ１は、ゲート電極Ｇ４の上面の一部、右側面を露出するとともに、負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域（ニッケルプラチナシリサイド膜ＣＳ）の表面も露出するように形成される。一方、コンタクトホールＣＮＴ４は、負荷用ＭＩＳＦＥＴＱｐ１のソース領域（ニッケルプラチナシリサイド膜ＣＳ）の表面を露出するように形成される。
【０２０１】
続いて、図４６に示すように、ゲートコンタクトホールＧＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ１を形成し、シェアードコンタクトホールＳＣＮＴ１を形成することにより露出した金属膜ＭＦ２の側面に凹部ＣＰ２を形成する。このように金属膜ＭＦ２の側面に凹部ＣＰ１や凹部ＣＰ２を形成するには、以下に示す処理を行なう。すなわち、ゲートコンタクトホールＧＣＮＴ１やシェアードコンタクトホールＳＣＮＴ１の内面に露出する金属膜ＭＦ２の一側面から、金属膜ＭＦ２の一部をウェットエッチングすることにより、金属膜ＭＦ２の一側面に凹部ＣＰ１や凹部ＣＰ２を形成する。具体的に、このウェットエッチングは、ゲートコンタクトホールＧＣＮＴ１の内面やシェアードコンタクトホールＳＣＮＴ１の内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施することにより行われる。このとき、ウェットエッチングを実施する処理時間を調整することにより、金属膜ＭＦ２の側面に形成される凹部ＣＰ１や凹部ＣＰ２の深さを調整することができる。その後、洗浄処理としてＡＰＭ洗浄を行なう。ＡＰＭ洗浄とは、アンモニアと過酸化水素水の混合液による洗浄処理である。
【０２０２】
この硫酸処理と過水処理を行なう場合、ゲートコンタクトホールＧＣＮＴ１の内面やシェアードコンタクトホールＳＣＮＴ１の内面に露出している金属膜ＭＦ２だけがウェットエッチングされ、ポリシリコン膜ＰＦ１はエッチングされない。このため、図４６に示すように、露出している金属膜ＭＦ２の側面にだけエッチングによる凹部ＣＰ１と凹部ＣＰ２が形成される。なお、硫酸処理および過水処理は、半導体基板１Ｓの全面について行なわれるが、コンタクトホールＣＮＴ４からは、金属膜ＭＦ２は露出されていないので、ゲート電極Ｇ２やゲート電極Ｇ５を構成する金属膜ＭＦ２はウェットエッチングされないことになる。
【０２０３】
ここで、本実施の形態３では、シェアードコンタクトホールＳＣＮＴ１の内面に対して硫酸処理と過水処理を実施しているので、シェアードコンタクトホールＳＣＮＴ１の底面に露出するニッケルプラチナシリサイド膜ＣＳの表面を充分に洗浄することができる。つまり、本実施の形態３では、シェアードコンタクトホールＳＣＮＴ１の洗浄に、ニッケルプラチナシリサイド膜ＣＳの表面に対する洗浄効果の高い薬液を使用することができる。
【０２０４】
その後、図４７に示すように、ゲートコンタクトホールＧＣＮＴ１、シェアードコンタクトホールＳＣＮＴ１およびコンタクトホールＣＮＴ４の内部を含むコンタクト層間絶縁膜ＣＩＬ上にチタン膜ＴＩを形成する。このとき、本実施の形態３では、チタン膜ＴＩをＣＶＤ法により形成する。通常、チタン膜ＴＩは、スパッタリング法を使用して形成される。しかし、本実施の形態３では、ゲートコンタクトホールＧＣＮＴ１の内部に形成されている凹部ＣＰ１や、シェアードコンタクトホールＳＣＮＴ１の内部に形成されている凹部ＣＰ２の表面にもチタン膜ＴＩを形成する必要がある。このとき、チタン膜ＴＩをスパッタリング法で形成する場合、凹部ＣＰ１や凹部ＣＰ２の幾何学的配置から、凹部ＣＰ１や凹部ＣＰ２の内部にまでチタン原子を到達させることは困難となる。そこで、本実施の形態３では、ＣＶＤ法を使用することにより、チタン膜ＴＩを形成している。なぜなら、ＣＶＤ法によれば、凹部ＣＰ１や凹部ＣＰ２の内部まで原料ガスを導入することができるので、凹部ＣＰ１と凹部ＣＰ２の内部で化学反応によりチタン膜ＴＩが生成され、凹部ＣＰ１や凹部ＣＰ２の表面にコンフォーマルなチタン膜ＴＩを生成することが可能となるからである。
【０２０５】
次に、図４８に示すように、チタン膜ＴＩ上に窒化チタン膜ＴＩＮを形成する。窒化チタン膜ＴＩＮは、例えば、チタン膜ＴＩの表面に対して、アンモニアガスによるプラズマ窒化処理により形成することができる。これにより、ゲートコンタクトホールＧＣＮＴ１から露出する凹部ＣＰ１や、シェアードコンタクトホールＳＣＮＴ１から露出する凹部ＣＰ２は、チタン膜ＴＩと窒化チタン膜ＴＩＮで充填される。このチタン膜ＴＩと窒化チタン膜ＴＩＮは、後述するタングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。
【０２０６】
続いて、図４９に示すように、窒化チタン膜ＴＩＮ上にタングステン膜ＷＦを形成する。これにより、ゲートコンタクトホールＧＣＮＴ１、シェアードコンタクトホールＳＣＮＴ１およびコンタクトホールＣＮＴ４の内部は、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦにより埋め込まれる。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用して形成することができる。通常、タングステン膜ＷＦを形成するＣＶＤ法では、原料ガスとしてシランガスを使用するが、本実施の形態３では、シランガスを使用せず、ジボラン（Ｂ２Ｈ６）ガスを使用している。なぜなら、ジボランガスを使用することにより、ゲートコンタクトホールＧＣＮＴ１とシェアードコンタクトホールＳＣＮＴ１の内壁やコンタクトホールＣＮＴ４の内壁に与えるダメージを低減することができるからである。特に、本実施の形態３では、ゲートコンタクトホールＧＣＮＴ１の内部に凹部ＣＰ１を形成し、シェアードコンタクトホールＳＣＮＴ１の内部に凹部ＣＰ２を形成しているが、ジボランを原料ガスとするＣＶＤ法を使用することにより、凹部ＣＰ１や凹部ＣＰ２に対するダメージも低減することが可能となる。
【０２０７】
なお、本実施の形態３では、凹部ＣＰ１や凹部ＣＰ２をチタン膜ＴＩと窒化チタン膜ＴＩＮで充填している。これは、タングステン膜ＷＦを形成する際のＣＶＤ法によるカバレッジ特性よりも、プラズマ窒化処理による窒化チタン膜ＴＩＮの形成の方が凹部ＣＰ１や凹部ＣＰ２を埋め込む埋め込み特性が良好となるからである。つまり、埋め込み特性の良好なプラズマ窒化処理で形成される窒化チタン膜ＴＩＮで凹部ＣＰ１や凹部ＣＰ２を充填すれば、ボイドの発生を抑制できるからである。言い換えれば、タングステン膜ＷＦで凹部ＣＰ２を埋め込む場合には、埋め込み特性の劣化からボイドが発生しやすくなり、凹部ＣＰ１や凹部ＣＰ２を設けたことによる寄生抵抗の低減および接続信頼性の向上を充分に発揮できなくなるおそれがあるからである。
【０２０８】
その後、図５０に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン膜ＴＩ、窒化チタン膜ＴＩＮおよびタングステン膜ＷＦを、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、ゲートコンタクトホールＧＣＮＴ１、シェアードコンタクトホールＳＣＮＴ１およびコンタクトホールＣＮＴ４内に、チタン膜ＴＩと窒化チタン膜ＴＩＮとタングステン膜ＷＦを埋め込んだゲートプラグＧＰＬＧ１、シェアードプラグＳＰＬＧ１およびプラグＰＬＧ４を形成することができる。その後は前記実施の形態１や前記実施の形態２と同様にして、例えば、ダマシン法により、配線Ｌ１（図４や図２４参照）を形成する。以上のようにして、本実施の形態３における半導体装置を製造することができる。
【０２０９】
（実施の形態４）
前記実施の形態１では、例えば、図４に示すように、ゲート電極Ｇ１の一部を構成する金属膜ＭＦ２の一側面に凹部ＣＰ１を形成する例を説明しているが、本実施の形態４では、金属膜ＭＦ２の両側の側面から金属膜ＭＦ２を完全に除去する例について説明する。
【０２１０】
図５１は、本実施の形態４におけるゲートコンタクト領域を示す断面図である。図５１に示すゲートコンタクト領域は、図３のＢ−Ｂ線で切断した断面に相当する。図５１において、本実施の形態４の特徴は、ゲート電極Ｇ１（ゲート電極Ｇ３）のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）の径が大きくなっており、かつ、ゲートコンタクトホールＧＣＮＴ１（ゲートコンタクトホールＧＣＮＴ２）からゲート電極Ｇ１（ゲート電極Ｇ３）の上面と、両側の側面が露出している点にある。そして、ゲートコンタクト領域では、ゲート電極Ｇ１（ゲート電極Ｇ３）を構成するポリシリコン膜ＰＦ１の下層にある金属膜ＭＦ２が除去されており、金属膜ＭＦ２が除去された領域に導電材料であるチタン膜ＴＩおよび窒化チタン膜ＴＩＮが充填されている。
【０２１１】
このことから、ゲートプラグＧＰＬＧ１とゲート電極Ｇ１との接続は、ゲート電極Ｇ１の上面と、ゲート電極Ｇ１の両側面と、ポリシリコン膜ＰＦ１の底面で行なわれることになる。同様に、ゲートプラグＧＰＬＧ２とゲート電極Ｇ３との接続は、ゲート電極Ｇ３の上面と、ゲート電極Ｇ３の両側面と、ポリシリコン膜ＰＦ１の底面で行なわれることになる。このため、本実施の形態４によれば、例えば、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接触面積を大きくすることができ、ゲート抵抗（寄生抵抗）をさらに低減することができる。また、ゲート電極Ｇ１の両側の側面とポリシリコン膜ＰＦ１の底面でもゲート電極Ｇ１とゲートプラグＧＰＬＧ１とを電気的に接続するので、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。
【０２１２】
なお、本実施の形態４における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様である。異なる点は、本実施の形態４では、図１６の右図において、ゲート電極Ｇ１の両側の側面を露出するようにゲートコンタクトホールＧＣＮＴ１を形成する点であり、さらに、図１７の右図において、ポリシリコン膜ＰＦ１の下層にある金属膜ＭＦ２をウェットエッチング（硫酸処理および過水処理）によって除去する点である。それ以外の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態４における半導体装置を製造することができる。
【０２１３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２１５】
１ ＣＰＵ
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
６ Ｉ／Ｏ回路
Ａ 蓄積ノード
Ａｎ１ アクティブ領域
Ａｎ２ アクティブ領域
Ａｐ１ アクティブ領域
Ａｐ２ アクティブ領域
Ｂ 蓄積ノード
ＢＣＦ バリア導体膜
ＢＩＦ バリア絶縁膜
ＣＦ 銅膜
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ１ コンタクトホール
ＣＮＴ２ コンタクトホール
ＣＮＴ３ コンタクトホール
ＣＮＴ４ コンタクトホール
ＣＰ１ 凹部
ＣＰ２ 凹部
ＣＳ ニッケルプラチナシリサイド膜
ＤＬ データ線
（バー）ＤＬ データ線
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｐ型不純物拡散領域
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
Ｇ５ ゲート電極
Ｇ６ ゲート電極
ＧＣＮＴ１ ゲートコンタクトホール
ＧＣＮＴ２ ゲートコンタクトホール
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＰＬＧ１ ゲートプラグ
ＧＰＬＧ２ ゲートプラグ
ＨＦ 酸化ハフニウム膜
ＩＬ１ 層間絶縁膜
ＩＮＶ１ ＣＭＯＳインバータ
ＩＮＶ２ ＣＭＯＳインバータ
Ｌ１ 配線
ＬＦ 酸化ランタン膜
ＭＣ メモリセル
ＭＦ１ 金属膜
ＭＦ２ 金属膜
ＮＲ１ 深いｎ型不純物拡散領域
ＮＷＬ ｎ型ウェル
ＯＳ オフセットスペーサ
ＰＦ１ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＲ１ 深いｐ型不純物拡散領域
ＰＷＬ ｐ型ウェル
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＳＣＮＴ１ シェアードコンタクトホール
ＳＣＮＴ２ シェアードコンタクトホール
ＳＮ１ 窒化シリコン膜
ＳＰＬＧ１ シェアードプラグ
ＳＰＬＧ２ シェアードプラグ
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＴＩ チタン膜
ＴＩＮ 窒化チタン膜
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＦ タングステン膜
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された素子分離領域と、
（ｃ）前記素子分離領域で区画された活性領域に形成されたＭＩＳＦＥＴと、
（ｄ）前記ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、
（ｅ）前記第１絶縁膜を貫通するように形成されたプラグとを備え、
前記ＭＩＳＦＥＴは、
（ｆ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｈ）前記半導体基板内に形成されたソース領域と、
（ｉ）前記半導体基板内に形成されたドレイン領域とを有し、
前記ゲート電極は、
（ｇ１）前記ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、
（ｇ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成され、
前記ゲート絶縁膜および前記ゲート電極は、前記活性領域から前記素子分離領域にわたって延在しており、前記素子分離領域上で前記ゲート電極と前記プラグが電気的に接続されている半導体装置であって、
前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、
前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記プラグの径は、前記ゲート電極のゲート長よりも大きく形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記プラグの底面の一部は、前記ゲート電極の上面と接触しており、
前記プラグの底面の他の一部は、前記素子分離領域と接触していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記プラグは、前記第１絶縁膜に形成されたコンタクトホールに導電材料を埋め込むことにより形成されており、
前記第１導体膜の一側面に形成されている前記凹部内にも前記導電材料が埋め込まれていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記プラグは、
（ｅ１）前記コンタクトホールの内部に形成されたバリア導体膜と、
（ｅ２）前記バリア導体膜上で前記コンタクトホールを埋め込むように形成されたタングステン膜とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１導体膜の一側面に形成されている前記凹部は、前記バリア導体膜で充填されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記バリア導体膜は、チタン膜と前記チタン膜上に形成された窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記ゲート絶縁膜は、酸化シリコンよりも誘電率の高い高誘電率膜から形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第１導体膜は、窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第２導体膜は、前記ポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された素子分離領域と、
（ｃ）前記素子分離領域で区画された第１活性領域に形成された第１ＭＩＳＦＥＴと、
（ｄ）前記素子分離領域で区画された第２活性領域に形成された第２ＭＩＳＦＥＴと、
（ｅ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、
（ｆ）前記第１絶縁膜を貫通するように形成されたプラグとを備え、
前記第１ＭＩＳＦＥＴは、
（ｇ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｈ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｉ）前記半導体基板の前記第１活性領域内に形成された第１ソース領域と、
（ｊ）前記半導体基板内の前記第１活性領域内に形成された第１ドレイン領域とを有し、
前記第１ゲート電極は、
（ｈ１）前記第１ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、
（ｈ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成され、
前記第１ゲート絶縁膜および前記第１ゲート電極は、前記第１活性領域から前記素子分離領域にわたって延在しており、
前記第２ＭＩＳＦＥＴは、
（ｋ）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｌ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｍ）前記半導体基板の前記第２活性領域内に形成された第２ソース領域と、
（ｎ）前記半導体基板の前記第２活性領域内に形成された第２ドレイン領域とを有し、
前記プラグは、前記素子分離領域上に形成されている第１ゲート電極と、前記第２活性領域に形成されている第２ドレイン領域との両方に電気的に接続するように配置されている半導体装置であって、
前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、
前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記プラグの底面の一部は、前記第１ゲート電極の上面と接触しており、
前記プラグの底面の他の一部は、前記第２ドレイン領域と接触していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記プラグは、前記第１絶縁膜に形成されたコンタクトホールに導電材料を埋め込むことにより形成されており、
前記第１導体膜の一側面に形成されている前記凹部内にも前記導電材料が埋め込まれていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記プラグは、
（ｆ１）前記コンタクトホールの内部に形成されたバリア導体膜と、
（ｆ２）前記バリア導体膜上で前記コンタクトホールを埋め込むように形成されたタングステン膜とを有することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第１導体膜の一側面に形成されている前記凹部は、前記バリア導体膜で充填されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記バリア導体膜は、チタン膜と前記チタン膜上に形成された窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置であって、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、酸化シリコンよりも誘電率の高い高誘電率膜から形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第１導体膜は、窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記第２導体膜は、前記ポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１１記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭを構成する半導体素子であることを特徴とする半導体装置。
【請求項２１】
（ａ）半導体基板に活性領域を区画する素子分離領域を形成する工程と、
（ｂ）前記半導体基板の前記活性領域上から前記素子分離領域上にわたってゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に金属あるいは金属化合物からなる第１導体膜を形成する工程と、
（ｄ）前記第１導体膜上にポリシリコン膜を含む第２導体膜を形成する工程と、
（ｅ）前記第２導体膜と前記第１導体膜をパターニングすることにより、前記活性領域から前記素子分離領域に延在するゲート電極を形成する工程と、
（ｆ）前記半導体基板の前記活性領域内にソース領域およびドレイン領域を形成する工程と、
（ｇ）前記ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程と、
（ｈ）前記第１絶縁膜を貫通して、前記ゲート電極の上面の一部と、前記ゲート電極の一側面と、前記素子分離領域の表面の一部を露出するコンタクトホールを形成する工程と、
（ｉ）前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１導体膜の一側面に凹部を形成する工程と、
（ｊ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える半導体装置の製造方法であって、
前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記（ｉ）工程によるウェットエッチングは、前記コンタクトホールの内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記（ｊ）工程は、
（ｊ１）前記凹部を含む前記コンタクトホールの内面にバリア導体膜を形成する工程と、
（ｊ２）前記バリア導体膜上にタングステン膜を形成して前記コンタクトホールを前記バリア導体膜と前記タングステン膜で埋め込む工程と、
（ｊ３）前記第１絶縁膜上に形成された不要な前記バリア導体膜と前記タングステン膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法であって、
前記（ｊ１）工程は、前記凹部を含む前記コンタクトホールの内面にＣＶＤ法を使用することによりチタン膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法であって、
前記（ｊ１）工程は、さらに、前記チタン膜の表面に対して、アンモニアガスを使用したプラズマ窒化処理を施すことにより、前記チタン膜の表面に窒化チタン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法であって、
前記（ｊ２）工程は、ジボランを原料とするＣＶＤ法により前記タングステン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法であって、
前記凹部は、前記チタン膜と前記チタン膜の表面に形成された窒化チタン膜で充填されることを特徴とする半導体装置の製造方法。
【請求項２８】
（ａ）半導体基板に素子分離領域を形成することにより、第１ＭＩＳＦＥＴ形成領域と第２ＭＩＳＦＥＴ形成領域とを区画する工程と、
（ｂ）前記第１ＭＩＳＦＥＴ形成領域に第１ゲート絶縁膜を形成し、前記第２ＭＩＳＦＥＴ形成領域に第２ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上、および、前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に、金属あるいは金属化合物からなる第１導体膜を形成する工程と、
（ｄ）前記第１導体膜上に、ポリシリコン膜を含む第２導体膜を形成する工程と、
（ｅ）前記第２導体膜および前記第１導体膜をパターニングすることにより、前記第１ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第１ゲート電極を形成し、前記第２ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第２ゲート電極を形成する工程と、
（ｆ）前記半導体基板の前記第１ＭＩＳＦＥＴ形成領域に第１ソース領域および第１ドレイン領域を形成する工程と、
（ｇ）前記半導体基板の前記第２ＭＩＳＦＥＴ形成領域に第２ソース領域および第２ドレイン領域を形成する工程と、
（ｈ）前記第１ゲート電極および前記第２ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程と、
（ｉ）前記第１絶縁膜を貫通して、前記素子分離領域上に形成されている前記第１ゲート電極の上面の一部と、前記素子分離領域上に形成されている前記第１ゲート電極の一側面と、前記第２ＭＩＳＦＥＴ形成領域に形成されている前記第２ドレイン領域を露出するコンタクトホールを形成する工程と、
（ｊ）前記第１ゲート電極を構成する前記第１導体膜であって前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１ゲート電極を構成する前記第１導体膜の一側面に凹部を形成する工程と、
（ｋ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える半導体装置の製造方法であって、
前記第１ゲート電極を構成する前記第２導体膜と前記プラグとは、前記第１ゲート電極を構成する前記第２導体膜の上面の一部と、前記第１ゲート電極を構成する前記第２導体膜の一側面と、前記第１ゲート電極を構成し、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法であって、
前記（ｊ）工程によるウェットエッチングは、前記コンタクトホールの内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法であって、
前記（ｋ）工程は、
（ｋ１）前記凹部を含む前記コンタクトホールの内面にバリア導体膜を形成する工程と、
（ｋ２）前記バリア導体膜上にタングステン膜を形成して前記コンタクトホールを前記バリア導体膜と前記タングステン膜で埋め込む工程と、
（ｋ３）前記第１絶縁膜上に形成された不要な前記バリア導体膜と前記タングステン膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法であって、
前記（ｋ１）工程は、前記凹部を含む前記コンタクトホールの内面にＣＶＤ法を使用することによりチタン膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３２】
請求項３１記載の半導体装置の製造方法であって、
前記（ｋ１）工程は、さらに、前記チタン膜の表面に対して、アンモニアガスを使用したプラズマ窒化処理を施すことにより、前記チタン膜の表面に窒化チタン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法であって、
前記（ｋ２）工程は、ジボランを原料とするＣＶＤ法により前記タングステン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３３記載の半導体装置の製造方法であって、
前記凹部は、前記チタン膜と前記チタン膜の表面に形成された窒化チタン膜で充填されることを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された素子分離領域と、
（ｃ）前記素子分離領域で区画された活性領域に形成されたＭＩＳＦＥＴと、
（ｄ）前記ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、
（ｅ）前記第１絶縁膜を貫通するように形成されたプラグとを備え、
前記ＭＩＳＦＥＴは、
（ｆ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｈ）前記半導体基板内に形成されたソース領域と、
（ｉ）前記半導体基板内に形成されたドレイン領域とを有し、
前記ゲート電極は、
（ｇ１）前記ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、
（ｇ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成され、
前記ゲート絶縁膜および前記ゲート電極は、前記活性領域から前記素子分離領域にわたって延在しており、前記素子分離領域上で前記ゲート電極と前記プラグが電気的に接続されている半導体装置であって、
前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、
前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記プラグの径は、前記ゲート電極のゲート長よりも大きく形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記プラグの底面の一部は、前記ゲート電極の上面と接触しており、
前記プラグの底面の他の一部は、前記素子分離領域と接触していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記プラグは、前記第１絶縁膜に形成されたコンタクトホールに導電材料を埋め込むことにより形成されており、
前記第１導体膜の一側面に形成されている前記凹部内にも前記導電材料が埋め込まれていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記プラグは、
（ｅ１）前記コンタクトホールの内部に形成されたバリア導体膜と、
（ｅ２）前記バリア導体膜上で前記コンタクトホールを埋め込むように形成されたタングステン膜とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１導体膜の一側面に形成されている前記凹部は、前記バリア導体膜で充填されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記バリア導体膜は、チタン膜と前記チタン膜上に形成された窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記ゲート絶縁膜は、酸化シリコンよりも誘電率の高い高誘電率膜から形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第１導体膜は、窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第２導体膜は、前記ポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された素子分離領域と、
（ｃ）前記素子分離領域で区画された第１活性領域に形成された第１ＭＩＳＦＥＴと、
（ｄ）前記素子分離領域で区画された第２活性領域に形成された第２ＭＩＳＦＥＴと、
（ｅ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように前記半導体基板上に形成された第１絶縁膜と、
（ｆ）前記第１絶縁膜を貫通するように形成されたプラグとを備え、
前記第１ＭＩＳＦＥＴは、
（ｇ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｈ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｉ）前記半導体基板の前記第１活性領域内に形成された第１ソース領域と、
（ｊ）前記半導体基板内の前記第１活性領域内に形成された第１ドレイン領域とを有し、
前記第１ゲート電極は、
（ｈ１）前記第１ゲート絶縁膜上に形成された金属または金属化合物からなる第１導体膜と、
（ｈ２）前記第１導体膜上に形成されたポリシリコン膜を含む第２導体膜から形成され、
前記第１ゲート絶縁膜および前記第１ゲート電極は、前記第１活性領域から前記素子分離領域にわたって延在しており、
前記第２ＭＩＳＦＥＴは、
（ｋ）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｌ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｍ）前記半導体基板の前記第２活性領域内に形成された第２ソース領域と、
（ｎ）前記半導体基板の前記第２活性領域内に形成された第２ドレイン領域とを有し、
前記プラグは、前記素子分離領域上に形成されている第１ゲート電極と、前記第２活性領域に形成されている第２ドレイン領域との両方に電気的に接続するように配置されている半導体装置であって、
前記素子分離領域上において、前記第１導体膜の一側面には凹部が形成されており、
前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記プラグの底面の一部は、前記第１ゲート電極の上面と接触しており、
前記プラグの底面の他の一部は、前記第２ドレイン領域と接触していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記プラグは、前記第１絶縁膜に形成されたコンタクトホールに導電材料を埋め込むことにより形成されており、
前記第１導体膜の一側面に形成されている前記凹部内にも前記導電材料が埋め込まれていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記プラグは、
（ｆ１）前記コンタクトホールの内部に形成されたバリア導体膜と、
（ｆ２）前記バリア導体膜上で前記コンタクトホールを埋め込むように形成されたタングステン膜とを有することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第１導体膜の一側面に形成されている前記凹部は、前記バリア導体膜で充填されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記バリア導体膜は、チタン膜と前記チタン膜上に形成された窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置であって、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、酸化シリコンよりも誘電率の高い高誘電率膜から形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第１導体膜は、窒化チタン膜から形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記第２導体膜は、前記ポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１１記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ＳＲＡＭを構成する半導体素子であることを特徴とする半導体装置。
【請求項２１】
（ａ）半導体基板に活性領域を区画する素子分離領域を形成する工程と、
（ｂ）前記半導体基板の前記活性領域上から前記素子分離領域上にわたってゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に金属あるいは金属化合物からなる第１導体膜を形成する工程と、
（ｄ）前記第１導体膜上にポリシリコン膜を含む第２導体膜を形成する工程と、
（ｅ）前記第２導体膜と前記第１導体膜をパターニングすることにより、前記活性領域から前記素子分離領域に延在するゲート電極を形成する工程と、
（ｆ）前記半導体基板の前記活性領域内にソース領域およびドレイン領域を形成する工程と、
（ｇ）前記ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程と、
（ｈ）前記第１絶縁膜を貫通して、前記ゲート電極の上面の一部と、前記ゲート電極の一側面と、前記素子分離領域の表面の一部を露出するコンタクトホールを形成する工程と、
（ｉ）前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１導体膜の一側面に凹部を形成する工程と、
（ｊ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える半導体装置の製造方法であって、
前記第２導体膜と前記プラグとは、前記第２導体膜の上面の一部と、前記第２導体膜の一側面と、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記（ｉ）工程によるウェットエッチングは、前記コンタクトホールの内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記（ｊ）工程は、
（ｊ１）前記凹部を含む前記コンタクトホールの内面にバリア導体膜を形成する工程と、
（ｊ２）前記バリア導体膜上にタングステン膜を形成して前記コンタクトホールを前記バリア導体膜と前記タングステン膜で埋め込む工程と、
（ｊ３）前記第１絶縁膜上に形成された不要な前記バリア導体膜と前記タングステン膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法であって、
前記（ｊ１）工程は、前記凹部を含む前記コンタクトホールの内面にＣＶＤ法を使用することによりチタン膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法であって、
前記（ｊ１）工程は、さらに、前記チタン膜の表面に対して、アンモニアガスを使用したプラズマ窒化処理を施すことにより、前記チタン膜の表面に窒化チタン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法であって、
前記（ｊ２）工程は、ジボランを原料とするＣＶＤ法により前記タングステン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法であって、
前記凹部は、前記チタン膜と前記チタン膜の表面に形成された窒化チタン膜で充填されることを特徴とする半導体装置の製造方法。
【請求項２８】
（ａ）半導体基板に素子分離領域を形成することにより、第１ＭＩＳＦＥＴ形成領域と第２ＭＩＳＦＥＴ形成領域とを区画する工程と、
（ｂ）前記第１ＭＩＳＦＥＴ形成領域に第１ゲート絶縁膜を形成し、前記第２ＭＩＳＦＥＴ形成領域に第２ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上、および、前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に、金属あるいは金属化合物からなる第１導体膜を形成する工程と、
（ｄ）前記第１導体膜上に、ポリシリコン膜を含む第２導体膜を形成する工程と、
（ｅ）前記第２導体膜および前記第１導体膜をパターニングすることにより、前記第１ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第１ゲート電極を形成し、前記第２ＭＩＳＦＥＴ形成領域から前記素子分離領域に延在する第２ゲート電極を形成する工程と、
（ｆ）前記半導体基板の前記第１ＭＩＳＦＥＴ形成領域に第１ソース領域および第１ドレイン領域を形成する工程と、
（ｇ）前記半導体基板の前記第２ＭＩＳＦＥＴ形成領域に第２ソース領域および第２ドレイン領域を形成する工程と、
（ｈ）前記第１ゲート電極および前記第２ゲート電極を覆うように前記半導体基板上に第１絶縁膜を形成する工程と、
（ｉ）前記第１絶縁膜を貫通して、前記素子分離領域上に形成されている前記第１ゲート電極の上面の一部と、前記素子分離領域上に形成されている前記第１ゲート電極の一側面と、前記第２ＭＩＳＦＥＴ形成領域に形成されている前記第２ドレイン領域を露出するコンタクトホールを形成する工程と、
（ｊ）前記第１ゲート電極を構成する前記第１導体膜であって前記コンタクトホールの内面に露出する前記第１導体膜の一側面から前記第１導体膜の一部をウェットエッチングすることにより、前記第１ゲート電極を構成する前記第１導体膜の一側面に凹部を形成する工程と、
（ｋ）前記凹部を含む前記コンタクトホールの内部に導電材料を埋め込むことにより、プラグを形成する工程とを備える半導体装置の製造方法であって、
前記第１ゲート電極を構成する前記第２導体膜と前記プラグとは、前記第１ゲート電極を構成する前記第２導体膜の上面の一部と、前記第１ゲート電極を構成する前記第２導体膜の一側面と、前記第１ゲート電極を構成し、前記凹部から露出する前記第２導体膜の底部の一部で接触していることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法であって、
前記（ｊ）工程によるウェットエッチングは、前記コンタクトホールの内面に対して、硫酸による硫酸処理を実施した後、過酸化水素水による過水処理を実施する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法であって、
前記（ｋ）工程は、
（ｋ１）前記凹部を含む前記コンタクトホールの内面にバリア導体膜を形成する工程と、
（ｋ２）前記バリア導体膜上にタングステン膜を形成して前記コンタクトホールを前記バリア導体膜と前記タングステン膜で埋め込む工程と、
（ｋ３）前記第１絶縁膜上に形成された不要な前記バリア導体膜と前記タングステン膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法であって、
前記（ｋ１）工程は、前記凹部を含む前記コンタクトホールの内面にＣＶＤ法を使用することによりチタン膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３２】
請求項３１記載の半導体装置の製造方法であって、
前記（ｋ１）工程は、さらに、前記チタン膜の表面に対して、アンモニアガスを使用したプラズマ窒化処理を施すことにより、前記チタン膜の表面に窒化チタン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法であって、
前記（ｋ２）工程は、ジボランを原料とするＣＶＤ法により前記タングステン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３３記載の半導体装置の製造方法であって、
前記凹部は、前記チタン膜と前記チタン膜の表面に形成された窒化チタン膜で充填されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【公開番号】特開２０１１−９６９０４（Ｐ２０１１−９６９０４Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２５０５６９（Ｐ２００９−２５０５６９）
【出願日】平成２１年１０月３０日（２００９．１０．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１０月３０日（２００９．１０．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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