【課題】 トンネル絶縁膜を欠陥が生成されにくい高品質な絶縁膜にすることができ、書き込み・消去電圧を低減して、素子特性や信頼性の向上をはかる。
【解決手段】 第１導電型の半導体基板１１の主面上に第１のゲート絶縁膜１３を介して選択的に形成されたフローティングゲート電極１４と、フローティングゲート電極１４上に第２のゲート絶縁膜１５を介して形成されたコントロールゲート電極１６と、各ゲート電極に対応して基板１１の主面に形成された第２導電型のソース・ドレイン領域１８とを具備してなる不揮発性半導体メモリ装置であって、第１のゲート絶縁膜１３は、シリコン窒化膜１３ａをシリコン酸化膜１３ｂ，１３ｃで挟んで形成された３層構造であり、且つシリコン窒化膜１３ａは三配位の窒素結合となっている。 （もっと読む）

【課題】 強誘電体キャパシタをその下層に含まれる水素から保護する。
【解決手段】 層間絶縁膜８上に第１の水素バリア膜１０及び中間層１１を形成する。中間層１１上に強誘電体キャパシタ１３を形成し、強誘電体キャパシタ１３の上面及び側面、ならびに中間層１１上を含む全面上に、第２の水素バリア膜１４を形成する。次いで第２の水素バリア膜１４及び中間層１１を、少なくとも強誘電体キャパシタ１３の上面及び側面に位置する部分を残して除去する。次いで第２の水素バリア膜１４上、第２の水素バリア膜１４及び中間層１１それぞれの側面上、ならびに第１の水素バリア膜１０上に第３の水素バリア膜１５を形成する。 （もっと読む）

【課題】 強誘電体キャパシタを水素から保護する。
【解決手段】 下地膜８上に、下部電極１０ａ、強誘電体膜１０ｂ及び上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０を形成する工程と、強誘電体キャパシタ１０の上面及び側面を、水素バリア膜１１で覆う工程と、水素バリア膜１１上及び下地膜８上に第１の層間絶縁膜１２を形成する工程と、第１の層間絶縁膜１２上に上部ＳＢＴ膜１３を形成する工程と、上部ＳＢＴ膜１３上に第２の層間絶縁膜１４を形成する工程とを具備する。下地膜８上に下部ＳＢＴ膜を形成する工程を更に具備してもよい。この場合、強誘電体キャパシタ１０は下部ＳＢＴ膜上に形成される。 （もっと読む）

【構成】この発明は，記憶保持特性およびスイッチング特性を高めた抵抗可変メモリ素子を提供する方法および装置に関する。この発明によれば，好ましくはＧｅ_xＳｅ_100-x組成を有する２つのカルコゲナイド・ガラス層（１７，２０）と上部，下部電極（１４，２２）との間に，好ましくはセレン化銀層である少なくとも１つの金属含有層（１８）を設けた抵抗可変メモリ素子が提供される。少なくとも第２のカルコゲナイド・ガラス層（２０）の上に，好ましくは銀層である金属層（５０）を設け，前記銀層の上に導電性接着層（３０）を配置する。この発明の他の実施形態によれば，第１のカルコゲナイド・ガラス層（１７）と，前記第１のカルコゲナイド・ガラス層の上にある銀層（４０’）と，前記銀層の上にあるセレン化銀層（１８）と，前記セレン化銀層の上にある第２のカルコゲナイド・ガラス層（２０）とを有する抵抗可変メモリ素子が提供され，前記第２のカルコゲナイド・ガラス層の上に第２の銀層が任意に設けられる。 （もっと読む）

メモリデバイス（１００）は、導電構造（２１０）、複数の誘電層（４１０−４３０）、及び、制御ゲート（５１０）を含む。誘電層（４１０−４３０）は導電構造（２１０）の周りに形成され、制御ゲート（５１０）は誘電層（４１０−４３０）上に形成される。導電構造（２１０）の一部はメモリデバイス（１００）のドレイン領域（１００５）として機能し、また、誘電層（４１０−４３０）の少なくとも１つは、メモリデバイス（１００）の電荷蓄積構造として機能する。誘電層（４１０−４３０）は、酸化物−窒化物−酸化物層を含む。
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【課題】ＮＲＯＭセルの利点と縦型メモリセルの利点とを備えるメモリデバイスを提供する。
【解決手段】スプリットゲート縦型ＮＲＯＭメモリセル（１８９０）は、複数の酸化物柱状体（１８３０、１８３１）から構成される。複数の酸化物柱状体の各々の上部にはソース／ドレイン領域（１８４０、１８４１）が形成される。溝部が、酸化物柱状体の各対の間に形成される。ポリシリコン制御ゲート（１８００）が、酸化物柱状体の対の間の溝部に形成される。ポリシリコンプログラムゲート（１８０５、１８０６）が、制御ゲートと各酸化物柱状体との間に形成される。プログラムゲートは、各酸化物柱状体の側壁に沿って延在する。ゲート絶縁層（１８０２、１８０３）が、各プログラムゲートとその近傍の酸化物柱状体との間に形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有する。一実施形態において、ゲート絶縁構造は、酸化物−窒化物−酸化物の層である。中間絶縁層（１８２２、１８２４）が、プログラムゲートと制御ゲートとの間に形成される。 （もっと読む）

本発明は、不揮発性電荷トラッピング型メモリデバイスのアレイを動作させるための方法を述べる。方法は、アレイの実質的に全ての不揮発性メモリデバイスのブロック消去ステップの前に、アレイの実質的に全ての不揮発性メモリデバイスにブロック書き込みするステップを備える。本発明の利点は、これを行なうことにより、さらなる電荷トラッピング型不揮発性メモリデバイスを、基準セルとして使用できることであり、基準セルは、アレイ内のメモリセルのブロック書き込みおよびブロック消去によって書き込みおよび消去され、したがって、基準セルは、アレイ内のメモリセルと同一の繰り返し履歴を示す。この特性を用いて、読み取りパラメータを目盛りセルの経年変化に適応させることができる。また、対応するデバイスも、提供される。
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少なくとも１種のジュウテリウム置換窒素化合物と水素同位体を含まない１または２以上の珪素含有化合物からのジュウテリウム置換窒化珪素含有材料作製方法を提供する。適するジュウテリウム置換窒素化合物として例えばＮＨ_２Ｄ、ＮＨＤ_２及びＮＤ_３を用い、適する珪素含有化合物として例えばＳｉＣｌ_４及びＳｉ_２Ｃｌ_６を用いる。本発明に従って得られるジュウテリウム置換窒化珪素含有材料は例えばトランジスタ装置中へ組み入れることができ、これにより得られたトランジスタ装置をＤＲＡＭセル中に用い、さらに得られたＤＲＡＭセルを電子システム中に用いることができる。

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本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタ構造を有する。１つの実施の形態において、システムはＣＰＵとメモリ装置とを有し、該メモリ装置は複数のメモリセルを有するアレイを具備する。メモリセルは複数の柱状構造とこれら柱状構造間に挿入され、これら柱状構造のうちの１つに近接するフローティングゲート構造とを有する。他の実施の形態において、メモリ装置１０は、複数のメモリセルを有するアレイを具備する。メモリセルは隣接する複数のＦＥＴを有し、これらＦＥＴは、ソース／ドレイン領域と共通のフローティングゲート構造を有し、該フローティングゲート構造は、１つのＦＥＴのソース／ドレイン領域から第１間隔だけ離間し、且つ、他のＦＥＴのソース／ドレイン領域から第２間隔だけ離間している。さらに他の実施の形態において、メモリ装置は、基板上に複数の柱状構造を配置し、これら複数の柱状構造間にフローティングゲートを、これら柱状構造のうちの１つに近接するように挿入することによって形成される。
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【課題】 強誘電体キャパシタに保護膜を設け、強誘電体膜の還元を抑制する。
【解決手段】 前記保護膜としてＡｌ₂ Ｏ₃ 膜を、３．０〜３．１ｇ／ｃｍ³ 、あるいはそれ以上の密度に形成する。 （もっと読む）

【課題】 ゲート絶縁膜の劣化を防止すると共に、浮遊ゲート内のキャリアの電荷量を正確に制御できるようにする。さらに、書き込み時の消費電力を不要にする。
【解決手段】 開示されている半導体記憶装置は、浮遊ゲート６に一部分が接すると共に他部分がＰ型シリコン基板１に接するようにモット絶縁体７を設け、このモット絶縁体７に金属−絶縁相転移を生じさせる。そして、浮遊ゲート６に対してキャリアである電子の注入又は放出を行う場合、ゲート酸化膜５を通じてではなく、モット絶縁体７の金属相を通じてキャリアの注入又は放出を行う。 （もっと読む）