耐久性が改善された分離トランジスタメモリ及びその製造方法
本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタ構造を有する。1つの実施の形態において、システムはCPUとメモリ装置とを有し、該メモリ装置は複数のメモリセルを有するアレイを具備する。メモリセルは複数の柱状構造とこれら柱状構造間に挿入され、これら柱状構造のうちの1つに近接するフローティングゲート構造とを有する。他の実施の形態において、メモリ装置10は、複数のメモリセルを有するアレイを具備する。メモリセルは隣接する複数のFETを有し、これらFETは、ソース/ドレイン領域と共通のフローティングゲート構造を有し、該フローティングゲート構造は、1つのFETのソース/ドレイン領域から第1間隔だけ離間し、且つ、他のFETのソース/ドレイン領域から第2間隔だけ離間している。さらに他の実施の形態において、メモリ装置は、基板上に複数の柱状構造を配置し、これら複数の柱状構造間にフローティングゲートを、これら柱状構造のうちの1つに近接するように挿入することによって形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体メモリ装置に関し、特に、フラッシュメモリのような不揮発性の半導体メモリ装置に使用されるフローティングゲートトランジスタ構造に関する。
【背景技術】
【0002】
フラッシュメモリ装置は高記憶密度の不揮発性メモリ装置であり、該不揮発性メモリ装置は、低消費電力、高速アクセス時間及び低コストという特徴を有する。従って、フラッシュメモリは、各種携帯電子機器に用いて好適である。これら携帯電子機器は、高記憶密度が要請されているが、高消費電力や重量がかさむことから、ディスクドライブやその他の大規模記憶装置を搭載することができない。フラッシュメモリのその他の優位点は、回路内でのプログラムが可能なことである。そのため、フラッシュメモリ装置は、電子機器内の回路基板に実装した状態でソフトウェア制御による再プログラムが可能である。
【0003】
図1は、従来例に係るフラッシュメモリセル10を示す。このフラッシュメモリセル10は、金属−酸化膜−半導体(MOS)構造を有し、基板12、一対のソース/ドレイン領域14、MOSチャネル領域16上のフローティングゲート18、フローティングゲート18上の制御ゲート20を有する。酸化膜22は、フローティングゲート18とチャネル領域16とを分離し、さらに、フローティングゲート18と制御ゲート20とを分離している。前記装置に関し、基板12にはp型不純物がドープされ、ソース/ドレイン領域14にはn型不純物がドープされている。
【0004】
このメモリセル10は、ソース電圧VSを0Vあるいは接地電位に保持した状態で、十分に高い正のゲート電圧VCGと正のドレイン電圧VDを印加することによってプログラムされるようになっている。電荷がソース/ドレイン領域14からフローティングゲート18に移動すると、該装置10は、論理状態「0」となる。反対に、フローティングゲート18に電荷がほとんどないあるいは電荷が存在しない場合は、「1」に対応した論理状態が装置10にストアされる。
【0005】
装置10の状態を読み出す場合は、VDが正電圧を保持した状態で、所定のレベルの正電圧VCGが制御ゲート18に印加される。制御ゲート18に印加される電圧が装置10をターンオンするのに十分であれば、電流は、ある1つのソース/ドレイン領域14から他のソース/ドレイン領域14に流れ、外部回路によって検出される。これは論理状態「1」を示す。これに対して、フローティングゲート18に、装置10がターンオンするのを阻止するのに十分な電荷が存在する場合は、「0」の論理状態が読み出される。VCGが負の電圧に保持されている状態で、正のソース電圧Vsをソース/ドレイン領域14に印加することによって、論理状態が装置10から消去される。装置10は、消去サイクルを経て論理状態「1」となる。
【0006】
従来のフラッシュメモリセル10は、論理状態をメモリ装置にストアするために極めて有効であるが、プログラム/消去サイクルの蓄積数が増加するにつれてメモリセル10のプログラミング効率が低下することが指摘されている。結果として、セル10は、プログラム/消去サイクルの数がセル10に関して耐久限度と称される限界値を超えた段階で機能しなくなるおそれがある。セル10に対して1回だけプログラムされる場合は、ほとんど問題とならないが、装置10に対して多数回の消去と再プログラムがなされる場合は、深刻な問題となる。プログラミング効率の低下は、プログラミングサイクル期間に、基板12とフローティングゲート18とを分離する比較的薄い酸化膜にホットエレクトロンがトラップされる結果によるものと考えられる。また、プログラミングサイクル期間は、前記酸化膜に恒久的なダメージを与える。さらに、消去サイクル期間において非常に高い電界強度が発生する。この消去サイクル期間は、正孔が基板12とフローティングゲート18とを分離する酸化膜においてトラップする比較的低い運動量をもつこととなる。セル10がプログラム/消去サイクルを繰り返すことによって、トラップされた正孔は酸化膜に蓄積し、それによって、読出し期間に印加される電界は低下することとなる。
【0007】
フラッシュメモリセル10の劣化の質的効果を図2〜図4に示す。図2は、初期段階のフラッシュメモリセル10の特性と、消去サイクルとプログラミングサイクルを多数回行った後のセル10の特性とを比較したものである。図2に示すように、サイクルを経たセル10におけるほぼ一定の制御ゲート電圧VCGに対するソース/ドレイン電流IDSは、初期段階のセル10と比して極めて低い。従って、読出しサイクル期間における論理状態の決定は、サイクルを経たセル10における低いソース/ドレイン電流によって悪影響を受ける。この影響は、さらに図3に示され、この図3からセル10のソース/ドレイン電流IDSは、セル10におけるサイクル数が増加するに従って連続的に減少しているのがわかる。また、図3は、セル10の耐久限度がほぼ105サイクルから106サイクルの間に現れることを示している。
【0008】
図4は、プログラム/消去サイクル数を増加させた際のセル10のしきい値電圧VTの変化を示す。しきい値電圧VTは、読出しサイクル期間においてセル10をターンオンするのに必要な最小電圧を示す。図4において、VT,1は、セル10のフローティングゲートに電荷が蓄積されている(論理状態「0」を示す)セル10をターンオンするのに必要なしきい値電圧を示し、VT,2は、セル10のフローティングゲートに電荷が蓄積されていないセル10をターンオンするのに必要なしきい値電圧を示す。ここで、図4に示すように、VT,1とVT,2との差は、しきい値電圧「ウィンドウ」を表す。セル10がサイクルを繰り返すことによって、「ウィンドウ」は、徐々に小さくなり、セル10にストアされている2つの論理状態の区別がより困難になる。
【0009】
耐久限度に関する問題の従来における1つの解決法は、フラッシュメモリセルは、フローティングゲートをソースに向かって非対称的に位置させ、制御ゲートをフローティングゲートに重ねると共に、セルのチャネル領域にも重ねるようにすることである。詳しくは文献「フラッシュメモリ概説」(1997年、IEEE会報、vol.85、No.8、1248頁〜1271頁:P.パヴァン等)に開示されている。プログラミング機能と消去機能は、チャネル領域のソースに近接する部分において行われるため、酸化膜に対するダメージは、チャネル領域の部分のみに限られる。上述のフラッシュメモリの配列は、耐久限度の向上に寄与しているが、セルにストアされている論理状態を読み出すことはできない。
【0010】
他の従来例に係るフラッシュメモリセルはソース領域を含み、このソース領域は、セルが消去される際に発生する高い電界強度からセルのソース接合を防護するためのN領域によって囲まれている。この構造に含まれる顕著な1つの短所は、セルの持続時間を引き伸ばすためのソースとドレインとの入れ替えができない。さらに、上述の非対称な配置は、フラッシュメモリ装置の全体的な製造コストを増大させる。
【0011】
結局は、フラッシュメモリ装置の耐久限度を高めるには、このような技術が必要である。
【発明の開示】
【発明が解決しようとする課題】
【0012】
本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタが形成されたシステム、装置及び前記フローティングゲートトランジスタを形成するための方法である。
【課題を解決するための手段】
【0013】
1つの実施の形態において、前記システムは、中央処理装置(CPU)と、該プロセッサに接続されたメモリ装置とを有する。メモリ装置は、複数のメモリセルを持ったアレイを有する。各セルは、第1柱状構造と、該第1柱状構造から離間した第2柱状構造と、第1柱状構造と第2柱状構造との間に設置され、且つ、第1柱状構造及び第2柱状構造から離間したフローティングゲートとを有する。フローティングゲートは、第1柱状構造及び第2柱状構造から選択されたいずれか1つに近接して配されている。他の実施の形態において、メモリ装置は、複数のメモリセルを含むアレイを有する。メモリセルは、隣接する第1及び第2の電界効果トランジスタ(FET)を有する。各トランジスタは、それぞれソース/ドレイン領域と、共通のフローティングゲート構造を有する。共通のフローティングゲート構造は、第1FETのソース/ドレイン領域から第1間隔だけ離間し、第2FETのソース/ドレイン領域から第2間隔だけ離間している。本発明のさらに他の実施の形態において、複数のセルが相互に結合されてなるメモリ装置の製造方法は、基板上に第1柱状構造を配すること、基板上に第1柱状構造から離間した第2柱状構造を配すること、第1柱状構造と第2柱状構造間にゲート構造を形成すること、第1柱状構造とゲート構造との間で、且つ、第2柱状構造とゲート構造との間にフローティングゲートを挿入することを含み、フローティングゲート構造は、第1柱状構造及び第2柱状構造から選択されたいずれか1つに近接して配されている。
【発明を実施するための最良の形態】
【0014】
本発明は、一般に、半導体メモリ装置、特に、フラッシュメモリ装置のような不揮発性半導体メモリ装置に使用されるフローティングゲートトランジスタ構造を対象としている。本発明の各実施の形態に関する詳細な説明の多くは、以下の記述並びにこれらの実施の形態を理解するために添付された図5〜図17において説明される。しかし、当業者であれば、以下に示される種々の詳細な説明がなくても、本発明がすぐれていることが理解されるであろう。さらに、以下の記述において、種々の実施の形態に関連する図面は、特定の物理的寸法あるいは相対的な物理的寸法を伝えるものとして解釈してはいけない。むしろ、各実施の形態に関する特定の寸法あるいは相対的な寸法は、特許請求の範囲を逸脱しない限りにおいて種々のものが考えられる。
【0015】
図5は、コンピュータシステム100の実施の形態を示す。コンピュータシステム100は、図6〜図17のメモリ装置や本発明に係るメモリ装置のその他の実施の形態を使用する。コンピュータシステム100は、様々な演算機能を実行するためのプロセッサ102を有する。演算機能とは、例えば特定の演算やタスクを行うために特定のソフトウェアを実行する等の機能をいう。プロセッサ102は、一般に、アドレスバス、制御バス及びデータバスを有するプロセッサバス104を有する。プロセッサバス104は、メモリコントローラ106に接続されている。同様に、多くのコンポーネントもプロセッサバス104に接続されている。また、プロセッサ102は、プロセッサバス104を介してキャッシュメモリ107に接続されている。キャッシュメモリ107は、一般に、スタティック・ランダム・アクセス・メモリ(SRAM)装置である。
【0016】
メモリコントローラ106には、シンクロナス・ランダム・アクセス・メモリ(SDRAM)装置108の形態を有するシステムメモリがアドレスバス110及び制御バス112を介して接続されている。SDRAM装置108の外部データバス113は、プロセッサ102のデータバスに直接あるいはメモリコントローラ106を介して接続されている。
【0017】
さらに、メモリコントローラ106には、オペレータとコンピュータシステム100とのインターフェースを行う例えばキーボードやマウス等の1以上の入力装置114が接続されている。また、コンピュータシステム100は、メモリコントローラ106を介してプロセッサ102に接続されたプリンタやビデオ端子等の出力装置116を有する。また、1以上のデータ記憶装置は、外部の記録媒体(図示せず)からのデータをストアするあるいは取り出すために、メモリコントローラ106を介してプロセッサ102に接続されている。記憶装置118の例としては、ハードディスク、フロッピーディスク、テープカセット、読出し専用コンパクトディスク(CD−ROM)等である。そして、メモリコントローラ106には、BIOSROM(basic input−output read only memory)装置120が接続されている。プロセッサ102は、BIOSROM装置120から直接プロセッサ102を実行したり、BIOSROM装置120からSDRAM装置108にBIOSプログラムが転送されて、該SDRAM装置108にBIOSプログラムが記録された後に、SDRAM装置108からプロセッサ102を実行する。BIOSROM装置120は、例えば図6〜図17のメモリ装置のように、本発明に係る不揮発性メモリ装置であることが好ましい。また、本実施の形態に係るメモリ装置は、他の機能ためにも、コンピュータシステム100内に使用される。
【0018】
図6は、本発明の1つの実施の形態に係るメモリ装置200のブロック図であり、図5に示されるメモリ108の少なくともその一部を示す。メモリ装置200は、複数のメモリセルを有するメモリセルアレイ210を有する。メモリセルは、後述するフローティングゲートFETトランジスタ装置を有する。また、メモリ装置200は、メモリセルアレイ210内のセルを特定するための複数のゲート線XG1,XG2・・・XGNを有するx−ゲートデコーダ230を有する。y−ソース/ドレインデコーダ240は、アレイ210内のフローティングゲートFETトランジスタセルの第1ソース/ドレイン領域にアクセスするための複数のソース/ドレイン線YD1,YD2・・・YDNを有する。同様に、x−ソース/ドレインデコーダ250は、メモリアレイ210内のセルの第2ソース/ドレイン領域にアクセスするための複数のデータ線XS1,XS2・・・XSNを有する。また、x−ソース/ドレインデコーダ250は、メモリセルアレイ210からのデータを読み出す、書き込む又は消去するセンスアンプと入出力(I/O)装置を有する。さらに、メモリ装置200は、アドレスバス140(図5参照)からのアドレス信号A0・・・ANを受け取るアドレスバッファ220を有する。アドレスバッファ220は、メモリセルアレイ210内のメモリセルに対する読出し、書込み及び消去処理を制御するために、x−ゲートデコーダ230、y−ソース/ドレインデコーダ240及びx−ソース/ドレインデコーダ250に接続されている。
【0019】
図7は、図6に示されるメモリセルアレイ210の実施の形態の一部の概略図を示す。メモリセルアレイ210は複数のメモリセル300を有する。複数のメモリセル300は、ほぼ同様の形態、すなわち、セル300AAからセル300ANまでのアレイ210の行に沿った第1の方向に延びる形態において相互に隣接し接続されている。さらに、アレイは、行(第1の方向に沿ってセル300NAからセル300NNに延びる行)に向かう第2の方向にも延びている。各メモリセル300AA〜300NNは、一対の電界効果トランジスタ(FET)310を有する。該FET310は、FET310におけるソース領域とドレイン領域間の導電性を制御する電気的に絶縁されたフローティングゲートを有する。各メモリセル300AA〜300NNの2つのFET310は、コモンゲート(例えばXG1、XG2・・・XGN)をそれぞれ共有し、後述するように柱状構造に形成されている。
【0020】
図8は、図7に示すメモリセルアレイ210の一部を示す斜視図である。図示を明瞭にするために、アレイ210のメモリセル300AAと300ABのみを示し、以下の説明では、メモリセル300AAのみを示す。なお、アレイ210は、該アレイ210が、第1の方向(図8に示されるX方向)と、該第1の方向に対してほぼ直交する第2の方向(図8に示されるY方向)とに延びるように、相当な数のほぼ同様の構成を有するセルを有する。セル300AAは、p-型基板上に形成された一対の柱状構造328A及び328Bを有する。各柱状構造328は、N+導電性の材料にて構成され、基板320のx−方向に沿って延びる第1ソース/ドレイン領域322を有する。柱状構造328A及び328Bは、さらに、N+導電性を有し、第1ソース/ドレイン領域322に隣接して配された第2ソース/ドレイン領域326を有する。P-の導電性を有するようにドープされた材料の分離層324が第1ソース/ドレイン領域322と第2ソース/ドレイン領域328間に介在している。
【0021】
図8に示すように、柱状構造328A及び328Bは、これら柱状構造328A及び328B間にゲート線XG1が介在されるように、互いに離間して形成されている。フローティングゲート330は、柱状構造328Aとゲート線XG1との間に形成され、柱状構造328Bとゲート線XG1との間に形成されている。フローティングゲート330は、ゲート線XG1の下方にも延在して形成されている。これにより、フローティングゲート330がゲート線XG1と下層の基板320との間に介在し、柱状構造328Aと328B間に単一の制御ゲート330が形成されることとなる。フローティングゲート330は、ゲート線XG1とフローティングゲート330との間に介在する第1誘電体層340によってゲート線XG1から電気的に絶縁されている。フローティングゲート330は、フローティングゲート330と第1柱状構造328A及び第2柱状構造328Bとの間に介在する第2誘電体層350によって、第1柱状構造328A及び第2柱状構造328Bからもそれぞれ電気的に絶縁されている。フローティングゲート330は、第1柱状構造328Aと第2柱状構造との間に位置されている。後述するように、フローティングゲート330は、第2柱状構造よりも第1柱状構造に近接するように位置されている。従って、第2誘電体層350のうち、第1柱状構造にほぼ隣接する一部は、第2誘電体層のうち、第2柱状構造に隣接する前記一部に対応する部分よりもよりも薄い。なお、当業者であれば、第2誘電体層の前記薄い部分が第2柱状構造328Bに隣接して位置され、第2誘電体層の厚い部分が第1柱状構造328Aに隣接して位置されてもよいことを認識するであろう。フローティングゲート330は、後述するように、製造プロセスにおいてアレイ210上に堆積された多結晶シリコン材料にて構成してもよい。第1誘電体層340と第2誘電体層350は、アレイ210の製造過程において成長あるいは堆積される二酸化シリコンにて構成してもよい。もちろん、同様の他の誘電体材料を使用してもよい。
【0022】
第1柱状構造328Aの第2ソース/ドレイン領域326Aと第2柱状構造328Bの第2ソース/ドレイン領域326Bは、データ線YD1によって相互に結合されており、データ線YD1は、金属にて構成され、また、アレイ210の下層の幾何形状から電気的に絶縁された他の結合線で構成されている。従って、図8に示すアレイ210は、貫通性の結合を有する誘電体材料の層(図示せず)によって重ねられており、前記貫通性の結合は、データ線YD1と第1柱状構造328A及び第2柱状構造328Bとを結合されるために、前記誘電体材料にエッチング形成されている。
【0023】
図9は、図8の断面線9−9から見た、すなわち、図8に示されるx−方向について平行に見たメモリアレイ210の一部の断面図である。上述したように、フローティングゲート330は、第2誘電体層350の異なる厚みによって、第1柱状構造328A及び第2柱状構造から分離されている。従って、第1柱状構造328Aは、フローティングゲート330から第1間隔d1だけ離間し、第2柱状構造328Bは、フローティングゲート330から第2距離d2だけ離間している。ここで、第1間隔d1は第2間隔d2より短い。1つの実施の形態では、第2間隔d2は、第1間隔d1の約2倍の大きさを有する。他の実施の形態では、フローティングゲート330は、約0.1μmの高さd3を有し、第1柱状構造328Aから約33オングストロームの第1間隔d1だけ離間され、第2柱状構造328Bから約66オングストロームの第2間隔d2だけ離間されている。
【0024】
図10は、図9に示すメモリアレイ210の一部の平面図である。特に、セル300AAは、y−方向に約2Fだけ延在したピッチを有し、x−方向に約2Fだけ延在したピッチを有する。ここで、Fは、リソグラフィによる最小加工寸法に関連する特性寸法である。従って、単一のデータビットに対応する論理状態は、約4F2内に有利にストアされる。これは、DRAMメモリアレイにおいてよく見られる周知の折り返しアレイ構造8F2の加工寸法と比して引けを取らないものとなっている。
【0025】
上述の実施の形態は、従来技術を超える有利なその他の点を有する。例えば、再び図9を参照して示すように、プログラム機能及び消去機能は、誘電体層350の一様に薄い部分によってフローティングゲート330から離間した第1柱状構造328Aにおいて行われるため、読み出し処理における薄い酸化膜内への電荷の捕獲による第2柱状構造328Bへの影響は小さい。第2柱状構造328Bは、誘電体層350の一様に厚い部分に隣接した位置に配され、第1柱状構造とは反対の位置にある。
【0026】
図11〜図16は、本発明の他の実施の形態に係るメモリアレイを製造する過程を示す一部の断面図である。最初に図11に示すように、出発材料として、不純物がドープされてP-型に導電化されたシリコンにて作製された基板20が使用される。基板320上に第1ソース/ドレイン領域322が形成される。領域322は、所望のN+導電型となるように、イオン注入あるいは同様のプロセスによって基板320上に形成してもよい。あるいは、N+シリコンのエピタキシャル層を、基板320の表面に成長させるようにしてもよい。その後、P-シリコンのエピタキシャル成長によって第1ソース/ドレイン領域322上に所望の厚みの分離層324が形成される。N+シリコンの他のエピタキシャル成長によって、第2ソース/ドレイン領域326が分離層324上に形成される。酸化シリコンにて構成されたパッド層400が第2ソース/ドレイン領域326の露出された表面上に形成され、さらに、窒化シリコンにて構成されたパッド層420が積層される。
【0027】
図12に示すように、複数の第1トレンチ440と第2トレンチ460が図11に示す構造内に形成される。第1トレンチ440と第2トレンチ460は、図11に示す構造内において、y−方向に対してほぼ直交する方向であって、且つ、互いに平行に形成される。第1トレンチ440と第2トレンチ460は、図11に示す構造の下部のp-基板層320まで突き通っている。第1トレンチ440と第2トレンチ460は、図11に示す構造のフォトレジスト(図12において図示せず)、すなわち、第1トレンチ440及び第2トレンチ460を形成すべき位置と一致する部分に露出面を有するエッチバリアが形成されたフォトレジストから露出する表面をパターニングすることよって形成するようにしてもよい。露出する表面部分の下層の基板材料は、プラズマエッチングやウェットエッチング等の公知技術によって取り除くことができる。
【0028】
さらに、図12に示すように、第1トレンチ440及び第2トレンチ460は、酸化処理を経て第1トレンチ440及び第2トレンチ内において成長された二酸化シリコン、あるいはその他の周知技術によって第1トレンチ440及び第2トレンチ内に堆積された二酸化シリコンでほぼ充填されている。図13に示すように、第1トレンチ440と第2トレンチ460(図12参照)間とは別の位置にフォトレジスト(図示せず)のエッチング停止層を形成し、ウェットあるいはプラズマエッチング方法によって、第1トレンチ440と第2トレンチ460間の材料を除去することによって、第1トレンチ440と第2トレンチ460間の材料が除去され、空洞500が形成される。二酸化シリコン材料で構成された底部510が酸化処理又はその他の周知の堆積処理によって形成され、第2誘電体層350が形成される。
【0029】
図14に示すように、多結晶シリコン層520は、図13に示す構造上に形成され、図13に示す各空洞内の下部に向かって形成される。各種周知の方法によって、図13に示す構造上に多結晶シリコン層520を堆積するようにしてもよい。その後、多結晶シリコン層520を露出させて酸化処理することによって、多結晶シリコン層520上に酸化層530を形成する。その後、各種周知の多結晶シリコンあるいは金属の堆積方法によって、酸化層530上に多結晶シリコンあるいは金属層540を形成する。
【0030】
図15は、互いにほぼ平行してy−方向に沿って形成された複数の溝520の形状を示す一部の平面図である。溝520は、図14に示す構造への選択的なエッチングによって、多結晶シリコンあるいは金属の配線530と交差するように形成される。配線530は、図8〜図10を参照しながら詳細に説明したように、ゲート線XG1,XG2・・・XGNを形作る。その後、多結晶シリコン層520、酸化層530及び多結晶シリコンあるいは金属層540は、図16により詳細に示すように、上面540から除去される。層520、530及び540は化学機械的研磨によって除去される。
【0031】
図17に示すように、表面550上に表面酸化層550が堆積され、フォトレジスト(図示せず)を使用してパターニングされる。これは、エッチング停止層を形成し、表面酸化層550を貫通して第2ソース/ドレイン領域326に達する複数の突起590を形成するためである。その後、第2ソース/ドレイン領域326との電気的結合のために、金属層570が表面酸化層550上に堆積され、各突起590内の下部に向かって形成される。これにより、図8〜図10を参照しながら詳細に説明したように、データ線YD1,YD2・・・YDNが形成される。
【0032】
上述の内容からわかるように、本発明の特定の実施の形態を説明するためにこの明細書中に記述したが、各種の変形例を本発明の要旨から逸脱しない範囲で製造することができる。例えば、本発明の1つの実施の形態のコンセプトにおける特定の特徴を他の実施の形態に組み込むようにしてもよいことはもちろんである。つまり、本発明は、特許請求の範囲による場合を除き、上述した実施の形態の記述によって制限されるものではない。
【図面の簡単な説明】
【0033】
【図1】図1は、従来例に係るフラッシュメモリセルを示す断面図である。
【図2】図2は、消去サイクルとプログラミングサイクルを多数回行った後のフラッシュメモリセルと初期段階のフラッシュメモリのドレイン/ソース電流を定性的に比較したグラフである。
【図3】図3は、サイクル数を増加させた際のドレイン/ソース電流の低下を定性的に示すグラフである。
【図4】図4は、サイクル数を増加させた際に、メモリセルのしきい値電圧ウィンドウが狭くなることを定性的に示すグラフである。
【図5】図5は、本発明の実施の形態に係るコンピュータシステム100を示すブロック図である。
【図6】図6は、本発明の他の実施の形態に係るメモリ装置を示すブロック図である。
【図7】図7は、本発明の実施の形態に係るメモリセルアレイの一部を示す概略図である。
【図8】図8は、本発明の実施の形態に係るメモリセルアレイの一部を示す斜視図である。
【図9】図9は、本発明の実施の形態に係るメモリアレイの一部を示す断面図である。
【図10】図10は、本発明の実施の形態に係るメモリアレイの一部を示す平面図である。
【図11】図11は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図12】図12は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図13】図13は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図14】図14は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図15】図15は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部平面図である。
【図16】図16は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図17】図17は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【技術分野】
【0001】
本発明は、一般に、半導体メモリ装置に関し、特に、フラッシュメモリのような不揮発性の半導体メモリ装置に使用されるフローティングゲートトランジスタ構造に関する。
【背景技術】
【0002】
フラッシュメモリ装置は高記憶密度の不揮発性メモリ装置であり、該不揮発性メモリ装置は、低消費電力、高速アクセス時間及び低コストという特徴を有する。従って、フラッシュメモリは、各種携帯電子機器に用いて好適である。これら携帯電子機器は、高記憶密度が要請されているが、高消費電力や重量がかさむことから、ディスクドライブやその他の大規模記憶装置を搭載することができない。フラッシュメモリのその他の優位点は、回路内でのプログラムが可能なことである。そのため、フラッシュメモリ装置は、電子機器内の回路基板に実装した状態でソフトウェア制御による再プログラムが可能である。
【0003】
図1は、従来例に係るフラッシュメモリセル10を示す。このフラッシュメモリセル10は、金属−酸化膜−半導体(MOS)構造を有し、基板12、一対のソース/ドレイン領域14、MOSチャネル領域16上のフローティングゲート18、フローティングゲート18上の制御ゲート20を有する。酸化膜22は、フローティングゲート18とチャネル領域16とを分離し、さらに、フローティングゲート18と制御ゲート20とを分離している。前記装置に関し、基板12にはp型不純物がドープされ、ソース/ドレイン領域14にはn型不純物がドープされている。
【0004】
このメモリセル10は、ソース電圧VSを0Vあるいは接地電位に保持した状態で、十分に高い正のゲート電圧VCGと正のドレイン電圧VDを印加することによってプログラムされるようになっている。電荷がソース/ドレイン領域14からフローティングゲート18に移動すると、該装置10は、論理状態「0」となる。反対に、フローティングゲート18に電荷がほとんどないあるいは電荷が存在しない場合は、「1」に対応した論理状態が装置10にストアされる。
【0005】
装置10の状態を読み出す場合は、VDが正電圧を保持した状態で、所定のレベルの正電圧VCGが制御ゲート18に印加される。制御ゲート18に印加される電圧が装置10をターンオンするのに十分であれば、電流は、ある1つのソース/ドレイン領域14から他のソース/ドレイン領域14に流れ、外部回路によって検出される。これは論理状態「1」を示す。これに対して、フローティングゲート18に、装置10がターンオンするのを阻止するのに十分な電荷が存在する場合は、「0」の論理状態が読み出される。VCGが負の電圧に保持されている状態で、正のソース電圧Vsをソース/ドレイン領域14に印加することによって、論理状態が装置10から消去される。装置10は、消去サイクルを経て論理状態「1」となる。
【0006】
従来のフラッシュメモリセル10は、論理状態をメモリ装置にストアするために極めて有効であるが、プログラム/消去サイクルの蓄積数が増加するにつれてメモリセル10のプログラミング効率が低下することが指摘されている。結果として、セル10は、プログラム/消去サイクルの数がセル10に関して耐久限度と称される限界値を超えた段階で機能しなくなるおそれがある。セル10に対して1回だけプログラムされる場合は、ほとんど問題とならないが、装置10に対して多数回の消去と再プログラムがなされる場合は、深刻な問題となる。プログラミング効率の低下は、プログラミングサイクル期間に、基板12とフローティングゲート18とを分離する比較的薄い酸化膜にホットエレクトロンがトラップされる結果によるものと考えられる。また、プログラミングサイクル期間は、前記酸化膜に恒久的なダメージを与える。さらに、消去サイクル期間において非常に高い電界強度が発生する。この消去サイクル期間は、正孔が基板12とフローティングゲート18とを分離する酸化膜においてトラップする比較的低い運動量をもつこととなる。セル10がプログラム/消去サイクルを繰り返すことによって、トラップされた正孔は酸化膜に蓄積し、それによって、読出し期間に印加される電界は低下することとなる。
【0007】
フラッシュメモリセル10の劣化の質的効果を図2〜図4に示す。図2は、初期段階のフラッシュメモリセル10の特性と、消去サイクルとプログラミングサイクルを多数回行った後のセル10の特性とを比較したものである。図2に示すように、サイクルを経たセル10におけるほぼ一定の制御ゲート電圧VCGに対するソース/ドレイン電流IDSは、初期段階のセル10と比して極めて低い。従って、読出しサイクル期間における論理状態の決定は、サイクルを経たセル10における低いソース/ドレイン電流によって悪影響を受ける。この影響は、さらに図3に示され、この図3からセル10のソース/ドレイン電流IDSは、セル10におけるサイクル数が増加するに従って連続的に減少しているのがわかる。また、図3は、セル10の耐久限度がほぼ105サイクルから106サイクルの間に現れることを示している。
【0008】
図4は、プログラム/消去サイクル数を増加させた際のセル10のしきい値電圧VTの変化を示す。しきい値電圧VTは、読出しサイクル期間においてセル10をターンオンするのに必要な最小電圧を示す。図4において、VT,1は、セル10のフローティングゲートに電荷が蓄積されている(論理状態「0」を示す)セル10をターンオンするのに必要なしきい値電圧を示し、VT,2は、セル10のフローティングゲートに電荷が蓄積されていないセル10をターンオンするのに必要なしきい値電圧を示す。ここで、図4に示すように、VT,1とVT,2との差は、しきい値電圧「ウィンドウ」を表す。セル10がサイクルを繰り返すことによって、「ウィンドウ」は、徐々に小さくなり、セル10にストアされている2つの論理状態の区別がより困難になる。
【0009】
耐久限度に関する問題の従来における1つの解決法は、フラッシュメモリセルは、フローティングゲートをソースに向かって非対称的に位置させ、制御ゲートをフローティングゲートに重ねると共に、セルのチャネル領域にも重ねるようにすることである。詳しくは文献「フラッシュメモリ概説」(1997年、IEEE会報、vol.85、No.8、1248頁〜1271頁:P.パヴァン等)に開示されている。プログラミング機能と消去機能は、チャネル領域のソースに近接する部分において行われるため、酸化膜に対するダメージは、チャネル領域の部分のみに限られる。上述のフラッシュメモリの配列は、耐久限度の向上に寄与しているが、セルにストアされている論理状態を読み出すことはできない。
【0010】
他の従来例に係るフラッシュメモリセルはソース領域を含み、このソース領域は、セルが消去される際に発生する高い電界強度からセルのソース接合を防護するためのN領域によって囲まれている。この構造に含まれる顕著な1つの短所は、セルの持続時間を引き伸ばすためのソースとドレインとの入れ替えができない。さらに、上述の非対称な配置は、フラッシュメモリ装置の全体的な製造コストを増大させる。
【0011】
結局は、フラッシュメモリ装置の耐久限度を高めるには、このような技術が必要である。
【発明の開示】
【発明が解決しようとする課題】
【0012】
本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタが形成されたシステム、装置及び前記フローティングゲートトランジスタを形成するための方法である。
【課題を解決するための手段】
【0013】
1つの実施の形態において、前記システムは、中央処理装置(CPU)と、該プロセッサに接続されたメモリ装置とを有する。メモリ装置は、複数のメモリセルを持ったアレイを有する。各セルは、第1柱状構造と、該第1柱状構造から離間した第2柱状構造と、第1柱状構造と第2柱状構造との間に設置され、且つ、第1柱状構造及び第2柱状構造から離間したフローティングゲートとを有する。フローティングゲートは、第1柱状構造及び第2柱状構造から選択されたいずれか1つに近接して配されている。他の実施の形態において、メモリ装置は、複数のメモリセルを含むアレイを有する。メモリセルは、隣接する第1及び第2の電界効果トランジスタ(FET)を有する。各トランジスタは、それぞれソース/ドレイン領域と、共通のフローティングゲート構造を有する。共通のフローティングゲート構造は、第1FETのソース/ドレイン領域から第1間隔だけ離間し、第2FETのソース/ドレイン領域から第2間隔だけ離間している。本発明のさらに他の実施の形態において、複数のセルが相互に結合されてなるメモリ装置の製造方法は、基板上に第1柱状構造を配すること、基板上に第1柱状構造から離間した第2柱状構造を配すること、第1柱状構造と第2柱状構造間にゲート構造を形成すること、第1柱状構造とゲート構造との間で、且つ、第2柱状構造とゲート構造との間にフローティングゲートを挿入することを含み、フローティングゲート構造は、第1柱状構造及び第2柱状構造から選択されたいずれか1つに近接して配されている。
【発明を実施するための最良の形態】
【0014】
本発明は、一般に、半導体メモリ装置、特に、フラッシュメモリ装置のような不揮発性半導体メモリ装置に使用されるフローティングゲートトランジスタ構造を対象としている。本発明の各実施の形態に関する詳細な説明の多くは、以下の記述並びにこれらの実施の形態を理解するために添付された図5〜図17において説明される。しかし、当業者であれば、以下に示される種々の詳細な説明がなくても、本発明がすぐれていることが理解されるであろう。さらに、以下の記述において、種々の実施の形態に関連する図面は、特定の物理的寸法あるいは相対的な物理的寸法を伝えるものとして解釈してはいけない。むしろ、各実施の形態に関する特定の寸法あるいは相対的な寸法は、特許請求の範囲を逸脱しない限りにおいて種々のものが考えられる。
【0015】
図5は、コンピュータシステム100の実施の形態を示す。コンピュータシステム100は、図6〜図17のメモリ装置や本発明に係るメモリ装置のその他の実施の形態を使用する。コンピュータシステム100は、様々な演算機能を実行するためのプロセッサ102を有する。演算機能とは、例えば特定の演算やタスクを行うために特定のソフトウェアを実行する等の機能をいう。プロセッサ102は、一般に、アドレスバス、制御バス及びデータバスを有するプロセッサバス104を有する。プロセッサバス104は、メモリコントローラ106に接続されている。同様に、多くのコンポーネントもプロセッサバス104に接続されている。また、プロセッサ102は、プロセッサバス104を介してキャッシュメモリ107に接続されている。キャッシュメモリ107は、一般に、スタティック・ランダム・アクセス・メモリ(SRAM)装置である。
【0016】
メモリコントローラ106には、シンクロナス・ランダム・アクセス・メモリ(SDRAM)装置108の形態を有するシステムメモリがアドレスバス110及び制御バス112を介して接続されている。SDRAM装置108の外部データバス113は、プロセッサ102のデータバスに直接あるいはメモリコントローラ106を介して接続されている。
【0017】
さらに、メモリコントローラ106には、オペレータとコンピュータシステム100とのインターフェースを行う例えばキーボードやマウス等の1以上の入力装置114が接続されている。また、コンピュータシステム100は、メモリコントローラ106を介してプロセッサ102に接続されたプリンタやビデオ端子等の出力装置116を有する。また、1以上のデータ記憶装置は、外部の記録媒体(図示せず)からのデータをストアするあるいは取り出すために、メモリコントローラ106を介してプロセッサ102に接続されている。記憶装置118の例としては、ハードディスク、フロッピーディスク、テープカセット、読出し専用コンパクトディスク(CD−ROM)等である。そして、メモリコントローラ106には、BIOSROM(basic input−output read only memory)装置120が接続されている。プロセッサ102は、BIOSROM装置120から直接プロセッサ102を実行したり、BIOSROM装置120からSDRAM装置108にBIOSプログラムが転送されて、該SDRAM装置108にBIOSプログラムが記録された後に、SDRAM装置108からプロセッサ102を実行する。BIOSROM装置120は、例えば図6〜図17のメモリ装置のように、本発明に係る不揮発性メモリ装置であることが好ましい。また、本実施の形態に係るメモリ装置は、他の機能ためにも、コンピュータシステム100内に使用される。
【0018】
図6は、本発明の1つの実施の形態に係るメモリ装置200のブロック図であり、図5に示されるメモリ108の少なくともその一部を示す。メモリ装置200は、複数のメモリセルを有するメモリセルアレイ210を有する。メモリセルは、後述するフローティングゲートFETトランジスタ装置を有する。また、メモリ装置200は、メモリセルアレイ210内のセルを特定するための複数のゲート線XG1,XG2・・・XGNを有するx−ゲートデコーダ230を有する。y−ソース/ドレインデコーダ240は、アレイ210内のフローティングゲートFETトランジスタセルの第1ソース/ドレイン領域にアクセスするための複数のソース/ドレイン線YD1,YD2・・・YDNを有する。同様に、x−ソース/ドレインデコーダ250は、メモリアレイ210内のセルの第2ソース/ドレイン領域にアクセスするための複数のデータ線XS1,XS2・・・XSNを有する。また、x−ソース/ドレインデコーダ250は、メモリセルアレイ210からのデータを読み出す、書き込む又は消去するセンスアンプと入出力(I/O)装置を有する。さらに、メモリ装置200は、アドレスバス140(図5参照)からのアドレス信号A0・・・ANを受け取るアドレスバッファ220を有する。アドレスバッファ220は、メモリセルアレイ210内のメモリセルに対する読出し、書込み及び消去処理を制御するために、x−ゲートデコーダ230、y−ソース/ドレインデコーダ240及びx−ソース/ドレインデコーダ250に接続されている。
【0019】
図7は、図6に示されるメモリセルアレイ210の実施の形態の一部の概略図を示す。メモリセルアレイ210は複数のメモリセル300を有する。複数のメモリセル300は、ほぼ同様の形態、すなわち、セル300AAからセル300ANまでのアレイ210の行に沿った第1の方向に延びる形態において相互に隣接し接続されている。さらに、アレイは、行(第1の方向に沿ってセル300NAからセル300NNに延びる行)に向かう第2の方向にも延びている。各メモリセル300AA〜300NNは、一対の電界効果トランジスタ(FET)310を有する。該FET310は、FET310におけるソース領域とドレイン領域間の導電性を制御する電気的に絶縁されたフローティングゲートを有する。各メモリセル300AA〜300NNの2つのFET310は、コモンゲート(例えばXG1、XG2・・・XGN)をそれぞれ共有し、後述するように柱状構造に形成されている。
【0020】
図8は、図7に示すメモリセルアレイ210の一部を示す斜視図である。図示を明瞭にするために、アレイ210のメモリセル300AAと300ABのみを示し、以下の説明では、メモリセル300AAのみを示す。なお、アレイ210は、該アレイ210が、第1の方向(図8に示されるX方向)と、該第1の方向に対してほぼ直交する第2の方向(図8に示されるY方向)とに延びるように、相当な数のほぼ同様の構成を有するセルを有する。セル300AAは、p-型基板上に形成された一対の柱状構造328A及び328Bを有する。各柱状構造328は、N+導電性の材料にて構成され、基板320のx−方向に沿って延びる第1ソース/ドレイン領域322を有する。柱状構造328A及び328Bは、さらに、N+導電性を有し、第1ソース/ドレイン領域322に隣接して配された第2ソース/ドレイン領域326を有する。P-の導電性を有するようにドープされた材料の分離層324が第1ソース/ドレイン領域322と第2ソース/ドレイン領域328間に介在している。
【0021】
図8に示すように、柱状構造328A及び328Bは、これら柱状構造328A及び328B間にゲート線XG1が介在されるように、互いに離間して形成されている。フローティングゲート330は、柱状構造328Aとゲート線XG1との間に形成され、柱状構造328Bとゲート線XG1との間に形成されている。フローティングゲート330は、ゲート線XG1の下方にも延在して形成されている。これにより、フローティングゲート330がゲート線XG1と下層の基板320との間に介在し、柱状構造328Aと328B間に単一の制御ゲート330が形成されることとなる。フローティングゲート330は、ゲート線XG1とフローティングゲート330との間に介在する第1誘電体層340によってゲート線XG1から電気的に絶縁されている。フローティングゲート330は、フローティングゲート330と第1柱状構造328A及び第2柱状構造328Bとの間に介在する第2誘電体層350によって、第1柱状構造328A及び第2柱状構造328Bからもそれぞれ電気的に絶縁されている。フローティングゲート330は、第1柱状構造328Aと第2柱状構造との間に位置されている。後述するように、フローティングゲート330は、第2柱状構造よりも第1柱状構造に近接するように位置されている。従って、第2誘電体層350のうち、第1柱状構造にほぼ隣接する一部は、第2誘電体層のうち、第2柱状構造に隣接する前記一部に対応する部分よりもよりも薄い。なお、当業者であれば、第2誘電体層の前記薄い部分が第2柱状構造328Bに隣接して位置され、第2誘電体層の厚い部分が第1柱状構造328Aに隣接して位置されてもよいことを認識するであろう。フローティングゲート330は、後述するように、製造プロセスにおいてアレイ210上に堆積された多結晶シリコン材料にて構成してもよい。第1誘電体層340と第2誘電体層350は、アレイ210の製造過程において成長あるいは堆積される二酸化シリコンにて構成してもよい。もちろん、同様の他の誘電体材料を使用してもよい。
【0022】
第1柱状構造328Aの第2ソース/ドレイン領域326Aと第2柱状構造328Bの第2ソース/ドレイン領域326Bは、データ線YD1によって相互に結合されており、データ線YD1は、金属にて構成され、また、アレイ210の下層の幾何形状から電気的に絶縁された他の結合線で構成されている。従って、図8に示すアレイ210は、貫通性の結合を有する誘電体材料の層(図示せず)によって重ねられており、前記貫通性の結合は、データ線YD1と第1柱状構造328A及び第2柱状構造328Bとを結合されるために、前記誘電体材料にエッチング形成されている。
【0023】
図9は、図8の断面線9−9から見た、すなわち、図8に示されるx−方向について平行に見たメモリアレイ210の一部の断面図である。上述したように、フローティングゲート330は、第2誘電体層350の異なる厚みによって、第1柱状構造328A及び第2柱状構造から分離されている。従って、第1柱状構造328Aは、フローティングゲート330から第1間隔d1だけ離間し、第2柱状構造328Bは、フローティングゲート330から第2距離d2だけ離間している。ここで、第1間隔d1は第2間隔d2より短い。1つの実施の形態では、第2間隔d2は、第1間隔d1の約2倍の大きさを有する。他の実施の形態では、フローティングゲート330は、約0.1μmの高さd3を有し、第1柱状構造328Aから約33オングストロームの第1間隔d1だけ離間され、第2柱状構造328Bから約66オングストロームの第2間隔d2だけ離間されている。
【0024】
図10は、図9に示すメモリアレイ210の一部の平面図である。特に、セル300AAは、y−方向に約2Fだけ延在したピッチを有し、x−方向に約2Fだけ延在したピッチを有する。ここで、Fは、リソグラフィによる最小加工寸法に関連する特性寸法である。従って、単一のデータビットに対応する論理状態は、約4F2内に有利にストアされる。これは、DRAMメモリアレイにおいてよく見られる周知の折り返しアレイ構造8F2の加工寸法と比して引けを取らないものとなっている。
【0025】
上述の実施の形態は、従来技術を超える有利なその他の点を有する。例えば、再び図9を参照して示すように、プログラム機能及び消去機能は、誘電体層350の一様に薄い部分によってフローティングゲート330から離間した第1柱状構造328Aにおいて行われるため、読み出し処理における薄い酸化膜内への電荷の捕獲による第2柱状構造328Bへの影響は小さい。第2柱状構造328Bは、誘電体層350の一様に厚い部分に隣接した位置に配され、第1柱状構造とは反対の位置にある。
【0026】
図11〜図16は、本発明の他の実施の形態に係るメモリアレイを製造する過程を示す一部の断面図である。最初に図11に示すように、出発材料として、不純物がドープされてP-型に導電化されたシリコンにて作製された基板20が使用される。基板320上に第1ソース/ドレイン領域322が形成される。領域322は、所望のN+導電型となるように、イオン注入あるいは同様のプロセスによって基板320上に形成してもよい。あるいは、N+シリコンのエピタキシャル層を、基板320の表面に成長させるようにしてもよい。その後、P-シリコンのエピタキシャル成長によって第1ソース/ドレイン領域322上に所望の厚みの分離層324が形成される。N+シリコンの他のエピタキシャル成長によって、第2ソース/ドレイン領域326が分離層324上に形成される。酸化シリコンにて構成されたパッド層400が第2ソース/ドレイン領域326の露出された表面上に形成され、さらに、窒化シリコンにて構成されたパッド層420が積層される。
【0027】
図12に示すように、複数の第1トレンチ440と第2トレンチ460が図11に示す構造内に形成される。第1トレンチ440と第2トレンチ460は、図11に示す構造内において、y−方向に対してほぼ直交する方向であって、且つ、互いに平行に形成される。第1トレンチ440と第2トレンチ460は、図11に示す構造の下部のp-基板層320まで突き通っている。第1トレンチ440と第2トレンチ460は、図11に示す構造のフォトレジスト(図12において図示せず)、すなわち、第1トレンチ440及び第2トレンチ460を形成すべき位置と一致する部分に露出面を有するエッチバリアが形成されたフォトレジストから露出する表面をパターニングすることよって形成するようにしてもよい。露出する表面部分の下層の基板材料は、プラズマエッチングやウェットエッチング等の公知技術によって取り除くことができる。
【0028】
さらに、図12に示すように、第1トレンチ440及び第2トレンチ460は、酸化処理を経て第1トレンチ440及び第2トレンチ内において成長された二酸化シリコン、あるいはその他の周知技術によって第1トレンチ440及び第2トレンチ内に堆積された二酸化シリコンでほぼ充填されている。図13に示すように、第1トレンチ440と第2トレンチ460(図12参照)間とは別の位置にフォトレジスト(図示せず)のエッチング停止層を形成し、ウェットあるいはプラズマエッチング方法によって、第1トレンチ440と第2トレンチ460間の材料を除去することによって、第1トレンチ440と第2トレンチ460間の材料が除去され、空洞500が形成される。二酸化シリコン材料で構成された底部510が酸化処理又はその他の周知の堆積処理によって形成され、第2誘電体層350が形成される。
【0029】
図14に示すように、多結晶シリコン層520は、図13に示す構造上に形成され、図13に示す各空洞内の下部に向かって形成される。各種周知の方法によって、図13に示す構造上に多結晶シリコン層520を堆積するようにしてもよい。その後、多結晶シリコン層520を露出させて酸化処理することによって、多結晶シリコン層520上に酸化層530を形成する。その後、各種周知の多結晶シリコンあるいは金属の堆積方法によって、酸化層530上に多結晶シリコンあるいは金属層540を形成する。
【0030】
図15は、互いにほぼ平行してy−方向に沿って形成された複数の溝520の形状を示す一部の平面図である。溝520は、図14に示す構造への選択的なエッチングによって、多結晶シリコンあるいは金属の配線530と交差するように形成される。配線530は、図8〜図10を参照しながら詳細に説明したように、ゲート線XG1,XG2・・・XGNを形作る。その後、多結晶シリコン層520、酸化層530及び多結晶シリコンあるいは金属層540は、図16により詳細に示すように、上面540から除去される。層520、530及び540は化学機械的研磨によって除去される。
【0031】
図17に示すように、表面550上に表面酸化層550が堆積され、フォトレジスト(図示せず)を使用してパターニングされる。これは、エッチング停止層を形成し、表面酸化層550を貫通して第2ソース/ドレイン領域326に達する複数の突起590を形成するためである。その後、第2ソース/ドレイン領域326との電気的結合のために、金属層570が表面酸化層550上に堆積され、各突起590内の下部に向かって形成される。これにより、図8〜図10を参照しながら詳細に説明したように、データ線YD1,YD2・・・YDNが形成される。
【0032】
上述の内容からわかるように、本発明の特定の実施の形態を説明するためにこの明細書中に記述したが、各種の変形例を本発明の要旨から逸脱しない範囲で製造することができる。例えば、本発明の1つの実施の形態のコンセプトにおける特定の特徴を他の実施の形態に組み込むようにしてもよいことはもちろんである。つまり、本発明は、特許請求の範囲による場合を除き、上述した実施の形態の記述によって制限されるものではない。
【図面の簡単な説明】
【0033】
【図1】図1は、従来例に係るフラッシュメモリセルを示す断面図である。
【図2】図2は、消去サイクルとプログラミングサイクルを多数回行った後のフラッシュメモリセルと初期段階のフラッシュメモリのドレイン/ソース電流を定性的に比較したグラフである。
【図3】図3は、サイクル数を増加させた際のドレイン/ソース電流の低下を定性的に示すグラフである。
【図4】図4は、サイクル数を増加させた際に、メモリセルのしきい値電圧ウィンドウが狭くなることを定性的に示すグラフである。
【図5】図5は、本発明の実施の形態に係るコンピュータシステム100を示すブロック図である。
【図6】図6は、本発明の他の実施の形態に係るメモリ装置を示すブロック図である。
【図7】図7は、本発明の実施の形態に係るメモリセルアレイの一部を示す概略図である。
【図8】図8は、本発明の実施の形態に係るメモリセルアレイの一部を示す斜視図である。
【図9】図9は、本発明の実施の形態に係るメモリアレイの一部を示す断面図である。
【図10】図10は、本発明の実施の形態に係るメモリアレイの一部を示す平面図である。
【図11】図11は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図12】図12は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図13】図13は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図14】図14は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図15】図15は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部平面図である。
【図16】図16は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【図17】図17は、本発明の他の実施の形態に係るメモリアレイの製造方法における1つのステップを示す一部断面図である。
【特許請求の範囲】
【請求項1】
中央処理装置(CPU)と、
前記プロセッサに接続された少なくとも1つのメモリ装置とを有するコンピュータシステムにおいて、
前記メモリ装置は、複数の行と複数の列に沿って配列され、所望の論理状態をストアするための複数のメモリセルを有するアレイを具備し、
前記各セルは、第1柱状構造と、該第1柱状構造から離間した第2柱状構造と、前記第1柱状構造と前記第2柱状構造との間に設置され、且つ、前記第1柱状構造及び前記第2柱状構造から離間したフローティングゲート構造とを有し、
前記フローティングゲートは、前記第1柱状構造及び前記第2柱状構造から選択されたいずれか1つに近接して配されていることを特徴とするコンピュータシステム。
【請求項2】
請求項1記載のコンピュータシステムにおいて、
前記メモリ装置は、さらに、前記フローティングゲート構造内に配置され、且つ、前記フローティングゲート構造から電気的に絶縁されたゲート線と、前記第1柱状構造及び前記第2柱状構造と結合した第1ソース/ドレイン領域及び第2ソース/ドレイン領域とを有することを特徴とするコンピュータシステム。
【請求項3】
請求項2記載のコンピュータシステムにおいて、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、第1導電型の半導体材料にて構成されていることを特徴とするコンピュータシステム。
【請求項4】
請求項3記載のコンピュータシステムにおいて、
さらに、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域間に介在する第2導電型の半導体材料による分離層を有することを特徴とするコンピュータシステム。
【請求項5】
請求項3記載のコンピュータシステムにおいて、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域はシリコンにて構成され、前記第1導電型はN+導電型であることを特徴とするコンピュータシステム。
【請求項6】
請求項4記載のコンピュータシステムにおいて、
前記分離層はシリコンにて構成され、前記第2導電型はP-導電型であることを特徴とするコンピュータシステム。
【請求項7】
請求項2記載のコンピュータシステムにおいて、
前記メモリ装置は、さらに、前記第1ソース/ドレイン領域、前記第2ソース/ドレイン領域及び前記ゲート線に接続されたデコーダを有するとを特徴とするコンピュータシステム。
【請求項8】
請求項7記載のコンピュータシステムにおいて、
さらに、前記デコーダに接続されたアドレスバッファを有することを特徴とするコンピュータシステム。
【請求項9】
請求項1記載のコンピュータシステムにおいて、
さらに、前記CPUと少なくとも1つのメモリ装置とを接続するアドレスバス、データバス及び制御バスを有することを特徴とするコンピュータシステム。
【請求項10】
請求項9記載のコンピュータシステムにおいて、
さらに、前記アドレスバス、前記データバス及び制御バスに接続されたシステムコントローラを有することを特徴とするコンピュータシステム。
【請求項11】
請求項10記載のコンピュータシステムにおいて、
さらに、キーボード、マウス、表示装置及びモデムの少なくとも1つが入出力モジュールに接続されていることを特徴とするコンピュータシステム。
【請求項12】
請求項9記載のコンピュータシステムにおいて、
さらに、外部の大容量補助記憶装置を有することを特徴とするコンピュータシステム。
【請求項13】
所望の論理状態をストアするための複数のメモリセルを有するアレイを具備した半導体メモリ装置において、
前記セルは、隣接する第1及び第2の電界効果トランジスタ(FET)を有し、各トランジスタは、それぞれソース/ドレイン領域と共通のフローティングゲート構造とを有し、該共通のフローティングゲート構造は、前記第1FETのソース/ドレイン領域から第1間隔だけ離間し、前記第2FETのソース/ドレイン領域から第2間隔だけ離間していることを特徴とする半導体メモリ装置。
【請求項14】
請求項13記載の半導体メモリ装置において、
前記ソース/ドレイン領域のそれぞれは、さらに、下層の基板から上方に向かって延びる柱状構造内に形成された第1ソース/ドレイン領域と第2ソース/ドレイン領域と、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域間に介在された分離層とを有することを特徴とする半導体メモリ装置。
【請求項15】
請求項14記載の半導体メモリ装置において、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、N+導電型の半導体材料で構成され、さらに、分離層は、P-導電型の半導体材料で構成されていることを特徴とする半導体メモリ装置。
【請求項16】
請求項13記載の半導体メモリ装置において、
前記共通のフローティングゲート構造は、多結晶シリコンにて構成されていることを特徴とする半導体メモリ装置。
【請求項17】
請求項13記載の半導体メモリ装置において、
前記第2間隔は、前記第1間隔のほぼ2倍であることを特徴とする半導体メモリ装置。
【請求項18】
請求項13記載の半導体メモリ装置において、
前記第1間隔は、ほぼ30オングストロームであることを特徴とする半導体メモリ装置。
【請求項19】
請求項13記載の半導体メモリ装置において、
前記アレイは、さらに、第1の方向に延び、前記第1FET及び前記第2FETの前記第2ソース/ドレイン領域に結合されるドレイン線を有し、前記第1FET及び前記第2FETの前記第1ソース/ドレイン領域は、前記第1の方向とほぼ直交する第2の方向に沿って延在していることを特徴とする半導体メモリ装置。
【請求項20】
請求項19記載の半導体メモリ装置において、
前記アレイは、さらに、前記第2の方向に延びるゲート線を有することを特徴とする半導体メモリ装置。
【請求項21】
請求項20記載の半導体メモリ装置において、
前記ドレイン線、前記第1ソース/ドレイン領域及び前記ゲート線にそれぞれ接続されるデコーダを有することを特徴とする半導体メモリ装置。
【請求項22】
相互に接続された複数のメモリセルを有するメモリ装置の製造方法において、
前記各セルの形成過程は、
基板上に第1柱状構造を配すること、
前記基板上に前記第1柱状構造から離間した第2柱状構造を配すること、
前記第1柱状構造と前記第2柱状構造間にゲート構造を形成すること、
前記第1柱状構造と前記ゲート構造との間で、且つ、前記第2柱状構造と前記ゲート構造との間にフローティングゲートを挿入することを含み、
前記フローティングゲート構造は、前記第1柱状構造及び前記第2柱状構造から選択されたいずれか1つに近接して配されていることを特徴とするメモリ装置の製造方法。
【請求項23】
請求項22記載の方法において、
前記基板上に前記第1柱状構造及び前記第2柱状構造を配することは、さらに、第1導電型を有するようにドープされたシリコン基板上に前記第1柱状構造及び前記第2柱状構造を配することを含むことを特徴とする方法。
【請求項24】
請求項23記載の方法において、
第1導電型を有するようにドープされたシリコン基板上に前記第1柱状構造及び前記第2柱状構造を配することは、P導電型を有するように前記基板にドープすることを含むことを特徴とする方法。
【請求項25】
請求項22記載の方法において、
前記基板上に前記第1柱状構造及び前記第2柱状構造を配することは、さらに、
前記基板上に第1導電型の第1ソース/ドレイン領域を形成すること、
前記第1ソース/ドレイン領域に近接して、第1導電型の第2ソース/ドレイン領域を形成すること、
前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域間に分離層を挿入することを含むことを特徴とする方法。
【請求項26】
請求項25記載の方法において、
第1導電型の前記第1ソース/ドレイン領域を形成することは、N+導電型のソース/ドレイン領域を形成することを含むことを特徴とする方法。
【請求項1】
中央処理装置(CPU)と、
前記プロセッサに接続された少なくとも1つのメモリ装置とを有するコンピュータシステムにおいて、
前記メモリ装置は、複数の行と複数の列に沿って配列され、所望の論理状態をストアするための複数のメモリセルを有するアレイを具備し、
前記各セルは、第1柱状構造と、該第1柱状構造から離間した第2柱状構造と、前記第1柱状構造と前記第2柱状構造との間に設置され、且つ、前記第1柱状構造及び前記第2柱状構造から離間したフローティングゲート構造とを有し、
前記フローティングゲートは、前記第1柱状構造及び前記第2柱状構造から選択されたいずれか1つに近接して配されていることを特徴とするコンピュータシステム。
【請求項2】
請求項1記載のコンピュータシステムにおいて、
前記メモリ装置は、さらに、前記フローティングゲート構造内に配置され、且つ、前記フローティングゲート構造から電気的に絶縁されたゲート線と、前記第1柱状構造及び前記第2柱状構造と結合した第1ソース/ドレイン領域及び第2ソース/ドレイン領域とを有することを特徴とするコンピュータシステム。
【請求項3】
請求項2記載のコンピュータシステムにおいて、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、第1導電型の半導体材料にて構成されていることを特徴とするコンピュータシステム。
【請求項4】
請求項3記載のコンピュータシステムにおいて、
さらに、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域間に介在する第2導電型の半導体材料による分離層を有することを特徴とするコンピュータシステム。
【請求項5】
請求項3記載のコンピュータシステムにおいて、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域はシリコンにて構成され、前記第1導電型はN+導電型であることを特徴とするコンピュータシステム。
【請求項6】
請求項4記載のコンピュータシステムにおいて、
前記分離層はシリコンにて構成され、前記第2導電型はP-導電型であることを特徴とするコンピュータシステム。
【請求項7】
請求項2記載のコンピュータシステムにおいて、
前記メモリ装置は、さらに、前記第1ソース/ドレイン領域、前記第2ソース/ドレイン領域及び前記ゲート線に接続されたデコーダを有するとを特徴とするコンピュータシステム。
【請求項8】
請求項7記載のコンピュータシステムにおいて、
さらに、前記デコーダに接続されたアドレスバッファを有することを特徴とするコンピュータシステム。
【請求項9】
請求項1記載のコンピュータシステムにおいて、
さらに、前記CPUと少なくとも1つのメモリ装置とを接続するアドレスバス、データバス及び制御バスを有することを特徴とするコンピュータシステム。
【請求項10】
請求項9記載のコンピュータシステムにおいて、
さらに、前記アドレスバス、前記データバス及び制御バスに接続されたシステムコントローラを有することを特徴とするコンピュータシステム。
【請求項11】
請求項10記載のコンピュータシステムにおいて、
さらに、キーボード、マウス、表示装置及びモデムの少なくとも1つが入出力モジュールに接続されていることを特徴とするコンピュータシステム。
【請求項12】
請求項9記載のコンピュータシステムにおいて、
さらに、外部の大容量補助記憶装置を有することを特徴とするコンピュータシステム。
【請求項13】
所望の論理状態をストアするための複数のメモリセルを有するアレイを具備した半導体メモリ装置において、
前記セルは、隣接する第1及び第2の電界効果トランジスタ(FET)を有し、各トランジスタは、それぞれソース/ドレイン領域と共通のフローティングゲート構造とを有し、該共通のフローティングゲート構造は、前記第1FETのソース/ドレイン領域から第1間隔だけ離間し、前記第2FETのソース/ドレイン領域から第2間隔だけ離間していることを特徴とする半導体メモリ装置。
【請求項14】
請求項13記載の半導体メモリ装置において、
前記ソース/ドレイン領域のそれぞれは、さらに、下層の基板から上方に向かって延びる柱状構造内に形成された第1ソース/ドレイン領域と第2ソース/ドレイン領域と、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域間に介在された分離層とを有することを特徴とする半導体メモリ装置。
【請求項15】
請求項14記載の半導体メモリ装置において、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、N+導電型の半導体材料で構成され、さらに、分離層は、P-導電型の半導体材料で構成されていることを特徴とする半導体メモリ装置。
【請求項16】
請求項13記載の半導体メモリ装置において、
前記共通のフローティングゲート構造は、多結晶シリコンにて構成されていることを特徴とする半導体メモリ装置。
【請求項17】
請求項13記載の半導体メモリ装置において、
前記第2間隔は、前記第1間隔のほぼ2倍であることを特徴とする半導体メモリ装置。
【請求項18】
請求項13記載の半導体メモリ装置において、
前記第1間隔は、ほぼ30オングストロームであることを特徴とする半導体メモリ装置。
【請求項19】
請求項13記載の半導体メモリ装置において、
前記アレイは、さらに、第1の方向に延び、前記第1FET及び前記第2FETの前記第2ソース/ドレイン領域に結合されるドレイン線を有し、前記第1FET及び前記第2FETの前記第1ソース/ドレイン領域は、前記第1の方向とほぼ直交する第2の方向に沿って延在していることを特徴とする半導体メモリ装置。
【請求項20】
請求項19記載の半導体メモリ装置において、
前記アレイは、さらに、前記第2の方向に延びるゲート線を有することを特徴とする半導体メモリ装置。
【請求項21】
請求項20記載の半導体メモリ装置において、
前記ドレイン線、前記第1ソース/ドレイン領域及び前記ゲート線にそれぞれ接続されるデコーダを有することを特徴とする半導体メモリ装置。
【請求項22】
相互に接続された複数のメモリセルを有するメモリ装置の製造方法において、
前記各セルの形成過程は、
基板上に第1柱状構造を配すること、
前記基板上に前記第1柱状構造から離間した第2柱状構造を配すること、
前記第1柱状構造と前記第2柱状構造間にゲート構造を形成すること、
前記第1柱状構造と前記ゲート構造との間で、且つ、前記第2柱状構造と前記ゲート構造との間にフローティングゲートを挿入することを含み、
前記フローティングゲート構造は、前記第1柱状構造及び前記第2柱状構造から選択されたいずれか1つに近接して配されていることを特徴とするメモリ装置の製造方法。
【請求項23】
請求項22記載の方法において、
前記基板上に前記第1柱状構造及び前記第2柱状構造を配することは、さらに、第1導電型を有するようにドープされたシリコン基板上に前記第1柱状構造及び前記第2柱状構造を配することを含むことを特徴とする方法。
【請求項24】
請求項23記載の方法において、
第1導電型を有するようにドープされたシリコン基板上に前記第1柱状構造及び前記第2柱状構造を配することは、P導電型を有するように前記基板にドープすることを含むことを特徴とする方法。
【請求項25】
請求項22記載の方法において、
前記基板上に前記第1柱状構造及び前記第2柱状構造を配することは、さらに、
前記基板上に第1導電型の第1ソース/ドレイン領域を形成すること、
前記第1ソース/ドレイン領域に近接して、第1導電型の第2ソース/ドレイン領域を形成すること、
前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域間に分離層を挿入することを含むことを特徴とする方法。
【請求項26】
請求項25記載の方法において、
第1導電型の前記第1ソース/ドレイン領域を形成することは、N+導電型のソース/ドレイン領域を形成することを含むことを特徴とする方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公表番号】特表2007−527614(P2007−527614A)
【公表日】平成19年9月27日(2007.9.27)
【国際特許分類】
【出願番号】特願2006−518744(P2006−518744)
【出願日】平成16年6月29日(2004.6.29)
【国際出願番号】PCT/US2004/021078
【国際公開番号】WO2005/006440
【国際公開日】平成17年1月20日(2005.1.20)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(500014068)マイクロン テクノロジー,インコーポレイテッド (69)
【氏名又は名称原語表記】MICRON TECHNOLOGY, INC.
【Fターム(参考)】
【公表日】平成19年9月27日(2007.9.27)
【国際特許分類】
【出願日】平成16年6月29日(2004.6.29)
【国際出願番号】PCT/US2004/021078
【国際公開番号】WO2005/006440
【国際公開日】平成17年1月20日(2005.1.20)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(500014068)マイクロン テクノロジー,インコーポレイテッド (69)
【氏名又は名称原語表記】MICRON TECHNOLOGY, INC.
【Fターム(参考)】
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