フラッシュメモリデバイス
メモリデバイス（１００）は、導電構造（２１０）、複数の誘電層（４１０−４３０）、及び、制御ゲート（５１０）を含む。誘電層（４１０−４３０）は導電構造（２１０）の周りに形成され、制御ゲート（５１０）は誘電層（４１０−４３０）上に形成される。導電構造（２１０）の一部はメモリデバイス（１００）のドレイン領域（１００５）として機能し、また、誘電層（４１０−４３０）の少なくとも１つは、メモリデバイス（１００）の電荷蓄積構造として機能する。誘電層（４１０−４３０）は、酸化物−窒化物−酸化物層を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイス及びメモリデバイスを製造する方法に関し、特に、不揮発性メモリデバイスに適用される。
【背景技術】
【０００２】
不揮発性メモリデバイスに関する高密度かつ高性能に対する需要が益々拡大しており、構造的要素の小型化、高い信頼性、及び、製造スループットの増大が求められている。しかし、こうした構造的要素を縮小することで、従来の方法論の限界に直面している。例えば、構造的要素の縮小化が、メモリデバイスに期待されるデータ保存要件、例えばデータの１０年保存要件を満たすことを困難にしている。
【発明の開示】
【０００３】
本発明に従った実装品では、ピラー構造を用いて形成された不揮発性メモリデバイスが提供される。ピラー構造の周りには、酸化物−窒化物−酸化物（ＯＮＯ：Oxide-Nitride-Oxide）層が形成され、そのＯＮＯ層上には、ポリシリコンあるいは金属層が形成される。ＯＮＯ層内の窒化層は、不揮発性メモリデバイスの電荷蓄積あるいは浮遊ゲート電極として機能する。ポリシリコンあるいは金属層は、不揮発性メモリデバイスの制御ゲートとして機能し、ＯＮＯ層の上部酸化層によって浮遊ゲートから絶縁されている。
【０００４】
本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を考察することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【０００５】
本発明によれば、以下に記載する利点及び他の利点の一部は、第１導電層、導電構造、複数の誘電層、及び、制御ゲートを有するメモリデバイスによって実現される。導電構造は、第１導電層上に形成され、第１導電層の一部は、メモリデバイスのソース領域として機能する。導電構造は、第１端部と、その第１端部の反対側に第２端部を有する。第１端部は、ソース領域として機能する第１導電層の部分に隣接して配置され、また、第２端部は、メモリデバイスのドレイン領域として機能する。誘電層は少なくとも導電構造の一部の周りに形成され、また、少なくとも１つの誘電層はメモリデバイスの浮遊ゲート電極として機能する。制御ゲートは誘電層上に形成される。
【０００６】
本発明の他の形態によれば、基板、第１絶縁層、導電構造、複数の絶縁層、及び、制御ゲートを含むメモリデバイスが提供される。第１絶縁層は基板上に形成され、導電構造はその第１絶縁層上に形成される。導電構造はメモリデバイスのチャネルとして機能する。誘電層は少なくとも導電構造の一部の周りに形成され、少なくとも１つの誘電層はメモリデバイスの電荷蓄積電極として機能する。制御ゲートは誘電層上に形成される。
【０００７】
本発明の他の形態によれば、第１の導電層、複数の構造、複数の誘電層、及び、少なくとも１つの導電層を有する不揮発性メモリアレイが提供される。第１導電層は、基板上に形成され、この第１導電層の部分は、メモリアレイのメモリセルのソース領域として機能する。この構造は、第１導電層上に形成され、これらの構造の各々は、メモリセルの１つのチャネル領域として機能する。誘電層は、これらの構造の各々の部分の周りに形成され、少なくとも１つの誘電層は、メモリセルの１つの電荷蓄積電極として機能する。この少なくとも１つの導電層は、メモリセルの各々の、複数の誘電層上に形成される。
【０００８】
本発明の他の利点及び特徴は、以下の詳細な説明によって当業者にとって容易に明らかになるであろう。以下に示され、記載された実施形態は、本発明を実施するための最良の形態を例示するものである。本発明は種々の明らかな形態に変形可能であり、これらは本発明の技術的範囲から逸脱するものではない。従って、図面は、例示的なものであって、限定的なものではない。
【０００９】
以下、添付の図面を参照する。図面において、同一の参照符号を有する要素は、同一の要素を示す。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細な説明を添付図面に従って記載する。異なる図面において同一の符号が用いられている場合があるが、これは同一あるいは同様の要素を示す。また、以下の明細書は、本発明を限定するものではない。本発明の技術的範囲は、添付の特許請求の範囲及び等価物によって定義される。
【００１１】
本発明に従った実装品では、フラッシュ電気的消去可能リードオンリメモリ（ＥＥＰＲＯＭ：Electrically Erasable Read Only Memory）デバイスのような不揮発性メモリデバイス、及び、そのようなデバイスを製造する方法を提供する。このメモリデバイスは、誘電層と制御ゲート層とが周りに形成されたピラー構造を含んでよい。１つあるいは複数の誘電層は、メモリデバイス用の浮遊ゲートとして動作してもよい。
【００１２】
図１は、本発明の実施形態によって形成された半導体デバイス１００の例示的断面図を示す。図１において、半導体デバイス１００は、シリコン基板１１０、及び、シリコン基板１１０の上に形成された埋め込み酸化層１２０を備えたシリコン・オン・インシュレータ（ＳＯＩ：Silicon-On-Insulation）構造を備えてもよい。埋め込み酸化層１２０は、従来法で基板１１０上に形成してよい。例示的実装品では、埋め込み酸化層１２０は、ＳｉＯ2などの二酸化シリコンを含んでよく、その膜厚は、約５００Å〜約２０００Åの範囲内の値をとり得る。
【００１３】
以下に更に詳細を説明しているように、半導体デバイス１００のソース領域、あるいは、接地として機能するよう、埋め込み酸化層１２０の上には、例えば、ドープしたシリサイド、あるいは、セルフアラインシリサイド(salicide)などの低抵抗層１３０が形成されてよい。例示的な実装品では、低抵抗層１３０の膜厚は、約１００Å〜約５００Åの範囲内の値をとり得る。
【００１４】
シリコン層１４０は、層１３０の上に形成されてよい。シリコン層１４０は、膜厚の値が約２００Å〜約１０００Åの範囲内である単結晶あるいは多結晶のシリコンを含んでよい。以下に更に詳細を説明しているように、シリコン層１４０は、ピラー構造を形成するように使用されてもよい。
【００１５】
本発明に従った別の実装品では、基板１１０及び層１４０は、ゲルマニウムなどのその他の半導体材料、あるいは、シリコンゲルマニウムなどの半導体材料を組合せて含んでもよい。埋め込み酸化層１２０は、その他の誘電材料を含んでもよい。
【００１６】
図２の斜視図に示すように、シリコン層１４０はパターニングされ、エッチングされ、基板２１０が形成される。例えば、フォトレジスト材料がシリコン層１４０上に堆積されるとともに、パターニングされ、続いて、フォトレジストで覆われていないシリコン層１４０の部分をエッチングし、ピラー構造２１０あるいはピラー２１０とも称される、円筒状の、柱（ピラー）のような構造２１０からなる複数の行／列を形成する。例示的な実装品では、シリコン層１４０は、層１３０上でエッチングを終了する、従来の方法でエッチングされてよい。ピラー構造２１０の高さは、約１００Å〜約１０００Åの範囲内の値をとり、幅は、約１００Å〜１０００Åの範囲内の値をとり得る。１つの実装品では、ピラー構造２１０の高さ及び幅はそれぞれ、５００Å及び２００Åであってよい。このピラー構造２１０は、互いに約１００ｎｍ〜約１０００ｎｍだけ横方向に離間してもよい。簡素化のために、図２は行が２つのピラー構造２１０を示しており、各行はピラー構造２１０を５つ含む。ピラー構造２１０に更なる列／行を形成してもよいことが理解されよう。
【００１７】
図３に示しているように、ピラー構造２１０の形成後に、層１３０の上に絶縁層３１０を形成してもよい。この絶縁層３１０は、各ピラー２１０の底部に接触してもよい。例示的な実装品では、絶縁層３１０は、ＳｉＯ2などの酸化物材料を含んでよく、絶縁層の膜厚は、約１００Å〜約５００Åの範囲内の値をとり得る。その他の絶縁材料もまた、絶縁層３１０に使用してよい。この絶縁層３１０は、ピラー２１０の１つの行を別の行から電気的に絶縁する。
【００１８】
各ピラー２１０の周りには、複数の膜が形成されてよい。例示的な実装品では、各ピラー２１０の周辺には、酸化物−窒化物−酸化物（ＯＮＯ）誘電膜が形成される。例えば、図４に示しているように、各ピラー２１０の周りに酸化層４１０が形成される。例示的な実装品では、酸化層４１０は、膜厚が約１００Å〜約５００Åの範囲内の値をとるまで堆積するか熱的に成長させてよい。簡素化のために、図４には２つのピラー２１０の断面図を示す。同様の方法でピラー２１０の各々の周りに酸化層４１０を形成してよいことは理解されよう。また、露出されたピラー２１０の垂直面の全面の周囲に酸化層４１０を形成してよいことも理解されよう。更に、ある実装品では、酸化層４１０は上面にも形成してよい。以下に更に詳細を説明しているように、そのような実装品では、上部を被覆する膜は以下のプロセスで除去される。
【００１９】
次に、図４に示しているように、酸化層４１０の周りに窒化層４２０が形成される。例示的な実装品では、窒化層４２０は、膜厚が約１００Å〜約５００Åの範囲内の値をとるまで堆積される。次に、図４に示しているように、窒化層４２０の周りに別の酸化層４３０が形成される。例示的な実装品では、酸化層４３０は、膜厚が約１００Å〜約５００Åの範囲内の値をとるまで堆積するか熱的に成長させてよい。各層４１０−４３０は、後に形成されるメモリデバイスのＯＮＯ電荷蓄積誘電体を形成する。より具体的には、窒化層４２０は、浮遊ゲート電極として、上部酸化層４３０は、インターゲート（ゲート間の）誘電体として機能しうる。
【００２０】
次に、図５に示しているように、半導体デバイス１００上にシリコン層５１０が形成される。後に形成される制御ゲート電極のゲート材料としてこのシリコン層５１０を使用してもよい。例示的な実装品では、シリコン層５１０は、従来の化学気相成長（ＣＶＤ：Chemical Vapor Deposition）を用いて、膜厚が約１００Å〜約１０００Åの範囲内の値をとるまで堆積されたポリシリコンを有してよい。他の形態では、ゲルマニウム、あるいはシリコンとゲルマニウムの組合せのような他の半導体材料、または様々な金属をゲート材料に用いてもよい。
【００２１】
次に、シリコン層５１０をパターニングおよびエッチングしてもよい。エッチングは、絶縁層３１０上で終了する。例えば、図６は、シリコンの各行（６１０及び６２０）を形成するためにシリコン層５１０をエッチングした後の、本発明に従う半導体デバイス１００の上面図を示す。図６において、行６１０及び６２０はそれぞれ、ピラー２１０を５つ（破線で図示する）と、ピラー２１０を囲むＯＮＯ層４１０−４３０（破線で図示する）、及び、ＯＮＯ層４１０−４３０を囲むシリコン層５１０を有する。絶縁層３１０は行６１０及び６２０を互いに電気的に絶縁する。図６に示すシリコン層５１０は、ピラー２１０の上面と実質的に同一平面としてよい。本実装品では、図５に示すシリコン層５１０は、ピラー２１０の上面と実質的に同一平面になるよう、エッチングあるいは平面化してよい。
【００２２】
次に、ピラー２１０の上部を露出させるようにシリコン層５１０をエッチングしてもよい。例えば、図７に示すように、ピラー２１０の上面及び上部を露出させるようにシリコン層５１０をエッチバックしてもよい。例示的な実装品では、エッチング後、ピラー２１０の上部の約１００Å〜５００Åが露出される。図７に示すように、エッチングプロセス中、各ピラー２１０間に設けられたシリコン層５１０の部分を、絶縁層３１０までエッチングしてもよい。
【００２３】
図８は、ピラー２１０の上部を露出させるためにシリコン層がエッチングされた後の、半導体デバイス１００の上面図を示す。図８において、半導体デバイス１００は、ＯＮＯ層４１０−４３０及びポリシリコン５１０に囲まれた、ピラー２１０の列（８１０−８５０）を含む。絶縁層３１０は列８１０−８５０を離間してもよい。
【００２４】
次に、図９に示しているように、金属層９１０を形成するために、アルミニウムあるいは銅などの金属を半導体デバイス１００上に堆積及びパターニングしてもよい。金属層９１０の膜厚は、約２００Å〜約２０００Åの範囲内の値をとり得る。図９において、金属層９１０は、半導体デバイス１００のビット線として機能してよい。プログラミングあるいはメモリデバイス１００からのデータの読み出しを容易にするために、ビット線デコーダ（図示せず）を金属層９１０に結合してもよい。
【００２５】
図１０は、行方向における半導体デバイス１００の例示的な断面図を示す。ＯＮＯ層４１０−４３０、及び、ゲート層５１０に囲まれている各ピラー２１０は、メモリアレイのメモリセルとして機能する。図１０において、ピラー２１０の上部（１００５）は、メモリセルのドレイン領域として機能してもよく、ピラー２１０の底部と接する層１３０の部分は（１０１０）は、半導体デバイスのメモリセルのソース領域として機能してもよい。従って、メモリセルのチャネルは、垂直方向のピラー２１０に形成される。
【００２６】
特定の完成品デバイス要件（particular end device requirements）に基づいて、ソース／ドレイン領域１０１０及び１００５をドープすることができる。例えば、ｎ型あるいはｐ型不純物をソース／ドレイン領域１０１０及び１００５に注入してもよい。例えば、リンなどのｎ型ドーパントを、約１×１０19atom／cm2〜約１×１０20atom／cm2の範囲の注入量で、約１０ＫｅＶから約５０ＫｅＶの注入エネルギーで注入してもよい。他の形態では、同様の注入量及び注入エネルギーで、ホウ素などのｐ型ドーパントを注入してもよい。ある特定の注入量及びエネルギーを、ある特定の完成品デバイス要件に基づいて選択することができる。当業者であれば、回路要件に基づき、ソース／ドレイン注入プロセスを最適化することができるであろう。これに加えて、ＯＮＯ層４１０を形成する前のように、半導体デバイス１００の形成における比較的早い段階でソース／ドレイン領域１０１０及び１００５をドープしてもよい。更に、ある特定の回路要件に基づいてソース／ドレイン接合の位置を制御するよう、様々なスペーサ、及び、傾斜角の注入プロセスを用いてもよい。次に、ソース／ドレイン領域１０１０及び１００５を活性化するために、活性アニーリングを行ってもよい。
【００２７】
図１０に示す、完成した半導体デバイス１００は、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）構造を有する。すなわち、半導体デバイス１００は、ＯＮＯ誘電層４１０〜４３０と、その上に形成されたシリコン制御ゲート５１０とを備えたシリコンピラー構造２１０を含みうる。ピラー構造２１０は、メモリデバイスのチャネル領域あるいは基板電極として機能し、ＯＮＯ層４１０〜４３０は、電荷蓄積構造として機能しうる。
【００２８】
半導体デバイス１００は、ＮＯＲ型のフラッシュＥＥＰＲＯＭのような不揮発性メモリデバイスとして動作可能である。例えば、約１０ボルトのバイアスを制御ゲート５１０に印加すれば、プログラミングできる。すなわち、例えば、バイアスが制御ゲート５１０に印加されると、電子は、ソース／ドレイン領域１０１０及び１００５から浮遊ゲート電極（例えば、窒化物層４２０）にトンネル効果により移動する。消去するには、例えば、約１０ボルトのバイアスを制御ゲート５１０に印加する。消去中、電子は、浮遊ゲート電極（例えば、窒化物層４２０）から、ソース／ドレイン領域１０１０及び１００５に移動する。
【００２９】
図９及び図１０に示す半導体デバイス１００は、不揮発性メモリアレイを形成するために用いられる。例えば、図９及び図１０の半導体デバイス１００は、単一ビットの情報を記録するのに使用される２つのメモリセルを備える。例示的実装品によれば、メモリアレイを形成するために、図９及び図１０に示すメモリセルと同様の複数のメモリセルを用いてもよい。例えば、図９に示したビット線９１０などの、複数のビット線はそれぞれ、ピラー２１０の行あるいは列に結合する。図１０に示した制御ゲート５１０などの複数の制御ゲートはそれぞれ、メモリセルの列あるいは行と電気的に結合してもよい。これらメモリセルの列及び行は、ビット線９１０に対して９０°オフセットされ、メモリアレイのワード線として機能する。次いで、ビット線デコーダ（図示せず）及びワード線デコーダ（図示せず）は、ビット線９１０及びワード線５１０にそれぞれ結合されうる。次に、プログラミング、あるいは、メモリセルの各特定のセルに記録されたデータの読み出しを容易にするために、ビット線及びワード線デコーダを使用してもよい。このようにして、高密度の不揮発性メモリアレイが形成される。
【００３０】
従って、本発明によって、複数の垂直ピラー構造を用いて、フラッシュメモリデバイスが形成される。優位な点として、ピラー２１０により、メモリデバイスのチャネルが垂直構造に形成されるので、従来のフラッシュメモリデバイスと比べると、完成したメモリデバイス１００は、回路密度を増大させることができる。本発明は、従来の半導体製造処理にも容易に統合することができる。
【００３１】
以上の説明において、本発明の完全な理解を提供する目的で、特定の材料、構造、化学物質、処理等のような多くの詳細事項を記載した。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知の処理構造は、本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
【００３２】
本発明による半導体デバイスを製造する際に利用される誘電層及び導電層は、従来の堆積技術によって堆積可能である。例えば、低圧ＣＶＤ（ＬＰＣＶＤ；Low Pressure Chemical Vapor Deposition）及びエンハンスドＣＶＤ（ＥＣＶＤ；Enhanced Chemical Vapor Deposition）を含む化学気相成長（ＣＶＤ；Chemical Vapor Deposition）のような様々な形式の金属被覆技術を適用することができる。
【００３３】
本発明は、フィンＦＥＴ半導体デバイス、特に１００ｎｍあるいはそれ以下の構造的要素を備えるフィンＦＥＴデバイスの製造に適用することができる。本発明は、半導体デバイスの様々な形式のいずれに対しても適用可能であり、それゆえ、本発明の趣旨を曖昧にすることを避けるために詳細を記載していない。本発明を実施する際、従来のフォトリソグラフィック及びエッチング技術が利用される。それゆえ、そのような技術の詳細について本文に記載していない。加えて、図５に表す半導体デバイスの一連のプロセスが記載された一方で、本発明に従った他の実装品における様々な処理ステップの順序を変更可能であることが理解されよう。
【００３４】
本開示において本発明の好適な実施形態のみ及び多機能性の複数の例が示され、記載されている。本発明が様々な他の組合せ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で変更が可能であることが理解されよう。
【００３５】
加えて、本出願の明細書に用いられた構成要素、機能あるいは指示(instruction)が、明白に説明されていない限り本発明にとって重大で必須であるものと解されてはならない。また、冠詞“ａ”は、単数あるいは複数の双方を含むことを意図したものである。単数のみを意図する箇所では、用語“one：１つの”あるいは同様の言葉が使用される。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に従いピラー構造を形成するために用いられる例示的な層を示した断面図。
【図２】本発明の例示的な実施形態に従い形成された複数のピラー構造を示した斜視図。
【図３】本発明の例示的な実施形態に従い図２のデバイス上の絶縁層の形成を示した断面図。
【図４】本発明の例示的な実施形態に従い図３のピラー構造の周りの誘電層の形成を示した断面図。
【図５】本発明の例示的な実施形態に従い図４のデバイス上の制御ゲート材料の形成を示した断面図。
【図６】本発明の例示的な実施形態に従い制御ゲート材料の堆積後の図５のデバイスを示した上面図。
【図７】本発明の例示的な実施形態に従い図５の制御ゲート材料のエッチングを示した断面図。
【図８】本発明の例示的な実施形態に従う図７の半導体デバイスを示した上面図。
【図９】本発明の例示的な実施形態に従い図７のデバイス上へのビット線の形成を示した断面図。
【図１０】本発明の例示的な実施形態に従う行方向における図９のデバイスの断面図。
【技術分野】
【０００１】
本発明はメモリデバイス及びメモリデバイスを製造する方法に関し、特に、不揮発性メモリデバイスに適用される。
【背景技術】
【０００２】
不揮発性メモリデバイスに関する高密度かつ高性能に対する需要が益々拡大しており、構造的要素の小型化、高い信頼性、及び、製造スループットの増大が求められている。しかし、こうした構造的要素を縮小することで、従来の方法論の限界に直面している。例えば、構造的要素の縮小化が、メモリデバイスに期待されるデータ保存要件、例えばデータの１０年保存要件を満たすことを困難にしている。
【発明の開示】
【０００３】
本発明に従った実装品では、ピラー構造を用いて形成された不揮発性メモリデバイスが提供される。ピラー構造の周りには、酸化物−窒化物−酸化物（ＯＮＯ：Oxide-Nitride-Oxide）層が形成され、そのＯＮＯ層上には、ポリシリコンあるいは金属層が形成される。ＯＮＯ層内の窒化層は、不揮発性メモリデバイスの電荷蓄積あるいは浮遊ゲート電極として機能する。ポリシリコンあるいは金属層は、不揮発性メモリデバイスの制御ゲートとして機能し、ＯＮＯ層の上部酸化層によって浮遊ゲートから絶縁されている。
【０００４】
本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を考察することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【０００５】
本発明によれば、以下に記載する利点及び他の利点の一部は、第１導電層、導電構造、複数の誘電層、及び、制御ゲートを有するメモリデバイスによって実現される。導電構造は、第１導電層上に形成され、第１導電層の一部は、メモリデバイスのソース領域として機能する。導電構造は、第１端部と、その第１端部の反対側に第２端部を有する。第１端部は、ソース領域として機能する第１導電層の部分に隣接して配置され、また、第２端部は、メモリデバイスのドレイン領域として機能する。誘電層は少なくとも導電構造の一部の周りに形成され、また、少なくとも１つの誘電層はメモリデバイスの浮遊ゲート電極として機能する。制御ゲートは誘電層上に形成される。
【０００６】
本発明の他の形態によれば、基板、第１絶縁層、導電構造、複数の絶縁層、及び、制御ゲートを含むメモリデバイスが提供される。第１絶縁層は基板上に形成され、導電構造はその第１絶縁層上に形成される。導電構造はメモリデバイスのチャネルとして機能する。誘電層は少なくとも導電構造の一部の周りに形成され、少なくとも１つの誘電層はメモリデバイスの電荷蓄積電極として機能する。制御ゲートは誘電層上に形成される。
【０００７】
本発明の他の形態によれば、第１の導電層、複数の構造、複数の誘電層、及び、少なくとも１つの導電層を有する不揮発性メモリアレイが提供される。第１導電層は、基板上に形成され、この第１導電層の部分は、メモリアレイのメモリセルのソース領域として機能する。この構造は、第１導電層上に形成され、これらの構造の各々は、メモリセルの１つのチャネル領域として機能する。誘電層は、これらの構造の各々の部分の周りに形成され、少なくとも１つの誘電層は、メモリセルの１つの電荷蓄積電極として機能する。この少なくとも１つの導電層は、メモリセルの各々の、複数の誘電層上に形成される。
【０００８】
本発明の他の利点及び特徴は、以下の詳細な説明によって当業者にとって容易に明らかになるであろう。以下に示され、記載された実施形態は、本発明を実施するための最良の形態を例示するものである。本発明は種々の明らかな形態に変形可能であり、これらは本発明の技術的範囲から逸脱するものではない。従って、図面は、例示的なものであって、限定的なものではない。
【０００９】
以下、添付の図面を参照する。図面において、同一の参照符号を有する要素は、同一の要素を示す。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細な説明を添付図面に従って記載する。異なる図面において同一の符号が用いられている場合があるが、これは同一あるいは同様の要素を示す。また、以下の明細書は、本発明を限定するものではない。本発明の技術的範囲は、添付の特許請求の範囲及び等価物によって定義される。
【００１１】
本発明に従った実装品では、フラッシュ電気的消去可能リードオンリメモリ（ＥＥＰＲＯＭ：Electrically Erasable Read Only Memory）デバイスのような不揮発性メモリデバイス、及び、そのようなデバイスを製造する方法を提供する。このメモリデバイスは、誘電層と制御ゲート層とが周りに形成されたピラー構造を含んでよい。１つあるいは複数の誘電層は、メモリデバイス用の浮遊ゲートとして動作してもよい。
【００１２】
図１は、本発明の実施形態によって形成された半導体デバイス１００の例示的断面図を示す。図１において、半導体デバイス１００は、シリコン基板１１０、及び、シリコン基板１１０の上に形成された埋め込み酸化層１２０を備えたシリコン・オン・インシュレータ（ＳＯＩ：Silicon-On-Insulation）構造を備えてもよい。埋め込み酸化層１２０は、従来法で基板１１０上に形成してよい。例示的実装品では、埋め込み酸化層１２０は、ＳｉＯ2などの二酸化シリコンを含んでよく、その膜厚は、約５００Å〜約２０００Åの範囲内の値をとり得る。
【００１３】
以下に更に詳細を説明しているように、半導体デバイス１００のソース領域、あるいは、接地として機能するよう、埋め込み酸化層１２０の上には、例えば、ドープしたシリサイド、あるいは、セルフアラインシリサイド(salicide)などの低抵抗層１３０が形成されてよい。例示的な実装品では、低抵抗層１３０の膜厚は、約１００Å〜約５００Åの範囲内の値をとり得る。
【００１４】
シリコン層１４０は、層１３０の上に形成されてよい。シリコン層１４０は、膜厚の値が約２００Å〜約１０００Åの範囲内である単結晶あるいは多結晶のシリコンを含んでよい。以下に更に詳細を説明しているように、シリコン層１４０は、ピラー構造を形成するように使用されてもよい。
【００１５】
本発明に従った別の実装品では、基板１１０及び層１４０は、ゲルマニウムなどのその他の半導体材料、あるいは、シリコンゲルマニウムなどの半導体材料を組合せて含んでもよい。埋め込み酸化層１２０は、その他の誘電材料を含んでもよい。
【００１６】
図２の斜視図に示すように、シリコン層１４０はパターニングされ、エッチングされ、基板２１０が形成される。例えば、フォトレジスト材料がシリコン層１４０上に堆積されるとともに、パターニングされ、続いて、フォトレジストで覆われていないシリコン層１４０の部分をエッチングし、ピラー構造２１０あるいはピラー２１０とも称される、円筒状の、柱（ピラー）のような構造２１０からなる複数の行／列を形成する。例示的な実装品では、シリコン層１４０は、層１３０上でエッチングを終了する、従来の方法でエッチングされてよい。ピラー構造２１０の高さは、約１００Å〜約１０００Åの範囲内の値をとり、幅は、約１００Å〜１０００Åの範囲内の値をとり得る。１つの実装品では、ピラー構造２１０の高さ及び幅はそれぞれ、５００Å及び２００Åであってよい。このピラー構造２１０は、互いに約１００ｎｍ〜約１０００ｎｍだけ横方向に離間してもよい。簡素化のために、図２は行が２つのピラー構造２１０を示しており、各行はピラー構造２１０を５つ含む。ピラー構造２１０に更なる列／行を形成してもよいことが理解されよう。
【００１７】
図３に示しているように、ピラー構造２１０の形成後に、層１３０の上に絶縁層３１０を形成してもよい。この絶縁層３１０は、各ピラー２１０の底部に接触してもよい。例示的な実装品では、絶縁層３１０は、ＳｉＯ2などの酸化物材料を含んでよく、絶縁層の膜厚は、約１００Å〜約５００Åの範囲内の値をとり得る。その他の絶縁材料もまた、絶縁層３１０に使用してよい。この絶縁層３１０は、ピラー２１０の１つの行を別の行から電気的に絶縁する。
【００１８】
各ピラー２１０の周りには、複数の膜が形成されてよい。例示的な実装品では、各ピラー２１０の周辺には、酸化物−窒化物−酸化物（ＯＮＯ）誘電膜が形成される。例えば、図４に示しているように、各ピラー２１０の周りに酸化層４１０が形成される。例示的な実装品では、酸化層４１０は、膜厚が約１００Å〜約５００Åの範囲内の値をとるまで堆積するか熱的に成長させてよい。簡素化のために、図４には２つのピラー２１０の断面図を示す。同様の方法でピラー２１０の各々の周りに酸化層４１０を形成してよいことは理解されよう。また、露出されたピラー２１０の垂直面の全面の周囲に酸化層４１０を形成してよいことも理解されよう。更に、ある実装品では、酸化層４１０は上面にも形成してよい。以下に更に詳細を説明しているように、そのような実装品では、上部を被覆する膜は以下のプロセスで除去される。
【００１９】
次に、図４に示しているように、酸化層４１０の周りに窒化層４２０が形成される。例示的な実装品では、窒化層４２０は、膜厚が約１００Å〜約５００Åの範囲内の値をとるまで堆積される。次に、図４に示しているように、窒化層４２０の周りに別の酸化層４３０が形成される。例示的な実装品では、酸化層４３０は、膜厚が約１００Å〜約５００Åの範囲内の値をとるまで堆積するか熱的に成長させてよい。各層４１０−４３０は、後に形成されるメモリデバイスのＯＮＯ電荷蓄積誘電体を形成する。より具体的には、窒化層４２０は、浮遊ゲート電極として、上部酸化層４３０は、インターゲート（ゲート間の）誘電体として機能しうる。
【００２０】
次に、図５に示しているように、半導体デバイス１００上にシリコン層５１０が形成される。後に形成される制御ゲート電極のゲート材料としてこのシリコン層５１０を使用してもよい。例示的な実装品では、シリコン層５１０は、従来の化学気相成長（ＣＶＤ：Chemical Vapor Deposition）を用いて、膜厚が約１００Å〜約１０００Åの範囲内の値をとるまで堆積されたポリシリコンを有してよい。他の形態では、ゲルマニウム、あるいはシリコンとゲルマニウムの組合せのような他の半導体材料、または様々な金属をゲート材料に用いてもよい。
【００２１】
次に、シリコン層５１０をパターニングおよびエッチングしてもよい。エッチングは、絶縁層３１０上で終了する。例えば、図６は、シリコンの各行（６１０及び６２０）を形成するためにシリコン層５１０をエッチングした後の、本発明に従う半導体デバイス１００の上面図を示す。図６において、行６１０及び６２０はそれぞれ、ピラー２１０を５つ（破線で図示する）と、ピラー２１０を囲むＯＮＯ層４１０−４３０（破線で図示する）、及び、ＯＮＯ層４１０−４３０を囲むシリコン層５１０を有する。絶縁層３１０は行６１０及び６２０を互いに電気的に絶縁する。図６に示すシリコン層５１０は、ピラー２１０の上面と実質的に同一平面としてよい。本実装品では、図５に示すシリコン層５１０は、ピラー２１０の上面と実質的に同一平面になるよう、エッチングあるいは平面化してよい。
【００２２】
次に、ピラー２１０の上部を露出させるようにシリコン層５１０をエッチングしてもよい。例えば、図７に示すように、ピラー２１０の上面及び上部を露出させるようにシリコン層５１０をエッチバックしてもよい。例示的な実装品では、エッチング後、ピラー２１０の上部の約１００Å〜５００Åが露出される。図７に示すように、エッチングプロセス中、各ピラー２１０間に設けられたシリコン層５１０の部分を、絶縁層３１０までエッチングしてもよい。
【００２３】
図８は、ピラー２１０の上部を露出させるためにシリコン層がエッチングされた後の、半導体デバイス１００の上面図を示す。図８において、半導体デバイス１００は、ＯＮＯ層４１０−４３０及びポリシリコン５１０に囲まれた、ピラー２１０の列（８１０−８５０）を含む。絶縁層３１０は列８１０−８５０を離間してもよい。
【００２４】
次に、図９に示しているように、金属層９１０を形成するために、アルミニウムあるいは銅などの金属を半導体デバイス１００上に堆積及びパターニングしてもよい。金属層９１０の膜厚は、約２００Å〜約２０００Åの範囲内の値をとり得る。図９において、金属層９１０は、半導体デバイス１００のビット線として機能してよい。プログラミングあるいはメモリデバイス１００からのデータの読み出しを容易にするために、ビット線デコーダ（図示せず）を金属層９１０に結合してもよい。
【００２５】
図１０は、行方向における半導体デバイス１００の例示的な断面図を示す。ＯＮＯ層４１０−４３０、及び、ゲート層５１０に囲まれている各ピラー２１０は、メモリアレイのメモリセルとして機能する。図１０において、ピラー２１０の上部（１００５）は、メモリセルのドレイン領域として機能してもよく、ピラー２１０の底部と接する層１３０の部分は（１０１０）は、半導体デバイスのメモリセルのソース領域として機能してもよい。従って、メモリセルのチャネルは、垂直方向のピラー２１０に形成される。
【００２６】
特定の完成品デバイス要件（particular end device requirements）に基づいて、ソース／ドレイン領域１０１０及び１００５をドープすることができる。例えば、ｎ型あるいはｐ型不純物をソース／ドレイン領域１０１０及び１００５に注入してもよい。例えば、リンなどのｎ型ドーパントを、約１×１０19atom／cm2〜約１×１０20atom／cm2の範囲の注入量で、約１０ＫｅＶから約５０ＫｅＶの注入エネルギーで注入してもよい。他の形態では、同様の注入量及び注入エネルギーで、ホウ素などのｐ型ドーパントを注入してもよい。ある特定の注入量及びエネルギーを、ある特定の完成品デバイス要件に基づいて選択することができる。当業者であれば、回路要件に基づき、ソース／ドレイン注入プロセスを最適化することができるであろう。これに加えて、ＯＮＯ層４１０を形成する前のように、半導体デバイス１００の形成における比較的早い段階でソース／ドレイン領域１０１０及び１００５をドープしてもよい。更に、ある特定の回路要件に基づいてソース／ドレイン接合の位置を制御するよう、様々なスペーサ、及び、傾斜角の注入プロセスを用いてもよい。次に、ソース／ドレイン領域１０１０及び１００５を活性化するために、活性アニーリングを行ってもよい。
【００２７】
図１０に示す、完成した半導体デバイス１００は、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）構造を有する。すなわち、半導体デバイス１００は、ＯＮＯ誘電層４１０〜４３０と、その上に形成されたシリコン制御ゲート５１０とを備えたシリコンピラー構造２１０を含みうる。ピラー構造２１０は、メモリデバイスのチャネル領域あるいは基板電極として機能し、ＯＮＯ層４１０〜４３０は、電荷蓄積構造として機能しうる。
【００２８】
半導体デバイス１００は、ＮＯＲ型のフラッシュＥＥＰＲＯＭのような不揮発性メモリデバイスとして動作可能である。例えば、約１０ボルトのバイアスを制御ゲート５１０に印加すれば、プログラミングできる。すなわち、例えば、バイアスが制御ゲート５１０に印加されると、電子は、ソース／ドレイン領域１０１０及び１００５から浮遊ゲート電極（例えば、窒化物層４２０）にトンネル効果により移動する。消去するには、例えば、約１０ボルトのバイアスを制御ゲート５１０に印加する。消去中、電子は、浮遊ゲート電極（例えば、窒化物層４２０）から、ソース／ドレイン領域１０１０及び１００５に移動する。
【００２９】
図９及び図１０に示す半導体デバイス１００は、不揮発性メモリアレイを形成するために用いられる。例えば、図９及び図１０の半導体デバイス１００は、単一ビットの情報を記録するのに使用される２つのメモリセルを備える。例示的実装品によれば、メモリアレイを形成するために、図９及び図１０に示すメモリセルと同様の複数のメモリセルを用いてもよい。例えば、図９に示したビット線９１０などの、複数のビット線はそれぞれ、ピラー２１０の行あるいは列に結合する。図１０に示した制御ゲート５１０などの複数の制御ゲートはそれぞれ、メモリセルの列あるいは行と電気的に結合してもよい。これらメモリセルの列及び行は、ビット線９１０に対して９０°オフセットされ、メモリアレイのワード線として機能する。次いで、ビット線デコーダ（図示せず）及びワード線デコーダ（図示せず）は、ビット線９１０及びワード線５１０にそれぞれ結合されうる。次に、プログラミング、あるいは、メモリセルの各特定のセルに記録されたデータの読み出しを容易にするために、ビット線及びワード線デコーダを使用してもよい。このようにして、高密度の不揮発性メモリアレイが形成される。
【００３０】
従って、本発明によって、複数の垂直ピラー構造を用いて、フラッシュメモリデバイスが形成される。優位な点として、ピラー２１０により、メモリデバイスのチャネルが垂直構造に形成されるので、従来のフラッシュメモリデバイスと比べると、完成したメモリデバイス１００は、回路密度を増大させることができる。本発明は、従来の半導体製造処理にも容易に統合することができる。
【００３１】
以上の説明において、本発明の完全な理解を提供する目的で、特定の材料、構造、化学物質、処理等のような多くの詳細事項を記載した。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知の処理構造は、本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
【００３２】
本発明による半導体デバイスを製造する際に利用される誘電層及び導電層は、従来の堆積技術によって堆積可能である。例えば、低圧ＣＶＤ（ＬＰＣＶＤ；Low Pressure Chemical Vapor Deposition）及びエンハンスドＣＶＤ（ＥＣＶＤ；Enhanced Chemical Vapor Deposition）を含む化学気相成長（ＣＶＤ；Chemical Vapor Deposition）のような様々な形式の金属被覆技術を適用することができる。
【００３３】
本発明は、フィンＦＥＴ半導体デバイス、特に１００ｎｍあるいはそれ以下の構造的要素を備えるフィンＦＥＴデバイスの製造に適用することができる。本発明は、半導体デバイスの様々な形式のいずれに対しても適用可能であり、それゆえ、本発明の趣旨を曖昧にすることを避けるために詳細を記載していない。本発明を実施する際、従来のフォトリソグラフィック及びエッチング技術が利用される。それゆえ、そのような技術の詳細について本文に記載していない。加えて、図５に表す半導体デバイスの一連のプロセスが記載された一方で、本発明に従った他の実装品における様々な処理ステップの順序を変更可能であることが理解されよう。
【００３４】
本開示において本発明の好適な実施形態のみ及び多機能性の複数の例が示され、記載されている。本発明が様々な他の組合せ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で変更が可能であることが理解されよう。
【００３５】
加えて、本出願の明細書に用いられた構成要素、機能あるいは指示(instruction)が、明白に説明されていない限り本発明にとって重大で必須であるものと解されてはならない。また、冠詞“ａ”は、単数あるいは複数の双方を含むことを意図したものである。単数のみを意図する箇所では、用語“one：１つの”あるいは同様の言葉が使用される。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に従いピラー構造を形成するために用いられる例示的な層を示した断面図。
【図２】本発明の例示的な実施形態に従い形成された複数のピラー構造を示した斜視図。
【図３】本発明の例示的な実施形態に従い図２のデバイス上の絶縁層の形成を示した断面図。
【図４】本発明の例示的な実施形態に従い図３のピラー構造の周りの誘電層の形成を示した断面図。
【図５】本発明の例示的な実施形態に従い図４のデバイス上の制御ゲート材料の形成を示した断面図。
【図６】本発明の例示的な実施形態に従い制御ゲート材料の堆積後の図５のデバイスを示した上面図。
【図７】本発明の例示的な実施形態に従い図５の制御ゲート材料のエッチングを示した断面図。
【図８】本発明の例示的な実施形態に従う図７の半導体デバイスを示した上面図。
【図９】本発明の例示的な実施形態に従い図７のデバイス上へのビット線の形成を示した断面図。
【図１０】本発明の例示的な実施形態に従う行方向における図９のデバイスの断面図。
【特許請求の範囲】
【請求項１】
一部がメモリデバイス（１００）のソース領域（１０１０）として機能する第１導電層（１３０）と、
前記第１導電層上に形成された、第１端部及び前記第１端部の反対側に第２端部を有する導電構造であって、前記第１端部は、前記メモリデバイス（１００）の前記ソース領域（１０１０）として機能する前記第１導電層（１３０）部に隣接して配置され、前記第２端部は前記メモリデバイス（１００）のドレイン領域（１００５）として機能する導電構造（２１０）と、
前記導電構造（２１０）の少なくとも一部の周りに形成された複数の誘電層（４１０−４３０）であって、少なくとも前記誘電層（４１０−４３０）の１つは、前記メモリデバイス（１００）の浮遊ゲート電極として機能する複数の誘電層（４１０−４３０）と、
前記複数の誘電層（４１０−４３０）上に形成された制御ゲート（５１０）とを含む、メモリデバイス（１００）。
【請求項２】
前記導電構造（２１０）は、実質的に円筒形である、請求項１に記載のメモリデバイス（１００）。
【請求項３】
前記導電構造（２１０）の膜厚は、約１００Å〜１０００Åの範囲内の値をとり、幅は、約１００Å〜１０００Åの範囲内の値をとる、請求項２に記載のメモリデバイス（１００）。
【請求項４】
前記複数の誘電層（４１０−４３０）は、
前記導電構造（２１０）の周りに形成された第１酸化層（４１０）、
前記第１酸化層（４１０）の周りに形成された窒化物層（４２０）、及び、
前記浮遊ゲート電極として機能する前記窒化物層（４２０）の周りに形成された第２酸化層（４３０）を含む、請求項１に記載のメモリデバイス（１００）。
【請求項５】
基板（１１０）、及び、
前記基板（１１０）上に形成された埋め込み酸化層（１２０）を含み、前記第１導電層（１３０）は前記埋め込み酸化層（１２０）上に形成される、請求項１に記載のメモリデバイス（１００）。
【請求項６】
基板（１１０）、および、
前記基板（１１０）上に形成された第１絶縁層（１２０）を含むメモリデバイス（１００）であって、前記メモリデバイス（１００）は、
前記メモリデバイス（１００）のチャネル領域として機能する前記第１絶縁層（１２０）上に形成された導電構造（２１０）と、
少なくとも１つが前記メモリデバイス（１００）の電荷蓄積電極として機能する、前記導電構造の少なくとも一部の周りに形成された複数の誘電層（４１０−４３０）と、
前記複数の誘電層（４１０−４３０）上に形成された制御ゲート（５１０）とを備えることを特徴とする、メモリデバイス。
【請求項７】
前記第１絶縁層（１２０）と前記導電構造（２１０）との間に形成された導電層（１３０）であって、前記導電構造（２１０）に隣接する前記導電層（１３０）の一部は、前記メモリデバイス（１００）のソース領域（１０１０）として機能する導電構造（１３０）と、
前記第１導電層（１３０）上に、かつ、前記導電構造（２１０）の底部に隣接して形成された第２絶縁層（３１０）とを含む、請求項６に記載のメモリデバイス（１００）。
【請求項８】
前記複数の誘電層（４１０−４３０）の膜厚は、全体で約３００Å〜約１５００Åの範囲内の値をとる、請求項６に記載のメモリデバイス（１００）。
【請求項９】
基板（１１０）上に形成された第１導電層（１３０）であって、前記第１導電層（１３０）部は、メモリアレイのメモリセルのソース領域として機能する第１導電部（１３０）と、
前記第１導電層（１３０）上に形成され、各々がメモリセルの１つのチャネル領域として機能する複数の構造（２１０）と、
前記複数の構造（２１０）の各々の部分の周りに形成された複数の誘電層（４１０−４３０）であって、前記複数の誘電層（４１０−４３０）のうちの少なくとも１つは、前記メモリセルのうちの１つの電荷蓄積電極として機能する複数の誘電層（４１０−４３０）と、
前記メモリセルの各々についての、前記複数の誘電層（４１０−４３０）上に形成された、少なくとも１つの導電層（５１０）とを備える、
不揮発性メモリアレイ（１００）。
【請求項１０】
複数のビット線（９１０）を更に備え、
前記複数のビット線（９１０）の各々は前記複数の構造（２１０）と接触し、
前記少なくとも１つの導電層（５１０）は複数の導電層（５１０）を含み、
前記導電層（５１０）の各々は、メモリセルのグループに関連づけられる前記複数の誘電層のうちの上部の層に接触し、前記不揮発性メモリアレイ（１００）のワード線として機能する、請求項９に記載の不揮発性メモリアレイ（１００）。
【請求項１】
一部がメモリデバイス（１００）のソース領域（１０１０）として機能する第１導電層（１３０）と、
前記第１導電層上に形成された、第１端部及び前記第１端部の反対側に第２端部を有する導電構造であって、前記第１端部は、前記メモリデバイス（１００）の前記ソース領域（１０１０）として機能する前記第１導電層（１３０）部に隣接して配置され、前記第２端部は前記メモリデバイス（１００）のドレイン領域（１００５）として機能する導電構造（２１０）と、
前記導電構造（２１０）の少なくとも一部の周りに形成された複数の誘電層（４１０−４３０）であって、少なくとも前記誘電層（４１０−４３０）の１つは、前記メモリデバイス（１００）の浮遊ゲート電極として機能する複数の誘電層（４１０−４３０）と、
前記複数の誘電層（４１０−４３０）上に形成された制御ゲート（５１０）とを含む、メモリデバイス（１００）。
【請求項２】
前記導電構造（２１０）は、実質的に円筒形である、請求項１に記載のメモリデバイス（１００）。
【請求項３】
前記導電構造（２１０）の膜厚は、約１００Å〜１０００Åの範囲内の値をとり、幅は、約１００Å〜１０００Åの範囲内の値をとる、請求項２に記載のメモリデバイス（１００）。
【請求項４】
前記複数の誘電層（４１０−４３０）は、
前記導電構造（２１０）の周りに形成された第１酸化層（４１０）、
前記第１酸化層（４１０）の周りに形成された窒化物層（４２０）、及び、
前記浮遊ゲート電極として機能する前記窒化物層（４２０）の周りに形成された第２酸化層（４３０）を含む、請求項１に記載のメモリデバイス（１００）。
【請求項５】
基板（１１０）、及び、
前記基板（１１０）上に形成された埋め込み酸化層（１２０）を含み、前記第１導電層（１３０）は前記埋め込み酸化層（１２０）上に形成される、請求項１に記載のメモリデバイス（１００）。
【請求項６】
基板（１１０）、および、
前記基板（１１０）上に形成された第１絶縁層（１２０）を含むメモリデバイス（１００）であって、前記メモリデバイス（１００）は、
前記メモリデバイス（１００）のチャネル領域として機能する前記第１絶縁層（１２０）上に形成された導電構造（２１０）と、
少なくとも１つが前記メモリデバイス（１００）の電荷蓄積電極として機能する、前記導電構造の少なくとも一部の周りに形成された複数の誘電層（４１０−４３０）と、
前記複数の誘電層（４１０−４３０）上に形成された制御ゲート（５１０）とを備えることを特徴とする、メモリデバイス。
【請求項７】
前記第１絶縁層（１２０）と前記導電構造（２１０）との間に形成された導電層（１３０）であって、前記導電構造（２１０）に隣接する前記導電層（１３０）の一部は、前記メモリデバイス（１００）のソース領域（１０１０）として機能する導電構造（１３０）と、
前記第１導電層（１３０）上に、かつ、前記導電構造（２１０）の底部に隣接して形成された第２絶縁層（３１０）とを含む、請求項６に記載のメモリデバイス（１００）。
【請求項８】
前記複数の誘電層（４１０−４３０）の膜厚は、全体で約３００Å〜約１５００Åの範囲内の値をとる、請求項６に記載のメモリデバイス（１００）。
【請求項９】
基板（１１０）上に形成された第１導電層（１３０）であって、前記第１導電層（１３０）部は、メモリアレイのメモリセルのソース領域として機能する第１導電部（１３０）と、
前記第１導電層（１３０）上に形成され、各々がメモリセルの１つのチャネル領域として機能する複数の構造（２１０）と、
前記複数の構造（２１０）の各々の部分の周りに形成された複数の誘電層（４１０−４３０）であって、前記複数の誘電層（４１０−４３０）のうちの少なくとも１つは、前記メモリセルのうちの１つの電荷蓄積電極として機能する複数の誘電層（４１０−４３０）と、
前記メモリセルの各々についての、前記複数の誘電層（４１０−４３０）上に形成された、少なくとも１つの導電層（５１０）とを備える、
不揮発性メモリアレイ（１００）。
【請求項１０】
複数のビット線（９１０）を更に備え、
前記複数のビット線（９１０）の各々は前記複数の構造（２１０）と接触し、
前記少なくとも１つの導電層（５１０）は複数の導電層（５１０）を含み、
前記導電層（５１０）の各々は、メモリセルのグループに関連づけられる前記複数の誘電層のうちの上部の層に接触し、前記不揮発性メモリアレイ（１００）のワード線として機能する、請求項９に記載の不揮発性メモリアレイ（１００）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００７−５１３５１９（Ｐ２００７−５１３５１９Ａ）
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−５４２５７５（Ｐ２００６−５４２５７５）
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３５４８２
【国際公開番号】ＷＯ２００５／０６２３１０
【国際公開日】平成１７年７月７日（２００５．７．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３５４８２
【国際公開番号】ＷＯ２００５／０６２３１０
【国際公開日】平成１７年７月７日（２００５．７．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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