【課題】磁気抵抗効果素子をリソグラフィの解像限界以下のシャープな輪郭の形状にすることで、磁気特性の向上を図る。
【解決手段】磁気ランダムアクセスメモリは、複数のコーナーを有する平面形状であり、一つ以上のコーナーにおける曲率半径が２０ｎｍ以下である磁気抵抗効果素子ＭＴＪを具備する。 （もっと読む）

【課題】状態遷移閾値に非対称なヒステリシスループが生じている抵抗変化素子を用いた場合であっても、その抵抗変化素子からの情報読み出しにあたって、誤書き込みや記憶情報破壊等が生じることなく、しかもその情報読み出し時における安定性を十分に確保する。
【解決手段】２つの電極１１，１２の間に記録層１３を有してなり、前記電極１１，１２に極性の異なる電位を印加することにより前記記録層１３の抵抗値が可逆的に変化する抵抗変化素子において、状態遷移閾値の絶対値が高抵抗状態から低抵抗状態への変化時と前記低抵抗状態から前記高抵抗状態への変化時とで互いに異なる場合に、前記記録層１３の抵抗値を検出するための読み出し信号を、前記状態遷移閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加する。 （もっと読む）

【課題】 スピン注入効率を向上することにより、書き込みに要する電流値を低減することができる記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層３２の上下に、中間層１４，１８を介して磁化固定層３１，３３が設けられ、これら磁化固定層３１，３３のそれぞれ記憶層３２に最も近い強磁性層１３，１９の磁化Ｍ１３，Ｍ１９の向きが略平行であり、記憶層３２が非磁性導体層１６を介して積層された複数層の強磁性層１５，１７から成り、記憶層３２の最上層の強磁性層１７の磁化Ｍ１７と最下層の強磁性層１５の磁化Ｍ１５とが、互いに向きが反平行であり、積層方向に電流を流すことにより、記憶層３２の磁化Ｍ１５，Ｍ１７の向きが変化して、記憶層３２に対して情報の記録が行われる記憶素子３を構成する。 （もっと読む）

【課題】プログラム電圧が低下された場合、e-フューズを確実にプログラムすることが困難であった。
【解決手段】フューズ素子１１は、多結晶シリコン層と金属シリサイド層が積層されている。ＭＯＳトランジスタ１９は、フューズ素子に接続され、フューズ素子にプログラム電圧を供給する。プログラム電圧がＭＯＳトランジスタを介して供給された際、フューズ素子を融解するために必要な最低抵抗値Ｒminにおけるジュール熱Ｊの最小値をＪO、最高抵抗値Ｒmaxにおいて温度を上昇させるに必要なジュール熱Ｊの最小値をＪ1とし、フューズ素子の最低抵抗値Ｒminにおけるジュール熱をＪ（Ｒmin）、フューズ素子のプログラム時の最高抵抗値Ｒmaxにおけるジュール熱をＪ（Ｒmax）とした場合、Ｊ（Ｒmin）＞ＪO、且つＪ（Ｒmax）＞Ｊ1（ＪO＞Ｊ1）を満たしている。 （もっと読む）

本発明は、バリヤー層を形成するための方法を含む。材料はECAEターゲットからアブレートされ、基体表面上にわたって1%未満またはそれと同等の1シグマの厚みバラツキを有する層を形成する。本発明は、トンネル接合を形成する方法を含む。薄フィルムは、第１の磁性層と第２の磁性層との間に形成される。その薄フィルム、第１の磁性層および／または第２の磁性層は、ECAEターゲットから材料をアブレートすることにより形成され、非ECAEターゲットを使用して形成された対応する層と比較して改善された層厚み均一性を呈する。本発明は、物理蒸着ターゲットおよびそのターゲットを使用して形成された薄フィルムを含む。そのターゲットは、アルミニウムとGa、ZrおよびInから選択された少なくとも１つの合金化元素との合金を含有する。得られたフィルムは、その薄フィルム上にわたって1.5%未満の1シグマの厚みバラツキを有する。
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【課題】 情報の読み出し時に、チャネル領域からの多数キャリアの放出による情報の変化と情報の保持時間の短縮を防止し、高速動作の可能な半導体記憶装置を提供する。
【解決手段】 半導体基板３上にチャネル領域４を直立に設け、このチャネル領域４の少なくとも一端にソース／ドレイン層５（６）を設け、チャネル領域４の両側面にゲート絶縁膜７、８を介して第１及び第２のゲート電極９、１０を設ける。そして、チャネル領域４に情報の書き込みを行い、その情報の読み出しは、チャネル領域４とソース／ドレイン層５、６間のｐｎ接合を逆方向バイアス状態にしておき、第１及び第２のゲート電極９、１０に所定電位を印加することにより両ゲート電極９、１０間に流れるトンネル電流量を検知することによって行う。 （もっと読む）

【課題】追加の工程を必要とすることなく強誘電体膜への水素拡散を防止することができる構造の強誘電体キャパシタを備える半導体記憶装置を提供すること。
【解決手段】半導体基板上に形成された層間絶縁膜と、層間絶縁膜中に形成され、一端が半導体基板に電気的に接続されたコンタクトプラグと、層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、コンタクトプラグの他端に電気的に接続された第２の電極と、からなる強誘電体キャパシタと、強誘電体キャパシタを被覆すると共に、第１の電極を露出する開口部を有する絶縁膜と、強誘電体キャパシタ及び絶縁膜を被覆し、開口部によって露出された第１の電極と電気的に接続された配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる配線膜と、を備えた半導体記憶装置。 （もっと読む）

【課題】微細化に有利で信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート電極上に金属層３１を備えたトランジスタＳＴと、順次設けられた第１バリア膜２３、第１絶縁層２４、第２バリア膜２５、第２絶縁層２６と、前記第２バリア膜に第１幅Ｗ１で開口し第１方向に伸びる溝と、前記第２絶縁層を貫通して前記第２バリア膜中に底部４０を有し前記底部が前記第１方向に交差する第２方向に前記第１幅よりも大きい第２幅Ｗ２を有するコンタクトホール上部３９−１と、前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられ前記第２方向に上面が前記１幅Ｗ１を有するコンタクトホール下部３９−２と、前記コンタクトホール上部内および前記コンタクトホール下部内に連続して導電体が埋め込まれたコンタクト３９を具備する。 （もっと読む）

半導体基板（１１）上にＭＯＳトランジスタ（１４）を形成し、更にＷプラグ（２４）の埋込までの工程を行った後、全面にＩｒ膜（２５ａ）、ＩｒＯ_ｘ膜（２５ｂ）、ＰＺＴ膜（２６）及びＩｒＯ_ｘ膜（２７）を順次形成する。このとき、ＰＺＴ膜（２６）の組成に関し、Ｐｂ量をＺｒ量及びＴｉ量に対して過剰にする。次に、Ｉｒ膜（２５ａ）、ＩｒＯ_ｘ膜（２５ｂ）、ＰＺＴ膜（２６）及びＩｒＯ_ｘ膜（２７）を加工した後、アニールを行うことにより、ＩｒＯ_ｘ膜（２７）の形成時等にＰＺＴ膜（２６）に生じた損傷を回復させると共に、ＩｒＯ_ｘ膜（２７）中のＩｒをＰＺＴ膜（２６）中に拡散させる。この結果、ＰＺＴ膜（２６）中に拡散したＩｒは、ＩｒＯ_ｘ膜（２７）とＰＺＴ膜（２６）との界面及びＰＺＴ膜（２６）中の結晶粒界に集合し、これらにおけるＩｒ濃度が結晶粒内よりも高くなる。
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【課題】 スピン極性化電子の注入及び／又は検出が著しく改善されたスピン検出磁気メモリを提供する。
【解決手段】 本発明のメモリは、二つの隣接領域が形成する半導体接合部（１０３）上に配置され、該第１と第２の領域（１０１，１０２）がそれぞれ第１種と第２種の導電性を呈し、前記接合部（１０３）の各側に配置した第１と第２の接続セル（１１０，１２０）を備え、各セルが磁化モジュール（１１１と１１２，１２１と１２２）を備えるスピン検出磁気メモリであって、前記セルのうちの少なくとも一つが前記磁化モジュールに加えバイアス電極（１１３，１２３）を含む、ことを特徴とする。
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【課題】
薄膜キャパシタに発生する応力を分散・低減して、リーク電流特性の劣化を抑え、歩留まりや信頼性の向上を図る。
【解決手段】
薄膜キャパシタの上部電極１８の端部であって、直線的な傾斜２０Ａを有するように、層間絶縁膜２０が形成される。すなわち、Ａ点から上部電極１８の端部までの距離をＬとし、Ａ−Ｂの主面上における距離をＷとしたときに、Ｗ／２＞Ｌの大小関係が成り立つように、層間絶縁膜２０の傾斜２０Ａが形成される。これにより、該界面において薄膜キャパシタ側に生ずる応力が傾斜に沿って分散され、薄膜キャパシタの外に逃げるようになる。従って、薄膜キャパシタ内部に生ずる応力場の集中が緩和され、更にはリーク電流特性の劣化が抑制されるようになる。 （もっと読む）

【課題】密度の高い三次元モノリシックメモリを製作するための改善された方法を開示する。
【解決手段】本方法は、望ましくはタングステンから成る導体を形成し、次いで充填と平坦化処理を行い；導体の上方に、好ましくは２つのダイオード部分とアンチヒューズを備えた半導体要素を形成し、次いで充填と平坦化処理を行い；多階層のメモリとして導体と半導体要素を継続的に形成する段階を含んでいる。処理工程の配設と材料の選択によって、各メモリセルのアスペクト比を小さくし、これによって空隙充填の信頼性を改善し、エッチングによるアンダーカットを防止している。
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【課題】超低消費電力な高集積磁気メモリを提供する。
【解決手段】自由層３１１と、自由層の膜厚方向に形成された第一の固定層３１３と、自由層と第一の固定層との間に形成された絶縁障壁層３１２とを有する第一の素子部と、前記自由層３１１と、自由層の膜面方向に形成された第二の固定層３１５と、自由層と第二の固定層との間に形成された非磁性層３１４とを有する第二の素子部を備える。磁化情報の書き込みに際しては第二の素子部の膜面方向に電流Ｉ_wを流し、磁化情報の読み出しに際しては第一の素子部の膜厚方向に電流Ｉ_Rを流す。 （もっと読む）

【課題】 比較的単純な層構成でスピン注入磁化反転効率を上げることができ、微細加工が容易であり、高密度に集積可能な記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１７と、この記憶層１７に対して非磁性層１６を介して設けられた磁化固定層２１とを少なくとも有し、非磁性層１６を通じて、記憶層１７と磁化固定層２１との間に電流を流すことにより情報の記録が行われ、記憶層１７に対して、磁化固定層２１とは反対側に、非磁性層１８を介して磁化の向きを変化させることが可能な磁化自由層１９が設けられている記憶素子１０を構成する。 （もっと読む）

電子デバイス（１，１００）は、第１相と第２相の間で変化することが可能な相変化材料を備える抵抗器（７，１０７）を有するボディ（２，１０２）を持つ。抵抗器（７，１０７）は、相変化材料が第１相にあるときは第１電気抵抗を、相変化材料が第２相にあるときは、第１電気抵抗とは異なる第２電気抵抗を有する。ボディ（２，１０２）は、第１相から第２相への遷移を可能にする電流を伝えることができる発熱体（６，１０６）を、さらに有する。発熱体（６，１０６）は、抵抗器（７，１０７）と並列して配置される。
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導電性ポリマー電極を有する強誘電体メモリモジュールの製造方法と該方法に従って製造される強誘電体メモリモジュールとが開示される。強誘電性ポリマーメモリモジュールは、内部にトレンチを規定するＩＬＤ層（102）；トレンチ内に配置された第１電極層（104）；第１電極層（104）上に配置された第１導電性ポリマー層（106）；第１導電性ポリマー層（106）上に配置された強誘電性ポリマー層（108）を含む第１レイヤーセットを有する。該モジュールは更に、内部にトレンチを規定するＩＬＤ層（114）；ＩＬＤ層（114）のトレンチ内に配置された第２導電性ポリマー層（112）；第２導電性ポリマー層（112）上に配置された第２電極層（116）を含む第２レイヤーセットを有する。第１導電性ポリマー層（106）及び第２導電性ポリマー層（112）は、電極層（104、116）と強誘電性ポリマー層（108）との間に反応障壁及び／又は拡散障壁をもたらすように電極層（104、116）を覆う。
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電子デバイス（１，１００）は、第１相と第２相の間で変化することが可能な相変化材料を備える抵抗器（７，２５０）を有するボディ（２，１０１）を持つ。抵抗器（７，２５０）は、相変化材料が第１相か第２相かに依存する電気抵抗を有する。抵抗器（７，２５０）は、第１相から第２相への遷移を可能にする電流を伝えることができる。相変化材料は、高速成長材料（fast growth material）であり、式Ｓｂ_１−ｃＭ_ｃの組成物としても良く、ここで、ｃは、０．０５≦ｃ≦０．６１を満たし、Ｍは、Ｇｅ、Ｉｎ、Ａｇ、Ｇａ、Ｔｅ、ＺｎおよびＳｎの群から選択された１つまたは複数の元素であり、あるいは、式Ｓｂ_ａＴｅ_ｂＸ_{１００−（ａ＋ｂ）}の組成物としても良く、ここで、ａ、ｂおよび１００−（ａ＋ｂ）は、１≦ａ／ｂ≦８および４≦１００−（ａ＋ｂ）≦２２を満たす原子百分率を表わし、Ｘは、Ｇｅ、Ｉｎ、Ａｇ、ＧａおよびＺｎから選択された１つまたは複数の元素である。
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【課題】大記憶容量と読み書き速度とを有し、製造コストが安く、半導体メモリ並みにコンパクトである電子素子を得る。
【解決手段】電流を印加した時にエレクトトマイグレーションによって少なくとも形状あるいは組成が変化する記憶コア１０１を有する電子素子であって、電流印加のための２つの電極１０２，１０３と表面電位あるいは電気抵抗あるいは接合抵抗の変化を感知する電極１０４を有する。 （もっと読む）

磁気電子デバイスに使用される磁束集中系路（６２）を作製するための方法が提供される。本方法は、基板（１２）に形成されたビットライン（１０）を設ける工程と、上記ビットライン（１０）及び上記基板（１２）を覆う第１材料層（２４）を形成する工程とからなる。エッチングは、上記第１材料層（２４）内に深溝（５２）を形成するように実施され、クラッド層（５６）が、上記深溝（５２）内に堆積される。バッファ材料層（５８）が、上記クラッド層（５６）を覆って形成され、上記バッファ材料層（５８）の一部及び上記クラッド層（５６）の一部が除去される。
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【課題】 スピン注入効率を向上することにより、書き込みに要する電流値を低減することができる記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１７の上下に、中間層１６，１８を介して磁化固定層３１，３２が設けられ、それぞれの中間層１６，１８がいずれも絶縁層から成り、記憶層１７の上下の磁化固定層３１，３２のそれぞれ記憶層１７に最も近い強磁性層１５，１９の磁化Ｍ１５，Ｍ１９の向きが互いに反対向きであり、記憶層１７の上下２つの中間層１６，１８が面積抵抗値に有意差を有しており、積層方向に電流を流すことにより記憶層１７の磁化Ｍ１の向きが変化して、記憶層に情報が記録される記憶素子３を構成する。 （もっと読む）