【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】セル面積の縮小及び動作特性の向上に優れたレイアウトを提案する。
【解決手段】実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備える。第1乃至第4メモリセルの各々は、第1ソース/ドレインが第1方向に延びる第1ビット線BLA1に接続され、ゲートが第2方向に延びるワード線WL1, WL2, WL3, WL4に接続されるセルトランジスタT11, T12, T13, T14と、一端がセルトランジスタT11, T12, T13, T14の第2ソース/ドレインに接続され、他端が第2方向に延びる第2ビット線BLB1, BLB2, BLB3, BLB4に接続される抵抗性記憶素子M11, M12, M13, M14とを有する。第1及び第2メモリセル内の第1ソース/ドレインは、共有化され、第3及び第4メモリセル内の第1ソース/ドレインは、共有化される。 （もっと読む）

【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。
【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３、および電荷蓄積層１３３上に形成されるゲート電極膜１３４を備えるトランジスタが半導体膜１３１の高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に略垂直にマトリックス状に配置され、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続された不揮発性半導体記憶装置において、第１の方向に隣接するメモリストリングスＭＳの少なくとも最上層のトランジスタ形成位置における半導体膜１３１間の距離は、電荷蓄積層１３３の厚さの２倍よりも小さい。 （もっと読む）

【課題】階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板１０の第２のコンタクト領域５上に設けられ、第２のコンタクト領域５と第１のコンタクト領域４との間に段差を形成する下地層４５ｂと、下地層４５ｂを覆って基板１０上に設けられ、下地層４５ｂ上に積層された上段部８１が階段状に加工された下層側積層体９１と、下層側積層体９１における第１のコンタクト領域４上に積層された下段部８２の上に設けられ、階段状に加工された上層側積層体９２と、階段状に加工された部分を覆う層間絶縁層６２と、層間絶縁層６２を貫通し階段状に加工された部分の各々の導電層ＷＬに達して形成されたコンタクトホール内に設けられたコンタクト電極５１と、を備えた。 （もっと読む）

【課題】１つのメモリセルの大きさが４Ｆ²を下回る大きさである構成、構造を有するクロスポイント型半導体メモリ装置を提供する。
【解決手段】クロスポイント型半導体メモリ装置は、第１の方向に延びる複数の第１の配線４１Ａ、４１Ｂ；第１の配線とは垂直方向に異なる所に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線４２；及び、第１の配線と第２の配線とが重複する領域に設けられたメモリ部４３から構成され、奇数番目の第１の配線４１Ａと、偶数番目の第１の配線４１Ｂとは、上下方向に異なる層間絶縁層２１，２２上に配置されている。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】メモリチップの縮小化およびデータの高密度化を可能とする半導体記憶装置を提供する。
【解決手段】ワード線と、第１のビット線と、第２のビット線と、プレート線と、第１の強誘電体キャパシタと、第１の強誘電体キャパシタのそれぞれに対応して設けられ、ワード線をゲートとするセルトランジスタと、第２の強誘電体キャパシタと、第１のビット線または第２のビット線を介して第１の強誘電体キャパシタに記憶されたデータまたは第２の強誘電体キャパシタに記憶されたデータを検出し、あるいは、第１の強誘電体キャパシタまたは第２の強誘電体キャパシタにデータを書き込むセンスアンプとを備え、第１の強誘電体キャパシタおよびセルトランジスタは、第１のビット線とプレート線との間に直列に接続され、第２の強誘電体キャパシタは、第２のビット線とワード線との間に接続されている。 （もっと読む）

【課題】互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体メモリ素子は、ゲートパターン２１０間の半導体基板２００上に形成されたコンタクトプラグ２１４ａ、２１４ｂ，コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッド２２０，３２０、第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグ２２８，３２８、第１のパッドコンタクトプラグ２２８とそれぞれ連結される第１のビットラインＢＬ１、及び第２のパッドコンタクトプラグ３２８とそれぞれ連結される第２のビットラインＢＬ２を含む。 （もっと読む）

【課題】設計寸法のさらなる微細化に対応できるようにする。
【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。 （もっと読む）

【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。
【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。 （もっと読む）

【課題】ＤＲＡＭの機能的歩留まりを向上させるワード線ストラップ回路。
【解決手段】第１の下側導体の一方の端が第１の信号源に結合される。第１の上側導体が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源に結合される。第２の上側導体が２つの端を持っている。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第２の上側導体から隔たっている。第２の下側導体の一方の端が、第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。 （もっと読む）

【課題】ＳＲＡＭセルにおける放射線損傷による不具合を防止する。
【解決手段】
第２、第３層間絶縁膜１０３、１０４を両側面とし、第１層間絶縁膜１０２の主面１０２ａを底面とする開口１１１が構成されている。開口１１１の内側面には、ノード電極である下部電極１０５が形成されている。下部電極１０５は、キャパシタの下部電極として機能すると同時に、ＳＲＡＭセルのノード配線としても機能する。第３層間絶縁膜１０４の主面１０４ａ及び開口１１１内側面の下部電極１０５上には容量絶縁膜１０６が形成されている。開口１１１の内部及び開口１１１周囲の第３層間絶縁膜１０４上には上部電極１０７が形成されている。埋め込まれた上部電極１０７は、開口１１１の周囲の第３層間絶縁膜１０４上にも形成され、キャパシタの上部電極として機能する。開口１１１の間口部分より上に形成される上部電極１０７の幅Ｌ１は、開口１１１の幅Ｌ２よりも大きい。 （もっと読む）

【課題】高記憶容量化が可能な半導体装置およびその製造方法を提供する。
【解決手段】基板１０上にビットライン層１５ａ、１５ｂ、１５ｃに上下を挟まれた複数のチャネル層１４ａ、１４ｂが積層された積層構造１７と、積層構造１７中にチャネル層１４ａ、１４ｂに形成された溝部１８の側方に設けられたゲート電極３０と、ゲート電極３０とチャネル層１４ａ、１４ｂとの間に設けられた電荷蓄積層２４と、を有する半導体装置。 （もっと読む）

【課題】基板により支持され、又はサンドイッチ自己支持構造を形成した少なくともスタックされた２層を有するメモリ及び／又はデータ処理装置の提供である。
【解決手段】前記層は、メモリ及び／又は前記層間及び／又は前記基板における回路に対する相互接続を有する処理回路を備え、前記層は、連続する層が前記装置の少なくとも１エッジ上にジグザク構造を形成するように相互に配列され、少なくとも１エッジ電導体を一度に１層のエッジを越え、１ステップ下がって設けて、前記スタックにおいて次に続く層のいずれかにおける導電体に対する接続を可能にする。この種の装置を製造する方法は、複数の層がジグザク構造を形成するように１度に１層を連続的に前記複数の層に付加する工程と、１以上の層に少なくとも１電気接触パッドを設けて１以上の中間層エッジ・コネクタに連結させる工程を備えている。 （もっと読む）

【課題】本発明は、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にもリフレッシュ情報を失わず、データ維持(Retention)特性を向上させることができるようにする技術を開示する。
【解決手段】本発明は、1-T(One-Transistor) FET(Field Effect Transistor)型メモリセルを含む半導体メモリ装置において、ロー方向に配列された複数個のワードライン、及び複数個のワードラインと垂直の方向に配列された複数個のビットラインを含み、メモリセルは複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、ワードラインと前記ビットライン対に印加される電圧に応じて強誘電体層の極性が変化しデータの読取り/書込みが行なわれる。 （もっと読む）

【課題】奇数番(odd)の列と偶数番(even)の列に位置するビット線間のローディングキャパシタンスを減少させ、ビット線どうしが接触するビットラインブリッジの発生を防止できる半導体素子の金属配線とその形成を提供する。
【解決手段】第１金属配線と第２金属配線とを異なる層に段差をもって形成する。そうすることで第１，第２金属配線どうしの間隔が拡大し、配線間のロードキャパシタンスを減少させ、配線どうしの接触による相互干渉でいわゆるブリッジが発生するのを有効に防止できる。たとえば、第１金属配線が奇数番の列に位置するオードビット線１１５であり、第２金属配線が偶数番の列に位置するイーブンビット線１２１であるような場合、オードビット線１１５とイーブンビット線１２１を異なる層に段差をもって形成する。それによって、オードビット線１１５とイーブンビット線１２１との距離が拡大されるので、ビットラインブリッジの発生を防げる。 （もっと読む）

【課題】安定且つ高速にロウ方向の全セルを同時に読み出すことを可能とする。
【解決手段】メモリセルアレイ１には、複数のワード線ＷＬ０〜ＷＬ３１と、複数のビット線ＢＬ０ｅ〜ＢＬ８ｋｏと、複数のワード線及び複数のビット線に接続された複数のメモリセルＭＣが配置されている。複数のソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏは、複数のビット線のそれぞれに沿って配置され、データの読み出し時に複数のビット線のそれぞれに接続される。 （もっと読む）

【課題】ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らす。
【解決手段】半導体素子の形成された半導体基板１０上にドレインコンタクトホールに埋め込まれると同時に第１層間絶縁膜１２の上部に所定の厚さ形成されるように第１金属物質１４を形成する段階と、前記第１層間絶縁膜１２の上部に所定の厚さ形成された第１金属物質１４をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、前記第１金属層及びランディングパッドが形成された結果物の全面に第２層間絶縁膜１６を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、前記トレンチの内部にのみ第２金属物質１８が埋め込み、第１金属配線の偶数番目に配置される第２金属層を形成する段階とを含む。 （もっと読む）