フラッシュメモリ素子のビットライン形成方法
【課題】ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らす。
【解決手段】半導体素子の形成された半導体基板１０上にドレインコンタクトホールに埋め込まれると同時に第１層間絶縁膜１２の上部に所定の厚さ形成されるように第１金属物質１４を形成する段階と、前記第１層間絶縁膜１２の上部に所定の厚さ形成された第１金属物質１４をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、前記第１金属層及びランディングパッドが形成された結果物の全面に第２層間絶縁膜１６を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、前記トレンチの内部にのみ第２金属物質１８が埋め込み、第１金属配線の偶数番目に配置される第２金属層を形成する段階とを含む。
【解決手段】半導体素子の形成された半導体基板１０上にドレインコンタクトホールに埋め込まれると同時に第１層間絶縁膜１２の上部に所定の厚さ形成されるように第１金属物質１４を形成する段階と、前記第１層間絶縁膜１２の上部に所定の厚さ形成された第１金属物質１４をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、前記第１金属層及びランディングパッドが形成された結果物の全面に第２層間絶縁膜１６を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、前記トレンチの内部にのみ第２金属物質１８が埋め込み、第１金属配線の偶数番目に配置される第２金属層を形成する段階とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくはフラッシュメモリ素子のビットライン形成方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子では、下部素子のパターンサイズが減少し、これにより必然的に増加するクロストーク問題を減少させるために、酸化膜のスペース幅を最大限確保する。素子の大容量化のために金属配線のピッチが減少すると、第１金属配線Ｍ−１間のスペースも益々減少する。
【０００３】
図１は従来の技術に係るフラッシュメモリ素子のビットライン間のパターンサイズ減少による問題を説明するための断面図である。
【０００４】
図１を参照すると、ビットラインＡと隣接したカップリングギャップを生じさせうる金属膜は、まず、下部のワードラインＷ／Ｌと、隣接したビットラインＢ、Ｃと、上部の金属配線Ｍ２などがある。ワードラインＷ／ＬとビットラインＡは第１層間絶縁膜によって分離されているが、これらの間に第１インターキャパシタンスＣ０１が存在する。また、ビットラインＡは、第１層間絶縁膜によって分離されているが、これらの間に第１インターキャパシタンスＣＯ１が存在する。また、ビットラインＡと隣接したビットラインＢ、Ｃの間も第２層間絶縁膜によって電気的に分離されているが、これらの間にも第２インターキャパシタンスＣ１１が存在する。また、ビットラインＡと上部金属Ｍ２の間も第３層間絶縁膜によって電気的に分離されているが、これらの間にも第３インターキャパシタンスＣ１２が存在する。
【０００５】
サクライモデル(Sakurai Model)によってビットラインＡに連係されたカップリングギャップを計算すると、次のとおりである。まず、ワードラインＷ／ＬとビットラインＢ／Ｌ間の間隔をＤ、ビットラインの高さをＴ、ビットラインの厚さをＷ、隣接したビットライン間の間隔をＳ、ビットラインと上部金属配線間の間隔をＨ、第１インターキャパシタンスをＣＯ１、第２インターキャパシタンスをＣ１１、第３インターキャパシタンスをＣ１２として説明する。
【０００６】
【数１】
【０００７】
前記サクライモデルによって第１〜第３インターキャパシタンスによるビットラインに発生しうる全体キャパシタンスＣは、ＣＯ１＋２Ｃ１１＋Ｃ１２になる。
【０００８】
前記数式から分かるように、カップリングギャップは、ビットラインパターンの厚さと隣接したビットライン間の間隔が重要な要素である。
【０００９】
すなわち、ビットラインギャップを減らすためには、ビットラインの厚さＷは減少させ、隣接したビットライン間の間隔Ｓは広めることが有利である。ところが、ビットラインの厚さＷとビットライン間の間隔Ｓをあまり減らすと、ビットラインの抵抗が増加するという問題が発生するため、２つの要素を考慮して最適の条件を探さなければならないことが当たり前である。
【００１０】
しかしながら、最近、フラッシュメモリ素子の高集積化に伴いビットラインの間隔が最小化されてビットライン間の静電容量が増加することにより、センシングタイム(Sensing time)が増加するという問題がある。
【００１１】
前記センシングタイムとは、ＮＡＮＤフラッシュメモリ素子においてデータを読み出すとき、ビットラインの電圧変化を感知してこれをページバッファ(page buffer)内の回路に格納する過程を行うことによりラッチ回路のデータを変化させうる程度のビットラインの電圧変化が起こるのにかかる時間をいうが、フラッシュメモリ素子における速度を改善させるためにセンシングタイムを減らすことが必要である。
【００１２】
したがって、ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らすようにするフラッシュメモリ素子のビットライン形成方法が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らすようにするフラッシュメモリ素子のビットライン形成方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明のある観点によれば、半導体素子の形成された半導体基板上に第１層間絶縁膜を形成した後、パターニング工程を行ってドレインコンタクトホールを形成する段階と、前記ドレインコンタクトホールに埋め込まれると同時に前記第１層間絶縁膜の上部に所定の厚さ形成されるように第１金属物質を形成する段階と、前記第１層間絶縁膜の上部に所定の厚さ形成された第１金属物質をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、前記第１金属層及び前記ランディングパッドが形成された結果物の全面に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、前記トレンチの内部にのみ第２金属物質が埋め込まれるようにして、前記第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置ささせて第１金属配線の形成を完了する段階とを含む、フラッシュメモリ素子のビットライン形成方法を提供する。
【００１５】
前記ランディングパッドは、ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成する。
【００１６】
前記第１金属層及びランディングパッドを形成するためのパターニング工程は、ＲＩＥ(Reactive ion etch)工程で行う。
【００１７】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom criticaldimension)よりも小さく形成されるようにする。
【００１８】
前記ドレインコンタクトホール形成工程の際に第１層間絶縁膜の所定の領域に金属配線コンタクトホールを形成する段階をさらに含む。
【００１９】
前記金属配線コンタクトホールには、前記ドレインコンタクトホールの内部に第１金属物質が埋め込まれるときに同時に埋め込まれるようにする。
【００２０】
前記第１金属物質は、ＣＶＤ方法によって形成されたＡｌ、Ｗ、Ｃｕ及びＴｉｎ、並びにファーネス方法によって形成されたポリシリコン膜のいずれか一つで形成する。
【００２１】
前記第２層間絶縁膜は、ＢＰＳＧ、ＰＳＧ、ＦＳＧ、ＰＥ−ＴＥＯＳ、ＰＥ−ＳｉＨ４、ＨＤＰ ＵＳＧ及びＡＰＬ酸化膜のいずれか一つで形成する。
【００２２】
本発明の他の観点によれば、ドレインコンタクトプラグの形成された半導体基板上に第１層間絶縁膜を形成した後パターニングして、前記ドレインコンタクトプラグが露出される、第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチを形成する段階と、前記第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチの内部にのみ第１金属物質が形成されるようにして、第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、前記結果物上に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドが露出される、第２金属層が形成されるべきトレンチを形成する段階と、前記第２金属層が形成されるべきトレンチの内部にのみ第２金属物質が埋め込まれるようにして、第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含む、フラッシュメモリ素子のビットライン形成方法を提供する。
【００２３】
前記ランディングパッドは、前記ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成する。
【００２４】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom criticaldimension)よりも更に小さく形成されるようにする。
【００２５】
本発明の別の観点によれば、半導体基板上に第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、前記ランディングパッド上にのみ第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含む、フラッシュメモリ素子のビットライン形成方法を提供する。
【発明の効果】
【００２６】
以上述べたように、本発明によれば、前記偶数番目に配置される第２金属層と、前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線、すなわちビットラインを形成することにより、ビットラインの間隔が最小化され、これと同時にビットライン間の静電容量を減少させてセンシングタイムを減少させ、配線抵抗を減少させるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。尚、ある膜が他の膜または半導体基板の「上」にあるまたは接触していると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することも、その間に第３の膜が介在されることも含む。
【００２８】
図２〜図５は、本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図及び断面図である。図２（ａ）〜図５（ａ）は、本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図である。図２（ｂ）〜図５（ｂ）は図２（ａ）〜図５（ａ）のＦ−Ｆ’に沿った断面図、図５（ｃ）は図５（ａ）のＧ−Ｇ’に沿った断面図である。
【００２９】
図２（ａ）及び図２（ｂ）を参照すると、トランジスタまたはキャパシタなどの半導体素子を含んでいろいろの要素が形成された半導体基板１０上に第１層間絶縁膜１２を形成する。次いで、パターニング工程を行って前記第１層間絶縁膜１２の所定の領域に、ドレインコンタクトホール及び金属配線コンタクトホールを定義するためのフォトレジストパターン（図示せず）を形成する。
【００３０】
前記フォトレジストパターン（図示せず）をエッチングマスクとしてエッチング工程を行い、ドレインコンタクトプラグ及びビットラインコンタクトプラグを形成するためのドレインコンタクトホールＤＨ及び金属配線コンタクトホールＭＨを形成する。
【００３１】
前記ドレインコンタクトホールＤＨ形成工程の際に金属配線コンタクトホールＭＨの形成工程が同時に行われるため、１回のエッチング工程によって２種のコンタクトホールが同時に形成されるので、工数を短縮させることができる。
【００３２】
図３（ａ）および図３（ｂ）を参照すると、前記形成されたドレインコンタクトホールＤＨおよび金属配線コンタクトホールＭＨが埋め込まれると同時に第１層間絶縁膜１２上の所定の厚さに形成されるように第１金属物質１４を形成する。
【００３３】
前記ドレインコンタクトホールＤＨ及び金属配線コンタクトホールＭＨに第１金属物質１４が埋め込まれてドレインコンタクトホールＤＰ及び金属配線コンタクトプラグＭＰが形成されることにより、前記従来の技術におけるドレインコンタクトホール埋め込み工程の際にポリシリコン膜が使用される場合よりドレインコンタクトプラグの抵抗が減少し、単位工程時間が減少すると同時に全体工程数も減少する。
【００３４】
次いで、前記第１層間絶縁膜１２上に形成されている第１金属物質１４に第１金属配線を定義するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行ってパターニングし、第１金属層ＢＬ１を形成する。
【００３５】
前記第１金属物質１４は、ＣＶＤ(Low Pressure Chemical Vapor Deposition；低圧化学的気相成長）法によって形成されたＡｌ（アルミニウム）、Ｗ（タングステン）、Ｃｕ（銅）及びＴｉＮ（チタンナイトライド）、並びにファーネス方法によって形成されたポリシリコン膜のいずれか一つで形成することが好ましい。
【００３６】
前記形成される第１金属層ＢＬ１は、全体第１金属配線Ｍ−１の中の奇遇番目に配置される第１金属層Ａである。
【００３７】
また、前記奇数番目に配置される第１金属層Ａの間にランディングパッド(landing pad）Ｂを形成し、以後形成される全体第１金属配線Ｍ−１の中の偶数番目に配置される第２金属層（図５（ａ）参照）Ｄと連結されるようにする。
【００３８】
また、前記ドレインコンタクトプラグＤＰ上には、ランディングパッドＢ及び奇数番目に配置される第１金属層Ａが形成され、前記金属配線コンタクトプラグＭＰ上には、以後形成される、偶数番目に配置される第２金属層と連結される第１金属層Ｃが形成される。
【００３９】
即ち、前記パターニングされた第１金属層には、奇数番目に配置される第１金属層Ａ、ランディングパッドＢ、及び金属配線コンタクトプラグと連結される第１金属層Ｃが備えられる。
【００４０】
図３（ａ）に示すように、前記ランディングパッドＢは、前記ドレインコンタクトプラグＤＰが形成された上部領域にのみ形成され、ランディングパッドＢと隣接した位置にある第１金属層Ａは凹設されるようにして、前記隣り合った第１金属層Ａと接触しないように形成する。
【００４１】
前記第１金属層Ａ及びランディングパッドＢの形成のためのパターニング工程の際に行われるエッチング工程は、ＲＩＥ(Reactive ion etch；反応性イオンエッチング)工程で行うことが好ましい。
【００４２】
従来の技術のようにそれぞれ奇数番目と偶数番目に配置される第１金属層を同時に形成して第１金属配線Ｍ−１を形成する工程より、本発明でのように奇数番目に配置される第１金属層と偶数番目に配置される第２金属層形成工程がそれぞれ行われる工程は、２倍のピッチサイズを確保することができて第１金属配線Ｍ−１形成工程の際にパターン形成工程が容易であり、第１金属配線Ｍ−１の幅も増加させることができて配線抵抗減少の効果を持つことになる。
【００４３】
図４（ａ）及び図４（ｂ）を参照すると、前記第１金属層Ａ，Ｃ及びランディングパッドＢが形成された結果物の全面に第２層間絶縁膜１６を形成する。
【００４４】
前記第２層間絶縁膜１６は、ＢＰＳＧ(Boron Phosphorous Silicate Glass)、ＰＳＧ(Phosphorous Silicate Glass)、ＦＳＧ（Fluorine doped Silicate Glass）、ＰＥ−ＴＥＯＳ（Plasma Enhanced-Tetra Ethyl Ortho Silicate）、ＰＥ（（Plasma Enhanced）−ＳｉＨ４、ＨＤＰ ＵＳＧ（High Density Plasma Undoped Silicate Glass)、及びＡＰＬ(Adranced Planarization Layer)酸化膜のいずれか一つで形成し、形成されるべき第１金属配線（図５（ａ）参照）ＢＬ，Ｍ−１よりも３０００Å〜４０００Å程度さらに厚く形成することが好ましい。
【００４５】
ここで、偶数番目に配置される第２金属層を定義するフォトレジストパターン（図示せず）を前記第２層間絶縁膜１６上に形成し、これをエッチングマスクとしてエッチング工程を行ってパターニングして、偶数番目に配置される第２金属層が形成されるトレンチＴが定義される。
【００４６】
前記トレンチＴは、金属配線コンタクトプラグＭＰと連結される第１金属層Ｃ及びランディングパッドＢを露出させる。
【００４７】
前記トレンチＴを定義するエッチング工程の際にトレンチＴのボトムＣＤ(bottom critical dimension)がトレンチＴの入り口ＣＤ(top bottom criticaldimension)よりも小さく形成されるようにするが、これは、奇数番目に配置される第１金属層Ａと偶数番目に配置される第２金属層（図５（ａ）参照）Ｄ間の電気的短絡を防止するためである。
【００４８】
図５（ａ）及び図５（ｂ）を参照すると、前記トレンチＴの形成された結果物上に第２金属物質１８を形成し、前記第２層間絶縁膜１６が露出されるまで平坦化工程、例えばＣＭＰ工程を行い、第２金属層ＢＬ２を形成する。
【００４９】
前記第２金属層ＢＬ２は、偶数番目に配置される第２金属層Ｄ、及び金属配線コンタクトプラグＭＰと連結される第２金属層Ｅからなる。
【００５０】
よって、前記奇数番目に配置される第２金属層Ｄと、前記奇数番目に配置される第１金属層Ａを介して第１金属配線ＢＬ、Ｍ−１の形成が完了する。
【００５１】
本発明によれば、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させ、第１金属配線、すなわちビットラインを形成することにより、ビットラインの間隔が最小化され、これと同時にビットライン間の静電容量を減少させてセンシングタイムを減少させ、配線抵抗を減少させる。
【００５２】
図５（ｂ）に示すように、ランディングパッド上にのみ第１金属配線の偶数番目に配置される第２金属層を形成することにより、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させる。
【００５３】
図６（ａ）〜図７（ｃ）は本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図及び断面図である。図６（ａ）及び図７（ａ）は本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図である。図６（ｂ）及び図７（ｂ）は図６（ａ）および図７（ａ）のＦ−Ｆ’に沿った断面図、図７（ｃ）は図７（ａ）のＧ−Ｇ’の断面図である。
【００５４】
図６（ａ）及び図６（ｂ）を参照すると、トランジスタやキャパシタなどの半導体素子を含んでいろいろの要素が形成された半導体基板２０上に第１層間絶縁膜２２を形成する。次いで、前記第１層間絶縁膜２２の所定の領域にドレインコンタクトホールを形成するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、ドレインコンタクトホールを形成する。
【００５５】
次いで、前記ドレインコンタクトホールの含まれた結果物上に金属物質を形成し、前記第１層間絶縁膜２２が露出されるまで平坦化工程、例えばＣＭＰ(Chemical Mechanical Polishing；化学機械的研磨)工程を行って前記ドレインコンタクトホールの内部にのみ金属物質が埋め込まれることにより、ドレインコンタクトプラグＤＰを形成する。
【００５６】
前記ドレインコンタクトプラグＤＰの形成された結果物上に第２層間絶縁膜２４を形成し、前記第２層間絶縁膜２４の所定の領域に第１金属層を形成するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、ドレインコンタクトプラグＤＰが露出される、第１金属層が形成されるべきトレンチ（図示せず）を形成する。
【００５７】
前記第１金属層が形成されるべきトレンチ（図示せず）は、ドレインコンタクトプラグＤＰ上には前記コンタクトプラグＤＰと１対１で形成されるようにし（図７（ａ）参照）、前記セルトランジスタ上には２つが形成されるべき領域に一つのみが形成されるようにする（図７（ｃ）参照）。
【００５８】
次いで、前記第１金属層が形成されるべきトレンチ（図示せず）が含まれた結果物上に金属物質を形成し、前記第２層間絶縁膜２４が露出されるまで平坦化工程、たとえばＣＭＰ工程を行い、前記第１金属層が形成されるべきトレンチの内部にのみ金属物質が埋め込まれるようにすることにより、第１金属層２６を形成する。
【００５９】
前記形成された第１金属層２６は、全体第１金属配線Ｍ−１の中の奇数番目に配置される第１金属層（ＢＬ１：Ｈ）であり、前記第１金属層Ｈの間にはランディングパッドＩがさらに形成されている。
【００６０】
図６（ｂ）に示すように、前記ランディングパッドＩは、前記ドレインコンタクトプラグＤＰが形成された上部領域にのみ形成され、ランディングパッドＩと隣接した位置にある第１金属層Ｈは凹設されるようにし、前記隣り合った第１金属層Ｈと接触しないようにする。
【００６１】
図７（ａ）、図７（ｂ）及び図７（ｃ）を参照すると、前記第１金属層ＢＬ１の形成された結果物上に第３層間絶縁膜２８を形成し、前記第３層間絶縁膜２８の所定の領域に第２金属層が形成されるべきトレンチを形成するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、第２金属層が形成されるべきトレンチ（図示せず）を形成する。
【００６２】
前記トレンチ（図示せず）は、ランディングパッドＩを露出させる。
【００６３】
前記第２金属層の形成されるトレンチを定義するエッチング工程の際にトレンチのボトムＣＤ(bottom critical dimension)がトレンチの入り口ＣＤ(top bottom criticaldimension)よりも更に小さく形成されるようにするが、これは、奇数番目に配置される第１金属層ＢＬ１と偶数番目に配置される第２金属層（図７（ａ）参照）ＢＬ２間の電気的短絡を防止するためである。
【００６４】
次いで、前記第２金属層の形成されるトレンチが含まれた結果物上に金属物質を形成し、前記第３層間絶縁膜２８が露出されるまで平坦化工程、例えばＣＭＰ工程を行い、前記第２金属層が形成されるトレンチの内部にのみ金属物質が埋め込まれることにより、第２金属層３０を形成する。
【００６５】
前記形成された第２金属層３０は、全体第１金属配線Ｍ−１の中の偶数番目に配置される第２金属層ＢＬ２である。
【００６６】
したがて、前記偶数番目に配置される第２金属層ＢＬ２と前記奇数番目に配置される第２金属層ＢＬ１を介して第１金属配線ＢＬ、Ｍ−１の形成が完了する。
【００６７】
前記偶数番目に配置される第２金属層ＢＬ２は、前記奇数番目に配置される第１金属層ＢＬ１とはジグザグ状に第１及び第２層に分離配置されることにより(図７（ｃ）参照)、第１金属配線のピッチサイズを確保して配線抵抗を減少させ、第１金属配線間の静電容量を増加させる。
【００６８】
ドレインコンタクトホール及び金属配線コンタクトホールに対する埋め込み工程の際に第１層間絶縁膜上に所定の厚さの金属物質をさらに形成した後、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）方式のエッチング工程によって、全体第１金属配線Ｍ−１の中の奇数番目に配置される第１金属層を形成する本発明の第１実施例とは異なり、本発明の第２実施例は、ドレインコンタクトプラグを形成し、前記層間絶縁膜を形成しパターニングした後、金属物質を埋め込む工程によって、全体第１金属配線Ｍ−１の中の奇数番目に配置される第１金属層を形成する。
【００６９】
本発明によれば、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させ、第１金属配線、即ちビットラインを形成することにより、ビットラインの間隔が最小化され、これと同時にビットライン間の静電容量を減少させてセンシングタイムを減少させ、配線抵抗を減少させる。
【００７０】
本発明は具体的な実施例についてのみ詳細に説明したが、本発明の属する分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得ることを理解するであろう。
【産業上の利用可能性】
【００７１】
本発明の活用例として、半導体素子の製造方法に適用出来、さらに詳しくはフラッシュメモリ素子のビットライン形成方法に適用出来る。
【図面の簡単な説明】
【００７２】
【図１】従来の技術に係るフラッシュメモリ素子のビットライン間のパターンサイズ減少による問題を説明するための断面図である。
【図２】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図３】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図４】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図５】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図６】本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図７】本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【符号の説明】
【００７３】
ＢＬ１…第１金属層
ＢＬ２…第２金属層
ＢＬ…第１金属配線
ＤＰ…ドレインコンタクトプラグ
ＭＰ…金属配線コンタクトプラグ
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくはフラッシュメモリ素子のビットライン形成方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子では、下部素子のパターンサイズが減少し、これにより必然的に増加するクロストーク問題を減少させるために、酸化膜のスペース幅を最大限確保する。素子の大容量化のために金属配線のピッチが減少すると、第１金属配線Ｍ−１間のスペースも益々減少する。
【０００３】
図１は従来の技術に係るフラッシュメモリ素子のビットライン間のパターンサイズ減少による問題を説明するための断面図である。
【０００４】
図１を参照すると、ビットラインＡと隣接したカップリングギャップを生じさせうる金属膜は、まず、下部のワードラインＷ／Ｌと、隣接したビットラインＢ、Ｃと、上部の金属配線Ｍ２などがある。ワードラインＷ／ＬとビットラインＡは第１層間絶縁膜によって分離されているが、これらの間に第１インターキャパシタンスＣ０１が存在する。また、ビットラインＡは、第１層間絶縁膜によって分離されているが、これらの間に第１インターキャパシタンスＣＯ１が存在する。また、ビットラインＡと隣接したビットラインＢ、Ｃの間も第２層間絶縁膜によって電気的に分離されているが、これらの間にも第２インターキャパシタンスＣ１１が存在する。また、ビットラインＡと上部金属Ｍ２の間も第３層間絶縁膜によって電気的に分離されているが、これらの間にも第３インターキャパシタンスＣ１２が存在する。
【０００５】
サクライモデル(Sakurai Model)によってビットラインＡに連係されたカップリングギャップを計算すると、次のとおりである。まず、ワードラインＷ／ＬとビットラインＢ／Ｌ間の間隔をＤ、ビットラインの高さをＴ、ビットラインの厚さをＷ、隣接したビットライン間の間隔をＳ、ビットラインと上部金属配線間の間隔をＨ、第１インターキャパシタンスをＣＯ１、第２インターキャパシタンスをＣ１１、第３インターキャパシタンスをＣ１２として説明する。
【０００６】
【数１】
【０００７】
前記サクライモデルによって第１〜第３インターキャパシタンスによるビットラインに発生しうる全体キャパシタンスＣは、ＣＯ１＋２Ｃ１１＋Ｃ１２になる。
【０００８】
前記数式から分かるように、カップリングギャップは、ビットラインパターンの厚さと隣接したビットライン間の間隔が重要な要素である。
【０００９】
すなわち、ビットラインギャップを減らすためには、ビットラインの厚さＷは減少させ、隣接したビットライン間の間隔Ｓは広めることが有利である。ところが、ビットラインの厚さＷとビットライン間の間隔Ｓをあまり減らすと、ビットラインの抵抗が増加するという問題が発生するため、２つの要素を考慮して最適の条件を探さなければならないことが当たり前である。
【００１０】
しかしながら、最近、フラッシュメモリ素子の高集積化に伴いビットラインの間隔が最小化されてビットライン間の静電容量が増加することにより、センシングタイム(Sensing time)が増加するという問題がある。
【００１１】
前記センシングタイムとは、ＮＡＮＤフラッシュメモリ素子においてデータを読み出すとき、ビットラインの電圧変化を感知してこれをページバッファ(page buffer)内の回路に格納する過程を行うことによりラッチ回路のデータを変化させうる程度のビットラインの電圧変化が起こるのにかかる時間をいうが、フラッシュメモリ素子における速度を改善させるためにセンシングタイムを減らすことが必要である。
【００１２】
したがって、ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らすようにするフラッシュメモリ素子のビットライン形成方法が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らすようにするフラッシュメモリ素子のビットライン形成方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明のある観点によれば、半導体素子の形成された半導体基板上に第１層間絶縁膜を形成した後、パターニング工程を行ってドレインコンタクトホールを形成する段階と、前記ドレインコンタクトホールに埋め込まれると同時に前記第１層間絶縁膜の上部に所定の厚さ形成されるように第１金属物質を形成する段階と、前記第１層間絶縁膜の上部に所定の厚さ形成された第１金属物質をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、前記第１金属層及び前記ランディングパッドが形成された結果物の全面に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、前記トレンチの内部にのみ第２金属物質が埋め込まれるようにして、前記第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置ささせて第１金属配線の形成を完了する段階とを含む、フラッシュメモリ素子のビットライン形成方法を提供する。
【００１５】
前記ランディングパッドは、ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成する。
【００１６】
前記第１金属層及びランディングパッドを形成するためのパターニング工程は、ＲＩＥ(Reactive ion etch)工程で行う。
【００１７】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom criticaldimension)よりも小さく形成されるようにする。
【００１８】
前記ドレインコンタクトホール形成工程の際に第１層間絶縁膜の所定の領域に金属配線コンタクトホールを形成する段階をさらに含む。
【００１９】
前記金属配線コンタクトホールには、前記ドレインコンタクトホールの内部に第１金属物質が埋め込まれるときに同時に埋め込まれるようにする。
【００２０】
前記第１金属物質は、ＣＶＤ方法によって形成されたＡｌ、Ｗ、Ｃｕ及びＴｉｎ、並びにファーネス方法によって形成されたポリシリコン膜のいずれか一つで形成する。
【００２１】
前記第２層間絶縁膜は、ＢＰＳＧ、ＰＳＧ、ＦＳＧ、ＰＥ−ＴＥＯＳ、ＰＥ−ＳｉＨ４、ＨＤＰ ＵＳＧ及びＡＰＬ酸化膜のいずれか一つで形成する。
【００２２】
本発明の他の観点によれば、ドレインコンタクトプラグの形成された半導体基板上に第１層間絶縁膜を形成した後パターニングして、前記ドレインコンタクトプラグが露出される、第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチを形成する段階と、前記第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチの内部にのみ第１金属物質が形成されるようにして、第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、前記結果物上に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドが露出される、第２金属層が形成されるべきトレンチを形成する段階と、前記第２金属層が形成されるべきトレンチの内部にのみ第２金属物質が埋め込まれるようにして、第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含む、フラッシュメモリ素子のビットライン形成方法を提供する。
【００２３】
前記ランディングパッドは、前記ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成する。
【００２４】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom criticaldimension)よりも更に小さく形成されるようにする。
【００２５】
本発明の別の観点によれば、半導体基板上に第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、前記ランディングパッド上にのみ第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含む、フラッシュメモリ素子のビットライン形成方法を提供する。
【発明の効果】
【００２６】
以上述べたように、本発明によれば、前記偶数番目に配置される第２金属層と、前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線、すなわちビットラインを形成することにより、ビットラインの間隔が最小化され、これと同時にビットライン間の静電容量を減少させてセンシングタイムを減少させ、配線抵抗を減少させるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。尚、ある膜が他の膜または半導体基板の「上」にあるまたは接触していると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することも、その間に第３の膜が介在されることも含む。
【００２８】
図２〜図５は、本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図及び断面図である。図２（ａ）〜図５（ａ）は、本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図である。図２（ｂ）〜図５（ｂ）は図２（ａ）〜図５（ａ）のＦ−Ｆ’に沿った断面図、図５（ｃ）は図５（ａ）のＧ−Ｇ’に沿った断面図である。
【００２９】
図２（ａ）及び図２（ｂ）を参照すると、トランジスタまたはキャパシタなどの半導体素子を含んでいろいろの要素が形成された半導体基板１０上に第１層間絶縁膜１２を形成する。次いで、パターニング工程を行って前記第１層間絶縁膜１２の所定の領域に、ドレインコンタクトホール及び金属配線コンタクトホールを定義するためのフォトレジストパターン（図示せず）を形成する。
【００３０】
前記フォトレジストパターン（図示せず）をエッチングマスクとしてエッチング工程を行い、ドレインコンタクトプラグ及びビットラインコンタクトプラグを形成するためのドレインコンタクトホールＤＨ及び金属配線コンタクトホールＭＨを形成する。
【００３１】
前記ドレインコンタクトホールＤＨ形成工程の際に金属配線コンタクトホールＭＨの形成工程が同時に行われるため、１回のエッチング工程によって２種のコンタクトホールが同時に形成されるので、工数を短縮させることができる。
【００３２】
図３（ａ）および図３（ｂ）を参照すると、前記形成されたドレインコンタクトホールＤＨおよび金属配線コンタクトホールＭＨが埋め込まれると同時に第１層間絶縁膜１２上の所定の厚さに形成されるように第１金属物質１４を形成する。
【００３３】
前記ドレインコンタクトホールＤＨ及び金属配線コンタクトホールＭＨに第１金属物質１４が埋め込まれてドレインコンタクトホールＤＰ及び金属配線コンタクトプラグＭＰが形成されることにより、前記従来の技術におけるドレインコンタクトホール埋め込み工程の際にポリシリコン膜が使用される場合よりドレインコンタクトプラグの抵抗が減少し、単位工程時間が減少すると同時に全体工程数も減少する。
【００３４】
次いで、前記第１層間絶縁膜１２上に形成されている第１金属物質１４に第１金属配線を定義するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行ってパターニングし、第１金属層ＢＬ１を形成する。
【００３５】
前記第１金属物質１４は、ＣＶＤ(Low Pressure Chemical Vapor Deposition；低圧化学的気相成長）法によって形成されたＡｌ（アルミニウム）、Ｗ（タングステン）、Ｃｕ（銅）及びＴｉＮ（チタンナイトライド）、並びにファーネス方法によって形成されたポリシリコン膜のいずれか一つで形成することが好ましい。
【００３６】
前記形成される第１金属層ＢＬ１は、全体第１金属配線Ｍ−１の中の奇遇番目に配置される第１金属層Ａである。
【００３７】
また、前記奇数番目に配置される第１金属層Ａの間にランディングパッド(landing pad）Ｂを形成し、以後形成される全体第１金属配線Ｍ−１の中の偶数番目に配置される第２金属層（図５（ａ）参照）Ｄと連結されるようにする。
【００３８】
また、前記ドレインコンタクトプラグＤＰ上には、ランディングパッドＢ及び奇数番目に配置される第１金属層Ａが形成され、前記金属配線コンタクトプラグＭＰ上には、以後形成される、偶数番目に配置される第２金属層と連結される第１金属層Ｃが形成される。
【００３９】
即ち、前記パターニングされた第１金属層には、奇数番目に配置される第１金属層Ａ、ランディングパッドＢ、及び金属配線コンタクトプラグと連結される第１金属層Ｃが備えられる。
【００４０】
図３（ａ）に示すように、前記ランディングパッドＢは、前記ドレインコンタクトプラグＤＰが形成された上部領域にのみ形成され、ランディングパッドＢと隣接した位置にある第１金属層Ａは凹設されるようにして、前記隣り合った第１金属層Ａと接触しないように形成する。
【００４１】
前記第１金属層Ａ及びランディングパッドＢの形成のためのパターニング工程の際に行われるエッチング工程は、ＲＩＥ(Reactive ion etch；反応性イオンエッチング)工程で行うことが好ましい。
【００４２】
従来の技術のようにそれぞれ奇数番目と偶数番目に配置される第１金属層を同時に形成して第１金属配線Ｍ−１を形成する工程より、本発明でのように奇数番目に配置される第１金属層と偶数番目に配置される第２金属層形成工程がそれぞれ行われる工程は、２倍のピッチサイズを確保することができて第１金属配線Ｍ−１形成工程の際にパターン形成工程が容易であり、第１金属配線Ｍ−１の幅も増加させることができて配線抵抗減少の効果を持つことになる。
【００４３】
図４（ａ）及び図４（ｂ）を参照すると、前記第１金属層Ａ，Ｃ及びランディングパッドＢが形成された結果物の全面に第２層間絶縁膜１６を形成する。
【００４４】
前記第２層間絶縁膜１６は、ＢＰＳＧ(Boron Phosphorous Silicate Glass)、ＰＳＧ(Phosphorous Silicate Glass)、ＦＳＧ（Fluorine doped Silicate Glass）、ＰＥ−ＴＥＯＳ（Plasma Enhanced-Tetra Ethyl Ortho Silicate）、ＰＥ（（Plasma Enhanced）−ＳｉＨ４、ＨＤＰ ＵＳＧ（High Density Plasma Undoped Silicate Glass)、及びＡＰＬ(Adranced Planarization Layer)酸化膜のいずれか一つで形成し、形成されるべき第１金属配線（図５（ａ）参照）ＢＬ，Ｍ−１よりも３０００Å〜４０００Å程度さらに厚く形成することが好ましい。
【００４５】
ここで、偶数番目に配置される第２金属層を定義するフォトレジストパターン（図示せず）を前記第２層間絶縁膜１６上に形成し、これをエッチングマスクとしてエッチング工程を行ってパターニングして、偶数番目に配置される第２金属層が形成されるトレンチＴが定義される。
【００４６】
前記トレンチＴは、金属配線コンタクトプラグＭＰと連結される第１金属層Ｃ及びランディングパッドＢを露出させる。
【００４７】
前記トレンチＴを定義するエッチング工程の際にトレンチＴのボトムＣＤ(bottom critical dimension)がトレンチＴの入り口ＣＤ(top bottom criticaldimension)よりも小さく形成されるようにするが、これは、奇数番目に配置される第１金属層Ａと偶数番目に配置される第２金属層（図５（ａ）参照）Ｄ間の電気的短絡を防止するためである。
【００４８】
図５（ａ）及び図５（ｂ）を参照すると、前記トレンチＴの形成された結果物上に第２金属物質１８を形成し、前記第２層間絶縁膜１６が露出されるまで平坦化工程、例えばＣＭＰ工程を行い、第２金属層ＢＬ２を形成する。
【００４９】
前記第２金属層ＢＬ２は、偶数番目に配置される第２金属層Ｄ、及び金属配線コンタクトプラグＭＰと連結される第２金属層Ｅからなる。
【００５０】
よって、前記奇数番目に配置される第２金属層Ｄと、前記奇数番目に配置される第１金属層Ａを介して第１金属配線ＢＬ、Ｍ−１の形成が完了する。
【００５１】
本発明によれば、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させ、第１金属配線、すなわちビットラインを形成することにより、ビットラインの間隔が最小化され、これと同時にビットライン間の静電容量を減少させてセンシングタイムを減少させ、配線抵抗を減少させる。
【００５２】
図５（ｂ）に示すように、ランディングパッド上にのみ第１金属配線の偶数番目に配置される第２金属層を形成することにより、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させる。
【００５３】
図６（ａ）〜図７（ｃ）は本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図及び断面図である。図６（ａ）及び図７（ａ）は本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するためのレイアウト図である。図６（ｂ）及び図７（ｂ）は図６（ａ）および図７（ａ）のＦ−Ｆ’に沿った断面図、図７（ｃ）は図７（ａ）のＧ−Ｇ’の断面図である。
【００５４】
図６（ａ）及び図６（ｂ）を参照すると、トランジスタやキャパシタなどの半導体素子を含んでいろいろの要素が形成された半導体基板２０上に第１層間絶縁膜２２を形成する。次いで、前記第１層間絶縁膜２２の所定の領域にドレインコンタクトホールを形成するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、ドレインコンタクトホールを形成する。
【００５５】
次いで、前記ドレインコンタクトホールの含まれた結果物上に金属物質を形成し、前記第１層間絶縁膜２２が露出されるまで平坦化工程、例えばＣＭＰ(Chemical Mechanical Polishing；化学機械的研磨)工程を行って前記ドレインコンタクトホールの内部にのみ金属物質が埋め込まれることにより、ドレインコンタクトプラグＤＰを形成する。
【００５６】
前記ドレインコンタクトプラグＤＰの形成された結果物上に第２層間絶縁膜２４を形成し、前記第２層間絶縁膜２４の所定の領域に第１金属層を形成するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、ドレインコンタクトプラグＤＰが露出される、第１金属層が形成されるべきトレンチ（図示せず）を形成する。
【００５７】
前記第１金属層が形成されるべきトレンチ（図示せず）は、ドレインコンタクトプラグＤＰ上には前記コンタクトプラグＤＰと１対１で形成されるようにし（図７（ａ）参照）、前記セルトランジスタ上には２つが形成されるべき領域に一つのみが形成されるようにする（図７（ｃ）参照）。
【００５８】
次いで、前記第１金属層が形成されるべきトレンチ（図示せず）が含まれた結果物上に金属物質を形成し、前記第２層間絶縁膜２４が露出されるまで平坦化工程、たとえばＣＭＰ工程を行い、前記第１金属層が形成されるべきトレンチの内部にのみ金属物質が埋め込まれるようにすることにより、第１金属層２６を形成する。
【００５９】
前記形成された第１金属層２６は、全体第１金属配線Ｍ−１の中の奇数番目に配置される第１金属層（ＢＬ１：Ｈ）であり、前記第１金属層Ｈの間にはランディングパッドＩがさらに形成されている。
【００６０】
図６（ｂ）に示すように、前記ランディングパッドＩは、前記ドレインコンタクトプラグＤＰが形成された上部領域にのみ形成され、ランディングパッドＩと隣接した位置にある第１金属層Ｈは凹設されるようにし、前記隣り合った第１金属層Ｈと接触しないようにする。
【００６１】
図７（ａ）、図７（ｂ）及び図７（ｃ）を参照すると、前記第１金属層ＢＬ１の形成された結果物上に第３層間絶縁膜２８を形成し、前記第３層間絶縁膜２８の所定の領域に第２金属層が形成されるべきトレンチを形成するためのフォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、第２金属層が形成されるべきトレンチ（図示せず）を形成する。
【００６２】
前記トレンチ（図示せず）は、ランディングパッドＩを露出させる。
【００６３】
前記第２金属層の形成されるトレンチを定義するエッチング工程の際にトレンチのボトムＣＤ(bottom critical dimension)がトレンチの入り口ＣＤ(top bottom criticaldimension)よりも更に小さく形成されるようにするが、これは、奇数番目に配置される第１金属層ＢＬ１と偶数番目に配置される第２金属層（図７（ａ）参照）ＢＬ２間の電気的短絡を防止するためである。
【００６４】
次いで、前記第２金属層の形成されるトレンチが含まれた結果物上に金属物質を形成し、前記第３層間絶縁膜２８が露出されるまで平坦化工程、例えばＣＭＰ工程を行い、前記第２金属層が形成されるトレンチの内部にのみ金属物質が埋め込まれることにより、第２金属層３０を形成する。
【００６５】
前記形成された第２金属層３０は、全体第１金属配線Ｍ−１の中の偶数番目に配置される第２金属層ＢＬ２である。
【００６６】
したがて、前記偶数番目に配置される第２金属層ＢＬ２と前記奇数番目に配置される第２金属層ＢＬ１を介して第１金属配線ＢＬ、Ｍ−１の形成が完了する。
【００６７】
前記偶数番目に配置される第２金属層ＢＬ２は、前記奇数番目に配置される第１金属層ＢＬ１とはジグザグ状に第１及び第２層に分離配置されることにより(図７（ｃ）参照)、第１金属配線のピッチサイズを確保して配線抵抗を減少させ、第１金属配線間の静電容量を増加させる。
【００６８】
ドレインコンタクトホール及び金属配線コンタクトホールに対する埋め込み工程の際に第１層間絶縁膜上に所定の厚さの金属物質をさらに形成した後、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）方式のエッチング工程によって、全体第１金属配線Ｍ−１の中の奇数番目に配置される第１金属層を形成する本発明の第１実施例とは異なり、本発明の第２実施例は、ドレインコンタクトプラグを形成し、前記層間絶縁膜を形成しパターニングした後、金属物質を埋め込む工程によって、全体第１金属配線Ｍ−１の中の奇数番目に配置される第１金属層を形成する。
【００６９】
本発明によれば、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させ、第１金属配線、即ちビットラインを形成することにより、ビットラインの間隔が最小化され、これと同時にビットライン間の静電容量を減少させてセンシングタイムを減少させ、配線抵抗を減少させる。
【００７０】
本発明は具体的な実施例についてのみ詳細に説明したが、本発明の属する分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得ることを理解するであろう。
【産業上の利用可能性】
【００７１】
本発明の活用例として、半導体素子の製造方法に適用出来、さらに詳しくはフラッシュメモリ素子のビットライン形成方法に適用出来る。
【図面の簡単な説明】
【００７２】
【図１】従来の技術に係るフラッシュメモリ素子のビットライン間のパターンサイズ減少による問題を説明するための断面図である。
【図２】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図３】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図４】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図５】本発明の第１実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図６】本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【図７】本発明の第２実施例に係るフラッシュメモリ素子のビットライン形成方法を説明するための断面図及びレイアウト図である。
【符号の説明】
【００７３】
ＢＬ１…第１金属層
ＢＬ２…第２金属層
ＢＬ…第１金属配線
ＤＰ…ドレインコンタクトプラグ
ＭＰ…金属配線コンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体素子の形成された半導体基板上に第１層間絶縁膜を形成した後、パターニング工程を行ってドレインコンタクトホールを形成する段階と、
前記ドレインコンタクトホールに埋め込まれると同時に前記第１層間絶縁膜上に所定の厚さ形成されるように第１金属物質を形成する段階と、
前記第１層間絶縁膜上に所定の厚さ形成された第１金属物質をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、
前記第１金属層及び前記ランディングパッドが形成された結果物の全面に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、
前記トレンチの内部にのみ第２金属物質が埋め込まれるようにして、前記第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含むことを特徴とする、フラッシュメモリ素子のビットライン形成方法。
【請求項２】
前記ランディングパッドは、ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成することを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項３】
前記第１金属層及びランディングパッド形成のためのパターニング工程は、ＲＩＥ(Reactive ion etch)工程で行うことを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項４】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom criticaldimension)よりも小さく形成されるようにすることを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項５】
前記ドレインコンタクトホール形成工程の際に、第１層間絶縁膜の所定の領域に金属配線コンタクトホールを形成する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項６】
前記金属配線コンタクトホールには、前記ドレインコンタクトホールの内部に第１金属物質が埋め込まれるときに同時に埋め込まれるようにすることを特徴とする、請求項５に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項７】
前記第１金属物質は、ＣＶＤ法によって形成されたＡｌ、Ｗ、Ｃｕ及びＴｉＮ、並びにファーネス方法によって形成されたポリシリコン膜のいずれか一つで形成することを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項８】
前記第２層間絶縁膜は、ＢＰＳＧ、ＰＳＧ、ＦＳＧ、ＰＥ−ＴＥＯＳ、ＰＥ−ＳｉＨ４、ＨＤＰ ＵＳＧ及びＡＰＬ酸化膜のいずれか一つで形成することを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項９】
ドレインコンタクトプラグの形成された半導体基板上に第１層間絶縁膜を形成した後、パターニングして、前記ドレインコンタクトプラグが露出される、第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチを形成する段階と、
前記第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチの内部にのみ第１金属物質が形成されるようにして、第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、
前記結果物上に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドが露出される、第２金属層が形成されるべきトレンチを形成する段階と、
前記第２金属層が形成されるべきトレンチの内部にのみ第２金属物質が埋め込まれるようにして、第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含むことを特徴とする、フラッシュメモリ素子のビットライン形成方法。
【請求項１０】
前記ランディングパッドは、前記ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成することを特徴とする、請求項９に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項１１】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom critical dimension)よりも更に小さく形成されるようにすることを特徴とする、請求項９に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項１２】
半導体基板上に第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、
前記ランディングパッド上にのみ第１金属配線の偶数番目に配置される第２金属層を形成することにより、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含むことを特徴とする、フラッシュメモリ素子のビットライン形成方法。
【請求項１】
半導体素子の形成された半導体基板上に第１層間絶縁膜を形成した後、パターニング工程を行ってドレインコンタクトホールを形成する段階と、
前記ドレインコンタクトホールに埋め込まれると同時に前記第１層間絶縁膜上に所定の厚さ形成されるように第１金属物質を形成する段階と、
前記第１層間絶縁膜上に所定の厚さ形成された第１金属物質をパターニングし、第１金属配線の奇数番目に配置される第１金属層、及び前記第１金属層の間に位置するランディングパッドを形成する段階と、
前記第１金属層及び前記ランディングパッドが形成された結果物の全面に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドを露出させるトレンチを形成する段階と、
前記トレンチの内部にのみ第２金属物質が埋め込まれるようにして、前記第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含むことを特徴とする、フラッシュメモリ素子のビットライン形成方法。
【請求項２】
前記ランディングパッドは、ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成することを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項３】
前記第１金属層及びランディングパッド形成のためのパターニング工程は、ＲＩＥ(Reactive ion etch)工程で行うことを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項４】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom criticaldimension)よりも小さく形成されるようにすることを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項５】
前記ドレインコンタクトホール形成工程の際に、第１層間絶縁膜の所定の領域に金属配線コンタクトホールを形成する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項６】
前記金属配線コンタクトホールには、前記ドレインコンタクトホールの内部に第１金属物質が埋め込まれるときに同時に埋め込まれるようにすることを特徴とする、請求項５に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項７】
前記第１金属物質は、ＣＶＤ法によって形成されたＡｌ、Ｗ、Ｃｕ及びＴｉＮ、並びにファーネス方法によって形成されたポリシリコン膜のいずれか一つで形成することを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項８】
前記第２層間絶縁膜は、ＢＰＳＧ、ＰＳＧ、ＦＳＧ、ＰＥ−ＴＥＯＳ、ＰＥ−ＳｉＨ４、ＨＤＰ ＵＳＧ及びＡＰＬ酸化膜のいずれか一つで形成することを特徴とする、請求項１に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項９】
ドレインコンタクトプラグの形成された半導体基板上に第１層間絶縁膜を形成した後、パターニングして、前記ドレインコンタクトプラグが露出される、第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチを形成する段階と、
前記第１金属層が形成されるべきトレンチ及びランディングパッドが形成されるべきトレンチの内部にのみ第１金属物質が形成されるようにして、第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、
前記結果物上に第２層間絶縁膜を形成した後パターニングして、前記ランディングパッドが露出される、第２金属層が形成されるべきトレンチを形成する段階と、
前記第２金属層が形成されるべきトレンチの内部にのみ第２金属物質が埋め込まれるようにして、第１金属配線の偶数番目に配置される第２金属層を形成し、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含むことを特徴とする、フラッシュメモリ素子のビットライン形成方法。
【請求項１０】
前記ランディングパッドは、前記ドレインコンタクトプラグの形成された上部領域にのみ形成され、前記隣り合った第１金属層と接触しないように形成することを特徴とする、請求項９に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項１１】
前記ランディングパッドを露出させるトレンチは、前記トレンチのボトムＣＤ(bottom critical dimension)が前記トレンチの入り口ＣＤ(top bottom critical dimension)よりも更に小さく形成されるようにすることを特徴とする、請求項９に記載のフラッシュメモリ素子のビットライン形成方法。
【請求項１２】
半導体基板上に第１金属配線の奇数番目に配置される第１金属層及びランディングパッドを形成する段階と、
前記ランディングパッド上にのみ第１金属配線の偶数番目に配置される第２金属層を形成することにより、前記偶数番目に配置される第２金属層と前記奇数番目に配置される第１金属層をジグザグ状に分離配置させて第１金属配線の形成を完了する段階とを含むことを特徴とする、フラッシュメモリ素子のビットライン形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−３３２６６４（Ｐ２００６−３３２６６４Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００６−１４２５７９（Ｐ２００６−１４２５７９）
【出願日】平成１８年５月２３日（２００６．５．２３）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１８年５月２３日（２００６．５．２３）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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