半導体装置及びその製造方法
【課題】SRAMセルにおける放射線損傷による不具合を防止する。
【解決手段】
第2、第3層間絶縁膜103、104を両側面とし、第1層間絶縁膜102の主面102aを底面とする開口111が構成されている。開口111の内側面には、ノード電極である下部電極105が形成されている。下部電極105は、キャパシタの下部電極として機能すると同時に、SRAMセルのノード配線としても機能する。第3層間絶縁膜104の主面104a及び開口111内側面の下部電極105上には容量絶縁膜106が形成されている。開口111の内部及び開口111周囲の第3層間絶縁膜104上には上部電極107が形成されている。埋め込まれた上部電極107は、開口111の周囲の第3層間絶縁膜104上にも形成され、キャパシタの上部電極として機能する。開口111の間口部分より上に形成される上部電極107の幅L1は、開口111の幅L2よりも大きい。
【解決手段】
第2、第3層間絶縁膜103、104を両側面とし、第1層間絶縁膜102の主面102aを底面とする開口111が構成されている。開口111の内側面には、ノード電極である下部電極105が形成されている。下部電極105は、キャパシタの下部電極として機能すると同時に、SRAMセルのノード配線としても機能する。第3層間絶縁膜104の主面104a及び開口111内側面の下部電極105上には容量絶縁膜106が形成されている。開口111の内部及び開口111周囲の第3層間絶縁膜104上には上部電極107が形成されている。埋め込まれた上部電極107は、開口111の周囲の第3層間絶縁膜104上にも形成され、キャパシタの上部電極として機能する。開口111の間口部分より上に形成される上部電極107の幅L1は、開口111の幅L2よりも大きい。
【発明の詳細な説明】
【技術分野】
【0001】
半導体装置及びその製造方法に関し、特に、放射線によるソフトエラーを防止する構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、微細加工技術の発展により半導体装置の高集積化が急速に進められている。ここで、このような高集積化が進む半導体装置の一つであるSRAM(Static Random Access Memory)は、一般に、互いの入力および出力が結線された2つのCMOSインバータを有している。この結線ノードを、ノードn1、n2とする。
【0003】
SRAMセルの微細化が進むと、寸法縮小により、ノードn1、n2に接続されるMOSFETのゲート容量や、拡散層接合容量が減少する。この時、外部からSRAMセルに放射線が照射されると、半導体基板内で、放射線の飛程に沿って電子正孔対が発生し、その電子正孔対の少なくとも一部がドレインを形成する拡散層に流れ込みデータの反転が生じ、正しいデータの保持が出来なくなるというソフトエラー現象が生じる。このソフトエラー現象は、メモリセルの微細化が進むほど、ノードn1、n2に接続されるMOSトランジスタのゲート容量や、拡散層接合容量の減少が、放射線で発生する電子正孔対に比し顕著になるため、近年微細化の進んだSRAMにおいて重大な問題となっている。
【0004】
そこで、このようなソフトエラーによる不具合を防止するため、SRAMセルのノードn1、n2にキャパシタを付加する対策手段が知られている。ノードn1、n2にキャパシタを設けることによって、ノードに十分な電荷量を確保し、ソフトエラー現象を起こりにくくする。このように、ノードn1、n2にキャパシタを設ける技術は、特許文献1〜5に開示されている。
【0005】
図14は、特許文献1(特許文献中の図7、図8)に示す従来の半導体装置におけるノードn1、n2に形成された容量の構成を示す図である。半導体基板201の上には、第1層間絶縁膜202及び第2層間絶縁膜203が形成されている。第2層間絶縁膜203には、開口208が形成されている。開口208の側面及び底面には、第1下部電極204が形成され、その内部には、第2下部電極205が埋め込まれている。なお、第1下部電極204及び第2下部電極205は、前述したノードn1、又はn2のノード配線を構成している。第2層間絶縁膜203、第1下部電極204及び第2下部電極205の上には、全面に、容量絶縁膜206が形成されている。容量絶縁膜206の一部には、上部電極207が形成されている。第1下部電極204及び2下部電極205から構成される下部電極と、容量絶縁膜206、及び上部電極207とで容量を構成している。すなわち、これがノードn1、n2に設けられたキャパシタである。
【0006】
次に、このように構成された半導体装置の製造方法について説明する。図15に示すように半導体基板201の上に、第1層間絶縁膜202及び第2層間絶縁膜203を形成する。次に選択的に第2層間絶縁膜203に開口208を形成する。方法としては周知のフォトリソグラフィー技術とドライエッチング技術を用いればよいので詳細説明は省略する。
【0007】
次に、図16に示すように、第2層間絶縁膜203の主面203a、及び開口208の側面および底面に沿って第1下部電極204を形成する。次に、第2下部電極205を開口208を埋め込むように堆積する。
【0008】
次に、第2層間絶縁膜203の主面203aが露出するまで、例えば周知のエッチングや、化学的機械的研磨法などにより、第2下部電極205および第1下部電極204を除去し、図17に示すように、開口208を第1下部電極204及び第2下部電極205で埋め込んだ状態を作る。
【0009】
次に図18に示すように、容量絶縁膜206、上部電極207となる導電体層を堆積し、導電体層をパターニングして、上部電極207を形成する。
【0010】
しかしながら、この従来技術では、容量絶縁膜206が十分な絶縁性を確保できないという問題点を有する。その理由を以下に説明する。第2下部電極205を詳細に説明したのが図19であるが、開口208の内壁に沿って第1下部電極204が存在し、第2下部電極205によって配線溝が埋め込まれている。そして容量絶縁膜206、上部電極207が存在して容量が形成されている。図19において、第2下部電極205はタングステンの化学的気相成長法により形成されるが、微視的には開口の底面や側面から、タングステンの小さな柱状結晶が多数形成されて埋め込まれている。そのため配線の幅が小さい、つまり、開口208の幅が小さい場合、開口側壁から成長してきたタングステンの柱状結晶が、開口中央付近209でぶつかり、そこで成長が止まるため、溝中央付近でシームと呼ばれる、幅数オングストロームから10オングストローム程度の微小な空洞が形成される。この結果、結線配線(下部電極204、205)上に形成される容量絶縁膜206を成長させる原料ガスの流れが、この空洞付近で不均一になり、この付近の容量絶縁膜206の組成が不均一になるため、この開口央付近209で容量絶縁膜206の絶縁性が劣化する。これにより、容量絶縁膜206が十分な絶縁性を確保できなくなる。
【0011】
また、特許文献2及び特許文献3では違う容量の構造が示されているが、別の理由で、容量絶縁膜の絶縁性が劣化するという問題がある。図20以降に、特許文献2および特許文献3の製造工程を図に従って説明する。尚、特許文献2および特許文献3では、平面的なレイアウトが異なるため、容量を形成しているノード配線部分を説明し、他は説明を省略する。図20に示すように、第2層間絶縁膜203に開口208を設け、図21に示すように下部電極212を、開口208の側面および底面を含む全面に堆積し、溝内のみフォトレジスト210を形成する。方法としてはフォトレジスト210を前面に堆積した後、ドライエッチで下部電極212の主面212aが露出するまでフォトレジスト210を除去する等の従来技術で実現できる。次に、このフォトレジスト210をマスクに、露出した下部電極212を除去し、フォトレジスト210も除去して、図22に示すように、開口208の側面および底面のみ下部電極212を形成する。下部電極212がノード側の電極になる。次に、図23に示すように、全面に容量絶縁膜206を堆積し、更に、上部電極207を堆積する。
【0012】
次に、容量絶縁膜206の主面206aが露出するまで上部電極207をエッチングして、図24に示すように、開口208の内部のみに上部電極207を形成する。次に、この上部電極207は開口内部のみ残存しているので、接地電圧に接続するための配線を図25の211に示すように形成して特許文献2の発明形態が出来上がる。尚、配線211は、平面的には接地電圧に接続するために必要な形状で形成されている。
【0013】
図23の上部電極207のエッチングの最終段階で、図24のように容量絶縁膜206が露出すると、上部電極207のエッチング雰囲気に容量絶縁膜206が晒されるため、露出した容量絶縁膜206が損傷を受け、上部電極207と下部電極212の絶縁性が、特に開口上端部206bの部分で劣化する。詳細には、露出した容量絶縁膜206が全てエッチングの雰囲気にさらされて絶縁性が劣化しているが、絶縁性が劣化した容量絶縁膜206の中で、容量の電極が最接近している開口上端部206bの部分で、絶縁性劣化が顕著になる。上部電極207のエッチングには、一般的には例えば塩素ガス等をプラズマ状態にして電離した塩素原子などで行われるが、プラズマ状態により発生する、電磁波、電界電離した塩素原子等が、容量絶縁膜206に入り込むために、容量絶縁膜を構成する原子間の結合を破壊するなどして、絶縁性を劣化させる。
【0014】
特許文献3でも同様の構造が(特許文献2中図10と図12)示されているが、製造手順に関しては一切触れられていない。構造が同一であるので特許文献3においても同様に容量絶縁膜の絶縁性の劣化が起きていると判断される。以上説明したように、特許文献1から特許文献3で示される従来技術では、容量絶縁膜が十分な絶縁性を確保できないという問題点を有する。
【0015】
また、このようなキャパシタの構成は特許文献4、5にも示されているが、これらの従来記述はDRAMの記憶蓄積用容量の構造に関するものであり、本発明のようにノード間接続配線を容量電極の一方として兼用するものとは分野が異なっている。
【特許文献1】特開2005−183420号公報
【特許文献2】特開2002−289703号公報
【特許文献3】特開2002−076143号公報
【特許文献4】特開2000−164831号公報
【特許文献5】特開2001−168301号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
SRAMセルのノード間接続配線上に形成された容量絶縁膜の一部の絶縁性が劣化し、ノードとGNDの間のリーク電流が増大するという問題があった。
【課題を解決するための手段】
【0017】
本発明に係る半導体装置は、第1のインバータと、第2のインバータと、前記インバータを結合する内部配線と、を備え、前記内部配線は容量素子を形成し、前記容量素子は、半導体基板上に開口部を有する層間絶縁膜と、前記開口部の底面となる基板上と前記開口部の側面となる層間絶縁膜の一部とを覆う下部電極と、前記層間絶縁膜の前記基板に接することがないコーナー部を覆うように前記下部電極上と前記層間絶縁膜の一部にまたがって設けられた容量絶縁膜と、前記容量絶縁膜上に前記開口部を覆うように設けられた上部電極と、からなることを特徴とする。
【0018】
このように、容量絶縁膜上に開口部を覆うように上部電極を形成することにより、容量絶縁膜が製造工程でのエッチング雰囲気にさらされることがなく、容量絶縁膜の劣化を防止することができる。
【発明の効果】
【0019】
本発明に係る半導体装置によれば、十分な電荷蓄積容量を確保し、ノードとGNDの間のリーク電流を低減し、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【0020】
以下、添付した図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態に係る半導体装置の回路図である。なお、本発明を2つのCMOSインバータを有するSRAMセルに適用して説明を行う。図1に示すように、本実施形態に係るSRAMセルは、PMOSトランジスタ601およびNMOSトランジスタ602によって構成される、CMOSインバータ607と、PMOSトランジスタ603およびNMOSトランジスタ604によって構成されるCMOSインバータ608の2つのCMOSインバータを備えて構成される。2つのCMOSインバータ607と608は、互いの入力および出力が結線されており、この接続ノードをn1、n2とする。
【0021】
ノードn1はCMOSインバータ608の入力かつCMOSインバータ607の出力で、ノードn2はCMOSインバータ607の入力かつCMOSインバータ608の出力である。このノードn1に接続されるMOSトランジスタ603と604のゲート容量と、601と602のドレインの拡散層接合容量、あるいは、ノードn2に接続されるMOSトランジスタ601と602のゲート容量と、MOSトランジスタ603と604のドレインの拡散層接合容量に、データに応じた電荷が蓄積される。これにより、SRAMセルはデータをノードn1およびn2に保持することができる。
【0022】
2つのCMOSインバータ607と608で構成されるフリップフロップ回路611とビット線対(BLおよび/BL)の間には、転送トランジスタ605、606がある。転送トランジスタ605、606は、フリップフロップ回路611とビット線対(BLおよび/BL)との接続を制御する。
【0023】
NMOSトランジスタ602は、ソースが接地電圧GNDに接続され、ドレインがノードn1に接続され、ゲートがノードn2に接続されている。NMOSトランジスタ604は、ソースが接地電圧GNDに接続され、ドレインがノードn2に接続され、ゲートがノードn1に接続されている。PMOSトランジスタ601は、ソースが電源電圧VDDに接続され、ドレインがノードn1に接続され、ゲートがノードn2に接続されている。PMOSトランジスタ603は、ソースが電源電圧VDDに接続され、ドレインがノードn2に接続され、ゲートがノードn1に接続されている。転送トランジスタ605は、一端にビット線BLが接続され、他端にノードn1が接続され、ゲートにワード線WLが接続されている。転送トランジスタ606は、一端に相補ビット線/BLが接続され、他端にノードn2が接続され、ゲートにワード線WLが接続されている。
【0024】
このように構成されたSRAMセルでは、書き込み時には、まず書き込みデータに応じてビット線対(BLおよび/BL)を充電する。次に、ワード線WLに電圧を印加して転送トランジスタ605、606をONにする。これにより、ノードn1およびn2の電圧が、対応するビット線(BLおよび/BL)の電圧と等しくなり、ノードn1およびn2にデータが保持される。読み出し時には、ワード線WLに電圧を印加し、ノードn1およびn2の電圧を、対応するビット線(BLおよび/BL)に接続し、ビット線対(BLおよび/BL)の電圧をセンスアンプ(図示せず)で検知することで、フリップフロップ回路611に保持されたデータを読み出すことができる。
【0025】
次に、このように構成されたSRAMセルの半導体基板上の具体的な構成について説明する。図2はSRAMセルの単純な平面レイアウトの一例を示したもので、不純物拡散領域(21、22)及びゲート電極23(23A、23B、23C)のレイアウトを示す平面図である。なお、図2に示される構成要素の大きさは説明を容易にするためのものであり、実際の大きさを反映しているものではない。
【0026】
半導体基板20上には、N型不純物拡散領域21及びP型不純物拡散領域22が選択的に形成されている。N型不純物拡散領域21及びP型不純物拡散領域22は、半導体基板20にN型不純物、P型不純物をイオン注入等によって選択的に拡散することによって形成される。なお、このN型不純物拡散領域21は、NMOSトランジスタ11、12、15、16のソース・ドレイン領域として機能し、P型不純物拡散領域22は、PMOSトランジスタ13、14のソース・ドレイン領域として機能するよう構成されている。図2におけるトランジスタ11、12、13、14、15、16はそれぞれ、図1におけるMOSトランジスタ602、604、601、603、605、606に対応している。
【0027】
図2において、N型不純物拡散領域21及びP型不純物拡散領域22の上には、ゲート絶縁膜(図示せず)を介して、所定のパターンでゲート電極23(23A〜23C)が形成されている。ゲート電極23Aは、N型不純物拡散領域21内に形成されるNMOSトランジスタ11と、P型不純物拡散領域22に形成されるPMOSトランジスタ13の共通のゲートを構成している。ゲート電極23Bは、N型不純物拡散領域21内に形成されるNMOSトランジスタ12と、P型不純物拡散領域22内に形成されるPMOSトランジスタ14の共通のゲートを構成している。ゲート電極23Cは、N型不純物拡散領域21内に形成される転送トランジスタ15、16の共通のゲートを構成している。なお、ゲート電極23Cは紙面左右方向に延設され、前述したワード線WLを構成している。
【0028】
図3は、図2の不純物拡散領域(21、22)やゲート電極23A〜23C上に、SRAMセルの配線層31(31A〜31F)のレイアウトを重ねて示した平面図である。また図4は図3の配線層31(31A〜31F)と、図2の不純物拡散領域(21、22)やゲート電極23A〜23Cとの接続孔の位置を示したものである。なお、図3および図4に示される構成要素の大きさは、説明を容易にするためのものであり、実際の大きさを正確には反映してはいない。不純物拡散領域(21、22)及びゲート電極23の上には、配線層31が所定のパターンで形成されている。配線層31(31A〜31F)は、所定の位置に形成された貫通孔(図4中V1およびV2)を介して下層の不純物拡散領域(21、22)に接続されている。
【0029】
図3の配線層31Aは、NMOSトランジスタ11のドレイン領域、PMOSトランジスタ13のドレイン領域及びゲート電極23Bに貫通孔(図4中V3、V4、V5)を介して接続されている。すなわち、配線層31Aは、図1に示されるノードn1として機能するよう構成されている。配線層31Bは、NMOSトランジスタ12のドレイン領域、PMOSトランジスタ14のドレイン領域及びゲート電極23Aに貫通孔(図4中V6、V7、V8)を介して接続されている。すなわち、配線層31Bは、図1に示されるノードn2として機能するよう構成されている。
【0030】
図3の配線層31Cは、紙面左右に延設され、複数のSRAMセルに共通に接地電圧を供給する接地電圧線GNDを構成している。配線層31Dは、PMOSトランジスタ13及びPMOSトランジスタ14のソース領域に貫通孔(図4中V2)を介して接続されている。配線層31Dも、紙面左右に延設され、複数のSRAMセルに共通に電源電圧を供給する電源電圧線VCCを構成している。配線層31Eは、NMOSトランジスタ15のビット線に接続される側の拡散層領域に貫通孔(図4中V9)を介して接続されており、配線層31の上層の他の配線層(図示せず)に形成されるビット線BLに接続されている。
【0031】
配線層31Fは、転送トランジスタ16のビット線に接続される側の拡散層領域に貫通孔(図4中V10)を介して接続されており、配線層31の上層の他の配線層(図示せず)に形成されるビット線/BLに接続されている。配線層32は少なくとも配線層31Aと31Bを覆うように配線層31Aと31Bと絶縁膜(図示せず)を介して配置される。
【0032】
図5は、図3のA−A'断面における配線層31Aと31D周辺を示す図である。半導体装置は、半導体基板101、第1層間絶縁膜102、第2層間絶縁膜103、第3層間絶縁膜104、下部電極105、容量絶縁膜106、上部電極107、導電体層108、109を備えて構成されている。なお、半導体基板101に形成される不純物拡散領域(図2中21、22)については説明を省くためその記載を省略する。
【0033】
半導体基板101の上には第1層間絶縁膜102が形成されている。第1層間絶縁膜102の上には第2層間絶縁膜103が形成されている。第2層間絶縁膜103には、開口110が形成され、その内壁には導電体層108が形成され、その内部に導電体層109が埋め込まれている。第2層間絶縁膜103の上には第3層間絶縁膜104が形成されている。第2層間絶縁膜103及び第3層間絶縁膜104を貫通するように開口111が形成され、その内壁には下部電極105が形成されている。第3層間絶縁膜104及び下部電極105の上には、容量絶縁膜106が形成されている。開口111の内部及び上端を覆うように上部電極107が形成されている。上部電極107の幅L1は、開口111の幅L2より大きくなるよう構成されている。開口110は配線31Dに相当し、開口111は配線31Aに相当する。
ここで、配線31Dに相当する導電体層108、109の表面は、上部電極107の表面よりも基板方向に低い位置に形成されている。すなわち、第1、第2インバータ607、608に電源電位を供給する配線層31Dの表面は、上部電極107の表面よりも基板方向に低い位置に形成されている。また、図5に示すような配線31A及び配線31D周辺の断面形状は、図3において配線31A及び配線31Dと紙面上下対称に形成された配線31B及び配線31C周辺の断面形状と略同一である。すなわち、第1、第2インバータ607、608に接地電位を供給する配線層31Cの表面は、上部電極107の表面よりも基板方向に低い位置に形成されている。
下部電極105は、図1のノードn1のノード配線を構成している。ここで、上部電極107は少なくとも図3における配線31Aと31Bを覆っていればよいのが、図5においては、上部電極107は配線31Dには存在していないように図示している。しかしながら、上部電極107が、31Dを覆う、または31Dの一部を覆っているように構成することもできる。
【0034】
次に、このように構成されるSRAMセルの製造工程について説明する。図6は、SRAMセルの第1工程図である。半導体基板101の上に、第1層間絶縁膜102及び第2層間絶縁膜103を形成する。次に、素子平面図(図3)における、配線31Dに相当する開口110を第2層間絶縁膜103に形成する。次に、図7に示すように、開口110の側面及び底面、及び第2層間絶縁膜103の主面103aに導電体層108を形成する。次に、開口110を完全に埋め込むように、導電体層109を堆積する。その後、周知の研磨あるいは、エッチングにより、第2層間絶縁膜103の主面103aが露出するまで、導電体層108、109を除去する。これにより、図8に示すように、開口110内のみに導電体層108、109を残す。
【0035】
次に、図9に示すように、第3層間絶縁膜104を堆積する。次に、図10に示すように、第2層間絶縁膜103、第3層間絶縁膜104を貫通するように、図3の配線31Aに相当する開口111を形成する。次に、図11に示すように、開口111の側面及び底面、第3層間絶縁膜104の上に下部電極105を堆積する。次に、図12に示すように、開口側面および底面のみ下部電極105を形成する。方法は、開口111内のみレジストを残し、露出した下部電極105を除去するという周知の方法によればよい。この時、下部電極105は、開口111が図3の配線31Aに相当するため、この下部電極105は、図1のノードn1を形成するノード配線となっている。
【0036】
次に図13に示すように、開口111の側面および底面を覆う下部電極105の表面を含み、全面に容量絶縁膜106を堆積し、その上に上部電極107を堆積する。そうすると、ノード配線となる下部電極105と上部電極107間に容量が形成され、この容量が、図1における容量609に相当する。
【0037】
次に、上部電極107の上に、フォトレジスト112を形成し、このフォトレジスト112をマスクとして上部電極107をエッチングし、図5の最終断面形状を得る。ここで、フォトレジスト112の大きさ、つまり図13においてフォトレジスト112の幅L1は、開口111の幅L2以上に設定する。フォトレジスト112の幅L2と開口111の幅L1の差は開口111の平面上最も幅の小さいところの20%以上に設定するのが望ましい。尚、上部電極107は、図面前後方向に延在し、容量のもう一方であるGNDに、図3の断面場所ではないところで接続されているが、説明は省略する。
【0038】
次に、このように構成されたSRAMセルの効果について説明する。図5において、容量の上部電極107を、開口111に形成された容量絶縁膜106の開口上端部106a及び106bを覆うように形成することによって、図13において、上部電極107をエッチングする際、容量絶縁膜106の開口上端部106aおよび106bが、エッチング雰囲気に晒されることが無い。これにより、容量絶縁膜106の開口上端部106aおよび106bは絶縁性が劣化することがない。その結果、下部電極105、容量絶縁膜106及び上部電極107によって構成される容量の、容量絶縁膜106の絶縁性を十分確保することができる。これにより、半導体装置の性能を向上させることができる。
【0039】
また、下部電極105は開口111の内壁に沿って構成されているため、開口111をすべて下部電極で埋め込む構造に比べて、下部電極を埋め込んだ時に生じるシームをなくすることができる。これにより、容量絶縁膜の絶縁性を十分確保することができる。
【0040】
なお上記では、図2〜4に平面レイアウトを示したが、本発明はこれに限定されるものではない。本発明は、開口111の側面及び底面に下部電極105を形成し、容量絶縁膜106の開口端部106a、106bを覆うように上部電極107を形成する構成とすれば、種々その他の構成を変更することができる。これにより、容量絶縁膜106の劣化を防ぎ、十分な容量を確保することができるという本発明の効果を奏することができる。
【図面の簡単な説明】
【0041】
【図1】本発明の実施の形態に係るSRAMセルの回路図である。
【図2】SRAMセルの単純な平面レイアウトの一例を示した図である。
【図3】図2の不純物拡散領域(21、22)やゲート電極23A〜23C上に、SRAMセルの配線層31(31A〜31F)のレイアウトを重ねて示した平面図である。
【図4】図3の配線層31(31A〜31F)と、図2の不純物拡散領域(21、22)やゲート電極23A〜23Cとの接続孔の位置を示したものである。
【図5】図3のA−A'断面における配線層31Aと31D周辺を示す図である。
【図6】SRAMセルの第1工程図である。
【図7】SRAMセルの第2工程図である。
【図8】SRAMセルの第3工程図である。
【図9】SRAMセルの第4工程図である。
【図10】SRAMセルの第5工程図である。
【図11】SRAMセルの第6工程図である。
【図12】SRAMセルの第7工程図である。
【図13】SRAMセルの第8工程図である。
【図14】特許文献1(特許文献中の図7、図8)に示す従来の半導体装置におけるノードn1、n2に形成された容量の構成を示す要部拡大図である。
【図15】特許文献1に示された半導体装置の第1工程図である。
【図16】特許文献1に示された半導体装置の第2工程図である。
【図17】特許文献1に示された半導体装置の第3工程図である。
【図18】特許文献1に示された半導体装置の第4工程図である。
【図19】特許文献1に示された半導体装置の要部拡大図である。
【図20】特許文献2に示された半導体装置の第1工程図である。
【図21】特許文献2に示された半導体装置の第2工程図である。
【図22】特許文献2に示された半導体装置の第3工程図である。
【図23】特許文献2に示された半導体装置の第4工程図である。
【図24】特許文献2に示された半導体装置の第5工程図である。
【図25】特許文献2に示された半導体装置の第6工程図である。
【符号の説明】
【0042】
101、201...半導体基板
102、103、104、202、203...層間絶縁膜
105、204、205...下部電極
106、206...容量絶縁膜
107、207...上部電極
108、109...導電体層
110、111、208...開口
112、210...フォトレジスト
【技術分野】
【0001】
半導体装置及びその製造方法に関し、特に、放射線によるソフトエラーを防止する構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、微細加工技術の発展により半導体装置の高集積化が急速に進められている。ここで、このような高集積化が進む半導体装置の一つであるSRAM(Static Random Access Memory)は、一般に、互いの入力および出力が結線された2つのCMOSインバータを有している。この結線ノードを、ノードn1、n2とする。
【0003】
SRAMセルの微細化が進むと、寸法縮小により、ノードn1、n2に接続されるMOSFETのゲート容量や、拡散層接合容量が減少する。この時、外部からSRAMセルに放射線が照射されると、半導体基板内で、放射線の飛程に沿って電子正孔対が発生し、その電子正孔対の少なくとも一部がドレインを形成する拡散層に流れ込みデータの反転が生じ、正しいデータの保持が出来なくなるというソフトエラー現象が生じる。このソフトエラー現象は、メモリセルの微細化が進むほど、ノードn1、n2に接続されるMOSトランジスタのゲート容量や、拡散層接合容量の減少が、放射線で発生する電子正孔対に比し顕著になるため、近年微細化の進んだSRAMにおいて重大な問題となっている。
【0004】
そこで、このようなソフトエラーによる不具合を防止するため、SRAMセルのノードn1、n2にキャパシタを付加する対策手段が知られている。ノードn1、n2にキャパシタを設けることによって、ノードに十分な電荷量を確保し、ソフトエラー現象を起こりにくくする。このように、ノードn1、n2にキャパシタを設ける技術は、特許文献1〜5に開示されている。
【0005】
図14は、特許文献1(特許文献中の図7、図8)に示す従来の半導体装置におけるノードn1、n2に形成された容量の構成を示す図である。半導体基板201の上には、第1層間絶縁膜202及び第2層間絶縁膜203が形成されている。第2層間絶縁膜203には、開口208が形成されている。開口208の側面及び底面には、第1下部電極204が形成され、その内部には、第2下部電極205が埋め込まれている。なお、第1下部電極204及び第2下部電極205は、前述したノードn1、又はn2のノード配線を構成している。第2層間絶縁膜203、第1下部電極204及び第2下部電極205の上には、全面に、容量絶縁膜206が形成されている。容量絶縁膜206の一部には、上部電極207が形成されている。第1下部電極204及び2下部電極205から構成される下部電極と、容量絶縁膜206、及び上部電極207とで容量を構成している。すなわち、これがノードn1、n2に設けられたキャパシタである。
【0006】
次に、このように構成された半導体装置の製造方法について説明する。図15に示すように半導体基板201の上に、第1層間絶縁膜202及び第2層間絶縁膜203を形成する。次に選択的に第2層間絶縁膜203に開口208を形成する。方法としては周知のフォトリソグラフィー技術とドライエッチング技術を用いればよいので詳細説明は省略する。
【0007】
次に、図16に示すように、第2層間絶縁膜203の主面203a、及び開口208の側面および底面に沿って第1下部電極204を形成する。次に、第2下部電極205を開口208を埋め込むように堆積する。
【0008】
次に、第2層間絶縁膜203の主面203aが露出するまで、例えば周知のエッチングや、化学的機械的研磨法などにより、第2下部電極205および第1下部電極204を除去し、図17に示すように、開口208を第1下部電極204及び第2下部電極205で埋め込んだ状態を作る。
【0009】
次に図18に示すように、容量絶縁膜206、上部電極207となる導電体層を堆積し、導電体層をパターニングして、上部電極207を形成する。
【0010】
しかしながら、この従来技術では、容量絶縁膜206が十分な絶縁性を確保できないという問題点を有する。その理由を以下に説明する。第2下部電極205を詳細に説明したのが図19であるが、開口208の内壁に沿って第1下部電極204が存在し、第2下部電極205によって配線溝が埋め込まれている。そして容量絶縁膜206、上部電極207が存在して容量が形成されている。図19において、第2下部電極205はタングステンの化学的気相成長法により形成されるが、微視的には開口の底面や側面から、タングステンの小さな柱状結晶が多数形成されて埋め込まれている。そのため配線の幅が小さい、つまり、開口208の幅が小さい場合、開口側壁から成長してきたタングステンの柱状結晶が、開口中央付近209でぶつかり、そこで成長が止まるため、溝中央付近でシームと呼ばれる、幅数オングストロームから10オングストローム程度の微小な空洞が形成される。この結果、結線配線(下部電極204、205)上に形成される容量絶縁膜206を成長させる原料ガスの流れが、この空洞付近で不均一になり、この付近の容量絶縁膜206の組成が不均一になるため、この開口央付近209で容量絶縁膜206の絶縁性が劣化する。これにより、容量絶縁膜206が十分な絶縁性を確保できなくなる。
【0011】
また、特許文献2及び特許文献3では違う容量の構造が示されているが、別の理由で、容量絶縁膜の絶縁性が劣化するという問題がある。図20以降に、特許文献2および特許文献3の製造工程を図に従って説明する。尚、特許文献2および特許文献3では、平面的なレイアウトが異なるため、容量を形成しているノード配線部分を説明し、他は説明を省略する。図20に示すように、第2層間絶縁膜203に開口208を設け、図21に示すように下部電極212を、開口208の側面および底面を含む全面に堆積し、溝内のみフォトレジスト210を形成する。方法としてはフォトレジスト210を前面に堆積した後、ドライエッチで下部電極212の主面212aが露出するまでフォトレジスト210を除去する等の従来技術で実現できる。次に、このフォトレジスト210をマスクに、露出した下部電極212を除去し、フォトレジスト210も除去して、図22に示すように、開口208の側面および底面のみ下部電極212を形成する。下部電極212がノード側の電極になる。次に、図23に示すように、全面に容量絶縁膜206を堆積し、更に、上部電極207を堆積する。
【0012】
次に、容量絶縁膜206の主面206aが露出するまで上部電極207をエッチングして、図24に示すように、開口208の内部のみに上部電極207を形成する。次に、この上部電極207は開口内部のみ残存しているので、接地電圧に接続するための配線を図25の211に示すように形成して特許文献2の発明形態が出来上がる。尚、配線211は、平面的には接地電圧に接続するために必要な形状で形成されている。
【0013】
図23の上部電極207のエッチングの最終段階で、図24のように容量絶縁膜206が露出すると、上部電極207のエッチング雰囲気に容量絶縁膜206が晒されるため、露出した容量絶縁膜206が損傷を受け、上部電極207と下部電極212の絶縁性が、特に開口上端部206bの部分で劣化する。詳細には、露出した容量絶縁膜206が全てエッチングの雰囲気にさらされて絶縁性が劣化しているが、絶縁性が劣化した容量絶縁膜206の中で、容量の電極が最接近している開口上端部206bの部分で、絶縁性劣化が顕著になる。上部電極207のエッチングには、一般的には例えば塩素ガス等をプラズマ状態にして電離した塩素原子などで行われるが、プラズマ状態により発生する、電磁波、電界電離した塩素原子等が、容量絶縁膜206に入り込むために、容量絶縁膜を構成する原子間の結合を破壊するなどして、絶縁性を劣化させる。
【0014】
特許文献3でも同様の構造が(特許文献2中図10と図12)示されているが、製造手順に関しては一切触れられていない。構造が同一であるので特許文献3においても同様に容量絶縁膜の絶縁性の劣化が起きていると判断される。以上説明したように、特許文献1から特許文献3で示される従来技術では、容量絶縁膜が十分な絶縁性を確保できないという問題点を有する。
【0015】
また、このようなキャパシタの構成は特許文献4、5にも示されているが、これらの従来記述はDRAMの記憶蓄積用容量の構造に関するものであり、本発明のようにノード間接続配線を容量電極の一方として兼用するものとは分野が異なっている。
【特許文献1】特開2005−183420号公報
【特許文献2】特開2002−289703号公報
【特許文献3】特開2002−076143号公報
【特許文献4】特開2000−164831号公報
【特許文献5】特開2001−168301号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
SRAMセルのノード間接続配線上に形成された容量絶縁膜の一部の絶縁性が劣化し、ノードとGNDの間のリーク電流が増大するという問題があった。
【課題を解決するための手段】
【0017】
本発明に係る半導体装置は、第1のインバータと、第2のインバータと、前記インバータを結合する内部配線と、を備え、前記内部配線は容量素子を形成し、前記容量素子は、半導体基板上に開口部を有する層間絶縁膜と、前記開口部の底面となる基板上と前記開口部の側面となる層間絶縁膜の一部とを覆う下部電極と、前記層間絶縁膜の前記基板に接することがないコーナー部を覆うように前記下部電極上と前記層間絶縁膜の一部にまたがって設けられた容量絶縁膜と、前記容量絶縁膜上に前記開口部を覆うように設けられた上部電極と、からなることを特徴とする。
【0018】
このように、容量絶縁膜上に開口部を覆うように上部電極を形成することにより、容量絶縁膜が製造工程でのエッチング雰囲気にさらされることがなく、容量絶縁膜の劣化を防止することができる。
【発明の効果】
【0019】
本発明に係る半導体装置によれば、十分な電荷蓄積容量を確保し、ノードとGNDの間のリーク電流を低減し、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【0020】
以下、添付した図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態に係る半導体装置の回路図である。なお、本発明を2つのCMOSインバータを有するSRAMセルに適用して説明を行う。図1に示すように、本実施形態に係るSRAMセルは、PMOSトランジスタ601およびNMOSトランジスタ602によって構成される、CMOSインバータ607と、PMOSトランジスタ603およびNMOSトランジスタ604によって構成されるCMOSインバータ608の2つのCMOSインバータを備えて構成される。2つのCMOSインバータ607と608は、互いの入力および出力が結線されており、この接続ノードをn1、n2とする。
【0021】
ノードn1はCMOSインバータ608の入力かつCMOSインバータ607の出力で、ノードn2はCMOSインバータ607の入力かつCMOSインバータ608の出力である。このノードn1に接続されるMOSトランジスタ603と604のゲート容量と、601と602のドレインの拡散層接合容量、あるいは、ノードn2に接続されるMOSトランジスタ601と602のゲート容量と、MOSトランジスタ603と604のドレインの拡散層接合容量に、データに応じた電荷が蓄積される。これにより、SRAMセルはデータをノードn1およびn2に保持することができる。
【0022】
2つのCMOSインバータ607と608で構成されるフリップフロップ回路611とビット線対(BLおよび/BL)の間には、転送トランジスタ605、606がある。転送トランジスタ605、606は、フリップフロップ回路611とビット線対(BLおよび/BL)との接続を制御する。
【0023】
NMOSトランジスタ602は、ソースが接地電圧GNDに接続され、ドレインがノードn1に接続され、ゲートがノードn2に接続されている。NMOSトランジスタ604は、ソースが接地電圧GNDに接続され、ドレインがノードn2に接続され、ゲートがノードn1に接続されている。PMOSトランジスタ601は、ソースが電源電圧VDDに接続され、ドレインがノードn1に接続され、ゲートがノードn2に接続されている。PMOSトランジスタ603は、ソースが電源電圧VDDに接続され、ドレインがノードn2に接続され、ゲートがノードn1に接続されている。転送トランジスタ605は、一端にビット線BLが接続され、他端にノードn1が接続され、ゲートにワード線WLが接続されている。転送トランジスタ606は、一端に相補ビット線/BLが接続され、他端にノードn2が接続され、ゲートにワード線WLが接続されている。
【0024】
このように構成されたSRAMセルでは、書き込み時には、まず書き込みデータに応じてビット線対(BLおよび/BL)を充電する。次に、ワード線WLに電圧を印加して転送トランジスタ605、606をONにする。これにより、ノードn1およびn2の電圧が、対応するビット線(BLおよび/BL)の電圧と等しくなり、ノードn1およびn2にデータが保持される。読み出し時には、ワード線WLに電圧を印加し、ノードn1およびn2の電圧を、対応するビット線(BLおよび/BL)に接続し、ビット線対(BLおよび/BL)の電圧をセンスアンプ(図示せず)で検知することで、フリップフロップ回路611に保持されたデータを読み出すことができる。
【0025】
次に、このように構成されたSRAMセルの半導体基板上の具体的な構成について説明する。図2はSRAMセルの単純な平面レイアウトの一例を示したもので、不純物拡散領域(21、22)及びゲート電極23(23A、23B、23C)のレイアウトを示す平面図である。なお、図2に示される構成要素の大きさは説明を容易にするためのものであり、実際の大きさを反映しているものではない。
【0026】
半導体基板20上には、N型不純物拡散領域21及びP型不純物拡散領域22が選択的に形成されている。N型不純物拡散領域21及びP型不純物拡散領域22は、半導体基板20にN型不純物、P型不純物をイオン注入等によって選択的に拡散することによって形成される。なお、このN型不純物拡散領域21は、NMOSトランジスタ11、12、15、16のソース・ドレイン領域として機能し、P型不純物拡散領域22は、PMOSトランジスタ13、14のソース・ドレイン領域として機能するよう構成されている。図2におけるトランジスタ11、12、13、14、15、16はそれぞれ、図1におけるMOSトランジスタ602、604、601、603、605、606に対応している。
【0027】
図2において、N型不純物拡散領域21及びP型不純物拡散領域22の上には、ゲート絶縁膜(図示せず)を介して、所定のパターンでゲート電極23(23A〜23C)が形成されている。ゲート電極23Aは、N型不純物拡散領域21内に形成されるNMOSトランジスタ11と、P型不純物拡散領域22に形成されるPMOSトランジスタ13の共通のゲートを構成している。ゲート電極23Bは、N型不純物拡散領域21内に形成されるNMOSトランジスタ12と、P型不純物拡散領域22内に形成されるPMOSトランジスタ14の共通のゲートを構成している。ゲート電極23Cは、N型不純物拡散領域21内に形成される転送トランジスタ15、16の共通のゲートを構成している。なお、ゲート電極23Cは紙面左右方向に延設され、前述したワード線WLを構成している。
【0028】
図3は、図2の不純物拡散領域(21、22)やゲート電極23A〜23C上に、SRAMセルの配線層31(31A〜31F)のレイアウトを重ねて示した平面図である。また図4は図3の配線層31(31A〜31F)と、図2の不純物拡散領域(21、22)やゲート電極23A〜23Cとの接続孔の位置を示したものである。なお、図3および図4に示される構成要素の大きさは、説明を容易にするためのものであり、実際の大きさを正確には反映してはいない。不純物拡散領域(21、22)及びゲート電極23の上には、配線層31が所定のパターンで形成されている。配線層31(31A〜31F)は、所定の位置に形成された貫通孔(図4中V1およびV2)を介して下層の不純物拡散領域(21、22)に接続されている。
【0029】
図3の配線層31Aは、NMOSトランジスタ11のドレイン領域、PMOSトランジスタ13のドレイン領域及びゲート電極23Bに貫通孔(図4中V3、V4、V5)を介して接続されている。すなわち、配線層31Aは、図1に示されるノードn1として機能するよう構成されている。配線層31Bは、NMOSトランジスタ12のドレイン領域、PMOSトランジスタ14のドレイン領域及びゲート電極23Aに貫通孔(図4中V6、V7、V8)を介して接続されている。すなわち、配線層31Bは、図1に示されるノードn2として機能するよう構成されている。
【0030】
図3の配線層31Cは、紙面左右に延設され、複数のSRAMセルに共通に接地電圧を供給する接地電圧線GNDを構成している。配線層31Dは、PMOSトランジスタ13及びPMOSトランジスタ14のソース領域に貫通孔(図4中V2)を介して接続されている。配線層31Dも、紙面左右に延設され、複数のSRAMセルに共通に電源電圧を供給する電源電圧線VCCを構成している。配線層31Eは、NMOSトランジスタ15のビット線に接続される側の拡散層領域に貫通孔(図4中V9)を介して接続されており、配線層31の上層の他の配線層(図示せず)に形成されるビット線BLに接続されている。
【0031】
配線層31Fは、転送トランジスタ16のビット線に接続される側の拡散層領域に貫通孔(図4中V10)を介して接続されており、配線層31の上層の他の配線層(図示せず)に形成されるビット線/BLに接続されている。配線層32は少なくとも配線層31Aと31Bを覆うように配線層31Aと31Bと絶縁膜(図示せず)を介して配置される。
【0032】
図5は、図3のA−A'断面における配線層31Aと31D周辺を示す図である。半導体装置は、半導体基板101、第1層間絶縁膜102、第2層間絶縁膜103、第3層間絶縁膜104、下部電極105、容量絶縁膜106、上部電極107、導電体層108、109を備えて構成されている。なお、半導体基板101に形成される不純物拡散領域(図2中21、22)については説明を省くためその記載を省略する。
【0033】
半導体基板101の上には第1層間絶縁膜102が形成されている。第1層間絶縁膜102の上には第2層間絶縁膜103が形成されている。第2層間絶縁膜103には、開口110が形成され、その内壁には導電体層108が形成され、その内部に導電体層109が埋め込まれている。第2層間絶縁膜103の上には第3層間絶縁膜104が形成されている。第2層間絶縁膜103及び第3層間絶縁膜104を貫通するように開口111が形成され、その内壁には下部電極105が形成されている。第3層間絶縁膜104及び下部電極105の上には、容量絶縁膜106が形成されている。開口111の内部及び上端を覆うように上部電極107が形成されている。上部電極107の幅L1は、開口111の幅L2より大きくなるよう構成されている。開口110は配線31Dに相当し、開口111は配線31Aに相当する。
ここで、配線31Dに相当する導電体層108、109の表面は、上部電極107の表面よりも基板方向に低い位置に形成されている。すなわち、第1、第2インバータ607、608に電源電位を供給する配線層31Dの表面は、上部電極107の表面よりも基板方向に低い位置に形成されている。また、図5に示すような配線31A及び配線31D周辺の断面形状は、図3において配線31A及び配線31Dと紙面上下対称に形成された配線31B及び配線31C周辺の断面形状と略同一である。すなわち、第1、第2インバータ607、608に接地電位を供給する配線層31Cの表面は、上部電極107の表面よりも基板方向に低い位置に形成されている。
下部電極105は、図1のノードn1のノード配線を構成している。ここで、上部電極107は少なくとも図3における配線31Aと31Bを覆っていればよいのが、図5においては、上部電極107は配線31Dには存在していないように図示している。しかしながら、上部電極107が、31Dを覆う、または31Dの一部を覆っているように構成することもできる。
【0034】
次に、このように構成されるSRAMセルの製造工程について説明する。図6は、SRAMセルの第1工程図である。半導体基板101の上に、第1層間絶縁膜102及び第2層間絶縁膜103を形成する。次に、素子平面図(図3)における、配線31Dに相当する開口110を第2層間絶縁膜103に形成する。次に、図7に示すように、開口110の側面及び底面、及び第2層間絶縁膜103の主面103aに導電体層108を形成する。次に、開口110を完全に埋め込むように、導電体層109を堆積する。その後、周知の研磨あるいは、エッチングにより、第2層間絶縁膜103の主面103aが露出するまで、導電体層108、109を除去する。これにより、図8に示すように、開口110内のみに導電体層108、109を残す。
【0035】
次に、図9に示すように、第3層間絶縁膜104を堆積する。次に、図10に示すように、第2層間絶縁膜103、第3層間絶縁膜104を貫通するように、図3の配線31Aに相当する開口111を形成する。次に、図11に示すように、開口111の側面及び底面、第3層間絶縁膜104の上に下部電極105を堆積する。次に、図12に示すように、開口側面および底面のみ下部電極105を形成する。方法は、開口111内のみレジストを残し、露出した下部電極105を除去するという周知の方法によればよい。この時、下部電極105は、開口111が図3の配線31Aに相当するため、この下部電極105は、図1のノードn1を形成するノード配線となっている。
【0036】
次に図13に示すように、開口111の側面および底面を覆う下部電極105の表面を含み、全面に容量絶縁膜106を堆積し、その上に上部電極107を堆積する。そうすると、ノード配線となる下部電極105と上部電極107間に容量が形成され、この容量が、図1における容量609に相当する。
【0037】
次に、上部電極107の上に、フォトレジスト112を形成し、このフォトレジスト112をマスクとして上部電極107をエッチングし、図5の最終断面形状を得る。ここで、フォトレジスト112の大きさ、つまり図13においてフォトレジスト112の幅L1は、開口111の幅L2以上に設定する。フォトレジスト112の幅L2と開口111の幅L1の差は開口111の平面上最も幅の小さいところの20%以上に設定するのが望ましい。尚、上部電極107は、図面前後方向に延在し、容量のもう一方であるGNDに、図3の断面場所ではないところで接続されているが、説明は省略する。
【0038】
次に、このように構成されたSRAMセルの効果について説明する。図5において、容量の上部電極107を、開口111に形成された容量絶縁膜106の開口上端部106a及び106bを覆うように形成することによって、図13において、上部電極107をエッチングする際、容量絶縁膜106の開口上端部106aおよび106bが、エッチング雰囲気に晒されることが無い。これにより、容量絶縁膜106の開口上端部106aおよび106bは絶縁性が劣化することがない。その結果、下部電極105、容量絶縁膜106及び上部電極107によって構成される容量の、容量絶縁膜106の絶縁性を十分確保することができる。これにより、半導体装置の性能を向上させることができる。
【0039】
また、下部電極105は開口111の内壁に沿って構成されているため、開口111をすべて下部電極で埋め込む構造に比べて、下部電極を埋め込んだ時に生じるシームをなくすることができる。これにより、容量絶縁膜の絶縁性を十分確保することができる。
【0040】
なお上記では、図2〜4に平面レイアウトを示したが、本発明はこれに限定されるものではない。本発明は、開口111の側面及び底面に下部電極105を形成し、容量絶縁膜106の開口端部106a、106bを覆うように上部電極107を形成する構成とすれば、種々その他の構成を変更することができる。これにより、容量絶縁膜106の劣化を防ぎ、十分な容量を確保することができるという本発明の効果を奏することができる。
【図面の簡単な説明】
【0041】
【図1】本発明の実施の形態に係るSRAMセルの回路図である。
【図2】SRAMセルの単純な平面レイアウトの一例を示した図である。
【図3】図2の不純物拡散領域(21、22)やゲート電極23A〜23C上に、SRAMセルの配線層31(31A〜31F)のレイアウトを重ねて示した平面図である。
【図4】図3の配線層31(31A〜31F)と、図2の不純物拡散領域(21、22)やゲート電極23A〜23Cとの接続孔の位置を示したものである。
【図5】図3のA−A'断面における配線層31Aと31D周辺を示す図である。
【図6】SRAMセルの第1工程図である。
【図7】SRAMセルの第2工程図である。
【図8】SRAMセルの第3工程図である。
【図9】SRAMセルの第4工程図である。
【図10】SRAMセルの第5工程図である。
【図11】SRAMセルの第6工程図である。
【図12】SRAMセルの第7工程図である。
【図13】SRAMセルの第8工程図である。
【図14】特許文献1(特許文献中の図7、図8)に示す従来の半導体装置におけるノードn1、n2に形成された容量の構成を示す要部拡大図である。
【図15】特許文献1に示された半導体装置の第1工程図である。
【図16】特許文献1に示された半導体装置の第2工程図である。
【図17】特許文献1に示された半導体装置の第3工程図である。
【図18】特許文献1に示された半導体装置の第4工程図である。
【図19】特許文献1に示された半導体装置の要部拡大図である。
【図20】特許文献2に示された半導体装置の第1工程図である。
【図21】特許文献2に示された半導体装置の第2工程図である。
【図22】特許文献2に示された半導体装置の第3工程図である。
【図23】特許文献2に示された半導体装置の第4工程図である。
【図24】特許文献2に示された半導体装置の第5工程図である。
【図25】特許文献2に示された半導体装置の第6工程図である。
【符号の説明】
【0042】
101、201...半導体基板
102、103、104、202、203...層間絶縁膜
105、204、205...下部電極
106、206...容量絶縁膜
107、207...上部電極
108、109...導電体層
110、111、208...開口
112、210...フォトレジスト
【特許請求の範囲】
【請求項1】
第1のインバータと、第2のインバータと、
前記インバータを結合する内部配線と、を備え、
前記内部配線は容量素子を形成し、
前記容量素子は、
半導体基板上に開口部を有する層間絶縁膜と、
前記開口部の底面となる基板上と前記開口部の側面となる層間絶縁膜の一部とを覆う下部電極と、
前記層間絶縁膜の前記基板に接することがないコーナー部を覆うように
前記下部電極上と前記層間絶縁膜の一部にまたがって設けられた容量絶縁膜と、
前記容量絶縁膜上に前記開口部を覆うように設けられた上部電極と、
からなることを特徴とする半導体装置。
【請求項2】
前記上部電極は、前記開口部の縁上に形成された前記容量絶縁膜のコーナー部を覆うように設けられたことを特徴とする請求項1記載の半導体装置。
【請求項3】
MOSFETを備えた半導体基板の一主面に、絶縁膜を堆積する工程と、
当該絶縁膜の少なくとも一部を選択的に除去し溝を形成する工程と、当該溝の側壁の少なくとも一部と底面に下部電極を、当該溝を埋め込まない姿態で形成する工程と、
少なくとも当該下部電極を覆う姿態で第2の絶縁膜を、前記溝を埋め込まない姿態で堆積する工程と、
少なくとも前記下部電極を、当該第2の絶縁膜を介して全て覆う姿態で、上部電極を形成する工程
から成ることを特徴とする半導体装置の製造方法。
【請求項4】
前記上部電極を前記開口部の縁上に形成された前記容量絶縁膜のコーナー部を覆うように形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記上部電極は、
前記第2の絶縁膜上に前記上部電極を堆積し、
前記溝に対応する前記上部電極の上に、少なくとも前記溝の開口幅より広いフォトレジストを堆積し、
前記フォトレジストをマスクとしてエッチングすることにより前記上部電極を形成する
ことを特徴とする請求項4記載の半導体装置の製造方法。
【請求項6】
前記フォトレジストの幅は、前記溝の開口幅よりも20%以上広く堆積することを特徴とする請求項5記載の半導体装置の製造方法。
【請求項7】
前記第1、第2のインバータはSRAMセルである請求項1記載の半導体装置。
【請求項8】
前記第1、第2のインバータに電源電位又は接地電位を供給する導電体層を更に有し、
前記導電体層の表面は、前記上部電極の表面よりも基板方向に低いことを特徴とする請求項1記載の半導体装置。
【請求項1】
第1のインバータと、第2のインバータと、
前記インバータを結合する内部配線と、を備え、
前記内部配線は容量素子を形成し、
前記容量素子は、
半導体基板上に開口部を有する層間絶縁膜と、
前記開口部の底面となる基板上と前記開口部の側面となる層間絶縁膜の一部とを覆う下部電極と、
前記層間絶縁膜の前記基板に接することがないコーナー部を覆うように
前記下部電極上と前記層間絶縁膜の一部にまたがって設けられた容量絶縁膜と、
前記容量絶縁膜上に前記開口部を覆うように設けられた上部電極と、
からなることを特徴とする半導体装置。
【請求項2】
前記上部電極は、前記開口部の縁上に形成された前記容量絶縁膜のコーナー部を覆うように設けられたことを特徴とする請求項1記載の半導体装置。
【請求項3】
MOSFETを備えた半導体基板の一主面に、絶縁膜を堆積する工程と、
当該絶縁膜の少なくとも一部を選択的に除去し溝を形成する工程と、当該溝の側壁の少なくとも一部と底面に下部電極を、当該溝を埋め込まない姿態で形成する工程と、
少なくとも当該下部電極を覆う姿態で第2の絶縁膜を、前記溝を埋め込まない姿態で堆積する工程と、
少なくとも前記下部電極を、当該第2の絶縁膜を介して全て覆う姿態で、上部電極を形成する工程
から成ることを特徴とする半導体装置の製造方法。
【請求項4】
前記上部電極を前記開口部の縁上に形成された前記容量絶縁膜のコーナー部を覆うように形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記上部電極は、
前記第2の絶縁膜上に前記上部電極を堆積し、
前記溝に対応する前記上部電極の上に、少なくとも前記溝の開口幅より広いフォトレジストを堆積し、
前記フォトレジストをマスクとしてエッチングすることにより前記上部電極を形成する
ことを特徴とする請求項4記載の半導体装置の製造方法。
【請求項6】
前記フォトレジストの幅は、前記溝の開口幅よりも20%以上広く堆積することを特徴とする請求項5記載の半導体装置の製造方法。
【請求項7】
前記第1、第2のインバータはSRAMセルである請求項1記載の半導体装置。
【請求項8】
前記第1、第2のインバータに電源電位又は接地電位を供給する導電体層を更に有し、
前記導電体層の表面は、前記上部電極の表面よりも基板方向に低いことを特徴とする請求項1記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2008−227344(P2008−227344A)
【公開日】平成20年9月25日(2008.9.25)
【国際特許分類】
【出願番号】特願2007−66365(P2007−66365)
【出願日】平成19年3月15日(2007.3.15)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成20年9月25日(2008.9.25)
【国際特許分類】
【出願日】平成19年3月15日(2007.3.15)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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