【課題】 適正なコントロールゲート線を得ることが可能な、安定した特性かつ高歩留まりな半導体装置を提供する。
【解決手段】 第１のサブ領域と、第１のサブ領域と第１の方向で隣接する第２のサブ領域と、第１のサブ領域と第１の方向に対して垂直な第２の方向で隣接する第３のサブ領域とを含む第１の領域に配置され、それぞれが第２の方向に延伸し、同一の幅を有する複数の第１の素子分離領域１１１によって区画された同一の幅を有する複数の第１の素子領域１０１と、第２のサブ領域と第２の方向で隣接し且つ第３のサブ領域と第１の方向で隣接する第２の領域に配置され、第１の素子領域よりも幅が広い第２の素子領域１０２と、第１及び第２のサブ領域に設けられ、第１の方向に延伸した複数のコントロールゲート線ＣＧと、複数の第１の素子領域と複数のコントロールゲート線との間に設けられた複数のフローティングゲートとを備える。 （もっと読む）

【課題】読み出しマージンを増大できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、アレイ状に配置され、それぞれが電気的に書き換え可能なメモリセルを有したバンク１２と、前記バンクからの読み出し信号が入力される読み出し用配線１６と、前記読み出し信号が入力される第１センスアンプ１４と、前記メモリセルに書き込み及び消去を行う書き込み／消去用配線１５と、前記書き込み／消去用配線に書き込み電圧及び消去電圧を供給する電源選択回路１３とを備えたバンク構成回路１１−１〜１１−５を具備する。 （もっと読む）

本発明の種々の実施形態は、ナノワイヤクロスバーメモリの内容を読み出すための電子的手段を対象とする。本発明の一実施形態では、マイクロスケール又はサブマイクロスケールの信号線(402)が、構成可能なナノワイヤ接合部スイッチ(404)によって、ナノワイヤクロスバーメモリから出る１組の平行なナノワイヤ(310〜315)と相互接続される。マイクロスケール又はサブマイクロスケールの信号線(402)は、単線式マルチプレクサとしての役割を果たし、ナノワイヤクロスバーメモリ内の任意の特定の１ビット記憶素子(316)の内容を読み出すことを可能にする。 （もっと読む）

【課題】 低い電圧でランダム・アクセス及びプログラムが可能な高密度ＳＯＮＯＳメモリ・セルを形成するための方法を提供する。
【解決手段】 本発明は、ランダムにアクセス可能なストレージ位置を持つ２トランジスタ・シリコン−酸化物−窒化物−酸化物−半導体（２−Ｔｒ ＳＯＮＯＳ）不揮発性メモリ・セル、及びこれを製造する方法を提供する。１つの実施形態においては、１μｍから２μｍのトレンチ深さを有するトレンチ構造内にセレクト・トランジスタが配置され、トレンチ構造に隣接する半導体基板の表面にメモリ・トランジスタが配置される、２−Ｔｒ ＳＯＮＯＳセルが提供される。別の実施形態においては、セレクト・トランジスタとメモリ・トランジスタのいずれも、上述の深さを有するトレンチ構造内に配置される、２−Ｔｒ ＳＯＮＯＳメモリ・セルが提供される。 （もっと読む）

【課題】階層ワード線構造のＤＲＡＭ等において、ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の高集積化を図る。
【解決手段】半導体集積回路装置は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えている。１つのサブワード線駆動部には、Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域が存在し、各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタが配置されており、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線が、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続されている。 （もっと読む）

不揮発性記憶素子の集合をソフトプログラミング目的の部分集合に分割して、ソフトプログラミング速度の遅い記憶素子をより完全にソフトプログラムする。この素子の全体集合は、ソフトプログラムされたと検証されるまで（または、これら素子の第２の部分集合を検証対象から除外された状態で第１の部分集合がソフトプログラムされたと検証されるまで）ソフトプログラムされる。この集合がソフトプログラムされたと検証されたら、素子の第１部分集合をさらにソフトプログラミングすることを禁止し、一方で、素子の第２部分集合に対して追加のソフトプログラミングを実行する。この第２部分集合には、ソフトプログラミング速度の遅い素子を含まれることがある。この場合には、第１部分集合を検証対象から除外した状態で、この第２部分集合に対してソフトプログラミングの検証を実行すればよい。第２部分集合に対するソフトプログラミングと検証の動作は、これがソフトプログラムされたと検証されるまで継続することが可能である。どちらの部分集合がソフトプログラムと検証動作を受けているかによって、さまざまなステップサイズでソフトプログラミング信号のサイズを増加させるようにすることが可能である。
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【課題】 ＳＲＡＭセルを内蔵した半導体集積回路において、ＳＲＡＭセルの行間を狭くすることができ、チップ面積を低減することができる。
【解決手段】 この半導体集積回路は、第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されており、第１群のメモリセル又は第２群のメモリセルが、列方向において第２群のメモリセル又は第１群のメモリセルと所定量ずれるように、それぞれ配置されている。 （もっと読む）

【課題】低電圧動作が可能でセルサイズが小さい強誘電体メモリを提案する。
【解決手段】本発明の例に関わる強誘電体メモリは、ノードＮ１，Ｎ２の間に接続される第１ＮＭＯＳと、ノードＮ２，Ｎ３の間に接続される第２ＮＭＯＳと、ノードＰ１，Ｐ２の間に接続される第１ＰＭＯＳと、ノードＰ２，Ｐ３との間に接続される第２ＰＭＯＳと、第１配線層内に形成され、ノードＮ１，Ｐ１を接続する第１配線と、第１配線層内に形成され、ノードＮ３，Ｐ３を接続する第２配線と、第２配線層内に形成され、ノードＮ２，Ｐ２を接続する第３配線と、第１電極が第１配線に接続される第１キャパシタＣＦ１と、第１電極が第２配線に接続される第２キャパシタＣＦ２とを備え、第１及び第２キャパシタＣＦ１，ＣＦ２の第２電極は、共に、ノードＮ２又はノードＰ２に接続される。 （もっと読む）

第１の半導体デバイス上のフラッシュメモリセルを、第２の半導体デバイス上のＲＯＭメモリセルに変換する方法であって、第１および第２の半導体デバイスのそれぞれは、半導体基板上に配置されて、同一のデバイス部、並びに、当該デバイス部をフラッシュメモリセルおよびＲＯＭメモリセルにそれぞれ配線するための、同一の書込みスキームをそれぞれ具え、フラッシュメモリセルは、少なくとも１つの不揮発性技術のマスクを用いて、不揮発性メモリ技術において製造され、さらに、アクセストランジスタ、並びに、浮遊ゲートおよび制御ゲートを含む浮遊トランジスタを具え、ＲＯＭメモリセルは、少なくとも１つのベースラインマスクを用いて、ベースライン技術において製造され、単一のゲートトランジスタを具え、少なくとも１つのベースラインマスクのレイアウトを操作するステップを含み、当該操作ステップは、フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込むステップと、少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトからの浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして設計することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトを、ＲＯＭメモリセルのレイアウトに変換するステップとを含む変換方法。
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【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。
【解決手段】
複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置及び製造方法を提供すること。
【解決手段】 メモリセル１０は、インバータ回路ＩＮＶ１と、その入力ノードＩＮ２がインバータ回路ＩＮＶ１の出力ノードＯＵＴ１に接続され、その出力ノードＯＵＴ２がインバータ回路ＩＮＶ１の入力ノードＩＮ１に接続されるインバータ回路ＩＮＶ２と、を含み、各トランジスタＬＴ１、ＬＴ２は、第２導電型のウェル領域Ｗ２と第２導電型のウェル領域Ｗ３の間に設けられた第１導電型のウェル領域Ｗ１上に形成され、トランジスタＴＴ１、ＴＴ２のゲート電極を形成するサブワード線ＳＷＰＬが方向ＤＲ２に沿って直線状に延在形成され、境界線ＢＤＲ１と、境界線ＢＤＲ２とが方向ＤＲ１に沿って直線状になるように、ウェル領域Ｗ１、Ｗ２、Ｗ３が形成されている。 （もっと読む）

【課題】 大容量、かつ、安価な不揮発性半導体メモリを備えた半導体集積回路装置を提供する。
【解決手段】 半導体チップ（１７）と、半導体チップ（１７）に配置されたメモリセルアレイ（３）と、メモリセルアレイ（３）の両端に沿って配置された第１、第２デコーダ列（５-１、５-２）とを具備する。第１デコーダ列（５-１）の配置位置は、第２デコーダ列（５-２）の配置位置からずれており、このずれによって生じたスペース（９）が、半導体チップ（１７）の隅（２５）に配置される。 （もっと読む）

【課題】本発明は、階層化されたビット線を有する半導体メモリにおいて、これらのビット線の配線レイアウトの効率化を図るとともに、全体のレイアウト面積を削減できるようにするものである。
【解決手段】たとえば、１つのカラムにおいて、グローバルビット線対ＧＢＬ，ＧＢＬＢには、複数のローカルビット線対ＬＢＬ，ＬＢＬＢが、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して共通に接続されている。そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。 （もっと読む）

不揮発性記憶素子のセットを含むメモリシステムが開示されている。前記不揮発性記憶素子の各々は基板内のチャネルの両側のソース／ドレイン領域と、チャネルの上方の浮遊ゲートスタックとを含む。またメモリシステムは、隣接する浮遊ゲートスタック間に位置するとともにソース／ドレイン領域に電気的に接続されて隣接する浮遊ゲート間のカップリングを低減するシールド板のセットも含む。シールド板は不活性領域上に成長せずに、メモリの活性領域上に選択的に成長する。一実施形態では、シールド板はソース／ドレイン領域上に位置するエピタキシャル成長のシリコンである。 （もっと読む）

【課題】 カーボン・ナノチューブ電界効果トランジスタと、カーボン・ナノチューブ電界効果トランジスタのアレイと、デバイス構造体とを製造するための方法、及び、該方法によって形成されたデバイス構造体のアレイを提供する。
【解決手段】 本方法は、ゲート電極層と、各々がソース／ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも１つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも１つの半導体カーボン・ナノチューブとを含む。ソース／ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。 （もっと読む）