強誘電体メモリ
【課題】低電圧動作が可能でセルサイズが小さい強誘電体メモリを提案する。
【解決手段】本発明の例に関わる強誘電体メモリは、ノードＮ１，Ｎ２の間に接続される第１ＮＭＯＳと、ノードＮ２，Ｎ３の間に接続される第２ＮＭＯＳと、ノードＰ１，Ｐ２の間に接続される第１ＰＭＯＳと、ノードＰ２，Ｐ３との間に接続される第２ＰＭＯＳと、第１配線層内に形成され、ノードＮ１，Ｐ１を接続する第１配線と、第１配線層内に形成され、ノードＮ３，Ｐ３を接続する第２配線と、第２配線層内に形成され、ノードＮ２，Ｐ２を接続する第３配線と、第１電極が第１配線に接続される第１キャパシタＣＦ１と、第１電極が第２配線に接続される第２キャパシタＣＦ２とを備え、第１及び第２キャパシタＣＦ１，ＣＦ２の第２電極は、共に、ノードＮ２又はノードＰ２に接続される。
【解決手段】本発明の例に関わる強誘電体メモリは、ノードＮ１，Ｎ２の間に接続される第１ＮＭＯＳと、ノードＮ２，Ｎ３の間に接続される第２ＮＭＯＳと、ノードＰ１，Ｐ２の間に接続される第１ＰＭＯＳと、ノードＰ２，Ｐ３との間に接続される第２ＰＭＯＳと、第１配線層内に形成され、ノードＮ１，Ｐ１を接続する第１配線と、第１配線層内に形成され、ノードＮ３，Ｐ３を接続する第２配線と、第２配線層内に形成され、ノードＮ２，Ｐ２を接続する第３配線と、第１電極が第１配線に接続される第１キャパシタＣＦ１と、第１電極が第２配線に接続される第２キャパシタＣＦ２とを備え、第１及び第２キャパシタＣＦ１，ＣＦ２の第２電極は、共に、ノードＮ２又はノードＰ２に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリのメモリセルのレイアウトに関する。
【背景技術】
【０００２】
強誘電体メモリのセルアレイ構造の一つに、ＴＣ並列ユニット直列接続型がある。これは、並列接続されたセルトランジスタ（T）とキャパシタ（C）からなる複数のセルユニットが直列接続された構造を有している。この構造は、大きなメモリ容量を実現できる構造として注目を集めている。
【０００３】
また、近年では、強誘電体メモリの低電圧化の要求から、セルトランジスタをＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタから構成するＣＭＯＳ型セルトランジスタが提案されている（例えば、特許文献１参照）。
【０００４】
しかし、この場合、セルトランジスタをＣＭＯＳ型にするのであるから、当然に、セルサイズの増加は避けられない。
【特許文献１】特開平１１−１７７０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低電圧動作可能で、かつ、セルサイズが小さい強誘電体メモリを提案する。
【課題を解決するための手段】
【０００６】
本発明の例に関わる強誘電体メモリは、ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第３配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを備え、前記第１及び第２強誘電体キャパシタの第２電極は、共に、前記ノードＮ２又は前記ノードＰ２に接続される。
【発明の効果】
【０００７】
本発明の例によれば、低電圧動作可能で、かつ、セルサイズが小さい強誘電体メモリを提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【０００９】
１． 対象となるセルアレイ構造
まず、本発明の例の対象となるセルアレイ構造について説明する。
【００１０】
(1) 通常のセルアレイ構造
図１は、通常のＴＣ並列ユニット直列接続型強誘電体メモリの１つのブロックを示し、図２は、図１のブロックのデバイス構造の例を示している。
【００１１】
通常のＴＣ並列ユニット直列接続型強誘電体メモリでは、複数個のセルユニット（ＴＣ並列ユニット）の各々は、ＮチャネルＭＯＳトランジスタＴＮｉ（ｉ＝０，１，・・・７）と強誘電体キャパシタＣＦｉとから構成される。
【００１２】
ＮチャネルＭＯＳトランジスタＴＮｉのゲートは、ワード線ＷＬｉに接続される。強誘電体キャパシタＣＦｉの下部電極ＢＥは、コンタクトプラグＣＰを経由してＮチャネルＭＯＳトランジスタＴＮｉのＮ＋拡散層Ｓ／Ｄの一つに接続され、上部電極ＴＥは、コンタクトプラグＣＴを経由して配線Ｍ１に接続される。下部電極ＢＥと上部電極ＴＥとの間には、強誘電体ＦＥが配置される。
【００１３】
配線Ｍ１は、コンタクトプラグＣＳにより、ＮチャネルＭＯＳトランジスタＴＮｉのＮ＋拡散層Ｓ／Ｄの他の一つに電気的に接続される。
【００１４】
直列接続された複数個のセルユニットからなるユニット列の一端は、プレート線ＰＬに接続され、他端は、ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮを経由して、ビット線ＢＬに接続される。ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮのゲートは、ブロック選択信号線ＢＳに接続される。
【００１５】
ところで、データの読み出し時には、選択されたワード線をＬレベル、非選択のワード線をＨレベルにした後、ブロック選択信号線ＢＳをＨレベルにし、プレート線ＰＬにＬレベルからＨレベルに変化するパルス信号を与える。
【００１６】
これにより、選択されたメモリセルのデータ、即ち、強誘電体キャパシタに蓄積されたデータがビット線ＢＬに出力される。ビット線ＢＬの電位変化をセンスアンプで検出すれば、選択されたメモリセルのデータを判定できる。
【００１７】
しかし、この時、非選択のワード線のＨレベルは、ビット線ＢＬ及びプレート線ＰＬの電位よりも、セルトランジスタ（ＮチャネルＭＯＳトランジスタ）の閾値電圧分又はそれ以上に高くする必要がある。そのようにしないと、セルトランジスタのトランスファーゲートとしての機能（転送電位の低下防止）を十分に発揮できなくなり、また、同時に、非選択のメモリセル（強誘電体キャパシタ）の両端に電位差が生じてデータ破壊の原因となるからである。
【００１８】
このため、通常の強誘電体メモリでは、非選択のワード線のＨレベルを生成するために高電圧が必要となる。
【００１９】
(2) 本発明の例の対象となるセルアレイ構造
図３は、本発明の例の対象となるＣＭＯＳ型セルトランジスタを有する複数個のセルユニットからなるブロックを示している。
【００２０】
複数個（本例では、８個）のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮｉ（ｉ＝０，１，・・・７）、ＰチャネルＭＯＳトランジスタＴＰｉ及び強誘電体キャパシタＣＦｉから構成される。ＮチャネルＭＯＳトランジスタＴＮｉとＰチャネルＭＯＳトランジスタＴＰｉは、ＣＭＯＳ型トランスファーゲートを構成しており、ＣＭＯＳ型トランスファーゲートと強誘電体キャパシタＣＦｉは、並列接続される。
【００２１】
また、ＮチャネルＭＯＳトランジスタＴＮｉ、ＰチャネルＭＯＳトランジスタＴＰｉ及び強誘電体キャパシタＣＦｉからなる複数個のセルユニットは、直列接続される。ＮチャネルＭＯＳトランジスタＴＮｉのゲートは、ワード線ＷＬｉに接続され、ＰチャネルＭＯＳトランジスタＴＰｉのゲートは、ワード線ｂＷＬｉに接続される。
【００２２】
直列接続された複数個のセルユニットからなるユニット列の一端は、プレート線ＰＬに接続され、他端は、ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮ及びブロック選択ＰチャネルＭＯＳトランジスタＴＢＰからなるＣＭＯＳ型トランスファーゲートを経由して、ビット線ＢＬに接続される。
【００２３】
ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮのゲートは、ブロック選択信号線ＢＳに接続され、ブロック選択ＰチャネルＭＯＳトランジスタＴＢＰのゲートは、ブロック選択信号線ｂＢＳに接続される。
【００２４】
データの読み出し時には、選択されたワード線をＬレベル、非選択のワード線をＨレベルにした後、ブロック選択信号線ＢＳをＨレベル、ブロック選択信号線ｂＢＳをＬレベルにし、プレート線ＰＬにＬレベルからＨレベルに変化するパルス信号を与える。
【００２５】
これにより、選択されたメモリセルのデータ、即ち、強誘電体キャパシタに蓄積されたデータがビット線ＢＬに出力される。ビット線ＢＬの電位変化をセンスアンプで検出すれば、選択されたメモリセルのデータを判定できる。
【００２６】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００２７】
(1) 第１実施の形態
図４は、第１実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【００２８】
本例では、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【００２９】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【００３０】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【００３１】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【００３２】
ノードＰ１，Ｎ１と強誘電体キャパシタＣＦ１の一端は、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。また、ノードＰ３，Ｎ３と強誘電体キャパシタＣＦ２の一端も、第１メタル層Ｍ１により、互いに電気的に接続される。強誘電体キャパシタＣＦ１，ＣＦ２の他端は、互いに電気的に接続され、さらに、その接続点は、ノードＮ２に電気的に接続される。
【００３３】
ノードＰ２，Ｎ２は、第１メタル層Ｍ１上の第２メタル層（第２配線層）Ｍ２により、互いに電気的に接続される。ワード線ｂＷＬ１，ｂＷＬ２は、第２メタル層Ｍ２に形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【００３４】
ワード線ＷＬ１，ＷＬ２は、第２メタル層Ｍ２上の第３メタル層（第３配線層）Ｍ３に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。
【００３５】
尚、本例では、強誘電体キャパシタＣＦ１，ＣＦ２の他端は、ノードＮ２、即ち、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のＮ型拡散層に接続されるが、これに代えて、ノードＰ２、即ち、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のＰ型拡散層に接続されるような構成にしてもよい。
【００３６】
また、本例では、ワード線ｂＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成しているが、これに代えて、ワード線ＷＬ１，ＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ｂＷＬ２を第３メタル層Ｍ３に形成してもよい。
【００３７】
図５乃至図８は、図４の回路図を半導体基板上に実現した場合のレイアウトを示している。
【００３８】
尚、図５乃至図８は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【００３９】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図５に示すようになる。
【００４０】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【００４１】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【００４２】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ２，Ｎ３は、図４におけるノードＮ１，Ｎ２，Ｎ３に対応している。
【００４３】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ２，Ｐ３は、図４におけるノードＰ１，Ｐ２，Ｐ３に対応している。
【００４４】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【００４５】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【００４６】
強誘電体キャパシタＣＦ１，ＣＦ２の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＮ型拡散層に接続される。強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【００４７】
このような図５のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図６に示すようになる。
【００４８】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１），ＣＴを互いに電気的に接続する配線Ｖ１、及び、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３），ＣＴを互いに電気的に接続する配線Ｖ１が形成される。また、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層、及び、コンタクトプラグＣ（Ｎ２），Ｃ（Ｐ２）に接続される中間層が形成される。
【００４９】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図７に示すようになる。
【００５０】
第２メタル層Ｍ２内には、ワード線ｂＷＬ１，ｂＷＬ２が形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。また、第２メタル層Ｍ２内には、コンタクトプラグＣ（Ｐ２），Ｃ（Ｎ２）を互いに電気的に接続する配線Ｖ２、及び、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のゲート電極Ｇに接続される中間層が形成される。
【００５１】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図８に示すようになる。
【００５２】
第３メタル層Ｍ３内には、ワード線ＷＬ１，ＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。
【００５３】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【００５４】
このように、第１実施の形態に関わるレイアウトでは、直列接続される複数のＮチャネルＭＯＳトランジスタＴＮｉと直列接続される複数のＰチャネルＭＯＳトランジスタＴＰｉとを並んで配置し、かつ、これらの間に直列接続される複数の強誘電体キャパシタＣＦｉを配置している。また、セルユニット内のＣＭＯＳ型セルトランジスタと強誘電体キャパシタとは、第１及び第２メタル層Ｍ１，Ｍ２により互いに電気的に接続され、ワード線ＷＬｉ，ｂＷＬｉは、第２及び第３メタル層Ｍ２，Ｍ３に形成される。
【００５５】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【００５６】
(2) 第２実施の形態
図９は、第２実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【００５７】
本例においても、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【００５８】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【００５９】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【００６０】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【００６１】
ノードＰ１，Ｎ１と強誘電体キャパシタＣＦ１の一端は、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。また、ノードＰ３，Ｎ３と強誘電体キャパシタＣＦ２の一端も、第１メタル層Ｍ１により、互いに電気的に接続される。強誘電体キャパシタＣＦ１の他端は、ノードＰ２に電気的に接続され、強誘電体キャパシタＣＦ２の他端は、ノードＮ２に電気的に接続される。
【００６２】
ノードＰ２，Ｎ２は、第１メタル層Ｍ１上の第２メタル層（第２配線層）Ｍ２により、互いに電気的に接続される。ワード線ＷＬ１，ＷＬ２は、第２メタル層Ｍ２に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。
【００６３】
ワード線ｂＷＬ１，ｂＷＬ２は、第２メタル層Ｍ２上の第３メタル層（第３配線層）Ｍ３に形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【００６４】
尚、本例では、強誘電体キャパシタＣＦ１の他端を、ノードＰ２、即ち、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のＰ型拡散層に接続しているが、これに代えて、ノードＮ２、即ち、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のＮ型拡散層に接続してもよい。
【００６５】
また、本例では、強誘電体キャパシタＣＦ２の他端を、ノードＮ２、即ち、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のＮ型拡散層に接続しているが、これに代えて、ノードＰ２、即ち、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のＰ型拡散層に接続してもよい。
【００６６】
さらに、本例では、ワード線ＷＬ１，ＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ｂＷＬ２を第３メタル層Ｍ３に形成しているが、これに代えて、ワード線ｂＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成してもよい。
【００６７】
図１０乃至図１３は、図９の回路図を半導体基板上に実現した場合のレイアウトを示している。
【００６８】
尚、図１０乃至図１３は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【００６９】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図１０に示すようになる。
【００７０】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【００７１】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【００７２】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ２，Ｎ３は、図９におけるノードＮ１，Ｎ２，Ｎ３に対応している。
【００７３】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ２，Ｐ３は、図９におけるノードＰ１，Ｐ２，Ｐ３に対応している。
【００７４】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【００７５】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【００７６】
強誘電体キャパシタＣＦ１の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＰ型拡散層（ノードＰ２）に接続される。強誘電体キャパシタＣＦ２の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＮ型拡散層（ノードＮ２）に接続される。
【００７７】
強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、それぞれ、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【００７８】
このような図１０のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図１１に示すようになる。
【００７９】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１），ＣＴを互いに電気的に接続する配線Ｖ１、及び、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３），ＣＴを互いに電気的に接続する配線Ｖ１が形成される。
【００８０】
また、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層、及び、コンタクトプラグＣ（Ｎ２），Ｃ（Ｐ２）に接続される中間層が形成される。
【００８１】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図１２に示すようになる。
【００８２】
第２メタル層Ｍ２内には、ワード線ＷＬ１，ＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。また、第２メタル層Ｍ２内には、コンタクトプラグＣ（Ｐ２），Ｃ（Ｎ２）を互いに電気的に接続する配線Ｖ２が形成される。
【００８３】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図１３に示すようになる。
【００８４】
第３メタル層Ｍ３内には、ワード線ｂＷＬ１，ｂＷＬ２が形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。
【００８５】
尚、ＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートは、それぞれ、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向のセル同士で共用される。
【００８６】
従って、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２とＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートとのコンタクトは、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向に隣接する２つのブロックのいずれか一方でとられていればよい。
【００８７】
ここでは、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のコンタクトは、図１０に示されるブロック内でとられているが、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のコンタクトは、図１０に示されるブロックに隣接するブロック内でとられるため、図示されていない。
【００８８】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【００８９】
このように、第２実施の形態に関わるレイアウトでは、ＰチャネルＭＯＳトランジスタＴＰｉと強誘電体キャパシタＣＦｉを並列接続した第１ユニットと、ＮチャネルＭＯＳトランジスタＴＮｉと強誘電体キャパシタＣＦｉを並列接続した第２ユニットとを、交互に配置している。
【００９０】
また、第１及び第２メタル層Ｍ１，Ｍ２を用いて、第１ユニットに関しては、ＮチャネルＭＯＳトランジスタＴＮｉをＰチャネルＭＯＳトランジスタＴＰｉに並列接続し、第２ユニットに関しては、ＰチャネルＭＯＳトランジスタＴＰｉをＮチャネルＭＯＳトランジスタＴＮｉに並列接続している。
【００９１】
さらに、ワード線ＷＬｉ，ｂＷＬｉについては、第２及び第３メタル層Ｍ２，Ｍ３に形成される。
【００９２】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【００９３】
(3) 第３実施の形態
図１４は、第３実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【００９４】
本例においても、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【００９５】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【００９６】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【００９７】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【００９８】
ノードＰ２，Ｎ２と強誘電体キャパシタＣＦ１，ＣＦ２の一端は、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。強誘電体キャパシタＣＦ１の他端は、ノードＰ１に電気的に接続され、強誘電体キャパシタＣＦ２の他端は、ノードＮ３に電気的に接続される。
【００９９】
ノードＰ１，Ｎ１は、第１メタル層Ｍ１上の第２メタル層（第２配線層）Ｍ２により、互いに電気的に接続される。また、ノードＰ３，Ｎ３も、第２メタル層Ｍ２により、互いに電気的に接続される。
【０１００】
ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２は、第３メタル層Ｍ３に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【０１０１】
尚、本例では、ノードＰ２，Ｎ２と強誘電体キャパシタＣＦ１，ＣＦ２の一端が第１メタル層Ｍ１により接続されるが、これに代えて、第２メタル層Ｍ２により接続されるようにしてもよい。この場合、ノードＰ１，Ｎ１を接続する配線とノードＰ３，Ｎ３を接続する配線は、第１メタル層Ｍ１に形成される。
【０１０２】
また、本例では、強誘電体キャパシタＣＦ１の他端は、ノードＰ１に電気的に接続され、強誘電体キャパシタＣＦ２の他端は、ノードＮ３に電気的に接続されているが、これに代えて、強誘電体キャパシタＣＦ１の他端をノードＮ１に電気的に接続し、強誘電体キャパシタＣＦ２の他端をノードＰ３に電気的に接続してもよい。
【０１０３】
図１５乃至図１８は、図１４の回路図を半導体基板上に実現した場合のレイアウトを示している。
【０１０４】
尚、図１５乃至図１８は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【０１０５】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図１５に示すようになる。
【０１０６】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【０１０７】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【０１０８】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ２，Ｎ３は、図１４におけるノードＮ１，Ｎ２，Ｎ３に対応している。
【０１０９】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ２，Ｐ３は、図１４におけるノードＰ１，Ｐ２，Ｐ３に対応している。
【０１１０】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【０１１１】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【０１１２】
強誘電体キャパシタＣＦ１の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＰ型拡散層（ノードＰ１）に接続される。強誘電体キャパシタＣＦ２の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＮ型拡散層（ノードＮ３）に接続される。
【０１１３】
強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、それぞれ、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【０１１４】
このような図１５のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図１６に示すようになる。
【０１１５】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ２），Ｃ（Ｎ２）及び強誘電体キャパシタＣＦ１，ＣＦ２に接続されるコンタクトプラグＣＴをそれぞれ互いに電気的に接続する配線Ｖ１が形成される。また、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層、及び、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ３），Ｃ（Ｎ１），Ｃ（Ｎ３）に接続される中間層が形成される。
【０１１６】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図１７に示すようになる。
【０１１７】
第２メタル層Ｍ２内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１）を互いに電気的に接続する配線Ｖ２、及び、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３）を互いに電気的に接続する配線Ｖ２が形成される。また、第２メタル層Ｍ２内には、ゲート電極Ｇに接続される中間層が形成される。
【０１１８】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図１８に示すようになる。
【０１１９】
第３メタル層Ｍ３内には、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。
【０１２０】
尚、ＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートは、それぞれ、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向のセル同士で共用される。
【０１２１】
従って、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２とＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートとのコンタクトは、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向に隣接する２つのブロックのいずれか一方でとられていればよい。
【０１２２】
ここでは、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ２のコンタクトは、図１５に示されるブロック内でとられているが、ＰチャネルＭＯＳトランジスタＴＰ１のコンタクトは、図１５に示されるブロックに隣接するブロック内でとられるため、図示されていない。
【０１２３】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【０１２４】
このように、第３実施の形態に関わるレイアウトでは、第１及び第２メタル層Ｍ１，Ｍ２を用いて、ＰチャネルＭＯＳトランジスタＴＰｉ、ＮチャネルＭＯＳトランジスタＴＮｉ及び強誘電体キャパシタＣＦｉを並列接続したセルユニットを形成することができる。また、ワード線ＷＬｉ，ｂＷＬｉは、第３メタル層Ｍ３に形成される。
【０１２５】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【０１２６】
(4) 第４実施の形態
図１９は、第４実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【０１２７】
本例においても、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【０１２８】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【０１２９】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【０１３０】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【０１３１】
ノードＰ１，Ｎ１と強誘電体キャパシタＣＦ１の一端（上部電極）ＴＥは、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。ノードＰ３，Ｎ３と強誘電体キャパシタＣＦ２の一端（上部電極）ＴＥも、第１メタル層Ｍ１により、互いに電気的に接続される。
【０１３２】
強誘電体キャパシタＣＦ１，ＣＦ２の他端（下部電極）ＢＥは、ノードＰ２，Ｎ２に電気的に接続される。ここで、本例では、強誘電体キャパシタＣＦ１，ＣＦ２が一つの下部電極ＢＥを共有している点に特徴を有する。
【０１３３】
ワード線ｂＷＬ１，ＷＬ２は、第２メタル層Ｍ２に形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。
【０１３４】
ワード線ＷＬ１，ｂＷＬ２は、第３メタル層Ｍ３に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【０１３５】
尚、本例では、ワード線ｂＷＬ１，ＷＬ２が第２メタル層Ｍ２に形成され、ワード線ＷＬ１，ｂＷＬ２が第３メタル層Ｍ３に形成されるが、これに代えて、ワード線ＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成してもよい。
【０１３６】
また、本例では、ワード線ＷＬ１，ＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ｂＷＬ２を第３メタル層Ｍ３に形成することも、ワード線ｂＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成することも可能である。
【０１３７】
図２０乃至図２３は、図１９の回路図を半導体基板上に実現した場合のレイアウトを示している。
【０１３８】
尚、図２０乃至図２３は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【０１３９】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図２０に示すようになる。
【０１４０】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【０１４１】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【０１４２】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ３は、図１９におけるノードＮ１，Ｎ３に対応している。
【０１４３】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ３は、図１９におけるノードＰ１，Ｐ３に対応している。
【０１４４】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【０１４５】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【０１４６】
但し、本例では、強誘電体キャパシタＣＦ１，ＣＦ２の下部電極ＢＥは、一体化され、一つの導電層（金属板）により構成される。下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＰ型拡散層（ノードＰ２）及びＮ型拡散層（ノードＮ２）に接続される。
【０１４７】
強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、それぞれ、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【０１４８】
このような図２０のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図２１に示すようになる。
【０１４９】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１）及び強誘電体キャパシタＣＦ２に接続されるコンタクトプラグＣＴを互いに電気的に接続する配線Ｖ１が形成される。また、第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３）及び強誘電体キャパシタＣＦ１に接続されるコンタクトプラグＣＴを互いに電気的に接続する配線Ｖ１が形成される。
【０１５０】
さらに、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層が形成される。
【０１５１】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図２２に示すようになる。
【０１５２】
第２メタル層Ｍ２内には、ワード線ｂＷＬ１，ＷＬ２が形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。また、第２メタル層Ｍ２内には、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇ及びＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される中間層が形成される。
【０１５３】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図２３に示すようになる。
【０１５４】
第３メタル層Ｍ３内には、ワード線ＷＬ１，ｂＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。
【０１５５】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【０１５６】
このように、第４実施の形態に関わるレイアウトでは、２つのセルユニット内の強誘電体キャパシタの下部電極ＢＥを共有化し、かつ、第１メタル層Ｍ１を用いて、ＰチャネルＭＯＳトランジスタＴＰｉ、ＮチャネルＭＯＳトランジスタＴＮｉ及び強誘電体キャパシタＣＦｉを並列接続している。この場合、強誘電体キャパシタの下部電極ＢＥは、キャパシタ電極としての機能と併せて、ノードＰ２，Ｎ２を電気的に接続する機能を果たす。また、ワード線ＷＬｉ，ｂＷＬｉは、第２及び第３メタル層Ｍ２，Ｍ３に形成される。
【０１５７】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【０１５８】
３． その他
以上、本発明の例によれば、まず、ＣＭＯＳ型セルトランジスタを採用しているため、非選択のワード線電位を高くしなくても、非選択のセルトランジスタにおける転送機能が劣化することがない。つまり、読み出し時において、いわゆる閾値落ちがないため、セルトランジスタの２つの拡散層の電位は同じであり、強誘電体キャパシタに不要なストレスが印加されることもなくなる。
【０１５９】
これにより、低電圧化、高速化、信頼性の向上を実現できる。また、同時に、昇圧回路が不要になるため、周辺回路の設計が容易になると共に、その面積も小さくすることができる。
【０１６０】
そして、本発明の例によれば、このようなＣＭＯＳ型セルトランジスタを採用した場合であっても、第１乃至第４実施の形態に示すようなメモリセルのレイアウトを採用することにより、メモリセルアレイの面積を大きくすることもない。例えば、本発明のレイアウトによれば、ＳＲＡＭ並みのセルサイズ、約１．１１μｍ２を実現できる。
【０１６１】
このように、本発明の例によれば、低電圧動作が可能で、かつ、セルサイズも小さいＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【０１６２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１６３】
【図１】ＴＣ並列ユニット直列接続型強誘電体メモリの１つのブロックを示す回路図。
【図２】図１のセルユニットのデバイス構造を示す断面図。
【図３】本発明の例の対象となる強誘電体メモリの１つのブロックを示す回路図。
【図４】第１実施の形態に関わるレイアウトの概要を示す回路図。
【図５】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図６】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図７】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図８】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図９】第２実施の形態に関わるレイアウトの概要を示す回路図。
【図１０】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１１】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１２】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１３】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１４】第３実施の形態に関わるレイアウトの概要を示す回路図。
【図１５】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１６】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１７】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１８】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１９】第４実施の形態に関わるレイアウトの概要を示す回路図。
【図２０】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図２１】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図２２】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図２３】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【符号の説明】
【０１６４】
ＴＮ１，ＴＮ２，・・・ＴＮ７： ＮチャネルＭＯＳトランジスタ、 ＴＰ１，ＴＰ２，・・・ＴＰ７： ＰチャネルＭＯＳトランジスタ、 ＴＢＮ： ブロック選択ＮチャネルＭＯＳトランジスタ、 ＴＢＰ： ブロック選択ＰチャネルＭＯＳトランジスタ、 ＣＦ０，ＣＦ１，・・・ＣＦ７： 強誘電体キャパシタ、 ＷＬ１，ＷＬ２，・・・ＷＬ７，ｂＷＬ１，ｂＷＬ２，・・・ｂＷＬ７： ワード線、 Ｎ１，Ｎ２，Ｎ３，Ｐ１，Ｐ２，Ｐ３： ノード、 ＮＷ： Ｎウェル領域、 ＰＷ： Ｐウェル領域、 Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３），Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３），ＣＰ，ＣＴ： コンタクトプラグ、 ＢＥ： 下部電極、 ＴＥ： 上部電極。
【技術分野】
【０００１】
本発明は、強誘電体メモリのメモリセルのレイアウトに関する。
【背景技術】
【０００２】
強誘電体メモリのセルアレイ構造の一つに、ＴＣ並列ユニット直列接続型がある。これは、並列接続されたセルトランジスタ（T）とキャパシタ（C）からなる複数のセルユニットが直列接続された構造を有している。この構造は、大きなメモリ容量を実現できる構造として注目を集めている。
【０００３】
また、近年では、強誘電体メモリの低電圧化の要求から、セルトランジスタをＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタから構成するＣＭＯＳ型セルトランジスタが提案されている（例えば、特許文献１参照）。
【０００４】
しかし、この場合、セルトランジスタをＣＭＯＳ型にするのであるから、当然に、セルサイズの増加は避けられない。
【特許文献１】特開平１１−１７７０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低電圧動作可能で、かつ、セルサイズが小さい強誘電体メモリを提案する。
【課題を解決するための手段】
【０００６】
本発明の例に関わる強誘電体メモリは、ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第３配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを備え、前記第１及び第２強誘電体キャパシタの第２電極は、共に、前記ノードＮ２又は前記ノードＰ２に接続される。
【発明の効果】
【０００７】
本発明の例によれば、低電圧動作可能で、かつ、セルサイズが小さい強誘電体メモリを提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【０００９】
１． 対象となるセルアレイ構造
まず、本発明の例の対象となるセルアレイ構造について説明する。
【００１０】
(1) 通常のセルアレイ構造
図１は、通常のＴＣ並列ユニット直列接続型強誘電体メモリの１つのブロックを示し、図２は、図１のブロックのデバイス構造の例を示している。
【００１１】
通常のＴＣ並列ユニット直列接続型強誘電体メモリでは、複数個のセルユニット（ＴＣ並列ユニット）の各々は、ＮチャネルＭＯＳトランジスタＴＮｉ（ｉ＝０，１，・・・７）と強誘電体キャパシタＣＦｉとから構成される。
【００１２】
ＮチャネルＭＯＳトランジスタＴＮｉのゲートは、ワード線ＷＬｉに接続される。強誘電体キャパシタＣＦｉの下部電極ＢＥは、コンタクトプラグＣＰを経由してＮチャネルＭＯＳトランジスタＴＮｉのＮ＋拡散層Ｓ／Ｄの一つに接続され、上部電極ＴＥは、コンタクトプラグＣＴを経由して配線Ｍ１に接続される。下部電極ＢＥと上部電極ＴＥとの間には、強誘電体ＦＥが配置される。
【００１３】
配線Ｍ１は、コンタクトプラグＣＳにより、ＮチャネルＭＯＳトランジスタＴＮｉのＮ＋拡散層Ｓ／Ｄの他の一つに電気的に接続される。
【００１４】
直列接続された複数個のセルユニットからなるユニット列の一端は、プレート線ＰＬに接続され、他端は、ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮを経由して、ビット線ＢＬに接続される。ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮのゲートは、ブロック選択信号線ＢＳに接続される。
【００１５】
ところで、データの読み出し時には、選択されたワード線をＬレベル、非選択のワード線をＨレベルにした後、ブロック選択信号線ＢＳをＨレベルにし、プレート線ＰＬにＬレベルからＨレベルに変化するパルス信号を与える。
【００１６】
これにより、選択されたメモリセルのデータ、即ち、強誘電体キャパシタに蓄積されたデータがビット線ＢＬに出力される。ビット線ＢＬの電位変化をセンスアンプで検出すれば、選択されたメモリセルのデータを判定できる。
【００１７】
しかし、この時、非選択のワード線のＨレベルは、ビット線ＢＬ及びプレート線ＰＬの電位よりも、セルトランジスタ（ＮチャネルＭＯＳトランジスタ）の閾値電圧分又はそれ以上に高くする必要がある。そのようにしないと、セルトランジスタのトランスファーゲートとしての機能（転送電位の低下防止）を十分に発揮できなくなり、また、同時に、非選択のメモリセル（強誘電体キャパシタ）の両端に電位差が生じてデータ破壊の原因となるからである。
【００１８】
このため、通常の強誘電体メモリでは、非選択のワード線のＨレベルを生成するために高電圧が必要となる。
【００１９】
(2) 本発明の例の対象となるセルアレイ構造
図３は、本発明の例の対象となるＣＭＯＳ型セルトランジスタを有する複数個のセルユニットからなるブロックを示している。
【００２０】
複数個（本例では、８個）のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮｉ（ｉ＝０，１，・・・７）、ＰチャネルＭＯＳトランジスタＴＰｉ及び強誘電体キャパシタＣＦｉから構成される。ＮチャネルＭＯＳトランジスタＴＮｉとＰチャネルＭＯＳトランジスタＴＰｉは、ＣＭＯＳ型トランスファーゲートを構成しており、ＣＭＯＳ型トランスファーゲートと強誘電体キャパシタＣＦｉは、並列接続される。
【００２１】
また、ＮチャネルＭＯＳトランジスタＴＮｉ、ＰチャネルＭＯＳトランジスタＴＰｉ及び強誘電体キャパシタＣＦｉからなる複数個のセルユニットは、直列接続される。ＮチャネルＭＯＳトランジスタＴＮｉのゲートは、ワード線ＷＬｉに接続され、ＰチャネルＭＯＳトランジスタＴＰｉのゲートは、ワード線ｂＷＬｉに接続される。
【００２２】
直列接続された複数個のセルユニットからなるユニット列の一端は、プレート線ＰＬに接続され、他端は、ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮ及びブロック選択ＰチャネルＭＯＳトランジスタＴＢＰからなるＣＭＯＳ型トランスファーゲートを経由して、ビット線ＢＬに接続される。
【００２３】
ブロック選択ＮチャネルＭＯＳトランジスタＴＢＮのゲートは、ブロック選択信号線ＢＳに接続され、ブロック選択ＰチャネルＭＯＳトランジスタＴＢＰのゲートは、ブロック選択信号線ｂＢＳに接続される。
【００２４】
データの読み出し時には、選択されたワード線をＬレベル、非選択のワード線をＨレベルにした後、ブロック選択信号線ＢＳをＨレベル、ブロック選択信号線ｂＢＳをＬレベルにし、プレート線ＰＬにＬレベルからＨレベルに変化するパルス信号を与える。
【００２５】
これにより、選択されたメモリセルのデータ、即ち、強誘電体キャパシタに蓄積されたデータがビット線ＢＬに出力される。ビット線ＢＬの電位変化をセンスアンプで検出すれば、選択されたメモリセルのデータを判定できる。
【００２６】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００２７】
(1) 第１実施の形態
図４は、第１実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【００２８】
本例では、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【００２９】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【００３０】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【００３１】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【００３２】
ノードＰ１，Ｎ１と強誘電体キャパシタＣＦ１の一端は、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。また、ノードＰ３，Ｎ３と強誘電体キャパシタＣＦ２の一端も、第１メタル層Ｍ１により、互いに電気的に接続される。強誘電体キャパシタＣＦ１，ＣＦ２の他端は、互いに電気的に接続され、さらに、その接続点は、ノードＮ２に電気的に接続される。
【００３３】
ノードＰ２，Ｎ２は、第１メタル層Ｍ１上の第２メタル層（第２配線層）Ｍ２により、互いに電気的に接続される。ワード線ｂＷＬ１，ｂＷＬ２は、第２メタル層Ｍ２に形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【００３４】
ワード線ＷＬ１，ＷＬ２は、第２メタル層Ｍ２上の第３メタル層（第３配線層）Ｍ３に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。
【００３５】
尚、本例では、強誘電体キャパシタＣＦ１，ＣＦ２の他端は、ノードＮ２、即ち、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のＮ型拡散層に接続されるが、これに代えて、ノードＰ２、即ち、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のＰ型拡散層に接続されるような構成にしてもよい。
【００３６】
また、本例では、ワード線ｂＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成しているが、これに代えて、ワード線ＷＬ１，ＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ｂＷＬ２を第３メタル層Ｍ３に形成してもよい。
【００３７】
図５乃至図８は、図４の回路図を半導体基板上に実現した場合のレイアウトを示している。
【００３８】
尚、図５乃至図８は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【００３９】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図５に示すようになる。
【００４０】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【００４１】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【００４２】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ２，Ｎ３は、図４におけるノードＮ１，Ｎ２，Ｎ３に対応している。
【００４３】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ２，Ｐ３は、図４におけるノードＰ１，Ｐ２，Ｐ３に対応している。
【００４４】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【００４５】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【００４６】
強誘電体キャパシタＣＦ１，ＣＦ２の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＮ型拡散層に接続される。強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【００４７】
このような図５のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図６に示すようになる。
【００４８】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１），ＣＴを互いに電気的に接続する配線Ｖ１、及び、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３），ＣＴを互いに電気的に接続する配線Ｖ１が形成される。また、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層、及び、コンタクトプラグＣ（Ｎ２），Ｃ（Ｐ２）に接続される中間層が形成される。
【００４９】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図７に示すようになる。
【００５０】
第２メタル層Ｍ２内には、ワード線ｂＷＬ１，ｂＷＬ２が形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。また、第２メタル層Ｍ２内には、コンタクトプラグＣ（Ｐ２），Ｃ（Ｎ２）を互いに電気的に接続する配線Ｖ２、及び、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のゲート電極Ｇに接続される中間層が形成される。
【００５１】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図８に示すようになる。
【００５２】
第３メタル層Ｍ３内には、ワード線ＷＬ１，ＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。
【００５３】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【００５４】
このように、第１実施の形態に関わるレイアウトでは、直列接続される複数のＮチャネルＭＯＳトランジスタＴＮｉと直列接続される複数のＰチャネルＭＯＳトランジスタＴＰｉとを並んで配置し、かつ、これらの間に直列接続される複数の強誘電体キャパシタＣＦｉを配置している。また、セルユニット内のＣＭＯＳ型セルトランジスタと強誘電体キャパシタとは、第１及び第２メタル層Ｍ１，Ｍ２により互いに電気的に接続され、ワード線ＷＬｉ，ｂＷＬｉは、第２及び第３メタル層Ｍ２，Ｍ３に形成される。
【００５５】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【００５６】
(2) 第２実施の形態
図９は、第２実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【００５７】
本例においても、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【００５８】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【００５９】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【００６０】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【００６１】
ノードＰ１，Ｎ１と強誘電体キャパシタＣＦ１の一端は、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。また、ノードＰ３，Ｎ３と強誘電体キャパシタＣＦ２の一端も、第１メタル層Ｍ１により、互いに電気的に接続される。強誘電体キャパシタＣＦ１の他端は、ノードＰ２に電気的に接続され、強誘電体キャパシタＣＦ２の他端は、ノードＮ２に電気的に接続される。
【００６２】
ノードＰ２，Ｎ２は、第１メタル層Ｍ１上の第２メタル層（第２配線層）Ｍ２により、互いに電気的に接続される。ワード線ＷＬ１，ＷＬ２は、第２メタル層Ｍ２に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。
【００６３】
ワード線ｂＷＬ１，ｂＷＬ２は、第２メタル層Ｍ２上の第３メタル層（第３配線層）Ｍ３に形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【００６４】
尚、本例では、強誘電体キャパシタＣＦ１の他端を、ノードＰ２、即ち、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のＰ型拡散層に接続しているが、これに代えて、ノードＮ２、即ち、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のＮ型拡散層に接続してもよい。
【００６５】
また、本例では、強誘電体キャパシタＣＦ２の他端を、ノードＮ２、即ち、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のＮ型拡散層に接続しているが、これに代えて、ノードＰ２、即ち、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のＰ型拡散層に接続してもよい。
【００６６】
さらに、本例では、ワード線ＷＬ１，ＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ｂＷＬ２を第３メタル層Ｍ３に形成しているが、これに代えて、ワード線ｂＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成してもよい。
【００６７】
図１０乃至図１３は、図９の回路図を半導体基板上に実現した場合のレイアウトを示している。
【００６８】
尚、図１０乃至図１３は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【００６９】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図１０に示すようになる。
【００７０】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【００７１】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【００７２】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ２，Ｎ３は、図９におけるノードＮ１，Ｎ２，Ｎ３に対応している。
【００７３】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ２，Ｐ３は、図９におけるノードＰ１，Ｐ２，Ｐ３に対応している。
【００７４】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【００７５】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【００７６】
強誘電体キャパシタＣＦ１の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＰ型拡散層（ノードＰ２）に接続される。強誘電体キャパシタＣＦ２の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＮ型拡散層（ノードＮ２）に接続される。
【００７７】
強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、それぞれ、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【００７８】
このような図１０のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図１１に示すようになる。
【００７９】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１），ＣＴを互いに電気的に接続する配線Ｖ１、及び、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３），ＣＴを互いに電気的に接続する配線Ｖ１が形成される。
【００８０】
また、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層、及び、コンタクトプラグＣ（Ｎ２），Ｃ（Ｐ２）に接続される中間層が形成される。
【００８１】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図１２に示すようになる。
【００８２】
第２メタル層Ｍ２内には、ワード線ＷＬ１，ＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。また、第２メタル層Ｍ２内には、コンタクトプラグＣ（Ｐ２），Ｃ（Ｎ２）を互いに電気的に接続する配線Ｖ２が形成される。
【００８３】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図１３に示すようになる。
【００８４】
第３メタル層Ｍ３内には、ワード線ｂＷＬ１，ｂＷＬ２が形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。
【００８５】
尚、ＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートは、それぞれ、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向のセル同士で共用される。
【００８６】
従って、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２とＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートとのコンタクトは、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向に隣接する２つのブロックのいずれか一方でとられていればよい。
【００８７】
ここでは、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のコンタクトは、図１０に示されるブロック内でとられているが、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２のコンタクトは、図１０に示されるブロックに隣接するブロック内でとられるため、図示されていない。
【００８８】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【００８９】
このように、第２実施の形態に関わるレイアウトでは、ＰチャネルＭＯＳトランジスタＴＰｉと強誘電体キャパシタＣＦｉを並列接続した第１ユニットと、ＮチャネルＭＯＳトランジスタＴＮｉと強誘電体キャパシタＣＦｉを並列接続した第２ユニットとを、交互に配置している。
【００９０】
また、第１及び第２メタル層Ｍ１，Ｍ２を用いて、第１ユニットに関しては、ＮチャネルＭＯＳトランジスタＴＮｉをＰチャネルＭＯＳトランジスタＴＰｉに並列接続し、第２ユニットに関しては、ＰチャネルＭＯＳトランジスタＴＰｉをＮチャネルＭＯＳトランジスタＴＮｉに並列接続している。
【００９１】
さらに、ワード線ＷＬｉ，ｂＷＬｉについては、第２及び第３メタル層Ｍ２，Ｍ３に形成される。
【００９２】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【００９３】
(3) 第３実施の形態
図１４は、第３実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【００９４】
本例においても、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【００９５】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【００９６】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【００９７】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【００９８】
ノードＰ２，Ｎ２と強誘電体キャパシタＣＦ１，ＣＦ２の一端は、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。強誘電体キャパシタＣＦ１の他端は、ノードＰ１に電気的に接続され、強誘電体キャパシタＣＦ２の他端は、ノードＮ３に電気的に接続される。
【００９９】
ノードＰ１，Ｎ１は、第１メタル層Ｍ１上の第２メタル層（第２配線層）Ｍ２により、互いに電気的に接続される。また、ノードＰ３，Ｎ３も、第２メタル層Ｍ２により、互いに電気的に接続される。
【０１００】
ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２は、第３メタル層Ｍ３に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【０１０１】
尚、本例では、ノードＰ２，Ｎ２と強誘電体キャパシタＣＦ１，ＣＦ２の一端が第１メタル層Ｍ１により接続されるが、これに代えて、第２メタル層Ｍ２により接続されるようにしてもよい。この場合、ノードＰ１，Ｎ１を接続する配線とノードＰ３，Ｎ３を接続する配線は、第１メタル層Ｍ１に形成される。
【０１０２】
また、本例では、強誘電体キャパシタＣＦ１の他端は、ノードＰ１に電気的に接続され、強誘電体キャパシタＣＦ２の他端は、ノードＮ３に電気的に接続されているが、これに代えて、強誘電体キャパシタＣＦ１の他端をノードＮ１に電気的に接続し、強誘電体キャパシタＣＦ２の他端をノードＰ３に電気的に接続してもよい。
【０１０３】
図１５乃至図１８は、図１４の回路図を半導体基板上に実現した場合のレイアウトを示している。
【０１０４】
尚、図１５乃至図１８は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【０１０５】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図１５に示すようになる。
【０１０６】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【０１０７】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【０１０８】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ２，Ｎ３は、図１４におけるノードＮ１，Ｎ２，Ｎ３に対応している。
【０１０９】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ２，Ｐ３は、図１４におけるノードＰ１，Ｐ２，Ｐ３に対応している。
【０１１０】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【０１１１】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【０１１２】
強誘電体キャパシタＣＦ１の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＰ型拡散層（ノードＰ１）に接続される。強誘電体キャパシタＣＦ２の下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＮ型拡散層（ノードＮ３）に接続される。
【０１１３】
強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、それぞれ、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【０１１４】
このような図１５のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図１６に示すようになる。
【０１１５】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ２），Ｃ（Ｎ２）及び強誘電体キャパシタＣＦ１，ＣＦ２に接続されるコンタクトプラグＣＴをそれぞれ互いに電気的に接続する配線Ｖ１が形成される。また、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層、及び、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ３），Ｃ（Ｎ１），Ｃ（Ｎ３）に接続される中間層が形成される。
【０１１６】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図１７に示すようになる。
【０１１７】
第２メタル層Ｍ２内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１）を互いに電気的に接続する配線Ｖ２、及び、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３）を互いに電気的に接続する配線Ｖ２が形成される。また、第２メタル層Ｍ２内には、ゲート電極Ｇに接続される中間層が形成される。
【０１１８】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図１８に示すようになる。
【０１１９】
第３メタル層Ｍ３内には、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。
【０１２０】
尚、ＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートは、それぞれ、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向のセル同士で共用される。
【０１２１】
従って、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２とＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２のゲートとのコンタクトは、ワード線ＷＬ１，ＷＬ２，ｂＷＬ１，ｂＷＬ２が延びる方向に隣接する２つのブロックのいずれか一方でとられていればよい。
【０１２２】
ここでは、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＰ２のコンタクトは、図１５に示されるブロック内でとられているが、ＰチャネルＭＯＳトランジスタＴＰ１のコンタクトは、図１５に示されるブロックに隣接するブロック内でとられるため、図示されていない。
【０１２３】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【０１２４】
このように、第３実施の形態に関わるレイアウトでは、第１及び第２メタル層Ｍ１，Ｍ２を用いて、ＰチャネルＭＯＳトランジスタＴＰｉ、ＮチャネルＭＯＳトランジスタＴＮｉ及び強誘電体キャパシタＣＦｉを並列接続したセルユニットを形成することができる。また、ワード線ＷＬｉ，ｂＷＬｉは、第３メタル層Ｍ３に形成される。
【０１２５】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【０１２６】
(4) 第４実施の形態
図１９は、第４実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルのレイアウトの概要を示している。
【０１２７】
本例においても、２個のセルユニット（ＴＣ並列ユニット）のみを示しているが、セルユニットの数が２個を超える場合には、同じパターンが繰り返される。例えば、同図中のノードＰ３，Ｎ３をノードＰ１，Ｎ１として、ノードＰ１，Ｎ１→ノードＰ２，Ｎ２→ノードＰ３，Ｎ３の順で、セルユニットを１個ずつ増やすことができる。
【０１２８】
１つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ１、ＰチャネルＭＯＳトランジスタＴＰ１及び強誘電体キャパシタＣＦ１から構成され、２つ目のセルユニットは、ＮチャネルＭＯＳトランジスタＴＮ２、ＰチャネルＭＯＳトランジスタＴＰ２及び強誘電体キャパシタＣＦ２から構成される。
【０１２９】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、直列接続され、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、直列接続される。
【０１３０】
ＮチャネルＭＯＳトランジスタＴＮ１の一端がノードＮ１（Ｎ１ノード）、他端がノードＮ２（Ｎ２ノード）となり、ＮチャネルＭＯＳトランジスタＴＮ２の一端がノードＮ２、他端がノードＮ３（Ｎ３ノード）となる。また、ＰチャネルＭＯＳトランジスタＴＰ１の一端がノードＰ１（Ｐ１ノード）、他端がノードＰ２（Ｐ２ノード）となり、ＰチャネルＭＯＳトランジスタＴＰ２の一端がノードＰ２、他端をノードＰ３（Ｐ３ノード）となる。
【０１３１】
ノードＰ１，Ｎ１と強誘電体キャパシタＣＦ１の一端（上部電極）ＴＥは、第１メタル層（第１配線層）Ｍ１により、互いに電気的に接続される。ノードＰ３，Ｎ３と強誘電体キャパシタＣＦ２の一端（上部電極）ＴＥも、第１メタル層Ｍ１により、互いに電気的に接続される。
【０１３２】
強誘電体キャパシタＣＦ１，ＣＦ２の他端（下部電極）ＢＥは、ノードＰ２，Ｎ２に電気的に接続される。ここで、本例では、強誘電体キャパシタＣＦ１，ＣＦ２が一つの下部電極ＢＥを共有している点に特徴を有する。
【０１３３】
ワード線ｂＷＬ１，ＷＬ２は、第２メタル層Ｍ２に形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに接続される。
【０１３４】
ワード線ＷＬ１，ｂＷＬ２は、第３メタル層Ｍ３に形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【０１３５】
尚、本例では、ワード線ｂＷＬ１，ＷＬ２が第２メタル層Ｍ２に形成され、ワード線ＷＬ１，ｂＷＬ２が第３メタル層Ｍ３に形成されるが、これに代えて、ワード線ＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成してもよい。
【０１３６】
また、本例では、ワード線ＷＬ１，ＷＬ２を第２メタル層Ｍ２に形成し、ワード線ｂＷＬ１，ｂＷＬ２を第３メタル層Ｍ３に形成することも、ワード線ｂＷＬ１，ｂＷＬ２を第２メタル層Ｍ２に形成し、ワード線ＷＬ１，ＷＬ２を第３メタル層Ｍ３に形成することも可能である。
【０１３７】
図２０乃至図２３は、図１９の回路図を半導体基板上に実現した場合のレイアウトを示している。
【０１３８】
尚、図２０乃至図２３は、それぞれ同一部分を示しており、本例におけるメモリセルのレイアウトを分かり易くするために、配線層ごとに、分けて記載したものである。
【０１３９】
まず、ＭＯＳトランジスタのゲートとなるポリシリコン層が形成された状態のレイアウトは、図２０に示すようになる。
【０１４０】
半導体基板上には、Ｎウェル領域ＮＷとＰウェル領域ＰＷが形成される。Ｎウェル領域ＮＷとＰウェル領域ＰＷは、それぞれ、素子領域（アクティブエリア）ＡＡとそれ以外の素子分離領域とに分けられる。
【０１４１】
素子領域ＡＡ内には、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２及びＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【０１４２】
ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は、素子領域ＡＡ内に形成されるＮ型拡散層とゲート電極Ｇから構成される。Ｎ型拡散層上には、コンタクトプラグＣ（Ｎ１），Ｃ（Ｎ３）が形成される。尚、Ｃ（Ｎ１），Ｃ（Ｎ３）の括弧内のＮ１，Ｎ３は、図１９におけるノードＮ１，Ｎ３に対応している。
【０１４３】
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は、素子領域ＡＡ内に形成されるＰ型拡散層とゲート電極Ｇから構成される。Ｐ型拡散層上には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｐ３）が形成される。尚、Ｃ（Ｐ１），Ｃ（Ｐ３）の括弧内のＰ１，Ｐ３は、図１９におけるノードＰ１，Ｐ３に対応している。
【０１４４】
ゲート電極Ｇは、不純物を含んだ導電性ポリシリコン層から構成される。
【０１４５】
強誘電体キャパシタＣＦ１，ＣＦ２は、それぞれ、下部電極ＢＥ、上部電極ＴＥ及びこれらの間に配置される強誘電体ＦＥとから構成される。
【０１４６】
但し、本例では、強誘電体キャパシタＣＦ１，ＣＦ２の下部電極ＢＥは、一体化され、一つの導電層（金属板）により構成される。下部電極ＢＥは、コンタクトプラグＣＰにより、素子領域ＡＡ内のＰ型拡散層（ノードＰ２）及びＮ型拡散層（ノードＮ２）に接続される。
【０１４７】
強誘電体キャパシタＣＦ１，ＣＦ２の上部電極ＴＥ上には、それぞれ、後述する第１メタル層Ｍ１にコンタクトをとるためのコンタクトプラグＣＴが形成される。
【０１４８】
このような図２０のレイアウト上に第１メタル層Ｍ１が形成される。第１メタル層Ｍ１のレイアウトは、図２１に示すようになる。
【０１４９】
第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ１），Ｃ（Ｎ１）及び強誘電体キャパシタＣＦ２に接続されるコンタクトプラグＣＴを互いに電気的に接続する配線Ｖ１が形成される。また、第１メタル層Ｍ１内には、コンタクトプラグＣ（Ｐ３），Ｃ（Ｎ３）及び強誘電体キャパシタＣＦ１に接続されるコンタクトプラグＣＴを互いに電気的に接続する配線Ｖ１が形成される。
【０１５０】
さらに、第１メタル層Ｍ１内には、ゲート電極Ｇに接続される中間層が形成される。
【０１５１】
第１メタル層Ｍ１上には、第２メタル層Ｍ２が形成される。第２メタル層Ｍ２のレイアウトは、図２２に示すようになる。
【０１５２】
第２メタル層Ｍ２内には、ワード線ｂＷＬ１，ＷＬ２が形成される。ワード線ｂＷＬ１は、ＰチャネルＭＯＳトランジスタＴＰ１のゲート電極Ｇに接続され、ワード線ＷＬ２は、ＮチャネルＭＯＳトランジスタＴＮ２のゲート電極Ｇに接続される。また、第２メタル層Ｍ２内には、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇ及びＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される中間層が形成される。
【０１５３】
第２メタル層Ｍ２上には、第３メタル層Ｍ３が形成される。第３メタル層Ｍ３のレイアウトは、図２３に示すようになる。
【０１５４】
第３メタル層Ｍ３内には、ワード線ＷＬ１，ｂＷＬ２が形成される。ワード線ＷＬ１は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート電極Ｇに接続され、ワード線ｂＷＬ２は、ＰチャネルＭＯＳトランジスタＴＰ２のゲート電極Ｇに接続される。
【０１５５】
以上の２つのセルユニットからなるレイアウトを４つ直列に並べて８つのセルユニットを形成すれば、図３に示すようなＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを提供できる。
【０１５６】
このように、第４実施の形態に関わるレイアウトでは、２つのセルユニット内の強誘電体キャパシタの下部電極ＢＥを共有化し、かつ、第１メタル層Ｍ１を用いて、ＰチャネルＭＯＳトランジスタＴＰｉ、ＮチャネルＭＯＳトランジスタＴＮｉ及び強誘電体キャパシタＣＦｉを並列接続している。この場合、強誘電体キャパシタの下部電極ＢＥは、キャパシタ電極としての機能と併せて、ノードＰ２，Ｎ２を電気的に接続する機能を果たす。また、ワード線ＷＬｉ，ｂＷＬｉは、第２及び第３メタル層Ｍ２，Ｍ３に形成される。
【０１５７】
従って、セルサイズの増大を最小限に抑えたＣＭＯＳ型セルトランジスタを有するＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【０１５８】
３． その他
以上、本発明の例によれば、まず、ＣＭＯＳ型セルトランジスタを採用しているため、非選択のワード線電位を高くしなくても、非選択のセルトランジスタにおける転送機能が劣化することがない。つまり、読み出し時において、いわゆる閾値落ちがないため、セルトランジスタの２つの拡散層の電位は同じであり、強誘電体キャパシタに不要なストレスが印加されることもなくなる。
【０１５９】
これにより、低電圧化、高速化、信頼性の向上を実現できる。また、同時に、昇圧回路が不要になるため、周辺回路の設計が容易になると共に、その面積も小さくすることができる。
【０１６０】
そして、本発明の例によれば、このようなＣＭＯＳ型セルトランジスタを採用した場合であっても、第１乃至第４実施の形態に示すようなメモリセルのレイアウトを採用することにより、メモリセルアレイの面積を大きくすることもない。例えば、本発明のレイアウトによれば、ＳＲＡＭ並みのセルサイズ、約１．１１μｍ２を実現できる。
【０１６１】
このように、本発明の例によれば、低電圧動作が可能で、かつ、セルサイズも小さいＴＣ並列ユニット直列接続型強誘電体メモリを実現できる。
【０１６２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１６３】
【図１】ＴＣ並列ユニット直列接続型強誘電体メモリの１つのブロックを示す回路図。
【図２】図１のセルユニットのデバイス構造を示す断面図。
【図３】本発明の例の対象となる強誘電体メモリの１つのブロックを示す回路図。
【図４】第１実施の形態に関わるレイアウトの概要を示す回路図。
【図５】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図６】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図７】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図８】第１実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図９】第２実施の形態に関わるレイアウトの概要を示す回路図。
【図１０】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１１】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１２】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１３】第２実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１４】第３実施の形態に関わるレイアウトの概要を示す回路図。
【図１５】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１６】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１７】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１８】第３実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図１９】第４実施の形態に関わるレイアウトの概要を示す回路図。
【図２０】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図２１】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図２２】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【図２３】第４実施の形態に関わるセルユニットのレイアウトを示す平面図。
【符号の説明】
【０１６４】
ＴＮ１，ＴＮ２，・・・ＴＮ７： ＮチャネルＭＯＳトランジスタ、 ＴＰ１，ＴＰ２，・・・ＴＰ７： ＰチャネルＭＯＳトランジスタ、 ＴＢＮ： ブロック選択ＮチャネルＭＯＳトランジスタ、 ＴＢＰ： ブロック選択ＰチャネルＭＯＳトランジスタ、 ＣＦ０，ＣＦ１，・・・ＣＦ７： 強誘電体キャパシタ、 ＷＬ１，ＷＬ２，・・・ＷＬ７，ｂＷＬ１，ｂＷＬ２，・・・ｂＷＬ７： ワード線、 Ｎ１，Ｎ２，Ｎ３，Ｐ１，Ｐ２，Ｐ３： ノード、 ＮＷ： Ｎウェル領域、 ＰＷ： Ｐウェル領域、 Ｃ（Ｐ１），Ｃ（Ｐ２），Ｃ（Ｐ３），Ｃ（Ｎ１），Ｃ（Ｎ２），Ｃ（Ｎ３），ＣＰ，ＣＴ： コンタクトプラグ、 ＢＥ： 下部電極、 ＴＥ： 上部電極。
【特許請求の範囲】
【請求項１】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第３配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを具備し、前記第１及び第２強誘電体キャパシタの第２電極は、共に、前記ノードＮ２又は前記ノードＰ２に接続されることを特徴とする強誘電体メモリ。
【請求項２】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第３配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを具備し、前記第１強誘電体キャパシタの第２電極は、前記ノードＰ２又は前記ノードＮ２に接続され、前記第２強誘電体キャパシタの第２電極は、前記ノードＮ２又は前記ノードＰ２に接続されることを特徴とする強誘電体メモリ。
【請求項３】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第１配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第２配線と、前記第２配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第３配線と、第１電極が前記第１配線に接続される第１及び第２強誘電体キャパシタとを具備し、前記第１強誘電体キャパシタの第２電極は、前記ノードＰ１又は前記ノードＮ１に接続され、前記第２強誘電体キャパシタの第２電極は、前記ノードＮ３又は前記ノードＰ３に接続されることを特徴とする強誘電体メモリ。
【請求項４】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを具備し、前記第１及び第２強誘電体キャパシタの第２電極は、一つの電極として一体化され、前記一つの電極は、前記ノードＮ２及び前記ノードＰ２に接続されることを特徴とする強誘電体メモリ。
【請求項５】
前記第１及び第２強誘電体キャパシタの第２電極は、半導体基板内の拡散層に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体メモリ。
【請求項１】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第３配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを具備し、前記第１及び第２強誘電体キャパシタの第２電極は、共に、前記ノードＮ２又は前記ノードＰ２に接続されることを特徴とする強誘電体メモリ。
【請求項２】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第３配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを具備し、前記第１強誘電体キャパシタの第２電極は、前記ノードＰ２又は前記ノードＮ２に接続され、前記第２強誘電体キャパシタの第２電極は、前記ノードＮ２又は前記ノードＰ２に接続されることを特徴とする強誘電体メモリ。
【請求項３】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ２及び前記ノードＰ２を接続する第１配線と、前記第１配線層とは異なる第２配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第２配線と、前記第２配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第３配線と、第１電極が前記第１配線に接続される第１及び第２強誘電体キャパシタとを具備し、前記第１強誘電体キャパシタの第２電極は、前記ノードＰ１又は前記ノードＮ１に接続され、前記第２強誘電体キャパシタの第２電極は、前記ノードＮ３又は前記ノードＰ３に接続されることを特徴とする強誘電体メモリ。
【請求項４】
ノードＮ１とノードＮ２との間に接続される第１ＮチャネルＭＯＳトランジスタと、前記ノードＮ２とノードＮ３との間に接続される第２ＮチャネルＭＯＳトランジスタと、ノードＰ１とノードＰ２との間に接続される第１ＰチャネルＭＯＳトランジスタと、前記ノードＰ２とノードＰ３との間に接続される第２ＰチャネルＭＯＳトランジスタと、第１配線層内に形成され、前記ノードＮ１及び前記ノードＰ１を接続する第１配線と、前記第１配線層内に形成され、前記ノードＮ３及び前記ノードＰ３を接続する第２配線と、第１電極が前記第１配線に接続される第１強誘電体キャパシタと、第１電極が前記第２配線に接続される第２強誘電体キャパシタとを具備し、前記第１及び第２強誘電体キャパシタの第２電極は、一つの電極として一体化され、前記一つの電極は、前記ノードＮ２及び前記ノードＰ２に接続されることを特徴とする強誘電体メモリ。
【請求項５】
前記第１及び第２強誘電体キャパシタの第２電極は、半導体基板内の拡散層に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００６−１８６０３３（Ｐ２００６−１８６０３３Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７６６００（Ｐ２００４−３７６６００）
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]