アレイ状に配置された垂直型カーボン・ナノチューブ電界効果トランジスタを製造する方法、並びに、それによって形成された電界効果トランジスタ及びアレイ
【課題】 カーボン・ナノチューブ電界効果トランジスタと、カーボン・ナノチューブ電界効果トランジスタのアレイと、デバイス構造体とを製造するための方法、及び、該方法によって形成されたデバイス構造体のアレイを提供する。
【解決手段】 本方法は、ゲート電極層と、各々がソース/ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも1つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも1つの半導体カーボン・ナノチューブとを含む。ソース/ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。
【解決手段】 本方法は、ゲート電極層と、各々がソース/ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも1つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも1つの半導体カーボン・ナノチューブとを含む。ソース/ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイス製造に関し、より具体的には、垂直型カーボン・ナノチューブ電界効果トランジスタ及びそのアレイを構成する方法、並びに、こうした方法によって形成されたデバイス構造体及びデバイス構造体のアレイに関する。
【背景技術】
【0002】
従来の電界効果トランジスタ(FET)は、基本的な構成要素として集積回路(IC)チップの複雑な回路に一般的に組み込まれる、よく知られた通常のデバイスである。FET寸法の縮小によって、回路性能が向上し、ICチップ上に詰め込まれるFETの機能が増大してきた。しかしながら、従来の物質に関連するサイズの限界及びリソグラフィ・パターン形成に関連するコストによって、継続的な寸法縮小が阻まれる可能性がある。
【0003】
カーボン・ナノチューブは、半導体的な電子状態か導体的な電子状態のいずれかをとる、炭素原子の六角形リングからなる高アスペクト比を持つナノスケールの円柱である。FETアレイを形成するのに適したカーボン・ナノチューブを合成するための従来方法は、化学気相堆積(CVD)プロセスを利用する。具体的には、CVDプロセスは、炭素系反応物質の流れを平坦な基板上に位置する触媒物質に誘導し、そこで該反応物質が触媒作用を受けて、カーボン・ナノチューブを合成する。カーボン・ナノチューブは、活性化された炭素原子が触媒物質との界面に入ることによって、成長し、長くなる。次いで、カーボン・ナノチューブは、様々な最終用途に用いるために採取される。
【0004】
半導体カーボン・ナノチューブをチャネル領域として用い、金ソース電極と基板の表面に位置する金ドレイン電極との間に延びる半導体カーボン・ナノチューブの両端に接点を形成して、FETを製造することに成功した。カーボン・ナノチューブの下の、概ねソース電極とドレイン電極との間の基板内に、ゲート電極が定められる。基板の酸化表面が、埋め込みゲート電極とカーボン・ナノチューブとの間に位置するゲート誘電体を定める。
【0005】
ナノチューブFETは、カーボン・ナノチューブの寸法が小さいため、同等のシリコン・ベースのデバイス構造体に比べて遥かに低い電力を消費しながら確実にスイッチングするはずである。原子間力顕微鏡を用いて単一の半導体カーボン・ナノチューブを操作し、ソース電極とドレイン電極との間に正確に配置することによって、制御された実験室条件下でこうしたFETを形成するのに成功した。ナノチューブFETはまた、ランダムに分散した半導体カーボン・ナノチューブの集合の中から単一の半導体カーボン・ナノチューブがソース電極とドレイン電極との間に偶然に配置されることによって、形成された。
【発明の開示】
【発明が解決しようとする課題】
【0006】
ICチップの製造及び大量生産においては、FETの大規模アレイが求められる。カーボン・ナノチューブの従来の操作又は偶然の配置では、大量生産の要件を満たすことができない。残念なことに、カーボン・ナノチューブが長くなるにつれて、触媒物質へのCVD反応物質の流れは制限されるようになり、これが、ナノチューブの合成を遅くするか、場合によっては停止させることもある。特定のFET設計においては、触媒物質は、高アスペクト比の開口の底部に位置する場合があり、これが、反応物質の流れをさらに制限する。
【課題を解決するための手段】
【0007】
第1の態様によれば、垂直側壁と該垂直側壁を覆うゲート誘電体とを含むゲート電極と、該ゲート電極の該垂直側壁に隣接する位置において、対向する第1端部と第2端部との間に垂直に延びる少なくとも1つの半導体カーボン・ナノチューブと、該少なくとも1つの半導体カーボン・ナノチューブの該第1端部と電気的に結合された第1コンタクトと、該少なくとも1つの半導体カーボン・ナノチューブの該第2端部と電気的に結合された第2コンタクトと、を含む半導体デバイス構造体が提供される。
【0008】
1つの実施形態においては、半導体デバイス構造体は、半導体カーボン・ナノチューブをゲート電極と電気的に結合し、該導電性カーボン・ナノチューブの合成に関与する触媒パッドをさらに含む。
【0009】
1つの実施形態においては、少なくとも1つの半導体カーボン・ナノチューブは、単層半導体カーボン・ナノチューブである。
【0010】
1つの実施形態においては、半導体デバイスは、ゲート電極の垂直側壁に隣接する位置において垂直に延びる複数の半導体カーボン・ナノチューブをさらに含む。
【0011】
1つの実施形態においては、第1コンタクト(例えば、ソース)は、少なくとも1つの半導体カーボン・ナノチューブを成長させるのに有効な触媒物質であることを特徴とする触媒パッドを含む。この実施形態においては、少なくとも1つの半導体カーボン・ナノチューブの第1端部は、製造の際に触媒パッドから該第1端部に拡散する電気伝導率増加物質を組み込むことができる。
【0012】
1つの実施形態においては、半導体デバイス構造体は、第1コンタクトをゲート電極から電気的に分離するために、該第1コンタクトと該ゲート電極との間に配置された絶縁層をさらに含む。
【0013】
1つの実施形態においては、半導体デバイス構造体は、第2コンタクトをゲート電極から電気的に分離するために、該第2コンタクトと該ゲート電極との間に配置される絶縁層をさらに含む。
【0014】
1つの実施形態においては、半導体デバイス構造体は、第3コンタクトと、ゲート電極を該第3コンタクトと電気的に結合する少なくとも1つの導電性カーボン・ナノチューブと、をさらに含む。
【0015】
1つの実施形態においては、第2コンタクトは、少なくとも1つの半導体カーボン・ナノチューブの第2端部と電気的に結合された、垂直に延びる金属ポストを含む。この実施形態においては、第2コンタクトは、触媒パッドを金属ポストと結合するように、ゲート電極の真下に水平に延びる導電層を含むことができる。
【0016】
1つの実施形態においては、第2コンタクトは、少なくとも1つの半導体カーボン・ナノチューブの第2端部と電気的に結合された、少なくとも1つの垂直に延びる導電性カーボン・ナノチューブを含む。この実施形態においては、第2コンタクトは、触媒パッドを少なくとも1つの垂直に延びる導電性カーボン・ナノチューブと結合するように、ゲート電極の真下に水平に延びる導電層を含むことができる。
【0017】
好ましくは、ゲート誘電体によって覆われた垂直側壁を持つゲート電極と、該ゲート電極の該垂直側壁に隣接する位置において垂直に延びる半導体カーボン・ナノチューブと、を含む半導体デバイス構造体が提供される。ソースが、半導体カーボン・ナノチューブの一方の端部と電気的に結合されることが好ましく、ドレインが、半導体カーボン・ナノチューブの反対側の端部と電気的に結合されることが好ましい。多数の半導体デバイス構造体をアレイ状に配列し、メモリ回路又は論理回路のいずれかとして相互接続することができる。
【0018】
大量生産技術に対応した、カーボン・ナノチューブを組み込んだFETのアレイを合成する方法が提供されることが好ましく、この方法においては、FET構造体に組み込まれた触媒物質において生じるCVDナノチューブ合成プロセスは、反応物質の流れの制約によって制限されることはない。
【0019】
好ましくは、デバイス構造体を製造するための方法が提供される。本方法は、好ましくは、各々がソース・コンタクトと電気的に結合された複数の触媒パッドと、ゲート電極層と、該ゲート電極層を該複数の触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップを含む。本方法は、好ましくは、ゲート電極層内に複数のゲート電極を定めるように積層構造体を分割するステップをさらに含み、該ゲート電極層においては、隣接するゲート電極が反応物質通路によって分離され、かつ、該複数のゲート電極の対応する1つの垂直側壁に近い位置において複数の触媒パッドの各々の少なくとも一部が該反応物質通路に露出する。好ましくは、少なくとも1つの半導体カーボン・ナノチューブは、反応物質通路を通して反応物質を複数の触媒パッドの各々に誘導するステップを含む化学気相堆積プロセスを用いて、該複数の触媒パッドの各々の上に合成される。
【0020】
第2の態様によれば、複数の行と複数の列を特徴とするアレイ状に配列された、第1の態様の相互接続された複数の半導体デバイス構造体を含む回路が提供される。
【0021】
1つの実施形態においては、複数の半導体デバイス構造体は、メモリ回路として相互接続される。
【0022】
1つの実施形態においては、回路は、複数のワード線であって、その各々が、アレイにおける複数の行の対応する1つに位置する複数の半導体デバイス構造体の各々のゲート電極を電気的に相互接続する、複数のワード線と、複数のビット線であって、その各々が、アレイにおける複数の列の対応する1つに位置する複数の半導体デバイス構造体の各々の第2コンタクトを電気的に相互接続する、複数のビット線とをさらに含む。
【0023】
1つの実施形態においては、複数のワード線の各々は、複数の半導体デバイスのゲート電極を含む。
【0024】
1つの実施形態においては、複数のビット線の各々は、アレイにおける複数の行の対応する1つに位置する複数の半導体デバイス構造体の各々のソースを電気的に結合する導電ストライプを含む。
【0025】
1つの実施形態においては、回路は、複数の半導体デバイス構造体を支持する基板であって、該基板に垂直な方向に向いた表面積を特徴とする基板をさらに含み、該複数の半導体デバイス構造体は、該表面積の約20パーセントから約50パーセントまでの範囲の空間によって分離される。
【0026】
1つの実施形態においては、複数の半導体デバイス構造体は、論理回路として相互接続される。
【0027】
第3の態様によれば、半導体デバイス構造体のアレイを含む回路を製造するための方法であって、導電層と、各々が該導電層と電気的に結合された複数の第1触媒パッドと、ゲート電極層と、該ゲート電極層を該複数の第1触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップと、複数のゲート電極を該ゲート電極層内に定めるように該積層構造体を分割して、隣接するゲート電極が反応物質通路によって分離され、かつ、該複数のゲート電極の対応する1つの垂直側壁に近い位置において該複数の第1触媒パッドの各々の少なくとも一部が該反応物質通路に露出した、アレイを定めるステップと、化学気相堆積プロセスによって該複数の第1触媒パッドの各々の上に反応物質から少なくとも1つの半導体カーボン・ナノチューブを合成するために、該反応物質を該反応物質通路によって該複数の第1触媒パッドの各々に誘導するステップと、を含む方法が提供される。
【0028】
1つの実施形態においては、方法は、複数の第2触媒パッドをゲート電極上に形成するステップと、少なくとも1つの導電性カーボン・ナノチューブを該複数の第2触媒パッドの各々の上に合成するステップとをさらに含む。
【0029】
1つの実施形態においては、方法は、複数の第1触媒パッドの各々の活性領域を定めるステップをさらに含む。
【0030】
1つの実施形態においては、活性領域を定めるステップは、複数の第1触媒パッドの各々の第1の部分をマスクで覆うステップと、該第1の部分が該活性領域を定めるように、該マスクに対して選択的な該複数の第1触媒パッドの各々の第2の部分をエッチングするステップをさらに含む。
【0031】
1つの実施形態においては、マスクは、エッチング後にデバイス構造体から除去される一時的なスペーサである。
【0032】
1つの実施形態においては、方法は、複数の第1触媒パッドの対応する1つの上に合成された少なくとも1つの半導体カーボン・ナノチューブの第1端部と各々が電気的に結合された複数の第1コンタクトを形成するステップをさらに含む。
【0033】
1つの実施形態においては、アレイは、複数の行と複数の列に配列された半導体デバイス構造を特徴とし、方法は、導電層をパターン形成して、該アレイにおける複数の行の各々に位置するすべての半導体デバイスの第1コンタクトを各々が電気的に相互接続する複数のビット線を定めるステップをさらに含む。
【0034】
1つの実施形態においては、アレイは、複数の行と複数の列に配列された半導体デバイス構造を特徴とし、複数のゲート電極の各々は、該アレイにおける複数の列の対応する1つに位置する複数の半導体デバイスについてのワード線を定める。
【0035】
1つの実施形態においては、方法は、複数の第1触媒パッドの対応する1つの上に合成された少なくとも1つの半導体カーボン・ナノチューブの第2端部と各々が電気的に結合された複数の第2コンタクトを形成するステップをさらに含む。
【0036】
1つの実施形態においては、方法は、複数のゲート電極と、複数の第1コンタクトと、複数の第2コンタクトとを、論理回路として電気的に相互接続するステップをさらに含む。
【0037】
1つの実施形態においては、方法は、複数のゲート電極と、複数の第1コンタクトと、複数の第2コンタクトとを、メモリ回路として電気的に相互接続するステップをさらに含む。
【0038】
1つの実施形態においては、方法は、複数の第1触媒パッドの各々からその上にある少なくとも1つの半導体カーボン・ナノチューブの隣接する端部に電気伝導率増加物質を拡散させるステップをさらに含む。
【0039】
1つの実施形態においては、電気伝導率増加物質を拡散させるステップは、反応物質を反応物質通路によって複数の第1触媒パッドの各々に誘導した後に行われる。
【発明を実施するための最良の形態】
【0040】
ここで、本発明の実施形態を、添付図面を参照して例示のみの目的で説明する。
【0041】
様々な実施形態が、チャネル領域として半導体カーボン・ナノチューブを組み込み、必要に応じてゲート・コンタクト及び/又はソース・コンタクトの要素として導電性カーボン・ナノチューブを組み込んだ、電界効果トランジスタ(FET)のアレイを形成するための方法を提供する。隣接するFETは、カーボン・ナノチューブが長くなるにつれてナノチューブ合成を助ける触媒物質に向かうCVD反応物質の流れが制限されることにならないように、間隔をおいて配置されるナノチューブ合成が、著しい流れの制約によって妨げられないため、カーボン・ナノチューブは、より高速により長く成長させることができ、適切な大量生産技術によってFETのアレイを形成することができる。
【0042】
図1及び図2を参照すると、層積層体10が、完成したデバイス構造体54(図17及び図18)におけるソース/ドレイン接続に関与する導電性物質で構成される導電層14の多数の平行な列又はストライプによって覆われた基板12上に形成される。基板12は、シイコン(Si)、ガリウム砒素(GaAs)、ガラス、炭化シリコン(SiC)、及び二酸化シリコン(SiO2)を含むがこれらに限定されるものではない、いずれかの適切な基板物質で構成することができる。基板12が導電性物質で構成される場合には、基板12は、個々のデバイス構造体54が製造後に互いにショートしないように、絶縁物質(図示せず)によって覆われなければならない。層積層体10は、絶縁層20によってゲート導体18から分離された、パターン形成された触媒パッド16の層を含む。ゲート導体18は、低圧化学気相堆積(LPCVD)プロセスによって堆積した、高濃度ドープ多結晶シリコン(ポリシリコン)などの導電性物質のブランケット層からなる。
【0043】
絶縁層20は、適切な従来の堆積技術のいずれかによって堆積した、SiO2、窒化シリコン(Si3N4)、又は酸窒化シリコン(SiOxNy)などの絶縁物質の薄膜から形成される。基板12、導電層14、及びゲート導体18を形成する物質は、カーボン・ナノチューブの合成を触媒するものではない。
【0044】
触媒パッド16は、金属ハロゲン化物及び金属カルボニルなどの適切な前駆物質を用いる化学気相堆積(CVD)プロセス、スパッタリング、及び物理的気相体積(PVD)を含むがこれらに限定されるものではない従来の堆積技術のいずれかによって触媒物質のブランケット層を堆積させ、次いで標準的なリソグラフィ・プロセス及びサブトラクティブ・エッチング・プロセスを利用してブランケット層をパターン形成することによって、形成される。導電性である触媒パッド16は、導電層14のストライプが互いにショートしないように位置決めされる。触媒パッド16の触媒物質は、ナノチューブの成長を促進するのに適した化学反応条件の下で適切な反応物質にさらされたときに、半導体カーボン・ナノチューブの核を形成し、その合成又は成長を助けることが可能ないずれかの物質である。触媒パッド16に適した触媒物質は、鉄、ニッケル、コバルト、金属酸化物及び金属シリサイドといったこれらの金属の化合物、並びに、これらの金属の合金を含むが、これらに限定されるものではない。金属酸化物の場合には、触媒物質にアクセスするか、又は触媒物質を活性化するために、還元を行うことが必要な場合がある。触媒物質、又は、遷移金属、カリウム、ルビジウム、又は五フッ化ヒ素(AsF5)などの触媒物質と合金にされる物質は、後述されるように、拡散領域の電気伝導率を高めるために、適切な条件下で触媒パッド16から合成された半導体カーボン・ナノチューブ42(図13及び図14)内に選択的に拡散させることが可能である。
【0045】
本明細書における「垂直な(vertical)」、「水平な(horizontal)」などといった用語は、基準系を定めるために例として言及されるものであり、限定を目的とするものではない。本明細書で用いられる「水平な」という用語は、配向と関係なく、基板12の通常の面又は表面に平行な面として定義される。「垂直な」という用語は、今定義された水平方向に垂直な方向を指す。「上に(on)」、「の上方に(above)」、「の下方に(below)」、(「側壁」の場合のような)「側部(side)の」、「より高い(higher)」、「より低い(lower)」、「の上に(over)」、「の真下に(beneath)」、及び「の下に(under)」といった用語は、水平面に対して定義される。本発明の範囲から逸脱することなく、他の様々な基準系が用いられる場合があることを理解されたい。
【0046】
同じ参照番号が図1及び図2の同じ特徴を示す図3及び図4を参照すると、次の製造段階においては、絶縁層24が、ゲート導体18の上に堆積され、標準的なリソフラフィ及びエッチング・プロセスによってパターン形成される。絶縁層24は、カーボン・ナノチューブの合成を触媒しない、SiO2、Si3N4、又はSiOxNyなどの絶縁物質の薄膜で形成される。絶縁層24は、従来の適切な堆積技術のいずれかによって堆積させることができる。絶縁層20及び絶縁層24は、デバイス性能を最適化するために薄いものとすべきである。
【0047】
同じ参照符号が図3及び図4の同じ特徴を示す図5及び図6を参照すると、次の製造段階においては、層積層体10(図3及び図4)は、デバイス構造体54(図17及び図18)の矩形格子を共に定める導電層14のストライプと直角に延びる、実質的に同一の平行な柱状ゲート電極25のアレイを形成するようにパターン形成される。そのために、絶縁層24とゲート導体18の垂直に位置合わせされた部分が、触媒パッド16及び導電層14の領域も露出させる標準的なリソフラフィ及びエッチング・プロセスによって除去される。絶縁層20は、各々のゲート電極25を導電層14から電気的に分離する。メモリ用途においては、ゲート電極25の各々は、デバイス構造体54の対応する列におけるすべてのデバイス構造体54を選択するためのワード線26を定める。図5及び図6においてはゲート電極25が2つだけ示されているが、これは単なる例であり、特定の回路設計に適合するようにあらゆる数のゲート電極25をゲート導体18内に定めることができる。
【0048】
導電層14の隣接するストライプの各々は、絶縁層12の多数の平行ストライプの1つによって分離され、該隣接するストライプは、絶縁層20及びゲート導体18の一部が除去されるときに露出される。導電層14のストライプは、デバイス構造体54の対応する行におけるすべてのデバイス構造体54を選択するためのビット線27を定める。ワード線26及びビット線27は、適切な回路(図示せず)とインターフェース接続され、選択されたワード線26と選択されたビット線27との交差部にある特定のデバイス構造体54を読み取るか、又はアドレス指定する。従って、メモリ・デバイス構造体54のアレイは、本発明のこの実施形態にしたがって定められる。
【0049】
同じ参照符号が図5及び図6の同じ特徴を示す図7及び図8を参照すると、次の製造段階においては、触媒パッド16、絶縁層20、及びゲート電極25の垂直面を覆う、SiO2又はSiOxNyで構成することができる一時スペーサ28が、形成される。一時スペーサ28の厚さ又は幅は、エッチング後に、カーボン・ナノチューブを合成するために最終的に反応物質にさらされる触媒パッド16の各々の触媒部位又は活性領域34を決定する。活性領域34のサイズは、その上に合成される半導体カーボン・ナノチューブ42(図13及び図14)の寸法を決定する際の因子であると考えられる。本発明の特定の実施形態においては、活性領域34の幅は、数ナノメートルのオーダーである。
【0050】
同じ参照符号が図7及び図8の同じ特徴を示す図9及び図10を参照すると、次の製造段階においては、活性領域34は、当業者であれば分かるように、ウェット・エッチング・プロセス又はドライ・エッチング・プロセスのいずれかを用いて、一時スペーサ28によりマスクされていない触媒パッド16の一部を除去することによって、定められる。活性領域34は、当業者であれば分かるように、ウェット・エッチング・プロセス又はドライ・エッチング・プロセスのいずれかを用いて一時スペーサ28を除去することによって、露出させる。エッチング・プロセス後に、結果として生じる構造体は、各々が所望の形状を有する活性領域34のアレイを含む。活性領域34の1つの列は、各々のゲート電極25と一直線になる。
【0051】
本発明の代替的な実施形態においては、触媒パッド16は、単層の厚さで堆積され、アニールされて、ナノ結晶を生成する。より小さなナノ結晶は、より小径のナノチューブ42(図13及び図14)の合成につながり、単層カーボン・ナノチューブ42の合成に有利となる。
【0052】
同じ参照符号が図9及び図10の同じ特徴を示す図11及び図12を参照すると、次の製造段階においては、絶縁層38が、各々のゲート電極25の垂直面に施される。絶縁層38は、酸化プロセスによって成長させたか、又はCVDプロセスによって堆積させた、SiO2などの適切ないずれかの絶縁物質又は誘電体物質で、構成することができる。絶縁層38は、完成したデバイス構造体54(図19及び図20)においてゲート誘電体として機能する。ワード線26は、平行な列として配列され、ビット線27は、活性領域34に通じる反応物質の流路となる対応する複数の空き容積又は空間39の1つによって分離された隣接するワード線26を有する平行な行として配列される。本発明の特定の実施形態においては、基板12に直角又は垂直な方向に見られる総面積に対する、空間39によって定められる面積の比率は、約20パーセントから約50パーセントの間であり、好ましくは約33パーセントである。絶縁層38の形成によって、活性領域34を形成する触媒物質が酸化するか、又はそうでなければ不活性化する場合がある。酸化した触媒物質は、約300℃から約600℃までの温度で水素ガス又はフォーミング・ガスを用いて還元することができ、この温度は、絶縁層38を還元する可能性を避けるように選択される。
【0053】
同じ参照符号が図11及び図12の同じ特徴を示す図13及び図14を参照すると、次の製造段階においては、カーボン・ナノチューブ42が、CVDプロセスによって活性領域34の上に成長又は合成される。カーボン・ナノチューブ42の長さは、典型的には、約50nmから約500nmであり、これは、概ねゲート電極25の垂直方向の高さに相当する。任意のスペーサ(図示せず)を触媒パッド16の活性領域34の垂直面周辺に施して、空間39を塞ぐ、及び/又は、望ましくないことに隣接するワード線26とビット線27との間に延びることによって不適切な電気的接続を形成する可能性がある、これらの垂直面からのナノチューブ合成を、無くすことができる。空間39内に露出した導電層14が、ナノチューブ合成を助ける導電性物質で構成される場合には、一時的なマスキング物質の層(図示せず)を施して、ナノチューブ合成中に導電層14の露出した水平面を覆い、次いでナノチューブ合成後に除去する必要がある。
【0054】
各々の活性領域34は、1つ又は複数の半導体カーボン・ナノチューブ42の合成を助ける。本発明の1つの実施形態においては、ナノチューブ合成条件及び反応物質、及び/又は、触媒パッド16を構成する触媒物質のタイプは、半導体カーボン・ナノチューブ42を活性領域34の上に選択的に成長させるように選択される。代替的には、活性領域34上の半導体カーボン・ナノチューブ42は、例えば導電性分子構造を有するナノチューブ42を破壊するのに十分な大きさの電流を加えることによって、導電性分子構造と半導体分子構造の両方を含むそのままの状態の(as-grown)ナノチューブ42の集合の中から優先的に選択することができる。導電性カーボン・ナノチューブの合成後破壊についての例示的な手法は、全体が引用によって本明細書に組み入れられる、同一譲受人の米国特許第6,423,583号に記載されている。
【0055】
カーボン・ナノチューブ42は、半導体電子状態を特徴とする構造を有する、正確に配置された結合炭素原子の六角形リングでできた中空の円筒形チューブを構成する。円筒形チューブは、活性領域34の寸法によって限定される約0.5nmから数ナノメートルまでの範囲の直径を有し、多層の場合には数ナノメートルの側壁の厚さを有するものとすることができる。カーボン・ナノチューブ42は、限定されるものではないが、同心円筒のような多層ナノチューブとするか、又は代替的には、単層ナノチューブとすることもできる。
【0056】
カーボン・ナノチューブ42は、垂直な方向に、又は、成長方向の垂直状態から考えられるわずかなずれ(例えば、傾き)が生じる場合があるため、少なくとも実質的に垂直な方向に、対応する活性領域34から上方に延びる。長くなったカーボン・ナノチューブ42は、ゲート電極25の隣接する垂直面に空間的に密接に追従又は合致することになる。ナノチューブ42の垂直方向性は、ナノチューブ42を空間39に存在する電界の方向に長くすることができるプラズマ強化CVDの場合には、特に明らかであると考えられる。理論に縛られることを望むわけではないが、ファン・デル・ワールス力が、長くなったカーボン・ナノチューブ42を絶縁層38の垂直面に引き付ける働きをするものと考えられる。
【0057】
カーボン・ナノチューブ42を合成するCVDプロセス又はプラズマ強化CVDプロセスは、触媒パッド16を形成する触媒物質上のカーボン・ナノチューブ成長を促進するのに適した成長条件下で供給される、一酸化炭素(CO)、エチレン(C2H4)、メタン(CH4)、アセチレン(C2H2)、キシレン(C6H4(CH3)2)、C2H2とアンモニア(NH3)の混合物、C2H2と窒素(N2)の混合物、C2H2と水素(H2)の混合物、エタノール(C2H6O)とN2の混合物を含むがこれらに限定されるものではない、いずれかの適切なガス状炭素系反応物質又は蒸発炭素系反応物質に依存することが好ましい。基板12は、CVD成長を促進及び/又は加速するのに適した温度まで加熱することができる。反応物質は、各々の活性領域34に供給され、そこで触媒物質と化学反応して、カーボン・ナノチューブ42の核を形成し、核形成後にその成長を持続させる。特に、反応物質は、ワード線26の間の空間39によって定められる容積における流れを著しく妨げることなく、半導体カーボン・ナノチューブ42の合成に関与する活性領域34まで、自由に流れる。合成は、カーボン・ナノチューブ42の各々と対応する活性領域34との間の界面における炭素原子の付加によって、行われると予想される。触媒パッド16の触媒物質は、半導体カーボン・ナノチューブ42を形成する反応の活性化エネルギーを減少させることによって、露出面で生じる化学反応によって自分自身が変換又は消費されることなく、カーボン・ナノチューブの合成に関与し、その合成を促進する。
【0058】
ナノチューブの合成中に、又は、ナノチューブの合成が完了し反応物質が存在しなくなった後の高温熱アニールによって、触媒物質から又は触媒物質と合金になった物質から出てくる原子を、半導体カーボン・ナノチューブ42の長さの領域内に拡散させることができる。拡散した種の存在が、絶縁層20の厚さに概ね等しいことが好ましい長さの拡散領域内において、半導体カーボン・ナノチューブ42の電気伝導率を増加させることになる。典型的には、拡散は、ナノチューブ合成の際の温度より高い温度で行われ、これが、カーボン・ナノチューブ42が合成された後にのみ、拡散を制御可能に促進する。言い換えれば、伝導を増加させる種は、合成中には触媒物質の活性領域34からカーボン・ナノチューブ42に移動せず、そうでなければ、これは、ゲート電極25と水平方向に並んだナノチューブ42の長さについてナノチューブ42の半導体特性を損なうことがある。
【0059】
同じ参照符号が図13及び図14の同じ特徴を示す図15及び図16を参照すると、次の製造段階においては、誘電体物質の充填層46を従来プロセスによってコンフォーマルに堆積させて、隣接するワード線26の間の空間39、及び存在する場合には、隣接する半導体カーボン・ナノチューブ42の間のいずれかの空間を充填する。充填層46は、例えば、CVDプロセスによって堆積させたSiO2、又は低誘電率を特徴とするスピンオン・ガラスとすることができる。充填層46は、絶縁層38に接触するか又はこれに近接するカーボン・ナノチューブ42の位置を安定させる。充填層46は、CMP又は他のいずれかの適切な平坦化技術によって平らに研磨され、SiO2などの別の絶縁層48を、平坦化した充填層46の上に堆積させる。研磨によって、絶縁層24の上面の水平面上方に突出する長いナノチューブ42を短くするのに十分な深さまで、充填層46が除去される。
【0060】
同じ参照符号が図15及び図16の同じ特徴を示す図17及び図18を参照すると、次の製造段階においては、標準的なリソグラフィ及びエッチング・プロセスによって絶縁層48内にコンタクト開口部を定め、必要に応じてコンタクト開口部の内側を1つ又は複数の障壁/付着強化層(図示せず)で覆い、タングステンなどの金属をブランケット堆積させてコンタクト開口部を金属プラグで充填し、次いで、CMPなどの適切ないずれかの平坦化技術により導電性物質の過剰な堆積部分を除去することによって、半導体カーボン・ナノチューブ42と電気的に結合されソース/ドレイン・コンタクト50と、ゲート電極25と電気的に結合されたゲート・コンタクト52が、形成される。カーボン・ナノチューブ42の一部の自由端又は先端は、コンタクト開口部がエッチングされたときに露出し、コンタクト開口部を対応する金属プラグで充填してソース/ドレイン・コンタクト50を形成した後に、対応するコンタクト50の内部に垂直に突出する。
【0061】
結果として得られる構造体は、電界効果トランジスタの相互接続行列アレイとして配列されたメモリ・デバイス構造体54を含むメモリ回路であり、構造体54の各々は、ゲート電極25によって定められるゲートと、ソース/ドレイン・コンタクト50と、触媒パッド16及び導電層14のストライプによって定められる第2のソース/ドレイン・コンタクトと、絶縁層38によって定められるゲート誘電体と、半導体カーボン・ナノチューブ42の長さに沿って定められる半導体チャネル領域とを含む。完成したデバイス構造体54の各々は、メモリ回路として作動するように、基板12の隣接領域上に支持された他のデバイス構造体54と電気的に結合される。
【0062】
図17及び図18において概略的に示される複数のキャパシタ55及び複数のキャパシタ56が、電荷蓄積のために、異なるワード線26のドレイン・コンタクト50と電気的に結合される。この構造体は、例えばS.AraiらのIEEE EEDM01−403(2001)においてより詳細に説明されており、その全体は引用によりここに組み入れられる。十分な電圧が導線57、59の1つから適切なワード線26に印加されたときに、電流が触媒パッド16からカーボン・ナノチューブ42を通って選択的に流れ、キャパシタ56に電荷が蓄積される。メモリ・デバイス構造体54は、該メモリ・デバイス構造体54のバイナリ状態を読み出し、書き込むのに用いられる、導電層14のストライプ(例えば、ビット線27)及びゲート電極25(例えば、ワード線26)によって、電気的に結合される。
【0063】
同じ参照符号が図1から図18の同じ特徴を示す図19及び図20を参照すると、本発明の代替的な実施形態によれば、メモリ・デバイス構造体58は、層積層体10において概ねゲート導体18(図1及び図2)を覆い、絶縁層24(図3及び図4)の下の位置に設けられる触媒パッド22の第2パターン形成層を含む。触媒パッド22を構成する触媒物質は、ナノチューブの成長を促進するのに適した化学反応条件の下で適切な反応物質にさらされたときに、カーボン・ナノチューブ44の核を形成し、その合成又は成長を助けることが可能ないずれかの電気伝導物質である。触媒パッド22に適した触媒物質は、触媒パッド16に関して上述した。多数のカーボン・ナノチューブ44の少なくとも一部が導電性電子状態を特徴とする構造を有する1つ又は複数のカーボン・ナノチューブ44は、CVD成長プロセスによって触媒パッド22の上に成長又は合成される。CVD成長プロセスを特徴付ける合成条件を変更して、導電性カーボン・ナノチューブ44を選択的に成長させることができる。カーボン・ナノチューブ44の長さは、典型的には、約10nmから約100nmである。ゲート・コンタクト52の代わりのゲート・コンタクト60は、カーボン・ナノチューブ44と電気的に結合され、したがって、ゲート電極25の対応する1つと電気的に結合される。
【0064】
本発明の1つの実施形態においては、図15及び図16に対応する製造段階の後に、標準的なリソグラフィ及びエッチング・プロセスによって、絶縁層24、充填層46、及び絶縁層48にコンタクト開口部を定めて、触媒パッド22を露出させる。カーボン・ナノチューブ44は、CVD成長プロセスによって合成され、コンタクト開口部は、ゲート電極60を形成するために金属プラグで充填される。カーボン・ナノチューブ44は、コンタクト開口部が対応する金属プラグで充填された後に、対応するゲート・コンタクト60の内部に垂直に突出する。
【0065】
絶縁層24は、層24の垂直端部が活性領域34の上にあるゲート電極25の垂直面から後退するように、水平方向に短くされる。絶縁層24の幅を短くすることによって、触媒パッド16の上に形成された湾曲したカーボン・ナノチューブ42(図15及び図16)の自由端が絶縁層24の垂直面に接触し、それによりゲート電極25の垂直面から間隔が開くという可能性も小さくなる。
【0066】
同じ参照符号が図1から図20の同じ特徴を示す図21及び図22を参照すると、論理デバイス構造体74の導電層14は、図1及び図2の製造段階に相当する製造段階においてエッチングされ、最終的に充填層46の一部で充填される層ストライプの不連続部を定める。結果として、図7及び図8において見ることができる導電層14のストライプと協働して、隣接するデバイス構造体74は、論理回路を形成する完成したデバイス構造体において意図的に相互接続されない限り、電気的に分離される。半導体デバイス構造体74は、間隔を置いて配置されたアイランドとして構成される実質的に同一のゲート電極66のアレイを形成するように標準的なリソグラフィ及びエッチング・プロセスを用いてゲート導体18をパターン形成することによって修正された層積層体10(図3及び図4)から構成される。ゲート電極66は、アレイの列及び行として配列され、アレイにおいては、隣接するゲート電極66は、半導体カーボン・ナノチューブ42の成長の際に活性領域34の対応する1つに通じる反応物質流路となる対応する複数の空間39の1つによって、分離される。
【0067】
標準的なリソグラフィ及びエッチング・プロセスによって、半導体カーボン・ナノチューブ42の一方の端部と電気的に結合されたソース/ドレイン・コンタクト68と、導電層14を介して半導体カーボン・ナノチューブ42の反対側の端部とソース接続を形成するように導電性パッド16と電気的に結合された金属ポスト80と、各々のゲート電極66と電気的に結合されたゲート・コンタクト70とが、絶縁層48内に形成される。先端を切断した形の導電層14の1つのストライプは、対応する金属ポスト80から各々のゲート電極66の真下に水平方向に延びて、関連する触媒パッド16と電気的に結合される。先端を切断した形の導電層14のストライプと、触媒パッド16と、金属ポスト80とは、全体で第2ソース/ドレイン・コンタクトを形成する。当業者であれば分かるように、導電性の金属線82、84、及び86は、論理回路として作動するように、それぞれソース/ドレイン・コンタクト68、ゲート・コンタクト70、及び金属ポスト80を相互接続する。
【0068】
同じ参照符号が図21及び図22の同じ特徴を示す図23及び図24を参照すると、本発明の代替的な実施形態によれば、論理デバイス構造体88はさらに、各々が少なくとも1つの導電性カーボン・ナノチューブ90の成長を助けることができる触媒物質から形成された触媒パッド76を含む。導電性の触媒パッド76は、触媒パッド16を形成するプロセスによって層積層体10に導入される。少なくとも一部が導電性の電子状態を有するカーボン・ナノチューブ90は、半導体カーボン・ナノチューブ42と、必要に応じてカーボン・ナノチューブ44(図19及び図20)とが合成される図13及び図14の製造段階に対応する製造段階において、合成される。標準的なリソグラフィ及びエッチング・プロセスによって絶縁層48内に形成されたソース/ドレイン・コンタクト92が、導電性カーボン・ナノチューブ90と電気的に結合される。カーボン・ナノチューブ90の自由端は、ソース/ドレイン・コンタクト92の内部に延びる。当業者であれば分かるように、ソース/ドレイン・コンタクト68と、ゲート・コンタクト70と、ソース/ドレイン・コンタクト92とは、論理回路として作動するように、それぞれ導電性の金属線82、84、及び86によって相互接続される。ゲート・コンタクト70もまた、一部を導電性カーボン・ナノチューブ44(示されていないが、図19及び図20に示されたカーボン・ナノチューブ44と同様)によって形成できるものと考えられる。
【0069】
本発明は種々の実施形態の説明によって示され、これらの実施形態は極めて詳細に説明されたが、特許請求の範囲をこうした詳細に制限するか、又は多少なりとも限定することは、本出願人の意図するところではない。当業者には、さらなる利点及び修正が容易に明らかになるであろう。このように、本発明は、その幅広い態様において、示され説明された特定の詳細、代表的な装置及び方法、並びに例示に限定されるものではない。したがって、出願人の一般的な発明概念の主旨又は範囲から逸脱することなく、こうした詳細から離れることができる。
【図面の簡単な説明】
【0070】
【図1】本発明の1つの実施形態による基板の一部の上面図である。
【図2】本発明の1つの実施形態による、概ね図1の線2−2に沿って切り取った断面図である。
【図3】本発明の1つの実施形態による、次の製造段階における図1の基板の上面図である。
【図4】本発明の1つの実施形態による、概ね図3の線4−4に沿って切り取った断面図である。
【図5】本発明の1つの実施形態による、次の製造段階における図3と同様の上面図である。
【図6】本発明の1つの実施形態による、概ね図5の線6−6に沿って切り取った断面図である。
【図7】本発明の1つの実施形態による、次の製造段階における図5と同様の上面図である。
【図8】本発明の1つの実施形態による、概ね図7の線8−8に沿って切り取った断面図である。
【図9】本発明の1つの実施形態による、次の製造段階における図7と同様の上面図である。
【図10】本発明の1つの実施形態による、概ね図9の線10−10に沿って切り取った断面図である。
【図11】本発明の1つの実施形態による、次の製造段階における図9と同様の上面図である。
【図12】本発明の1つの実施形態による、概ね図11の線12−12に沿って切り取った断面図である。
【図13】本発明の1つの実施形態による、次の製造段階における図11と同様の上面図である。
【図14】本発明の1つの実施形態による、概ね図13の線14−14に沿って切り取った断面図である。
【図15】本発明の1つの実施形態による、次の製造段階における図13と同様の上面図である。
【図16】本発明の1つの実施形態による、概ね図15の線16−16に沿って切り取った断面図である。
【図17】本発明の1つの実施形態による、次の製造段階における図15と同様の上面図である。
【図18】本発明の1つの実施形態による、概ね図17の線18−18に沿って切り取った断面図である。
【図19】本発明の代替的な実施形態によるデバイス構造体の、図17と同様の上面図である。
【図20】概ね図19の線20−20に沿って切り取った断面図である。
【図21】本発明の代替的な実施形態によるデバイス構造体の、図19と同様の上面図である。
【図22】概ね図21の線22−22に沿って切り取った断面図である。
【図23】本発明の代替的な実施形態によるデバイス構造体の、図21と同様の上面図である。
【図24】概ね図23の線24−24に沿って切り取った断面図である。
【技術分野】
【0001】
本発明は、半導体デバイス製造に関し、より具体的には、垂直型カーボン・ナノチューブ電界効果トランジスタ及びそのアレイを構成する方法、並びに、こうした方法によって形成されたデバイス構造体及びデバイス構造体のアレイに関する。
【背景技術】
【0002】
従来の電界効果トランジスタ(FET)は、基本的な構成要素として集積回路(IC)チップの複雑な回路に一般的に組み込まれる、よく知られた通常のデバイスである。FET寸法の縮小によって、回路性能が向上し、ICチップ上に詰め込まれるFETの機能が増大してきた。しかしながら、従来の物質に関連するサイズの限界及びリソグラフィ・パターン形成に関連するコストによって、継続的な寸法縮小が阻まれる可能性がある。
【0003】
カーボン・ナノチューブは、半導体的な電子状態か導体的な電子状態のいずれかをとる、炭素原子の六角形リングからなる高アスペクト比を持つナノスケールの円柱である。FETアレイを形成するのに適したカーボン・ナノチューブを合成するための従来方法は、化学気相堆積(CVD)プロセスを利用する。具体的には、CVDプロセスは、炭素系反応物質の流れを平坦な基板上に位置する触媒物質に誘導し、そこで該反応物質が触媒作用を受けて、カーボン・ナノチューブを合成する。カーボン・ナノチューブは、活性化された炭素原子が触媒物質との界面に入ることによって、成長し、長くなる。次いで、カーボン・ナノチューブは、様々な最終用途に用いるために採取される。
【0004】
半導体カーボン・ナノチューブをチャネル領域として用い、金ソース電極と基板の表面に位置する金ドレイン電極との間に延びる半導体カーボン・ナノチューブの両端に接点を形成して、FETを製造することに成功した。カーボン・ナノチューブの下の、概ねソース電極とドレイン電極との間の基板内に、ゲート電極が定められる。基板の酸化表面が、埋め込みゲート電極とカーボン・ナノチューブとの間に位置するゲート誘電体を定める。
【0005】
ナノチューブFETは、カーボン・ナノチューブの寸法が小さいため、同等のシリコン・ベースのデバイス構造体に比べて遥かに低い電力を消費しながら確実にスイッチングするはずである。原子間力顕微鏡を用いて単一の半導体カーボン・ナノチューブを操作し、ソース電極とドレイン電極との間に正確に配置することによって、制御された実験室条件下でこうしたFETを形成するのに成功した。ナノチューブFETはまた、ランダムに分散した半導体カーボン・ナノチューブの集合の中から単一の半導体カーボン・ナノチューブがソース電極とドレイン電極との間に偶然に配置されることによって、形成された。
【発明の開示】
【発明が解決しようとする課題】
【0006】
ICチップの製造及び大量生産においては、FETの大規模アレイが求められる。カーボン・ナノチューブの従来の操作又は偶然の配置では、大量生産の要件を満たすことができない。残念なことに、カーボン・ナノチューブが長くなるにつれて、触媒物質へのCVD反応物質の流れは制限されるようになり、これが、ナノチューブの合成を遅くするか、場合によっては停止させることもある。特定のFET設計においては、触媒物質は、高アスペクト比の開口の底部に位置する場合があり、これが、反応物質の流れをさらに制限する。
【課題を解決するための手段】
【0007】
第1の態様によれば、垂直側壁と該垂直側壁を覆うゲート誘電体とを含むゲート電極と、該ゲート電極の該垂直側壁に隣接する位置において、対向する第1端部と第2端部との間に垂直に延びる少なくとも1つの半導体カーボン・ナノチューブと、該少なくとも1つの半導体カーボン・ナノチューブの該第1端部と電気的に結合された第1コンタクトと、該少なくとも1つの半導体カーボン・ナノチューブの該第2端部と電気的に結合された第2コンタクトと、を含む半導体デバイス構造体が提供される。
【0008】
1つの実施形態においては、半導体デバイス構造体は、半導体カーボン・ナノチューブをゲート電極と電気的に結合し、該導電性カーボン・ナノチューブの合成に関与する触媒パッドをさらに含む。
【0009】
1つの実施形態においては、少なくとも1つの半導体カーボン・ナノチューブは、単層半導体カーボン・ナノチューブである。
【0010】
1つの実施形態においては、半導体デバイスは、ゲート電極の垂直側壁に隣接する位置において垂直に延びる複数の半導体カーボン・ナノチューブをさらに含む。
【0011】
1つの実施形態においては、第1コンタクト(例えば、ソース)は、少なくとも1つの半導体カーボン・ナノチューブを成長させるのに有効な触媒物質であることを特徴とする触媒パッドを含む。この実施形態においては、少なくとも1つの半導体カーボン・ナノチューブの第1端部は、製造の際に触媒パッドから該第1端部に拡散する電気伝導率増加物質を組み込むことができる。
【0012】
1つの実施形態においては、半導体デバイス構造体は、第1コンタクトをゲート電極から電気的に分離するために、該第1コンタクトと該ゲート電極との間に配置された絶縁層をさらに含む。
【0013】
1つの実施形態においては、半導体デバイス構造体は、第2コンタクトをゲート電極から電気的に分離するために、該第2コンタクトと該ゲート電極との間に配置される絶縁層をさらに含む。
【0014】
1つの実施形態においては、半導体デバイス構造体は、第3コンタクトと、ゲート電極を該第3コンタクトと電気的に結合する少なくとも1つの導電性カーボン・ナノチューブと、をさらに含む。
【0015】
1つの実施形態においては、第2コンタクトは、少なくとも1つの半導体カーボン・ナノチューブの第2端部と電気的に結合された、垂直に延びる金属ポストを含む。この実施形態においては、第2コンタクトは、触媒パッドを金属ポストと結合するように、ゲート電極の真下に水平に延びる導電層を含むことができる。
【0016】
1つの実施形態においては、第2コンタクトは、少なくとも1つの半導体カーボン・ナノチューブの第2端部と電気的に結合された、少なくとも1つの垂直に延びる導電性カーボン・ナノチューブを含む。この実施形態においては、第2コンタクトは、触媒パッドを少なくとも1つの垂直に延びる導電性カーボン・ナノチューブと結合するように、ゲート電極の真下に水平に延びる導電層を含むことができる。
【0017】
好ましくは、ゲート誘電体によって覆われた垂直側壁を持つゲート電極と、該ゲート電極の該垂直側壁に隣接する位置において垂直に延びる半導体カーボン・ナノチューブと、を含む半導体デバイス構造体が提供される。ソースが、半導体カーボン・ナノチューブの一方の端部と電気的に結合されることが好ましく、ドレインが、半導体カーボン・ナノチューブの反対側の端部と電気的に結合されることが好ましい。多数の半導体デバイス構造体をアレイ状に配列し、メモリ回路又は論理回路のいずれかとして相互接続することができる。
【0018】
大量生産技術に対応した、カーボン・ナノチューブを組み込んだFETのアレイを合成する方法が提供されることが好ましく、この方法においては、FET構造体に組み込まれた触媒物質において生じるCVDナノチューブ合成プロセスは、反応物質の流れの制約によって制限されることはない。
【0019】
好ましくは、デバイス構造体を製造するための方法が提供される。本方法は、好ましくは、各々がソース・コンタクトと電気的に結合された複数の触媒パッドと、ゲート電極層と、該ゲート電極層を該複数の触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップを含む。本方法は、好ましくは、ゲート電極層内に複数のゲート電極を定めるように積層構造体を分割するステップをさらに含み、該ゲート電極層においては、隣接するゲート電極が反応物質通路によって分離され、かつ、該複数のゲート電極の対応する1つの垂直側壁に近い位置において複数の触媒パッドの各々の少なくとも一部が該反応物質通路に露出する。好ましくは、少なくとも1つの半導体カーボン・ナノチューブは、反応物質通路を通して反応物質を複数の触媒パッドの各々に誘導するステップを含む化学気相堆積プロセスを用いて、該複数の触媒パッドの各々の上に合成される。
【0020】
第2の態様によれば、複数の行と複数の列を特徴とするアレイ状に配列された、第1の態様の相互接続された複数の半導体デバイス構造体を含む回路が提供される。
【0021】
1つの実施形態においては、複数の半導体デバイス構造体は、メモリ回路として相互接続される。
【0022】
1つの実施形態においては、回路は、複数のワード線であって、その各々が、アレイにおける複数の行の対応する1つに位置する複数の半導体デバイス構造体の各々のゲート電極を電気的に相互接続する、複数のワード線と、複数のビット線であって、その各々が、アレイにおける複数の列の対応する1つに位置する複数の半導体デバイス構造体の各々の第2コンタクトを電気的に相互接続する、複数のビット線とをさらに含む。
【0023】
1つの実施形態においては、複数のワード線の各々は、複数の半導体デバイスのゲート電極を含む。
【0024】
1つの実施形態においては、複数のビット線の各々は、アレイにおける複数の行の対応する1つに位置する複数の半導体デバイス構造体の各々のソースを電気的に結合する導電ストライプを含む。
【0025】
1つの実施形態においては、回路は、複数の半導体デバイス構造体を支持する基板であって、該基板に垂直な方向に向いた表面積を特徴とする基板をさらに含み、該複数の半導体デバイス構造体は、該表面積の約20パーセントから約50パーセントまでの範囲の空間によって分離される。
【0026】
1つの実施形態においては、複数の半導体デバイス構造体は、論理回路として相互接続される。
【0027】
第3の態様によれば、半導体デバイス構造体のアレイを含む回路を製造するための方法であって、導電層と、各々が該導電層と電気的に結合された複数の第1触媒パッドと、ゲート電極層と、該ゲート電極層を該複数の第1触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップと、複数のゲート電極を該ゲート電極層内に定めるように該積層構造体を分割して、隣接するゲート電極が反応物質通路によって分離され、かつ、該複数のゲート電極の対応する1つの垂直側壁に近い位置において該複数の第1触媒パッドの各々の少なくとも一部が該反応物質通路に露出した、アレイを定めるステップと、化学気相堆積プロセスによって該複数の第1触媒パッドの各々の上に反応物質から少なくとも1つの半導体カーボン・ナノチューブを合成するために、該反応物質を該反応物質通路によって該複数の第1触媒パッドの各々に誘導するステップと、を含む方法が提供される。
【0028】
1つの実施形態においては、方法は、複数の第2触媒パッドをゲート電極上に形成するステップと、少なくとも1つの導電性カーボン・ナノチューブを該複数の第2触媒パッドの各々の上に合成するステップとをさらに含む。
【0029】
1つの実施形態においては、方法は、複数の第1触媒パッドの各々の活性領域を定めるステップをさらに含む。
【0030】
1つの実施形態においては、活性領域を定めるステップは、複数の第1触媒パッドの各々の第1の部分をマスクで覆うステップと、該第1の部分が該活性領域を定めるように、該マスクに対して選択的な該複数の第1触媒パッドの各々の第2の部分をエッチングするステップをさらに含む。
【0031】
1つの実施形態においては、マスクは、エッチング後にデバイス構造体から除去される一時的なスペーサである。
【0032】
1つの実施形態においては、方法は、複数の第1触媒パッドの対応する1つの上に合成された少なくとも1つの半導体カーボン・ナノチューブの第1端部と各々が電気的に結合された複数の第1コンタクトを形成するステップをさらに含む。
【0033】
1つの実施形態においては、アレイは、複数の行と複数の列に配列された半導体デバイス構造を特徴とし、方法は、導電層をパターン形成して、該アレイにおける複数の行の各々に位置するすべての半導体デバイスの第1コンタクトを各々が電気的に相互接続する複数のビット線を定めるステップをさらに含む。
【0034】
1つの実施形態においては、アレイは、複数の行と複数の列に配列された半導体デバイス構造を特徴とし、複数のゲート電極の各々は、該アレイにおける複数の列の対応する1つに位置する複数の半導体デバイスについてのワード線を定める。
【0035】
1つの実施形態においては、方法は、複数の第1触媒パッドの対応する1つの上に合成された少なくとも1つの半導体カーボン・ナノチューブの第2端部と各々が電気的に結合された複数の第2コンタクトを形成するステップをさらに含む。
【0036】
1つの実施形態においては、方法は、複数のゲート電極と、複数の第1コンタクトと、複数の第2コンタクトとを、論理回路として電気的に相互接続するステップをさらに含む。
【0037】
1つの実施形態においては、方法は、複数のゲート電極と、複数の第1コンタクトと、複数の第2コンタクトとを、メモリ回路として電気的に相互接続するステップをさらに含む。
【0038】
1つの実施形態においては、方法は、複数の第1触媒パッドの各々からその上にある少なくとも1つの半導体カーボン・ナノチューブの隣接する端部に電気伝導率増加物質を拡散させるステップをさらに含む。
【0039】
1つの実施形態においては、電気伝導率増加物質を拡散させるステップは、反応物質を反応物質通路によって複数の第1触媒パッドの各々に誘導した後に行われる。
【発明を実施するための最良の形態】
【0040】
ここで、本発明の実施形態を、添付図面を参照して例示のみの目的で説明する。
【0041】
様々な実施形態が、チャネル領域として半導体カーボン・ナノチューブを組み込み、必要に応じてゲート・コンタクト及び/又はソース・コンタクトの要素として導電性カーボン・ナノチューブを組み込んだ、電界効果トランジスタ(FET)のアレイを形成するための方法を提供する。隣接するFETは、カーボン・ナノチューブが長くなるにつれてナノチューブ合成を助ける触媒物質に向かうCVD反応物質の流れが制限されることにならないように、間隔をおいて配置されるナノチューブ合成が、著しい流れの制約によって妨げられないため、カーボン・ナノチューブは、より高速により長く成長させることができ、適切な大量生産技術によってFETのアレイを形成することができる。
【0042】
図1及び図2を参照すると、層積層体10が、完成したデバイス構造体54(図17及び図18)におけるソース/ドレイン接続に関与する導電性物質で構成される導電層14の多数の平行な列又はストライプによって覆われた基板12上に形成される。基板12は、シイコン(Si)、ガリウム砒素(GaAs)、ガラス、炭化シリコン(SiC)、及び二酸化シリコン(SiO2)を含むがこれらに限定されるものではない、いずれかの適切な基板物質で構成することができる。基板12が導電性物質で構成される場合には、基板12は、個々のデバイス構造体54が製造後に互いにショートしないように、絶縁物質(図示せず)によって覆われなければならない。層積層体10は、絶縁層20によってゲート導体18から分離された、パターン形成された触媒パッド16の層を含む。ゲート導体18は、低圧化学気相堆積(LPCVD)プロセスによって堆積した、高濃度ドープ多結晶シリコン(ポリシリコン)などの導電性物質のブランケット層からなる。
【0043】
絶縁層20は、適切な従来の堆積技術のいずれかによって堆積した、SiO2、窒化シリコン(Si3N4)、又は酸窒化シリコン(SiOxNy)などの絶縁物質の薄膜から形成される。基板12、導電層14、及びゲート導体18を形成する物質は、カーボン・ナノチューブの合成を触媒するものではない。
【0044】
触媒パッド16は、金属ハロゲン化物及び金属カルボニルなどの適切な前駆物質を用いる化学気相堆積(CVD)プロセス、スパッタリング、及び物理的気相体積(PVD)を含むがこれらに限定されるものではない従来の堆積技術のいずれかによって触媒物質のブランケット層を堆積させ、次いで標準的なリソグラフィ・プロセス及びサブトラクティブ・エッチング・プロセスを利用してブランケット層をパターン形成することによって、形成される。導電性である触媒パッド16は、導電層14のストライプが互いにショートしないように位置決めされる。触媒パッド16の触媒物質は、ナノチューブの成長を促進するのに適した化学反応条件の下で適切な反応物質にさらされたときに、半導体カーボン・ナノチューブの核を形成し、その合成又は成長を助けることが可能ないずれかの物質である。触媒パッド16に適した触媒物質は、鉄、ニッケル、コバルト、金属酸化物及び金属シリサイドといったこれらの金属の化合物、並びに、これらの金属の合金を含むが、これらに限定されるものではない。金属酸化物の場合には、触媒物質にアクセスするか、又は触媒物質を活性化するために、還元を行うことが必要な場合がある。触媒物質、又は、遷移金属、カリウム、ルビジウム、又は五フッ化ヒ素(AsF5)などの触媒物質と合金にされる物質は、後述されるように、拡散領域の電気伝導率を高めるために、適切な条件下で触媒パッド16から合成された半導体カーボン・ナノチューブ42(図13及び図14)内に選択的に拡散させることが可能である。
【0045】
本明細書における「垂直な(vertical)」、「水平な(horizontal)」などといった用語は、基準系を定めるために例として言及されるものであり、限定を目的とするものではない。本明細書で用いられる「水平な」という用語は、配向と関係なく、基板12の通常の面又は表面に平行な面として定義される。「垂直な」という用語は、今定義された水平方向に垂直な方向を指す。「上に(on)」、「の上方に(above)」、「の下方に(below)」、(「側壁」の場合のような)「側部(side)の」、「より高い(higher)」、「より低い(lower)」、「の上に(over)」、「の真下に(beneath)」、及び「の下に(under)」といった用語は、水平面に対して定義される。本発明の範囲から逸脱することなく、他の様々な基準系が用いられる場合があることを理解されたい。
【0046】
同じ参照番号が図1及び図2の同じ特徴を示す図3及び図4を参照すると、次の製造段階においては、絶縁層24が、ゲート導体18の上に堆積され、標準的なリソフラフィ及びエッチング・プロセスによってパターン形成される。絶縁層24は、カーボン・ナノチューブの合成を触媒しない、SiO2、Si3N4、又はSiOxNyなどの絶縁物質の薄膜で形成される。絶縁層24は、従来の適切な堆積技術のいずれかによって堆積させることができる。絶縁層20及び絶縁層24は、デバイス性能を最適化するために薄いものとすべきである。
【0047】
同じ参照符号が図3及び図4の同じ特徴を示す図5及び図6を参照すると、次の製造段階においては、層積層体10(図3及び図4)は、デバイス構造体54(図17及び図18)の矩形格子を共に定める導電層14のストライプと直角に延びる、実質的に同一の平行な柱状ゲート電極25のアレイを形成するようにパターン形成される。そのために、絶縁層24とゲート導体18の垂直に位置合わせされた部分が、触媒パッド16及び導電層14の領域も露出させる標準的なリソフラフィ及びエッチング・プロセスによって除去される。絶縁層20は、各々のゲート電極25を導電層14から電気的に分離する。メモリ用途においては、ゲート電極25の各々は、デバイス構造体54の対応する列におけるすべてのデバイス構造体54を選択するためのワード線26を定める。図5及び図6においてはゲート電極25が2つだけ示されているが、これは単なる例であり、特定の回路設計に適合するようにあらゆる数のゲート電極25をゲート導体18内に定めることができる。
【0048】
導電層14の隣接するストライプの各々は、絶縁層12の多数の平行ストライプの1つによって分離され、該隣接するストライプは、絶縁層20及びゲート導体18の一部が除去されるときに露出される。導電層14のストライプは、デバイス構造体54の対応する行におけるすべてのデバイス構造体54を選択するためのビット線27を定める。ワード線26及びビット線27は、適切な回路(図示せず)とインターフェース接続され、選択されたワード線26と選択されたビット線27との交差部にある特定のデバイス構造体54を読み取るか、又はアドレス指定する。従って、メモリ・デバイス構造体54のアレイは、本発明のこの実施形態にしたがって定められる。
【0049】
同じ参照符号が図5及び図6の同じ特徴を示す図7及び図8を参照すると、次の製造段階においては、触媒パッド16、絶縁層20、及びゲート電極25の垂直面を覆う、SiO2又はSiOxNyで構成することができる一時スペーサ28が、形成される。一時スペーサ28の厚さ又は幅は、エッチング後に、カーボン・ナノチューブを合成するために最終的に反応物質にさらされる触媒パッド16の各々の触媒部位又は活性領域34を決定する。活性領域34のサイズは、その上に合成される半導体カーボン・ナノチューブ42(図13及び図14)の寸法を決定する際の因子であると考えられる。本発明の特定の実施形態においては、活性領域34の幅は、数ナノメートルのオーダーである。
【0050】
同じ参照符号が図7及び図8の同じ特徴を示す図9及び図10を参照すると、次の製造段階においては、活性領域34は、当業者であれば分かるように、ウェット・エッチング・プロセス又はドライ・エッチング・プロセスのいずれかを用いて、一時スペーサ28によりマスクされていない触媒パッド16の一部を除去することによって、定められる。活性領域34は、当業者であれば分かるように、ウェット・エッチング・プロセス又はドライ・エッチング・プロセスのいずれかを用いて一時スペーサ28を除去することによって、露出させる。エッチング・プロセス後に、結果として生じる構造体は、各々が所望の形状を有する活性領域34のアレイを含む。活性領域34の1つの列は、各々のゲート電極25と一直線になる。
【0051】
本発明の代替的な実施形態においては、触媒パッド16は、単層の厚さで堆積され、アニールされて、ナノ結晶を生成する。より小さなナノ結晶は、より小径のナノチューブ42(図13及び図14)の合成につながり、単層カーボン・ナノチューブ42の合成に有利となる。
【0052】
同じ参照符号が図9及び図10の同じ特徴を示す図11及び図12を参照すると、次の製造段階においては、絶縁層38が、各々のゲート電極25の垂直面に施される。絶縁層38は、酸化プロセスによって成長させたか、又はCVDプロセスによって堆積させた、SiO2などの適切ないずれかの絶縁物質又は誘電体物質で、構成することができる。絶縁層38は、完成したデバイス構造体54(図19及び図20)においてゲート誘電体として機能する。ワード線26は、平行な列として配列され、ビット線27は、活性領域34に通じる反応物質の流路となる対応する複数の空き容積又は空間39の1つによって分離された隣接するワード線26を有する平行な行として配列される。本発明の特定の実施形態においては、基板12に直角又は垂直な方向に見られる総面積に対する、空間39によって定められる面積の比率は、約20パーセントから約50パーセントの間であり、好ましくは約33パーセントである。絶縁層38の形成によって、活性領域34を形成する触媒物質が酸化するか、又はそうでなければ不活性化する場合がある。酸化した触媒物質は、約300℃から約600℃までの温度で水素ガス又はフォーミング・ガスを用いて還元することができ、この温度は、絶縁層38を還元する可能性を避けるように選択される。
【0053】
同じ参照符号が図11及び図12の同じ特徴を示す図13及び図14を参照すると、次の製造段階においては、カーボン・ナノチューブ42が、CVDプロセスによって活性領域34の上に成長又は合成される。カーボン・ナノチューブ42の長さは、典型的には、約50nmから約500nmであり、これは、概ねゲート電極25の垂直方向の高さに相当する。任意のスペーサ(図示せず)を触媒パッド16の活性領域34の垂直面周辺に施して、空間39を塞ぐ、及び/又は、望ましくないことに隣接するワード線26とビット線27との間に延びることによって不適切な電気的接続を形成する可能性がある、これらの垂直面からのナノチューブ合成を、無くすことができる。空間39内に露出した導電層14が、ナノチューブ合成を助ける導電性物質で構成される場合には、一時的なマスキング物質の層(図示せず)を施して、ナノチューブ合成中に導電層14の露出した水平面を覆い、次いでナノチューブ合成後に除去する必要がある。
【0054】
各々の活性領域34は、1つ又は複数の半導体カーボン・ナノチューブ42の合成を助ける。本発明の1つの実施形態においては、ナノチューブ合成条件及び反応物質、及び/又は、触媒パッド16を構成する触媒物質のタイプは、半導体カーボン・ナノチューブ42を活性領域34の上に選択的に成長させるように選択される。代替的には、活性領域34上の半導体カーボン・ナノチューブ42は、例えば導電性分子構造を有するナノチューブ42を破壊するのに十分な大きさの電流を加えることによって、導電性分子構造と半導体分子構造の両方を含むそのままの状態の(as-grown)ナノチューブ42の集合の中から優先的に選択することができる。導電性カーボン・ナノチューブの合成後破壊についての例示的な手法は、全体が引用によって本明細書に組み入れられる、同一譲受人の米国特許第6,423,583号に記載されている。
【0055】
カーボン・ナノチューブ42は、半導体電子状態を特徴とする構造を有する、正確に配置された結合炭素原子の六角形リングでできた中空の円筒形チューブを構成する。円筒形チューブは、活性領域34の寸法によって限定される約0.5nmから数ナノメートルまでの範囲の直径を有し、多層の場合には数ナノメートルの側壁の厚さを有するものとすることができる。カーボン・ナノチューブ42は、限定されるものではないが、同心円筒のような多層ナノチューブとするか、又は代替的には、単層ナノチューブとすることもできる。
【0056】
カーボン・ナノチューブ42は、垂直な方向に、又は、成長方向の垂直状態から考えられるわずかなずれ(例えば、傾き)が生じる場合があるため、少なくとも実質的に垂直な方向に、対応する活性領域34から上方に延びる。長くなったカーボン・ナノチューブ42は、ゲート電極25の隣接する垂直面に空間的に密接に追従又は合致することになる。ナノチューブ42の垂直方向性は、ナノチューブ42を空間39に存在する電界の方向に長くすることができるプラズマ強化CVDの場合には、特に明らかであると考えられる。理論に縛られることを望むわけではないが、ファン・デル・ワールス力が、長くなったカーボン・ナノチューブ42を絶縁層38の垂直面に引き付ける働きをするものと考えられる。
【0057】
カーボン・ナノチューブ42を合成するCVDプロセス又はプラズマ強化CVDプロセスは、触媒パッド16を形成する触媒物質上のカーボン・ナノチューブ成長を促進するのに適した成長条件下で供給される、一酸化炭素(CO)、エチレン(C2H4)、メタン(CH4)、アセチレン(C2H2)、キシレン(C6H4(CH3)2)、C2H2とアンモニア(NH3)の混合物、C2H2と窒素(N2)の混合物、C2H2と水素(H2)の混合物、エタノール(C2H6O)とN2の混合物を含むがこれらに限定されるものではない、いずれかの適切なガス状炭素系反応物質又は蒸発炭素系反応物質に依存することが好ましい。基板12は、CVD成長を促進及び/又は加速するのに適した温度まで加熱することができる。反応物質は、各々の活性領域34に供給され、そこで触媒物質と化学反応して、カーボン・ナノチューブ42の核を形成し、核形成後にその成長を持続させる。特に、反応物質は、ワード線26の間の空間39によって定められる容積における流れを著しく妨げることなく、半導体カーボン・ナノチューブ42の合成に関与する活性領域34まで、自由に流れる。合成は、カーボン・ナノチューブ42の各々と対応する活性領域34との間の界面における炭素原子の付加によって、行われると予想される。触媒パッド16の触媒物質は、半導体カーボン・ナノチューブ42を形成する反応の活性化エネルギーを減少させることによって、露出面で生じる化学反応によって自分自身が変換又は消費されることなく、カーボン・ナノチューブの合成に関与し、その合成を促進する。
【0058】
ナノチューブの合成中に、又は、ナノチューブの合成が完了し反応物質が存在しなくなった後の高温熱アニールによって、触媒物質から又は触媒物質と合金になった物質から出てくる原子を、半導体カーボン・ナノチューブ42の長さの領域内に拡散させることができる。拡散した種の存在が、絶縁層20の厚さに概ね等しいことが好ましい長さの拡散領域内において、半導体カーボン・ナノチューブ42の電気伝導率を増加させることになる。典型的には、拡散は、ナノチューブ合成の際の温度より高い温度で行われ、これが、カーボン・ナノチューブ42が合成された後にのみ、拡散を制御可能に促進する。言い換えれば、伝導を増加させる種は、合成中には触媒物質の活性領域34からカーボン・ナノチューブ42に移動せず、そうでなければ、これは、ゲート電極25と水平方向に並んだナノチューブ42の長さについてナノチューブ42の半導体特性を損なうことがある。
【0059】
同じ参照符号が図13及び図14の同じ特徴を示す図15及び図16を参照すると、次の製造段階においては、誘電体物質の充填層46を従来プロセスによってコンフォーマルに堆積させて、隣接するワード線26の間の空間39、及び存在する場合には、隣接する半導体カーボン・ナノチューブ42の間のいずれかの空間を充填する。充填層46は、例えば、CVDプロセスによって堆積させたSiO2、又は低誘電率を特徴とするスピンオン・ガラスとすることができる。充填層46は、絶縁層38に接触するか又はこれに近接するカーボン・ナノチューブ42の位置を安定させる。充填層46は、CMP又は他のいずれかの適切な平坦化技術によって平らに研磨され、SiO2などの別の絶縁層48を、平坦化した充填層46の上に堆積させる。研磨によって、絶縁層24の上面の水平面上方に突出する長いナノチューブ42を短くするのに十分な深さまで、充填層46が除去される。
【0060】
同じ参照符号が図15及び図16の同じ特徴を示す図17及び図18を参照すると、次の製造段階においては、標準的なリソグラフィ及びエッチング・プロセスによって絶縁層48内にコンタクト開口部を定め、必要に応じてコンタクト開口部の内側を1つ又は複数の障壁/付着強化層(図示せず)で覆い、タングステンなどの金属をブランケット堆積させてコンタクト開口部を金属プラグで充填し、次いで、CMPなどの適切ないずれかの平坦化技術により導電性物質の過剰な堆積部分を除去することによって、半導体カーボン・ナノチューブ42と電気的に結合されソース/ドレイン・コンタクト50と、ゲート電極25と電気的に結合されたゲート・コンタクト52が、形成される。カーボン・ナノチューブ42の一部の自由端又は先端は、コンタクト開口部がエッチングされたときに露出し、コンタクト開口部を対応する金属プラグで充填してソース/ドレイン・コンタクト50を形成した後に、対応するコンタクト50の内部に垂直に突出する。
【0061】
結果として得られる構造体は、電界効果トランジスタの相互接続行列アレイとして配列されたメモリ・デバイス構造体54を含むメモリ回路であり、構造体54の各々は、ゲート電極25によって定められるゲートと、ソース/ドレイン・コンタクト50と、触媒パッド16及び導電層14のストライプによって定められる第2のソース/ドレイン・コンタクトと、絶縁層38によって定められるゲート誘電体と、半導体カーボン・ナノチューブ42の長さに沿って定められる半導体チャネル領域とを含む。完成したデバイス構造体54の各々は、メモリ回路として作動するように、基板12の隣接領域上に支持された他のデバイス構造体54と電気的に結合される。
【0062】
図17及び図18において概略的に示される複数のキャパシタ55及び複数のキャパシタ56が、電荷蓄積のために、異なるワード線26のドレイン・コンタクト50と電気的に結合される。この構造体は、例えばS.AraiらのIEEE EEDM01−403(2001)においてより詳細に説明されており、その全体は引用によりここに組み入れられる。十分な電圧が導線57、59の1つから適切なワード線26に印加されたときに、電流が触媒パッド16からカーボン・ナノチューブ42を通って選択的に流れ、キャパシタ56に電荷が蓄積される。メモリ・デバイス構造体54は、該メモリ・デバイス構造体54のバイナリ状態を読み出し、書き込むのに用いられる、導電層14のストライプ(例えば、ビット線27)及びゲート電極25(例えば、ワード線26)によって、電気的に結合される。
【0063】
同じ参照符号が図1から図18の同じ特徴を示す図19及び図20を参照すると、本発明の代替的な実施形態によれば、メモリ・デバイス構造体58は、層積層体10において概ねゲート導体18(図1及び図2)を覆い、絶縁層24(図3及び図4)の下の位置に設けられる触媒パッド22の第2パターン形成層を含む。触媒パッド22を構成する触媒物質は、ナノチューブの成長を促進するのに適した化学反応条件の下で適切な反応物質にさらされたときに、カーボン・ナノチューブ44の核を形成し、その合成又は成長を助けることが可能ないずれかの電気伝導物質である。触媒パッド22に適した触媒物質は、触媒パッド16に関して上述した。多数のカーボン・ナノチューブ44の少なくとも一部が導電性電子状態を特徴とする構造を有する1つ又は複数のカーボン・ナノチューブ44は、CVD成長プロセスによって触媒パッド22の上に成長又は合成される。CVD成長プロセスを特徴付ける合成条件を変更して、導電性カーボン・ナノチューブ44を選択的に成長させることができる。カーボン・ナノチューブ44の長さは、典型的には、約10nmから約100nmである。ゲート・コンタクト52の代わりのゲート・コンタクト60は、カーボン・ナノチューブ44と電気的に結合され、したがって、ゲート電極25の対応する1つと電気的に結合される。
【0064】
本発明の1つの実施形態においては、図15及び図16に対応する製造段階の後に、標準的なリソグラフィ及びエッチング・プロセスによって、絶縁層24、充填層46、及び絶縁層48にコンタクト開口部を定めて、触媒パッド22を露出させる。カーボン・ナノチューブ44は、CVD成長プロセスによって合成され、コンタクト開口部は、ゲート電極60を形成するために金属プラグで充填される。カーボン・ナノチューブ44は、コンタクト開口部が対応する金属プラグで充填された後に、対応するゲート・コンタクト60の内部に垂直に突出する。
【0065】
絶縁層24は、層24の垂直端部が活性領域34の上にあるゲート電極25の垂直面から後退するように、水平方向に短くされる。絶縁層24の幅を短くすることによって、触媒パッド16の上に形成された湾曲したカーボン・ナノチューブ42(図15及び図16)の自由端が絶縁層24の垂直面に接触し、それによりゲート電極25の垂直面から間隔が開くという可能性も小さくなる。
【0066】
同じ参照符号が図1から図20の同じ特徴を示す図21及び図22を参照すると、論理デバイス構造体74の導電層14は、図1及び図2の製造段階に相当する製造段階においてエッチングされ、最終的に充填層46の一部で充填される層ストライプの不連続部を定める。結果として、図7及び図8において見ることができる導電層14のストライプと協働して、隣接するデバイス構造体74は、論理回路を形成する完成したデバイス構造体において意図的に相互接続されない限り、電気的に分離される。半導体デバイス構造体74は、間隔を置いて配置されたアイランドとして構成される実質的に同一のゲート電極66のアレイを形成するように標準的なリソグラフィ及びエッチング・プロセスを用いてゲート導体18をパターン形成することによって修正された層積層体10(図3及び図4)から構成される。ゲート電極66は、アレイの列及び行として配列され、アレイにおいては、隣接するゲート電極66は、半導体カーボン・ナノチューブ42の成長の際に活性領域34の対応する1つに通じる反応物質流路となる対応する複数の空間39の1つによって、分離される。
【0067】
標準的なリソグラフィ及びエッチング・プロセスによって、半導体カーボン・ナノチューブ42の一方の端部と電気的に結合されたソース/ドレイン・コンタクト68と、導電層14を介して半導体カーボン・ナノチューブ42の反対側の端部とソース接続を形成するように導電性パッド16と電気的に結合された金属ポスト80と、各々のゲート電極66と電気的に結合されたゲート・コンタクト70とが、絶縁層48内に形成される。先端を切断した形の導電層14の1つのストライプは、対応する金属ポスト80から各々のゲート電極66の真下に水平方向に延びて、関連する触媒パッド16と電気的に結合される。先端を切断した形の導電層14のストライプと、触媒パッド16と、金属ポスト80とは、全体で第2ソース/ドレイン・コンタクトを形成する。当業者であれば分かるように、導電性の金属線82、84、及び86は、論理回路として作動するように、それぞれソース/ドレイン・コンタクト68、ゲート・コンタクト70、及び金属ポスト80を相互接続する。
【0068】
同じ参照符号が図21及び図22の同じ特徴を示す図23及び図24を参照すると、本発明の代替的な実施形態によれば、論理デバイス構造体88はさらに、各々が少なくとも1つの導電性カーボン・ナノチューブ90の成長を助けることができる触媒物質から形成された触媒パッド76を含む。導電性の触媒パッド76は、触媒パッド16を形成するプロセスによって層積層体10に導入される。少なくとも一部が導電性の電子状態を有するカーボン・ナノチューブ90は、半導体カーボン・ナノチューブ42と、必要に応じてカーボン・ナノチューブ44(図19及び図20)とが合成される図13及び図14の製造段階に対応する製造段階において、合成される。標準的なリソグラフィ及びエッチング・プロセスによって絶縁層48内に形成されたソース/ドレイン・コンタクト92が、導電性カーボン・ナノチューブ90と電気的に結合される。カーボン・ナノチューブ90の自由端は、ソース/ドレイン・コンタクト92の内部に延びる。当業者であれば分かるように、ソース/ドレイン・コンタクト68と、ゲート・コンタクト70と、ソース/ドレイン・コンタクト92とは、論理回路として作動するように、それぞれ導電性の金属線82、84、及び86によって相互接続される。ゲート・コンタクト70もまた、一部を導電性カーボン・ナノチューブ44(示されていないが、図19及び図20に示されたカーボン・ナノチューブ44と同様)によって形成できるものと考えられる。
【0069】
本発明は種々の実施形態の説明によって示され、これらの実施形態は極めて詳細に説明されたが、特許請求の範囲をこうした詳細に制限するか、又は多少なりとも限定することは、本出願人の意図するところではない。当業者には、さらなる利点及び修正が容易に明らかになるであろう。このように、本発明は、その幅広い態様において、示され説明された特定の詳細、代表的な装置及び方法、並びに例示に限定されるものではない。したがって、出願人の一般的な発明概念の主旨又は範囲から逸脱することなく、こうした詳細から離れることができる。
【図面の簡単な説明】
【0070】
【図1】本発明の1つの実施形態による基板の一部の上面図である。
【図2】本発明の1つの実施形態による、概ね図1の線2−2に沿って切り取った断面図である。
【図3】本発明の1つの実施形態による、次の製造段階における図1の基板の上面図である。
【図4】本発明の1つの実施形態による、概ね図3の線4−4に沿って切り取った断面図である。
【図5】本発明の1つの実施形態による、次の製造段階における図3と同様の上面図である。
【図6】本発明の1つの実施形態による、概ね図5の線6−6に沿って切り取った断面図である。
【図7】本発明の1つの実施形態による、次の製造段階における図5と同様の上面図である。
【図8】本発明の1つの実施形態による、概ね図7の線8−8に沿って切り取った断面図である。
【図9】本発明の1つの実施形態による、次の製造段階における図7と同様の上面図である。
【図10】本発明の1つの実施形態による、概ね図9の線10−10に沿って切り取った断面図である。
【図11】本発明の1つの実施形態による、次の製造段階における図9と同様の上面図である。
【図12】本発明の1つの実施形態による、概ね図11の線12−12に沿って切り取った断面図である。
【図13】本発明の1つの実施形態による、次の製造段階における図11と同様の上面図である。
【図14】本発明の1つの実施形態による、概ね図13の線14−14に沿って切り取った断面図である。
【図15】本発明の1つの実施形態による、次の製造段階における図13と同様の上面図である。
【図16】本発明の1つの実施形態による、概ね図15の線16−16に沿って切り取った断面図である。
【図17】本発明の1つの実施形態による、次の製造段階における図15と同様の上面図である。
【図18】本発明の1つの実施形態による、概ね図17の線18−18に沿って切り取った断面図である。
【図19】本発明の代替的な実施形態によるデバイス構造体の、図17と同様の上面図である。
【図20】概ね図19の線20−20に沿って切り取った断面図である。
【図21】本発明の代替的な実施形態によるデバイス構造体の、図19と同様の上面図である。
【図22】概ね図21の線22−22に沿って切り取った断面図である。
【図23】本発明の代替的な実施形態によるデバイス構造体の、図21と同様の上面図である。
【図24】概ね図23の線24−24に沿って切り取った断面図である。
【特許請求の範囲】
【請求項1】
垂直側壁と、前記垂直側壁を覆うゲート誘電体とを含むゲート電極と、
前記ゲート電極の前記垂直側壁に隣接する位置において、対向する第1端部と第2端部との間に垂直に延びる少なくとも1つの半導体カーボン・ナノチューブと、
前記少なくとも1つの半導体カーボン・ナノチューブの前記第1端部と電気的に結合された第1コンタクトと、
前記少なくとも1つの半導体カーボン・ナノチューブの前記第2端部と電気的に結合された第2コンタクトと、
を備える半導体デバイス構造体。
【請求項2】
前記半導体カーボン・ナノチューブを前記ゲート電極と電気的に結合し、前記半導体カーボン・ナノチューブの合成に関与する触媒パッドをさらに備える、請求項1に記載の半導体デバイス構造体。
【請求項3】
前記少なくとも1つの半導体カーボン・ナノチューブは、単層半導体カーボン・ナノチューブである、請求項1又は請求項2に記載の半導体デバイス構造体。
【請求項4】
前記ゲート電極の前記垂直側壁に隣接する位置において垂直に延びる複数の半導体カーボン・ナノチューブをさらに備える、請求項1〜3のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項5】
前記第1コンタクトは、前記少なくとも1つの半導体カーボン・ナノチューブを成長させるのに有効な触媒物質であることを特徴とする触媒パッドを含む、請求項1〜4のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項6】
前記少なくとも1つの半導体カーボン・ナノチューブの前記第1端部は、製造の際に前記触媒パッドから該第1端部に拡散する電気伝導率増加物質を組み込む、請求項5に記載の半導体デバイス構造体。
【請求項7】
前記第1コンタクトを前記ゲート電極から電気的に分離するために、前記第1コンタクトと前記ゲート電極との間に配置された絶縁層をさらに備える、請求項1〜6のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項8】
前記第2コンタクトを前記ゲート電極から電気的に分離するために、前記第2コンタクトと前記ゲート電極との間に配置された絶縁層をさらに備える、請求項1〜7のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項9】
第3コンタクトと、前記ゲート電極を前記第3コンタクトと電気的に結合する少なくとも1つの導電性カーボン・ナノチューブとをさらに備える、請求項1〜8のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項10】
前記第2コンタクトは、前記少なくとも1つの半導体カーボン・ナノチューブの前記第2端部と電気的に結合された、垂直に延びる金属ポストを含む、請求項1〜9のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項11】
前記第2コンタクトは、前記触媒パッドを前記金属ポストと結合するように、前記ゲート電極の真下に水平に延びる導電層を含む、請求項10に記載の半導体デバイス構造体。
【請求項12】
前記第2コンタクトは、前記少なくとも1つの半導体カーボン・ナノチューブの前記第2端部と電気的に結合された、少なくとも1つの垂直に延びる導電性カーボン・ナノチューブを含む、請求項1に記載の半導体デバイス構造体。
【請求項13】
前記第2コンタクトは、前記触媒パッドを前記少なくとも1つの垂直に延びる導電性カーボン・ナノチューブと結合するように、前記ゲート電極の真下に水平に延びる導電層を含む、請求項12に記載の半導体デバイス構造体。
【請求項14】
複数の行と複数の列を特徴とするアレイ状に配列された請求項1に記載の相互接続された複数の半導体デバイス構造体を備える回路。
【請求項15】
前記複数の半導体デバイス構造体はメモリ回路として相互接続された、請求項14に記載の回路。
【請求項16】
複数のワード線であって、その各々が、前記アレイにおける前記複数の行の対応する1つに位置する前記複数の半導体デバイス構造体の各々の前記ゲート電極を電気的に相互接続する、複数のワード線と、
複数のビット線であって、その各々が、前記アレイにおける前記複数の列の対応する1つに位置する前記複数の半導体デバイス構造体の各々の前記第2コンタクトを電気的に相互接続する、複数のビット線と、
をさらに備える、請求項15に記載の回路。
【請求項17】
前記複数のワード線の各々は、前記複数の半導体デバイス構造体の前記ゲート電極を備える、請求項16に記載の回路。
【請求項18】
前記複数のビット線の各々は、前記アレイにおける前記複数の行の対応する1つに位置する前記複数の半導体デバイス構造体の各々の前記第1コンタクトを電気的に結合する導電ストライプを備える、請求項16又は請求項17に記載の回路。
【請求項19】
前記複数の半導体デバイス構造体を支持する基板であって、該基板に垂直な方向に見られる表面積を特徴とする基板をさらに備え、該複数の半導体デバイス構造体は、該表面積の20パーセントから50パーセントまでの範囲の空間によって分離される、請求項14から請求項18のいずれか一つの請求項に記載の回路。
【請求項20】
前記複数の半導体デバイス構造体は論理回路として相互接続された、請求項14に記載の回路。
【請求項21】
半導体デバイス構造体のアレイを含む回路を製造するための方法であって、
導電層と、各々が前記導電層と電気的に結合された複数の第1触媒パッドと、ゲート電極層と、前記ゲート電極層を前記複数の第1触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップと、
複数のゲート電極を前記ゲート電極層内に定めるように前記積層構造体を分割して、隣接するゲート電極が反応物質通路によって分離され、かつ、前記複数のゲート電極の対応する1つの垂直側壁に近い位置において前記複数の第1触媒パッドの各々の少なくとも一部が前記反応物質通路に露出した、アレイを定めるステップと、
化学気相堆積プロセスによって前記複数の第1触媒パッドの各々の上に反応物質から少なくとも1つの半導体カーボン・ナノチューブを合成するために、前記反応物質を前記反応物質通路によって前記複数の第1触媒パッドの各々に誘導するステップと、
を含む方法。
【請求項22】
複数の第2触媒パッドを前記ゲート電極上に形成するステップと、
少なくとも1つの導電性カーボン・ナノチューブを前記複数の第2触媒パッドの各々の上に合成するステップと、
をさらに含む、請求項21に記載の方法。
【請求項23】
前記複数の第1触媒パッドの各々の活性領域を定めるステップをさらに含む、請求項21又は請求項22に記載の方法。
【請求項24】
活性領域を定める前記ステップは、
前記複数の第1触媒パッドの各々の第1の部分をマスクで覆うステップと、
前記第1の部分が前記活性領域を定めるように、前記マスクに対して選択的な前記複数の第1触媒パッドの各々の第2の部分をエッチングするステップと、
をさらに含む、請求項23に記載の方法。
【請求項25】
前記マスクは、エッチング後に前記デバイス構造体から除去される一時的なスペーサである、請求項24に記載の方法。
【請求項26】
前記複数の第1触媒パッドの対応する1つの上に合成された少なくとも1つの半導体カーボン・ナノチューブの第1端部と各々が電気的に結合された複数の第1コンタクトを形成するステップをさらに含む、請求項21から請求項25までのいずれか一つの請求項に記載の方法。
【請求項27】
前記アレイは、複数の行と複数の列に配列された半導体デバイス構造体を有し、前記方法は、前記導電層をパターン形成して、前記アレイにおける前記複数の行の各々に位置するすべての半導体デバイス構造体の前記第1コンタクトを各々が電気的に相互接続する複数のビット線を定めるステップをさらに含む、請求項26に記載の方法。
【請求項28】
前記アレイは、複数の行と複数の列に配列された半導体デバイス構造体を有し、前記複数のゲート電極の各々は、前記アレイにおける前記複数の列の対応する1つに位置する複数の半導体デバイス構造体についてのワード線を定める、請求項27に記載の方法。
【請求項29】
前記複数の第1触媒パッドの対応する1つの上に合成された前記少なくとも1つの半導体カーボン・ナノチューブの第2端部と各々が電気的に結合された複数の第2コンタクトを形成するステップをさらに含む、請求項26から請求項28までのいずれか一つの請求項に記載の方法。
【請求項30】
前記複数のゲート電極と、前記複数の第1コンタクトと、前記複数の第2コンタクトとを、論理回路として電気的に相互接続するステップをさらに含む、請求項29に記載の方法。
【請求項31】
前記複数のゲート電極と、前記複数の第1コンタクトと、前記複数の第2コンタクトとを、メモリ回路として電気的に相互接続するステップをさらに含む、請求項29に記載の方法。
【請求項32】
前記複数の第1触媒パッドの各々からその上にある前記少なくとも1つの半導体カーボン・ナノチューブの隣接する端部に電気伝導率増加物質を拡散させるステップをさらに含む、請求項21から請求項31までのいずれかの請求項に記載の方法。
【請求項33】
電気伝導率増加物質を拡散させる前記ステップは、前記反応物質を前記反応物質通路によって前記複数の第1触媒パッドの各々に誘導した後に行われる、請求項32に記載の方法。
【請求項1】
垂直側壁と、前記垂直側壁を覆うゲート誘電体とを含むゲート電極と、
前記ゲート電極の前記垂直側壁に隣接する位置において、対向する第1端部と第2端部との間に垂直に延びる少なくとも1つの半導体カーボン・ナノチューブと、
前記少なくとも1つの半導体カーボン・ナノチューブの前記第1端部と電気的に結合された第1コンタクトと、
前記少なくとも1つの半導体カーボン・ナノチューブの前記第2端部と電気的に結合された第2コンタクトと、
を備える半導体デバイス構造体。
【請求項2】
前記半導体カーボン・ナノチューブを前記ゲート電極と電気的に結合し、前記半導体カーボン・ナノチューブの合成に関与する触媒パッドをさらに備える、請求項1に記載の半導体デバイス構造体。
【請求項3】
前記少なくとも1つの半導体カーボン・ナノチューブは、単層半導体カーボン・ナノチューブである、請求項1又は請求項2に記載の半導体デバイス構造体。
【請求項4】
前記ゲート電極の前記垂直側壁に隣接する位置において垂直に延びる複数の半導体カーボン・ナノチューブをさらに備える、請求項1〜3のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項5】
前記第1コンタクトは、前記少なくとも1つの半導体カーボン・ナノチューブを成長させるのに有効な触媒物質であることを特徴とする触媒パッドを含む、請求項1〜4のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項6】
前記少なくとも1つの半導体カーボン・ナノチューブの前記第1端部は、製造の際に前記触媒パッドから該第1端部に拡散する電気伝導率増加物質を組み込む、請求項5に記載の半導体デバイス構造体。
【請求項7】
前記第1コンタクトを前記ゲート電極から電気的に分離するために、前記第1コンタクトと前記ゲート電極との間に配置された絶縁層をさらに備える、請求項1〜6のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項8】
前記第2コンタクトを前記ゲート電極から電気的に分離するために、前記第2コンタクトと前記ゲート電極との間に配置された絶縁層をさらに備える、請求項1〜7のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項9】
第3コンタクトと、前記ゲート電極を前記第3コンタクトと電気的に結合する少なくとも1つの導電性カーボン・ナノチューブとをさらに備える、請求項1〜8のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項10】
前記第2コンタクトは、前記少なくとも1つの半導体カーボン・ナノチューブの前記第2端部と電気的に結合された、垂直に延びる金属ポストを含む、請求項1〜9のいずれか一つの請求項に記載の半導体デバイス構造体。
【請求項11】
前記第2コンタクトは、前記触媒パッドを前記金属ポストと結合するように、前記ゲート電極の真下に水平に延びる導電層を含む、請求項10に記載の半導体デバイス構造体。
【請求項12】
前記第2コンタクトは、前記少なくとも1つの半導体カーボン・ナノチューブの前記第2端部と電気的に結合された、少なくとも1つの垂直に延びる導電性カーボン・ナノチューブを含む、請求項1に記載の半導体デバイス構造体。
【請求項13】
前記第2コンタクトは、前記触媒パッドを前記少なくとも1つの垂直に延びる導電性カーボン・ナノチューブと結合するように、前記ゲート電極の真下に水平に延びる導電層を含む、請求項12に記載の半導体デバイス構造体。
【請求項14】
複数の行と複数の列を特徴とするアレイ状に配列された請求項1に記載の相互接続された複数の半導体デバイス構造体を備える回路。
【請求項15】
前記複数の半導体デバイス構造体はメモリ回路として相互接続された、請求項14に記載の回路。
【請求項16】
複数のワード線であって、その各々が、前記アレイにおける前記複数の行の対応する1つに位置する前記複数の半導体デバイス構造体の各々の前記ゲート電極を電気的に相互接続する、複数のワード線と、
複数のビット線であって、その各々が、前記アレイにおける前記複数の列の対応する1つに位置する前記複数の半導体デバイス構造体の各々の前記第2コンタクトを電気的に相互接続する、複数のビット線と、
をさらに備える、請求項15に記載の回路。
【請求項17】
前記複数のワード線の各々は、前記複数の半導体デバイス構造体の前記ゲート電極を備える、請求項16に記載の回路。
【請求項18】
前記複数のビット線の各々は、前記アレイにおける前記複数の行の対応する1つに位置する前記複数の半導体デバイス構造体の各々の前記第1コンタクトを電気的に結合する導電ストライプを備える、請求項16又は請求項17に記載の回路。
【請求項19】
前記複数の半導体デバイス構造体を支持する基板であって、該基板に垂直な方向に見られる表面積を特徴とする基板をさらに備え、該複数の半導体デバイス構造体は、該表面積の20パーセントから50パーセントまでの範囲の空間によって分離される、請求項14から請求項18のいずれか一つの請求項に記載の回路。
【請求項20】
前記複数の半導体デバイス構造体は論理回路として相互接続された、請求項14に記載の回路。
【請求項21】
半導体デバイス構造体のアレイを含む回路を製造するための方法であって、
導電層と、各々が前記導電層と電気的に結合された複数の第1触媒パッドと、ゲート電極層と、前記ゲート電極層を前記複数の第1触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップと、
複数のゲート電極を前記ゲート電極層内に定めるように前記積層構造体を分割して、隣接するゲート電極が反応物質通路によって分離され、かつ、前記複数のゲート電極の対応する1つの垂直側壁に近い位置において前記複数の第1触媒パッドの各々の少なくとも一部が前記反応物質通路に露出した、アレイを定めるステップと、
化学気相堆積プロセスによって前記複数の第1触媒パッドの各々の上に反応物質から少なくとも1つの半導体カーボン・ナノチューブを合成するために、前記反応物質を前記反応物質通路によって前記複数の第1触媒パッドの各々に誘導するステップと、
を含む方法。
【請求項22】
複数の第2触媒パッドを前記ゲート電極上に形成するステップと、
少なくとも1つの導電性カーボン・ナノチューブを前記複数の第2触媒パッドの各々の上に合成するステップと、
をさらに含む、請求項21に記載の方法。
【請求項23】
前記複数の第1触媒パッドの各々の活性領域を定めるステップをさらに含む、請求項21又は請求項22に記載の方法。
【請求項24】
活性領域を定める前記ステップは、
前記複数の第1触媒パッドの各々の第1の部分をマスクで覆うステップと、
前記第1の部分が前記活性領域を定めるように、前記マスクに対して選択的な前記複数の第1触媒パッドの各々の第2の部分をエッチングするステップと、
をさらに含む、請求項23に記載の方法。
【請求項25】
前記マスクは、エッチング後に前記デバイス構造体から除去される一時的なスペーサである、請求項24に記載の方法。
【請求項26】
前記複数の第1触媒パッドの対応する1つの上に合成された少なくとも1つの半導体カーボン・ナノチューブの第1端部と各々が電気的に結合された複数の第1コンタクトを形成するステップをさらに含む、請求項21から請求項25までのいずれか一つの請求項に記載の方法。
【請求項27】
前記アレイは、複数の行と複数の列に配列された半導体デバイス構造体を有し、前記方法は、前記導電層をパターン形成して、前記アレイにおける前記複数の行の各々に位置するすべての半導体デバイス構造体の前記第1コンタクトを各々が電気的に相互接続する複数のビット線を定めるステップをさらに含む、請求項26に記載の方法。
【請求項28】
前記アレイは、複数の行と複数の列に配列された半導体デバイス構造体を有し、前記複数のゲート電極の各々は、前記アレイにおける前記複数の列の対応する1つに位置する複数の半導体デバイス構造体についてのワード線を定める、請求項27に記載の方法。
【請求項29】
前記複数の第1触媒パッドの対応する1つの上に合成された前記少なくとも1つの半導体カーボン・ナノチューブの第2端部と各々が電気的に結合された複数の第2コンタクトを形成するステップをさらに含む、請求項26から請求項28までのいずれか一つの請求項に記載の方法。
【請求項30】
前記複数のゲート電極と、前記複数の第1コンタクトと、前記複数の第2コンタクトとを、論理回路として電気的に相互接続するステップをさらに含む、請求項29に記載の方法。
【請求項31】
前記複数のゲート電極と、前記複数の第1コンタクトと、前記複数の第2コンタクトとを、メモリ回路として電気的に相互接続するステップをさらに含む、請求項29に記載の方法。
【請求項32】
前記複数の第1触媒パッドの各々からその上にある前記少なくとも1つの半導体カーボン・ナノチューブの隣接する端部に電気伝導率増加物質を拡散させるステップをさらに含む、請求項21から請求項31までのいずれかの請求項に記載の方法。
【請求項33】
電気伝導率増加物質を拡散させる前記ステップは、前記反応物質を前記反応物質通路によって前記複数の第1触媒パッドの各々に誘導した後に行われる、請求項32に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公表番号】特表2007−523477(P2007−523477A)
【公表日】平成19年8月16日(2007.8.16)
【国際特許分類】
【出願番号】特願2006−552625(P2006−552625)
【出願日】平成17年2月10日(2005.2.10)
【国際出願番号】PCT/EP2005/050591
【国際公開番号】WO2005/078819
【国際公開日】平成17年8月25日(2005.8.25)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成19年8月16日(2007.8.16)
【国際特許分類】
【出願日】平成17年2月10日(2005.2.10)
【国際出願番号】PCT/EP2005/050591
【国際公開番号】WO2005/078819
【国際公開日】平成17年8月25日(2005.8.25)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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