半導体装置
【課題】本発明は、階層化されたビット線を有する半導体メモリにおいて、これらのビット線の配線レイアウトの効率化を図るとともに、全体のレイアウト面積を削減できるようにするものである。
【解決手段】たとえば、１つのカラムにおいて、グローバルビット線対ＧＢＬ，ＧＢＬＢには、複数のローカルビット線対ＬＢＬ，ＬＢＬＢが、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して共通に接続されている。そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。
【解決手段】たとえば、１つのカラムにおいて、グローバルビット線対ＧＢＬ，ＧＢＬＢには、複数のローカルビット線対ＬＢＬ，ＬＢＬＢが、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して共通に接続されている。そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、階層化されたビット線を有する半導体メモリのレイアウト方法に関する。
【背景技術】
【０００２】
最近、半導体メモリにおいては、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（以下、ＭＯＳ）トランジスタのサイズの縮小化にともない、ビット線からのリーク電流が増大しているという問題が顕著になってきている。このため、ビット線を階層化し、読み書きの際に、１本のビット線に電気的に接続されるメモリセルの数を絞り込むことによって、ビット線からのリーク電流を低減しようという対策がなされるようになってきている（たとえば、特許文献１参照）。また、ビット線を階層化すると、ビット線の容量が軽減されるため、メモリのアクセスタイムが早くなるというメリットもある。
【０００３】
しかしながら、ビット線を階層化すると、階層化されたビット線の相互を選択的に接続させるための、選択トランスファーゲートが必要になる。そのため、ＭＯＳトランジスタの縮小率に対して、全体のレイアウト面積の縮小率が小さくなってしまうという問題があった。
【０００４】
以下に、ビット線の階層化について具体的に説明する。ビット線は、通常、１つのカラム全体を通して配設され、センスアンプに接続されているグローバルビット線と、１つのメモリセルアレイごとに配設されているローカルビット線とに階層化される。上記グローバルビット線および上記ローカルビット線は、アドレス選択信号に応じて導通する選択トランスファーゲートを介して接続されている。上記選択トランスファーゲートは、一対のＭＯＳトランジスタ（ＮＭＯＳスイッチトランジスタとＰＭＯＳスイッチトランジスタ）で構成されている。ＮＭＯＳスイッチトランジスタは、メモリセルにデータを書き込む際に、そのメモリセルにロウ電位（基準電位）を確実に伝えるために必要となる。ＰＭＯＳスイッチトランジスタは、メモリセルからデータを読み出す際に、ビット線の電源電位近傍の微妙な電位変化をセンスするために必要となる。
【０００５】
上記ローカルビット線および上記グローバルビット線は、通常、グローバルビット線が上層、ローカルビット線が下層の、異なる階層のメタル配線により形成されている。また、上記ローカルビット線および上記グローバルビット線の間隔は、メモリセルの大きさに合わせて、相当に狭いものとなっている。
【０００６】
上記したビット線階層化構造の場合、メモリセルは、半導体基板上のメモリセルアレイ領域に形成される。選択トランスファーゲートを構成するＰＭＯＳスイッチトランジスタは、半導体基板上のＮウェル領域に形成される。選択トランスファーゲートを構成するＮＭＯＳスイッチトランジスタは、半導体基板上のＰウェル領域に形成される。
【０００７】
すなわち、選択トランスファーゲートはＮＭＯＳスイッチトランジスタとＰＭＯＳスイッチトランジスタとで構成されている。そのため、ＮＭＯＳスイッチトランジスタはＰウェル領域に、ＰＭＯＳスイッチトランジスタはＮウェル領域に、それぞれ領域を分けて形成する必要がある。この際、ＮＭＯＳスイッチトランジスタとＰＭＯＳスイッチトランジスタとの間を電気的に分離するために、Ｐウェル領域およびＮウェル領域の各境界から、Ｐウェル領域上またはＮウェル領域上に形成されるＭＯＳトランジスタの端までに、ある程度の距離が必要になる。ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを分離するのに必要な距離は、メモリを構成するＭＯＳトランジスタのサイズが年々縮小しているのに対して、あまり縮小することができないものとなっている。これにより、ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを形成するために必要なＰウェル領域およびＮウェル領域の面積が、ＭＯＳトランジスタのサイズの縮小化にともなって相対的に大きくなる。その結果、ＭＯＳトランジスタのサイズの縮小率に対して、全体のレイアウト面積の縮小率が小さくなってしまう。
【０００８】
また、選択トランスファーゲートを構成するＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを別々のウェル領域に形成するようにした場合、通常は、メモリセルアレイの片側に、Ｐウェル領域またはＮウェル領域が順番に配置されることになる。つまり、メモリセルアレイに近い側にＰウェル領域またはＮウェル領域の一方が、遠い側に他方が、それぞれ配置されることになる。この場合、メモリセルアレイに近い側に配置されたＭＯＳスイッチトランジスタの上方には、ローカルビット線とグローバルビット線とが並行して配設されることになる。そのため、このＭＯＳスイッチトランジスタのソース／ドレインを上層のグローバルビット線と接続する際に、下層のローカルビット線が障害にならないようにする必要がある。すなわち、ビット線の間隔を拡げる必要に迫られるようなことがあった場合、全体のレイアウト面積が著しく増大してしまう。
【０００９】
このように、従来においては、全体のレイアウト面積が、ＭＯＳトランジスタのサイズの縮小率によらず、ウェル領域の面積やビット線の間隔に制限されるという問題点があった。
【特許文献１】特開平７−３２６１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、ビット線の配線レイアウトの効率化を図ることができ、全体のレイアウト面積を削減することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、少なくともカラム方向に設けられた複数のメモリセルアレイと、前記複数のメモリセルアレイにそれぞれ接続された、複数のローカルビット線と、前記複数のローカルビット線が共通に接続された、前記複数のローカルビット線よりも上層階層の１つのグローバルビット線と、前記１つのグローバルビット線と前記複数のローカルビット線との間にそれぞれ設けられ、前記複数のローカルビット線のいずれか１つを前記１つのグローバルビット線に接続するための、ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを有する複数の選択トランスファーゲートとを具備し、前記複数の選択トランスファーゲートは、前記ＮＭＯＳスイッチトランジスタおよび前記ＰＭＯＳスイッチトランジスタが、それぞれ対応するメモリセルアレイを挟んで互いに反対側に配置されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１２】
この発明によれば、選択トランスファーゲートを構成するＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを、メモリセルアレイの両側に別々に分けて配置できるようになる結果、ビット線の配線レイアウトの効率化を図ることができ、全体のレイアウト面積を削減することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、階層化されたビット線を有する半導体メモリの回路構成を示すものである。なお、ここでは、Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、ＳＲＡＭ）を例に、１カラム分の構成を示している。
【００１５】
図１において、半導体基板（後述する）上には、カラム方向に沿って、複数のメモリセルアレイ１１が配置されている。各メモリセルアレイ１１には、所定個のメモリセル（ＣＥＬＬ）１３が設けられている。また、各メモリセルアレイ１１には、それぞれ、ローカルビット線対ＬＢＬ，ＬＢＬＢが接続されている。ローカルビット線対ＬＢＬ，ＬＢＬＢは、各メモリセル１３との間でセルデータを読み書きするためのビット線である。
【００１６】
上記ローカルビット線対ＬＢＬ，ＬＢＬＢは、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して、グローバルビット線対ＧＢＬ，ＧＢＬＢに共通に接続されている。グローバルビット線対ＧＢＬ，ＧＢＬＢは、カラムごとに設けられるビット線である。各カラムのグローバルビット線対ＧＢＬ，ＧＢＬＢは、カラム選択回路１７ａ，１７ｂを介して、センスアンプ（Ｓ／Ａ）１９に共通に接続されている。上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢは、グローバルビット線対ＧＢＬ，ＧＢＬＢが上層、ローカルビット線対ＬＢＬ，ＬＢＬＢが下層の、異なる階層のメタル配線により並行して配設されている。
【００１７】
上記選択トランスファーゲート１５ａは、ＮＭＯＳスイッチトランジスタＳＮａおよびＰＭＯＳスイッチトランジスタＳＰａにより構成されている。上記選択トランスファーゲート１５ｂは、ＮＭＯＳスイッチトランジスタＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰｂにより構成されている。選択トランスファーゲート１５ａ，１５ｂは、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂの各ゲートに与えられるアドレス選択信号に応じて導通／非導通状態となる。たとえば、アドレス選択信号ＸＡ，／ＸＡが活性化されると、そのアドレス選択信号ＸＡ，／ＸＡに対応する選択トランスファーゲート１５ａ，１５ｂが導通状態となる。これにより、アドレス選択信号ＸＡ，／ＸＡに対応するメモリセルアレイ１１のローカルビット線対ＬＢＬ，ＬＢＬＢが、グローバルビット線対ＧＢＬ，ＧＢＬＢと電気的に接続される。同様に、アドレス選択信号ＸＢ，／ＸＢが活性化されると、そのアドレス選択信号ＸＢ，／ＸＢに対応する選択トランスファーゲート１５ａ，１５ｂが導通状態となる。これにより、アドレス選択信号ＸＢ，／ＸＢに対応するメモリセルアレイ１１のローカルビット線対ＬＢＬ，ＬＢＬＢが、グローバルビット線対ＧＢＬ，ＧＢＬＢと電気的に接続される。
【００１８】
本実施形態の場合、各メモリセルアレイ１１の一方の側に、各選択トランスファーゲート１５ａ，１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、他方の側に、各選択トランスファーゲート１５ａ，１５ｂを構成するＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂが、それぞれ配置されている。
【００１９】
より具体的には、各ローカルビット線ＬＢＬの一端は、それぞれ、選択トランスファーゲート１５ａを構成するＮＭＯＳスイッチトランジスタＳＮａを介して、グローバルビット線ＧＢＬに共通に接続されている。各ローカルビット線ＬＢＬの他端は、それぞれ、選択トランスファーゲート１５ａを構成するＰＭＯＳスイッチトランジスタＳＰａを介して、グローバルビット線ＧＢＬに共通に接続されている。一方、各ローカルビット線ＬＢＬＢの一端は、それぞれ、選択トランスファーゲート１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮｂを介して、グローバルビット線ＧＢＬＢに共通に接続されている。各ローカルビット線ＬＢＬＢの他端は、それぞれ、選択トランスファーゲート１５ｂを構成するＰＭＯＳスイッチトランジスタＳＰｂを介して、グローバルビット線ＧＢＬＢに共通に接続されている。
【００２０】
さらに、上記ローカルビット線対ＬＢＬ，ＬＢＬＢには、それぞれ、ＰＭＯＳ負荷トランジスタ対ＬＬＰが接続されている。各ＰＭＯＳ負荷トランジスタ対ＬＬＰのゲートには、負荷制御信号ＬＯＡＤが入力されるようになっている。なお、各ＰＭＯＳ負荷トランジスタ対ＬＬＰのソース／ドレインの一方が上記ローカルビット線対ＬＢＬ，ＬＢＬＢにそれぞれ接続され、他方は電源供給線にそれぞれ接続されている。これにより、各ＰＭＯＳ負荷トランジスタ対ＬＬＰは、上記メモリセル１３のセルデータを読み出す前に、それぞれのローカルビット線対ＬＢＬ，ＬＢＬＢを電源電位に充電する。
【００２１】
これに対し、上記グローバルビット線対ＧＢＬ，ＧＢＬＢには、それぞれ、ＰＭＯＳ負荷トランジスタ対ＧＬＰが接続されている。各ＰＭＯＳ負荷トランジスタ対ＧＬＰのゲートには、負荷制御信号ＬＯＡＤが入力されるようになっている。なお、各ＰＭＯＳ負荷トランジスタ対ＧＬＰのソース／ドレインの一方が上記グローバルビット線対ＧＢＬ，ＧＢＬＢにそれぞれ接続され、他方は電源供給線にそれぞれ接続されている。これにより、各ＰＭＯＳ負荷トランジスタ対ＧＬＰは、上記メモリセル１３のセルデータを読み出す前に、それぞれのグローバルビット線対ＧＢＬ，ＧＢＬＢを電源電位に充電する。
【００２２】
なお、実際の半導体メモリにおいては、図１に示した１カラム分の構成がロウ方向に隣接するようにして設けられて、複数のカラムを有する構成となっている。
【００２３】
図２は、図１に示した半導体メモリの概略レイアウトを示すものである。図２に示すように、半導体基板１の表面部には、カラム方向に沿って、複数のメモリセルアレイ領域１ａが選択的に設けられている。複数のメモリセルアレイ領域１ａの相互間において、各メモリセルアレイ領域１ａの一方の側には、それぞれ、Ｐウェル領域１ｂが設けられている。各メモリセルアレイ領域１ａの他方の側には、それぞれ、Ｎウェル領域１ｃが設けられている。
【００２４】
このような構成において、上記メモリセルアレイ１１は、メモリセルアレイ領域１ａ内に形成される。また、上記選択トランスファーゲート１５ａ，１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂは、Ｐウェル領域１ｂ内に形成される。一方、上記選択トランスファーゲート１５ａ，１５ｂを構成するＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂは、Ｎウェル領域１ｃ内に形成される。同様に、上記ＰＭＯＳ負荷トランジスタ対ＬＬＰは、Ｎウェル領域１ｃ内に形成される。ただし、上記ＰＭＯＳ負荷トランジスタ対ＧＬＰが形成されるＮウェル領域は、図２には示されていない。
【００２５】
図３は、上記した構成の半導体メモリのレイアウト方法について、具体的に示すものである。なお、ここでは、１カラム分の構成における、１つのメモリセルアレイ１１に対応する部分を例に示している（たとえば、図１の（Ａ）参照）。また、その部分（Ａ）のメモリセルアレイ１１のレイアウトに関しては、これを省略している。
【００２６】
すなわち、図３において、Ｐウェル領域１ｂの表面部には、アクティブ領域（Ｎ導電型）となる第１，第２の拡散層領域２１，２２が形成されている。上記第１の拡散層領域２１は、ソース／ドレインとなる拡散層２１ａ，２１ｂを有している。また、上記拡散層２１ａ，２１ｂの相互間に対応する、上記第１の拡散層領域２１の上部には、ゲート絶縁膜２３ａを介して、ポリシリコンからなるゲート電極２４ａが設けられている。このゲート電極２４ａは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ａを構成する、上記ＮＭＯＳスイッチトランジスタＳＮａが形成されている。
【００２７】
さらに、上記拡散層２１ａ，２１ｂには、それぞれ、コンタクト層２５ａを介して、１層目のメタル配線２６ａ，２６ａが接続されている。上記１層目のメタル配線２６ａ，２６ａのうち、上記拡散層２１ａに対応する上記１層目のメタル配線２６ａには、コンタクト層２７ａを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬの一端が接続されている。一方、上記拡散層２１ｂに対応する上記１層目のメタル配線２６ａには、コンタクト層２７ａを介して、２層目のメタル配線２８ａが接続されている。この２層目のメタル配線２８ａには、コンタクト２９ａを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬが接続されている。
【００２８】
同様に、上記第２の拡散層領域２２は、ソース／ドレインとなる拡散層２２ａ，２２ｂを有している。また、上記拡散層２２ａ，２２ｂの相互間に対応する、上記第２の拡散層領域２２の上部には、ゲート絶縁膜２３ｂを介して、ポリシリコンからなるゲート電極２４ｂが設けられている。このゲート電極２４ｂは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ｂを構成する、上記ＮＭＯＳスイッチトランジスタＳＮｂが形成されている。
【００２９】
さらに、上記拡散層２２ａ，２２ｂには、それぞれ、コンタクト層２５ｂを介して、１層目のメタル配線２６ｂ，２６ｂが接続されている。上記１層目のメタル配線２６ｂ，２６ｂのうち、上記拡散層２２ａに対応する上記１層目のメタル配線２６ｂには、コンタクト層２７ｂを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬＢの一端が接続されている。一方、上記拡散層２２ｂに対応する上記１層目のメタル配線２６ｂには、コンタクト層２７ｂを介して、２層目のメタル配線２８ｂが接続されている。この２層目のメタル配線２８ｂには、コンタクト２９ｂを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬＢが接続されている。
【００３０】
また、上記第１，第２の拡散層領域２１，２２と、上記メモリセルアレイ１１と反対側の上記Ｐウェル領域１ｂの端部との間には、アドレス選択信号線２６ｃが設けられている。このアドレス選択信号線２６ｃは、１層目のメタル配線によって、上記ゲート電極２４ａ，２４ｂと直交する方向に配設されている。そして、上記アドレス選択信号線２６ｃは、コンタクト層２５ｃ，２５ｃをそれぞれ介して、上記ゲート電極２４ａ，２４ｂに共通に接続されている。これにより、上記選択トランスファーゲート１５ａ，１５ｂの、上記ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂの各ゲートにアドレス選択信号ＸＢが与えられる。
【００３１】
これに対し、Ｎウェル領域１ｃには、上記選択トランスファーゲート１５ａ，１５ｂのＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよび上記ＰＭＯＳ負荷トランジスタ対ＬＬＰが形成されている。すなわち、上記Ｎウェル領域１ｃの表面部には、アクティブ領域（Ｐ導電型）となる第１〜第４の拡散層領域３１，３２，４１，４２が形成されている。上記第１の拡散層領域３１は、ソース／ドレインとなる拡散層３１ａ，３１ｂを有している。また、上記拡散層３１ａ，３１ｂの相互間に対応する、上記第１の拡散層領域３１の上部には、ゲート絶縁膜３３ａを介して、ポリシリコンからなるゲート電極３４ａが設けられている。このゲート電極３４ａは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ａを構成する、上記ＰＭＯＳスイッチトランジスタＳＰａが形成されている。
【００３２】
さらに、上記拡散層３１ａ，３１ｂには、それぞれ、コンタクト層３５ａを介して、１層目のメタル配線３６ａ，３６ａが接続されている。上記１層目のメタル配線３６ａ，３６ａのうち、上記拡散層３１ａに対応する上記１層目のメタル配線３６ａには、コンタクト層３７ａを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬの他端が接続されている。一方、上記拡散層３１ｂに対応する上記１層目のメタル配線３６ａには、コンタクト層３７ａを介して、２層目のメタル配線３８ａが接続されている。この２層目のメタル配線３８ａには、コンタクト３９ａを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬが接続されている。
【００３３】
同様に、上記第２の拡散層領域３２は、ソース／ドレインとなる拡散層３２ａ，３２ｂを有している。また、上記拡散層３２ａ，３２ｂの相互間に対応する、上記第２の拡散層領域３２の上部には、ゲート絶縁膜３３ｂを介して、ポリシリコンからなるゲート電極３４ｂが設けられている。このゲート電極３４ｂは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ｂを構成する、上記ＰＭＯＳスイッチトランジスタＳＰｂが形成されている。
【００３４】
さらに、上記拡散層３２ａ，３２ｂには、それぞれ、コンタクト層３５ｂを介して、１層目のメタル配線３６ｂ，３６ｂが接続されている。上記１層目のメタル配線３６ｂ，３６ｂのうち、上記拡散層３２ａに対応する上記１層目のメタル配線３６ｂには、コンタクト層３７ｂを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬＢの他端が接続されている。一方、上記拡散層３２ｂに対応する上記１層目のメタル配線３６ｂには、コンタクト層３７ｂを介して、２層目のメタル配線３８ｂが接続されている。この２層目のメタル配線３８ｂには、コンタクト３９ｂを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬＢが接続されている。
【００３５】
また、上記第１，第２の拡散層領域３１，３２と、上記メモリセルアレイ１１と反対側の上記Ｎウェル領域１ｃの端部との間には、アドレス選択信号線３６ｃが設けられている。このアドレス選択信号線３６ｃは、１層目のメタル配線によって、上記ゲート電極３４ａ，３４ｂと直交する方向に配設されている。そして、上記アドレス選択信号線３６ｃは、コンタクト層３５ｃ，３５ｃをそれぞれ介して、上記ゲート電極３４ａ，３４ｂに共通に接続されている。これにより、上記選択トランスファーゲート１５ａ，１５ｂの、上記ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂの各ゲートにアドレス選択信号／ＸＢが与えられる。
【００３６】
一方、上記第１，第２の拡散層領域３１，３２と、上記メモリセルアレイ１１側の上記Ｎウェル領域１ｃの端部との間には、上記第３，第４の拡散層領域４１，４２が設けられている。上記第３の拡散層領域４１は、ソース／ドレインとなる拡散層４１ａ，４１ｂを有している。また、上記拡散層４１ａ，４１ｂの相互間に対応する、上記第３の拡散層領域４１の上部には、ゲート絶縁膜４３ａを介して、ポリシリコンからなるゲート電極４４ａが設けられている。同様に、上記第４の拡散層領域４２は、ソース／ドレインとなる拡散層４２ａ，４２ｂを有している。また、上記拡散層４２ａ，４２ｂの相互間に対応する、上記第４の拡散層領域４２の上部には、ゲート絶縁膜４３ｂを介して、ポリシリコンからなるゲート電極４４ｂが設けられている。各ゲート電極４４ａ，４４ｂは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記ＰＭＯＳ負荷トランジスタ対ＬＬＰが構成されている。
【００３７】
さらに、上記拡散層４１ａには、コンタクト層４５ａを介して、１層目のメタル配線４６ａが接続されている。この１層目のメタル配線４６ａには、コンタクト層４７ａを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬが接続されている。一方、上記拡散層４２ａには、コンタクト層４５ｂを介して、１層目のメタル配線４６ｂが接続されている。この１層目のメタル配線４６ｂには、コンタクト層４７ｂを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬＢが接続されている。一方、上記拡散層４１ｂ，４２ｂには、それぞれ、コンタクト層４５ｃ，４５ｃを介して、１層目のメタル配線からなる電源供給線４６ｃが共通に接続されている。
【００３８】
また、上記第３，第４の拡散層領域４１，４２と、上記メモリセルアレイ１１側の上記Ｎウェル領域１ｃの端部との間には、負荷制御信号線４６ｄが設けられている。この負荷制御信号線４６ｄは、１層目のメタル配線によって、上記ゲート電極４４ａ，４４ｂと直交する方向に配設されている。そして、上記負荷制御信号線４６ｄは、コンタクト層４５ｄ，４５ｄをそれぞれ介して、上記ゲート電極４４ａ，４４ｂに共通に接続されている。これにより、上記ＰＭＯＳ負荷トランジスタ対ＬＬＰの各ゲートに負荷制御信号ＬＯＡＤが与えられる。
【００３９】
このような構成とした場合、ローカルビット線対ＬＢＬ，ＬＢＬＢは、選択トランスファーゲート１５ａ，１５ｂを構成する、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂのソース／ドレインの一端で、それぞれ終端することになる。このため、グローバルビット線対ＧＢＬ，ＧＢＬＢとローカルビット線対ＬＢＬ，ＬＢＬＢとが、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂの上方に配設されるということがなくなる。それゆえに、上層のメタル配線であるグローバルビット線対ＧＢＬ，ＧＢＬＢを、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂのソース／ドレインの一端とそれぞれ接続する際に、下層のメタル配線であるローカルビット線対ＬＢＬ，ＬＢＬＢが障害となるのを回避できる。したがって、グローバルビット線対ＧＢＬ，ＧＢＬＢとローカルビット線対ＬＢＬ，ＬＢＬＢとを、確実にコンタクトさせるための余計な面積を確保することなしに、容易に配線できるようになる。その結果、ビット線の配線レイアウトの効率化を図ることができ、レイアウト面積の増大を防ぐことが可能となるものである。
【００４０】
なお、１カラム分の構成において、セルデータを読み出す際には、センスアンプ１９から最も遠いメモリセルアレイ１１内にあるメモリセル１３のセルデータの読み出しが、最も時間を要する。このため、センスアンプ１９から最も遠いメモリセルアレイ１１の選択トランスファーゲート１５ａ，１５ｂは、そのメモリセルアレイ１１のセンスアンプ１９に近い側に、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂを配置する。選択トランスファーゲート１５ａ，１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂのうち、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂは、セルデータを読み出す際に、より重要な役割を担う。したがって、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂをセンスアンプ１９に近い側に配置することによって、メモリセル１３からのセルデータの読み出しに要する時間を短縮することが可能となる。
【００４１】
また、上記した第１の実施形態においては、図３に示したように、メモリセルアレイ１１とは反対側のＰウェル領域１ｂの端部と拡散層領域２１，２２との間にアドレス選択信号線２６ｃを、メモリセルアレイ１１とは反対側のＮウェル領域１ｃの端部と拡散層領域３１，３２との間にアドレス選択信号線３６ｃを、それぞれ配設するように構成した場合について説明した。これに限らず、たとえば図４に示すように、メモリセルアレイ１１側のＰウェル領域１ｂの端部と拡散層領域２１，２２との間にアドレス選択信号線２６ｃを、メモリセルアレイ１１側のＮウェル領域１ｃの端部と拡散層領域３１，３２との間にアドレス選択信号線３６ｃを、それぞれ配設するように構成することも可能である。
【００４２】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、階層化されたビット線を有する半導体メモリの回路構成を示すものである。なお、ここでは、ＳＲＡＭを例に、１カラム分の構成を示している。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４３】
本実施形態の場合、たとえば１カラム分の構成において、メモリセルアレイ１１ごとに設けられる各選択トランスファーゲート１５ａ，１５ｂが、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂどうし、または、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂどうしを、互いに隣接するようにして配置されている。
【００４４】
図６は、図５に示した半導体メモリの概略レイアウトを示すものである。図６に示すように、半導体基板１の表面部には、カラム方向に沿って、複数のメモリセルアレイ領域１ａが選択的に設けられている。そして、複数のメモリセルアレイ領域１ａの相互間において、たとえば、一方のメモリセルアレイ領域１ａの一方の側には、Ｐウェル領域１ｂが設けられている。また、このメモリセルアレイ領域１ａの他方の側には、Ｎウェル領域１ｃが設けられている。これに対し、上記一方のメモリセルアレイ領域１ａに隣接する、たとえば他方のメモリセルアレイ領域１ａの一方の側には、Ｎウェル領域１ｃが設けられている。また、このメモリセルアレイ領域１ａの他方の側には、Ｐウェル領域１ｂが設けられている。つまり、各メモリセルアレイ領域１ａに対応するＮウェル領域１ｃおよびＰウェル領域１ｂが、それぞれ隣接するようにして交互に配置されている。
【００４５】
このような構成とした場合、隣接する選択トランスファーゲート１５ａ，１５ｂの、各ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよび各ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂを、それぞれ近接させて配置することが可能となる。すなわち、隣接する選択トランスファーゲート１５ａ，１５ｂの、各ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂを同一のＮウェル領域１ｃに、各ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂを同一のＰウェル領域１ｂに、それぞれ配置することが可能となる。これにより、第１の実施形態の場合のように、Ｎウェル領域１ｃとＰウェル領域１ｂとの間や、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂとＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂとの間を電気的に分離したりする必要がなくなる分、全体のレイアウト面積を縮小できるようになるものである。
【００４６】
なお、本実施形態の場合においても、センスアンプ１９から最も遠いメモリセルアレイ１１の選択トランスファーゲート１５ａ，１５ｂは、そのメモリセルアレイ１１のセンスアンプ１９に近い側に、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂを配置するのが望ましい。
【００４７】
また、第１，第２の実施形態においては、階層化されたビット線を有する半導体メモリとして、複数のカラムに共通にセンスアンプが設けられてなる場合を例に説明した。これに限らず、たとえばカラムごとにセンスアンプが設けられてなる構成のものや、グローバルビット線対ＧＢＬ，ＧＢＬＢの一方にのみセンスアンプが接続されてなる、所謂、シングルエンド構造のものにも適用できる。
【００４８】
また、プリチャージ電位は、たとえばＶＤＤ／２，ＶＳＳなど、電源電位以外の電位であってもよい。特に、プリチャージ電位をＶＳＳとする場合、負荷トランジスタはＮＭＯＳであることが望ましい。また、センスアンプに近い側にＮＭＯＳスイッチトランジスタを配置することが望ましい。
【００４９】
また、半導体メモリとしてはＳＲＡＭに限らず、ＤＲＡＭなどの、階層化されたビット線を有する各種の半導体メモリにも同様に適用できる。
【００５０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態にしたがった、階層化されたビット線を有する半導体メモリ（ＳＲＡＭ）の回路構成を示す図。
【図２】図１に示した半導体メモリの概略レイアウトを示す図。
【図３】図１に示した半導体メモリのレイアウトの一例について、一部を透過して示す平面図。
【図４】図１に示した半導体メモリのレイアウトの他の一例について、一部を透過して示す平面図。
【図５】本発明の第２の実施形態にしたがった、階層化されたビット線を有する半導体メモリ（ＳＲＡＭ）の回路構成を示す図。
【図６】図５に示した半導体メモリの概略レイアウトを示す図。
【符号の説明】
【００５２】
１…半導体基板、１ａ…メモリセルアレイ領域、１ｂ…Ｐウェル領域、１ｃ…Ｎウェル領域、１１…メモリセルアレイ、１３…メモリセル、１５ａ，１５ｂ…選択トランスファーゲート、１９…センスアンプ、ＬＢＬ，ＬＢＬＢ…ローカルビット線対、ＧＢＬ，ＧＢＬＢ…グローバルビット線対、ＳＮａ，ＳＮｂ…ＮＭＯＳスイッチトランジスタ、ＳＰａ，ＳＰｂ…ＰＭＯＳスイッチトランジスタ、ＬＬＰ，ＧＬＰ…ＰＭＯＳ負荷トランジスタ対。
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、階層化されたビット線を有する半導体メモリのレイアウト方法に関する。
【背景技術】
【０００２】
最近、半導体メモリにおいては、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（以下、ＭＯＳ）トランジスタのサイズの縮小化にともない、ビット線からのリーク電流が増大しているという問題が顕著になってきている。このため、ビット線を階層化し、読み書きの際に、１本のビット線に電気的に接続されるメモリセルの数を絞り込むことによって、ビット線からのリーク電流を低減しようという対策がなされるようになってきている（たとえば、特許文献１参照）。また、ビット線を階層化すると、ビット線の容量が軽減されるため、メモリのアクセスタイムが早くなるというメリットもある。
【０００３】
しかしながら、ビット線を階層化すると、階層化されたビット線の相互を選択的に接続させるための、選択トランスファーゲートが必要になる。そのため、ＭＯＳトランジスタの縮小率に対して、全体のレイアウト面積の縮小率が小さくなってしまうという問題があった。
【０００４】
以下に、ビット線の階層化について具体的に説明する。ビット線は、通常、１つのカラム全体を通して配設され、センスアンプに接続されているグローバルビット線と、１つのメモリセルアレイごとに配設されているローカルビット線とに階層化される。上記グローバルビット線および上記ローカルビット線は、アドレス選択信号に応じて導通する選択トランスファーゲートを介して接続されている。上記選択トランスファーゲートは、一対のＭＯＳトランジスタ（ＮＭＯＳスイッチトランジスタとＰＭＯＳスイッチトランジスタ）で構成されている。ＮＭＯＳスイッチトランジスタは、メモリセルにデータを書き込む際に、そのメモリセルにロウ電位（基準電位）を確実に伝えるために必要となる。ＰＭＯＳスイッチトランジスタは、メモリセルからデータを読み出す際に、ビット線の電源電位近傍の微妙な電位変化をセンスするために必要となる。
【０００５】
上記ローカルビット線および上記グローバルビット線は、通常、グローバルビット線が上層、ローカルビット線が下層の、異なる階層のメタル配線により形成されている。また、上記ローカルビット線および上記グローバルビット線の間隔は、メモリセルの大きさに合わせて、相当に狭いものとなっている。
【０００６】
上記したビット線階層化構造の場合、メモリセルは、半導体基板上のメモリセルアレイ領域に形成される。選択トランスファーゲートを構成するＰＭＯＳスイッチトランジスタは、半導体基板上のＮウェル領域に形成される。選択トランスファーゲートを構成するＮＭＯＳスイッチトランジスタは、半導体基板上のＰウェル領域に形成される。
【０００７】
すなわち、選択トランスファーゲートはＮＭＯＳスイッチトランジスタとＰＭＯＳスイッチトランジスタとで構成されている。そのため、ＮＭＯＳスイッチトランジスタはＰウェル領域に、ＰＭＯＳスイッチトランジスタはＮウェル領域に、それぞれ領域を分けて形成する必要がある。この際、ＮＭＯＳスイッチトランジスタとＰＭＯＳスイッチトランジスタとの間を電気的に分離するために、Ｐウェル領域およびＮウェル領域の各境界から、Ｐウェル領域上またはＮウェル領域上に形成されるＭＯＳトランジスタの端までに、ある程度の距離が必要になる。ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを分離するのに必要な距離は、メモリを構成するＭＯＳトランジスタのサイズが年々縮小しているのに対して、あまり縮小することができないものとなっている。これにより、ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを形成するために必要なＰウェル領域およびＮウェル領域の面積が、ＭＯＳトランジスタのサイズの縮小化にともなって相対的に大きくなる。その結果、ＭＯＳトランジスタのサイズの縮小率に対して、全体のレイアウト面積の縮小率が小さくなってしまう。
【０００８】
また、選択トランスファーゲートを構成するＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを別々のウェル領域に形成するようにした場合、通常は、メモリセルアレイの片側に、Ｐウェル領域またはＮウェル領域が順番に配置されることになる。つまり、メモリセルアレイに近い側にＰウェル領域またはＮウェル領域の一方が、遠い側に他方が、それぞれ配置されることになる。この場合、メモリセルアレイに近い側に配置されたＭＯＳスイッチトランジスタの上方には、ローカルビット線とグローバルビット線とが並行して配設されることになる。そのため、このＭＯＳスイッチトランジスタのソース／ドレインを上層のグローバルビット線と接続する際に、下層のローカルビット線が障害にならないようにする必要がある。すなわち、ビット線の間隔を拡げる必要に迫られるようなことがあった場合、全体のレイアウト面積が著しく増大してしまう。
【０００９】
このように、従来においては、全体のレイアウト面積が、ＭＯＳトランジスタのサイズの縮小率によらず、ウェル領域の面積やビット線の間隔に制限されるという問題点があった。
【特許文献１】特開平７−３２６１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、ビット線の配線レイアウトの効率化を図ることができ、全体のレイアウト面積を削減することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、少なくともカラム方向に設けられた複数のメモリセルアレイと、前記複数のメモリセルアレイにそれぞれ接続された、複数のローカルビット線と、前記複数のローカルビット線が共通に接続された、前記複数のローカルビット線よりも上層階層の１つのグローバルビット線と、前記１つのグローバルビット線と前記複数のローカルビット線との間にそれぞれ設けられ、前記複数のローカルビット線のいずれか１つを前記１つのグローバルビット線に接続するための、ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを有する複数の選択トランスファーゲートとを具備し、前記複数の選択トランスファーゲートは、前記ＮＭＯＳスイッチトランジスタおよび前記ＰＭＯＳスイッチトランジスタが、それぞれ対応するメモリセルアレイを挟んで互いに反対側に配置されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１２】
この発明によれば、選択トランスファーゲートを構成するＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを、メモリセルアレイの両側に別々に分けて配置できるようになる結果、ビット線の配線レイアウトの効率化を図ることができ、全体のレイアウト面積を削減することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、階層化されたビット線を有する半導体メモリの回路構成を示すものである。なお、ここでは、Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、ＳＲＡＭ）を例に、１カラム分の構成を示している。
【００１５】
図１において、半導体基板（後述する）上には、カラム方向に沿って、複数のメモリセルアレイ１１が配置されている。各メモリセルアレイ１１には、所定個のメモリセル（ＣＥＬＬ）１３が設けられている。また、各メモリセルアレイ１１には、それぞれ、ローカルビット線対ＬＢＬ，ＬＢＬＢが接続されている。ローカルビット線対ＬＢＬ，ＬＢＬＢは、各メモリセル１３との間でセルデータを読み書きするためのビット線である。
【００１６】
上記ローカルビット線対ＬＢＬ，ＬＢＬＢは、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して、グローバルビット線対ＧＢＬ，ＧＢＬＢに共通に接続されている。グローバルビット線対ＧＢＬ，ＧＢＬＢは、カラムごとに設けられるビット線である。各カラムのグローバルビット線対ＧＢＬ，ＧＢＬＢは、カラム選択回路１７ａ，１７ｂを介して、センスアンプ（Ｓ／Ａ）１９に共通に接続されている。上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢは、グローバルビット線対ＧＢＬ，ＧＢＬＢが上層、ローカルビット線対ＬＢＬ，ＬＢＬＢが下層の、異なる階層のメタル配線により並行して配設されている。
【００１７】
上記選択トランスファーゲート１５ａは、ＮＭＯＳスイッチトランジスタＳＮａおよびＰＭＯＳスイッチトランジスタＳＰａにより構成されている。上記選択トランスファーゲート１５ｂは、ＮＭＯＳスイッチトランジスタＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰｂにより構成されている。選択トランスファーゲート１５ａ，１５ｂは、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂの各ゲートに与えられるアドレス選択信号に応じて導通／非導通状態となる。たとえば、アドレス選択信号ＸＡ，／ＸＡが活性化されると、そのアドレス選択信号ＸＡ，／ＸＡに対応する選択トランスファーゲート１５ａ，１５ｂが導通状態となる。これにより、アドレス選択信号ＸＡ，／ＸＡに対応するメモリセルアレイ１１のローカルビット線対ＬＢＬ，ＬＢＬＢが、グローバルビット線対ＧＢＬ，ＧＢＬＢと電気的に接続される。同様に、アドレス選択信号ＸＢ，／ＸＢが活性化されると、そのアドレス選択信号ＸＢ，／ＸＢに対応する選択トランスファーゲート１５ａ，１５ｂが導通状態となる。これにより、アドレス選択信号ＸＢ，／ＸＢに対応するメモリセルアレイ１１のローカルビット線対ＬＢＬ，ＬＢＬＢが、グローバルビット線対ＧＢＬ，ＧＢＬＢと電気的に接続される。
【００１８】
本実施形態の場合、各メモリセルアレイ１１の一方の側に、各選択トランスファーゲート１５ａ，１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、他方の側に、各選択トランスファーゲート１５ａ，１５ｂを構成するＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂが、それぞれ配置されている。
【００１９】
より具体的には、各ローカルビット線ＬＢＬの一端は、それぞれ、選択トランスファーゲート１５ａを構成するＮＭＯＳスイッチトランジスタＳＮａを介して、グローバルビット線ＧＢＬに共通に接続されている。各ローカルビット線ＬＢＬの他端は、それぞれ、選択トランスファーゲート１５ａを構成するＰＭＯＳスイッチトランジスタＳＰａを介して、グローバルビット線ＧＢＬに共通に接続されている。一方、各ローカルビット線ＬＢＬＢの一端は、それぞれ、選択トランスファーゲート１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮｂを介して、グローバルビット線ＧＢＬＢに共通に接続されている。各ローカルビット線ＬＢＬＢの他端は、それぞれ、選択トランスファーゲート１５ｂを構成するＰＭＯＳスイッチトランジスタＳＰｂを介して、グローバルビット線ＧＢＬＢに共通に接続されている。
【００２０】
さらに、上記ローカルビット線対ＬＢＬ，ＬＢＬＢには、それぞれ、ＰＭＯＳ負荷トランジスタ対ＬＬＰが接続されている。各ＰＭＯＳ負荷トランジスタ対ＬＬＰのゲートには、負荷制御信号ＬＯＡＤが入力されるようになっている。なお、各ＰＭＯＳ負荷トランジスタ対ＬＬＰのソース／ドレインの一方が上記ローカルビット線対ＬＢＬ，ＬＢＬＢにそれぞれ接続され、他方は電源供給線にそれぞれ接続されている。これにより、各ＰＭＯＳ負荷トランジスタ対ＬＬＰは、上記メモリセル１３のセルデータを読み出す前に、それぞれのローカルビット線対ＬＢＬ，ＬＢＬＢを電源電位に充電する。
【００２１】
これに対し、上記グローバルビット線対ＧＢＬ，ＧＢＬＢには、それぞれ、ＰＭＯＳ負荷トランジスタ対ＧＬＰが接続されている。各ＰＭＯＳ負荷トランジスタ対ＧＬＰのゲートには、負荷制御信号ＬＯＡＤが入力されるようになっている。なお、各ＰＭＯＳ負荷トランジスタ対ＧＬＰのソース／ドレインの一方が上記グローバルビット線対ＧＢＬ，ＧＢＬＢにそれぞれ接続され、他方は電源供給線にそれぞれ接続されている。これにより、各ＰＭＯＳ負荷トランジスタ対ＧＬＰは、上記メモリセル１３のセルデータを読み出す前に、それぞれのグローバルビット線対ＧＢＬ，ＧＢＬＢを電源電位に充電する。
【００２２】
なお、実際の半導体メモリにおいては、図１に示した１カラム分の構成がロウ方向に隣接するようにして設けられて、複数のカラムを有する構成となっている。
【００２３】
図２は、図１に示した半導体メモリの概略レイアウトを示すものである。図２に示すように、半導体基板１の表面部には、カラム方向に沿って、複数のメモリセルアレイ領域１ａが選択的に設けられている。複数のメモリセルアレイ領域１ａの相互間において、各メモリセルアレイ領域１ａの一方の側には、それぞれ、Ｐウェル領域１ｂが設けられている。各メモリセルアレイ領域１ａの他方の側には、それぞれ、Ｎウェル領域１ｃが設けられている。
【００２４】
このような構成において、上記メモリセルアレイ１１は、メモリセルアレイ領域１ａ内に形成される。また、上記選択トランスファーゲート１５ａ，１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂは、Ｐウェル領域１ｂ内に形成される。一方、上記選択トランスファーゲート１５ａ，１５ｂを構成するＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂは、Ｎウェル領域１ｃ内に形成される。同様に、上記ＰＭＯＳ負荷トランジスタ対ＬＬＰは、Ｎウェル領域１ｃ内に形成される。ただし、上記ＰＭＯＳ負荷トランジスタ対ＧＬＰが形成されるＮウェル領域は、図２には示されていない。
【００２５】
図３は、上記した構成の半導体メモリのレイアウト方法について、具体的に示すものである。なお、ここでは、１カラム分の構成における、１つのメモリセルアレイ１１に対応する部分を例に示している（たとえば、図１の（Ａ）参照）。また、その部分（Ａ）のメモリセルアレイ１１のレイアウトに関しては、これを省略している。
【００２６】
すなわち、図３において、Ｐウェル領域１ｂの表面部には、アクティブ領域（Ｎ導電型）となる第１，第２の拡散層領域２１，２２が形成されている。上記第１の拡散層領域２１は、ソース／ドレインとなる拡散層２１ａ，２１ｂを有している。また、上記拡散層２１ａ，２１ｂの相互間に対応する、上記第１の拡散層領域２１の上部には、ゲート絶縁膜２３ａを介して、ポリシリコンからなるゲート電極２４ａが設けられている。このゲート電極２４ａは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ａを構成する、上記ＮＭＯＳスイッチトランジスタＳＮａが形成されている。
【００２７】
さらに、上記拡散層２１ａ，２１ｂには、それぞれ、コンタクト層２５ａを介して、１層目のメタル配線２６ａ，２６ａが接続されている。上記１層目のメタル配線２６ａ，２６ａのうち、上記拡散層２１ａに対応する上記１層目のメタル配線２６ａには、コンタクト層２７ａを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬの一端が接続されている。一方、上記拡散層２１ｂに対応する上記１層目のメタル配線２６ａには、コンタクト層２７ａを介して、２層目のメタル配線２８ａが接続されている。この２層目のメタル配線２８ａには、コンタクト２９ａを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬが接続されている。
【００２８】
同様に、上記第２の拡散層領域２２は、ソース／ドレインとなる拡散層２２ａ，２２ｂを有している。また、上記拡散層２２ａ，２２ｂの相互間に対応する、上記第２の拡散層領域２２の上部には、ゲート絶縁膜２３ｂを介して、ポリシリコンからなるゲート電極２４ｂが設けられている。このゲート電極２４ｂは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ｂを構成する、上記ＮＭＯＳスイッチトランジスタＳＮｂが形成されている。
【００２９】
さらに、上記拡散層２２ａ，２２ｂには、それぞれ、コンタクト層２５ｂを介して、１層目のメタル配線２６ｂ，２６ｂが接続されている。上記１層目のメタル配線２６ｂ，２６ｂのうち、上記拡散層２２ａに対応する上記１層目のメタル配線２６ｂには、コンタクト層２７ｂを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬＢの一端が接続されている。一方、上記拡散層２２ｂに対応する上記１層目のメタル配線２６ｂには、コンタクト層２７ｂを介して、２層目のメタル配線２８ｂが接続されている。この２層目のメタル配線２８ｂには、コンタクト２９ｂを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬＢが接続されている。
【００３０】
また、上記第１，第２の拡散層領域２１，２２と、上記メモリセルアレイ１１と反対側の上記Ｐウェル領域１ｂの端部との間には、アドレス選択信号線２６ｃが設けられている。このアドレス選択信号線２６ｃは、１層目のメタル配線によって、上記ゲート電極２４ａ，２４ｂと直交する方向に配設されている。そして、上記アドレス選択信号線２６ｃは、コンタクト層２５ｃ，２５ｃをそれぞれ介して、上記ゲート電極２４ａ，２４ｂに共通に接続されている。これにより、上記選択トランスファーゲート１５ａ，１５ｂの、上記ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂの各ゲートにアドレス選択信号ＸＢが与えられる。
【００３１】
これに対し、Ｎウェル領域１ｃには、上記選択トランスファーゲート１５ａ，１５ｂのＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよび上記ＰＭＯＳ負荷トランジスタ対ＬＬＰが形成されている。すなわち、上記Ｎウェル領域１ｃの表面部には、アクティブ領域（Ｐ導電型）となる第１〜第４の拡散層領域３１，３２，４１，４２が形成されている。上記第１の拡散層領域３１は、ソース／ドレインとなる拡散層３１ａ，３１ｂを有している。また、上記拡散層３１ａ，３１ｂの相互間に対応する、上記第１の拡散層領域３１の上部には、ゲート絶縁膜３３ａを介して、ポリシリコンからなるゲート電極３４ａが設けられている。このゲート電極３４ａは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ａを構成する、上記ＰＭＯＳスイッチトランジスタＳＰａが形成されている。
【００３２】
さらに、上記拡散層３１ａ，３１ｂには、それぞれ、コンタクト層３５ａを介して、１層目のメタル配線３６ａ，３６ａが接続されている。上記１層目のメタル配線３６ａ，３６ａのうち、上記拡散層３１ａに対応する上記１層目のメタル配線３６ａには、コンタクト層３７ａを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬの他端が接続されている。一方、上記拡散層３１ｂに対応する上記１層目のメタル配線３６ａには、コンタクト層３７ａを介して、２層目のメタル配線３８ａが接続されている。この２層目のメタル配線３８ａには、コンタクト３９ａを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬが接続されている。
【００３３】
同様に、上記第２の拡散層領域３２は、ソース／ドレインとなる拡散層３２ａ，３２ｂを有している。また、上記拡散層３２ａ，３２ｂの相互間に対応する、上記第２の拡散層領域３２の上部には、ゲート絶縁膜３３ｂを介して、ポリシリコンからなるゲート電極３４ｂが設けられている。このゲート電極３４ｂは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記選択トランスファーゲート１５ｂを構成する、上記ＰＭＯＳスイッチトランジスタＳＰｂが形成されている。
【００３４】
さらに、上記拡散層３２ａ，３２ｂには、それぞれ、コンタクト層３５ｂを介して、１層目のメタル配線３６ｂ，３６ｂが接続されている。上記１層目のメタル配線３６ｂ，３６ｂのうち、上記拡散層３２ａに対応する上記１層目のメタル配線３６ｂには、コンタクト層３７ｂを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬＢの他端が接続されている。一方、上記拡散層３２ｂに対応する上記１層目のメタル配線３６ｂには、コンタクト層３７ｂを介して、２層目のメタル配線３８ｂが接続されている。この２層目のメタル配線３８ｂには、コンタクト３９ｂを介して、３層目（上層）のメタル配線であるグローバルビット線ＧＢＬＢが接続されている。
【００３５】
また、上記第１，第２の拡散層領域３１，３２と、上記メモリセルアレイ１１と反対側の上記Ｎウェル領域１ｃの端部との間には、アドレス選択信号線３６ｃが設けられている。このアドレス選択信号線３６ｃは、１層目のメタル配線によって、上記ゲート電極３４ａ，３４ｂと直交する方向に配設されている。そして、上記アドレス選択信号線３６ｃは、コンタクト層３５ｃ，３５ｃをそれぞれ介して、上記ゲート電極３４ａ，３４ｂに共通に接続されている。これにより、上記選択トランスファーゲート１５ａ，１５ｂの、上記ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂの各ゲートにアドレス選択信号／ＸＢが与えられる。
【００３６】
一方、上記第１，第２の拡散層領域３１，３２と、上記メモリセルアレイ１１側の上記Ｎウェル領域１ｃの端部との間には、上記第３，第４の拡散層領域４１，４２が設けられている。上記第３の拡散層領域４１は、ソース／ドレインとなる拡散層４１ａ，４１ｂを有している。また、上記拡散層４１ａ，４１ｂの相互間に対応する、上記第３の拡散層領域４１の上部には、ゲート絶縁膜４３ａを介して、ポリシリコンからなるゲート電極４４ａが設けられている。同様に、上記第４の拡散層領域４２は、ソース／ドレインとなる拡散層４２ａ，４２ｂを有している。また、上記拡散層４２ａ，４２ｂの相互間に対応する、上記第４の拡散層領域４２の上部には、ゲート絶縁膜４３ｂを介して、ポリシリコンからなるゲート電極４４ｂが設けられている。各ゲート電極４４ａ，４４ｂは、上記ローカルビット線対ＬＢＬ，ＬＢＬＢおよび上記グローバルビット線対ＧＢＬ，ＧＢＬＢと並行する方向に配設されている。これにより、上記ＰＭＯＳ負荷トランジスタ対ＬＬＰが構成されている。
【００３７】
さらに、上記拡散層４１ａには、コンタクト層４５ａを介して、１層目のメタル配線４６ａが接続されている。この１層目のメタル配線４６ａには、コンタクト層４７ａを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬが接続されている。一方、上記拡散層４２ａには、コンタクト層４５ｂを介して、１層目のメタル配線４６ｂが接続されている。この１層目のメタル配線４６ｂには、コンタクト層４７ｂを介して、２層目（下層）のメタル配線であるローカルビット線ＬＢＬＢが接続されている。一方、上記拡散層４１ｂ，４２ｂには、それぞれ、コンタクト層４５ｃ，４５ｃを介して、１層目のメタル配線からなる電源供給線４６ｃが共通に接続されている。
【００３８】
また、上記第３，第４の拡散層領域４１，４２と、上記メモリセルアレイ１１側の上記Ｎウェル領域１ｃの端部との間には、負荷制御信号線４６ｄが設けられている。この負荷制御信号線４６ｄは、１層目のメタル配線によって、上記ゲート電極４４ａ，４４ｂと直交する方向に配設されている。そして、上記負荷制御信号線４６ｄは、コンタクト層４５ｄ，４５ｄをそれぞれ介して、上記ゲート電極４４ａ，４４ｂに共通に接続されている。これにより、上記ＰＭＯＳ負荷トランジスタ対ＬＬＰの各ゲートに負荷制御信号ＬＯＡＤが与えられる。
【００３９】
このような構成とした場合、ローカルビット線対ＬＢＬ，ＬＢＬＢは、選択トランスファーゲート１５ａ，１５ｂを構成する、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂのソース／ドレインの一端で、それぞれ終端することになる。このため、グローバルビット線対ＧＢＬ，ＧＢＬＢとローカルビット線対ＬＢＬ，ＬＢＬＢとが、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂの上方に配設されるということがなくなる。それゆえに、上層のメタル配線であるグローバルビット線対ＧＢＬ，ＧＢＬＢを、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂのソース／ドレインの一端とそれぞれ接続する際に、下層のメタル配線であるローカルビット線対ＬＢＬ，ＬＢＬＢが障害となるのを回避できる。したがって、グローバルビット線対ＧＢＬ，ＧＢＬＢとローカルビット線対ＬＢＬ，ＬＢＬＢとを、確実にコンタクトさせるための余計な面積を確保することなしに、容易に配線できるようになる。その結果、ビット線の配線レイアウトの効率化を図ることができ、レイアウト面積の増大を防ぐことが可能となるものである。
【００４０】
なお、１カラム分の構成において、セルデータを読み出す際には、センスアンプ１９から最も遠いメモリセルアレイ１１内にあるメモリセル１３のセルデータの読み出しが、最も時間を要する。このため、センスアンプ１９から最も遠いメモリセルアレイ１１の選択トランスファーゲート１５ａ，１５ｂは、そのメモリセルアレイ１１のセンスアンプ１９に近い側に、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂを配置する。選択トランスファーゲート１５ａ，１５ｂを構成するＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂおよびＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂのうち、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂは、セルデータを読み出す際に、より重要な役割を担う。したがって、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂをセンスアンプ１９に近い側に配置することによって、メモリセル１３からのセルデータの読み出しに要する時間を短縮することが可能となる。
【００４１】
また、上記した第１の実施形態においては、図３に示したように、メモリセルアレイ１１とは反対側のＰウェル領域１ｂの端部と拡散層領域２１，２２との間にアドレス選択信号線２６ｃを、メモリセルアレイ１１とは反対側のＮウェル領域１ｃの端部と拡散層領域３１，３２との間にアドレス選択信号線３６ｃを、それぞれ配設するように構成した場合について説明した。これに限らず、たとえば図４に示すように、メモリセルアレイ１１側のＰウェル領域１ｂの端部と拡散層領域２１，２２との間にアドレス選択信号線２６ｃを、メモリセルアレイ１１側のＮウェル領域１ｃの端部と拡散層領域３１，３２との間にアドレス選択信号線３６ｃを、それぞれ配設するように構成することも可能である。
【００４２】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、階層化されたビット線を有する半導体メモリの回路構成を示すものである。なお、ここでは、ＳＲＡＭを例に、１カラム分の構成を示している。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４３】
本実施形態の場合、たとえば１カラム分の構成において、メモリセルアレイ１１ごとに設けられる各選択トランスファーゲート１５ａ，１５ｂが、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂどうし、または、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂどうしを、互いに隣接するようにして配置されている。
【００４４】
図６は、図５に示した半導体メモリの概略レイアウトを示すものである。図６に示すように、半導体基板１の表面部には、カラム方向に沿って、複数のメモリセルアレイ領域１ａが選択的に設けられている。そして、複数のメモリセルアレイ領域１ａの相互間において、たとえば、一方のメモリセルアレイ領域１ａの一方の側には、Ｐウェル領域１ｂが設けられている。また、このメモリセルアレイ領域１ａの他方の側には、Ｎウェル領域１ｃが設けられている。これに対し、上記一方のメモリセルアレイ領域１ａに隣接する、たとえば他方のメモリセルアレイ領域１ａの一方の側には、Ｎウェル領域１ｃが設けられている。また、このメモリセルアレイ領域１ａの他方の側には、Ｐウェル領域１ｂが設けられている。つまり、各メモリセルアレイ領域１ａに対応するＮウェル領域１ｃおよびＰウェル領域１ｂが、それぞれ隣接するようにして交互に配置されている。
【００４５】
このような構成とした場合、隣接する選択トランスファーゲート１５ａ，１５ｂの、各ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよび各ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂを、それぞれ近接させて配置することが可能となる。すなわち、隣接する選択トランスファーゲート１５ａ，１５ｂの、各ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂを同一のＮウェル領域１ｃに、各ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂを同一のＰウェル領域１ｂに、それぞれ配置することが可能となる。これにより、第１の実施形態の場合のように、Ｎウェル領域１ｃとＰウェル領域１ｂとの間や、ＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂとＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂとの間を電気的に分離したりする必要がなくなる分、全体のレイアウト面積を縮小できるようになるものである。
【００４６】
なお、本実施形態の場合においても、センスアンプ１９から最も遠いメモリセルアレイ１１の選択トランスファーゲート１５ａ，１５ｂは、そのメモリセルアレイ１１のセンスアンプ１９に近い側に、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂを配置するのが望ましい。
【００４７】
また、第１，第２の実施形態においては、階層化されたビット線を有する半導体メモリとして、複数のカラムに共通にセンスアンプが設けられてなる場合を例に説明した。これに限らず、たとえばカラムごとにセンスアンプが設けられてなる構成のものや、グローバルビット線対ＧＢＬ，ＧＢＬＢの一方にのみセンスアンプが接続されてなる、所謂、シングルエンド構造のものにも適用できる。
【００４８】
また、プリチャージ電位は、たとえばＶＤＤ／２，ＶＳＳなど、電源電位以外の電位であってもよい。特に、プリチャージ電位をＶＳＳとする場合、負荷トランジスタはＮＭＯＳであることが望ましい。また、センスアンプに近い側にＮＭＯＳスイッチトランジスタを配置することが望ましい。
【００４９】
また、半導体メモリとしてはＳＲＡＭに限らず、ＤＲＡＭなどの、階層化されたビット線を有する各種の半導体メモリにも同様に適用できる。
【００５０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態にしたがった、階層化されたビット線を有する半導体メモリ（ＳＲＡＭ）の回路構成を示す図。
【図２】図１に示した半導体メモリの概略レイアウトを示す図。
【図３】図１に示した半導体メモリのレイアウトの一例について、一部を透過して示す平面図。
【図４】図１に示した半導体メモリのレイアウトの他の一例について、一部を透過して示す平面図。
【図５】本発明の第２の実施形態にしたがった、階層化されたビット線を有する半導体メモリ（ＳＲＡＭ）の回路構成を示す図。
【図６】図５に示した半導体メモリの概略レイアウトを示す図。
【符号の説明】
【００５２】
１…半導体基板、１ａ…メモリセルアレイ領域、１ｂ…Ｐウェル領域、１ｃ…Ｎウェル領域、１１…メモリセルアレイ、１３…メモリセル、１５ａ，１５ｂ…選択トランスファーゲート、１９…センスアンプ、ＬＢＬ，ＬＢＬＢ…ローカルビット線対、ＧＢＬ，ＧＢＬＢ…グローバルビット線対、ＳＮａ，ＳＮｂ…ＮＭＯＳスイッチトランジスタ、ＳＰａ，ＳＰｂ…ＰＭＯＳスイッチトランジスタ、ＬＬＰ，ＧＬＰ…ＰＭＯＳ負荷トランジスタ対。
【特許請求の範囲】
【請求項１】
少なくともカラム方向に設けられた複数のメモリセルアレイと、
前記複数のメモリセルアレイにそれぞれ接続された、複数のローカルビット線と、
前記複数のローカルビット線が共通に接続された、前記複数のローカルビット線よりも上層階層の１つのグローバルビット線と、
前記１つのグローバルビット線と前記複数のローカルビット線との間にそれぞれ設けられ、前記複数のローカルビット線のいずれか１つを前記１つのグローバルビット線に接続するための、ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを有する複数の選択トランスファーゲートと
を具備し、
前記複数の選択トランスファーゲートは、前記ＮＭＯＳスイッチトランジスタおよび前記ＰＭＯＳスイッチトランジスタが、それぞれ対応するメモリセルアレイを挟んで互いに反対側に配置されていることを特徴とする半導体装置。
【請求項２】
前記１つのグローバルビット線が接続される少なくとも１つのセンスアンプをさらに具備し、
前記複数のメモリセルアレイのうち、前記少なくとも１つのセンスアンプから最も遠い位置に配置されたメモリセルアレイの前記センスアンプに近い側には、前記ＰＭＯＳスイッチトランジスタが配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の選択トランスファーゲートは、一方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタと他方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタ、または、一方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタと他方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタとが、それぞれ隣接するようにして配置されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記一方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタおよび前記他方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタは同一のＰウェル領域に形成され、前記一方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタおよび前記他方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタは同一のＮウェル領域に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記同一のＮウェル領域には、さらに、前記下層階層の複数のローカルビット線の電位をそれぞれ制御するためのＰＭＯＳ負荷トランジスタが形成されることを特徴とする請求項４に記載の半導体装置。
【請求項１】
少なくともカラム方向に設けられた複数のメモリセルアレイと、
前記複数のメモリセルアレイにそれぞれ接続された、複数のローカルビット線と、
前記複数のローカルビット線が共通に接続された、前記複数のローカルビット線よりも上層階層の１つのグローバルビット線と、
前記１つのグローバルビット線と前記複数のローカルビット線との間にそれぞれ設けられ、前記複数のローカルビット線のいずれか１つを前記１つのグローバルビット線に接続するための、ＮＭＯＳスイッチトランジスタおよびＰＭＯＳスイッチトランジスタを有する複数の選択トランスファーゲートと
を具備し、
前記複数の選択トランスファーゲートは、前記ＮＭＯＳスイッチトランジスタおよび前記ＰＭＯＳスイッチトランジスタが、それぞれ対応するメモリセルアレイを挟んで互いに反対側に配置されていることを特徴とする半導体装置。
【請求項２】
前記１つのグローバルビット線が接続される少なくとも１つのセンスアンプをさらに具備し、
前記複数のメモリセルアレイのうち、前記少なくとも１つのセンスアンプから最も遠い位置に配置されたメモリセルアレイの前記センスアンプに近い側には、前記ＰＭＯＳスイッチトランジスタが配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の選択トランスファーゲートは、一方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタと他方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタ、または、一方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタと他方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタとが、それぞれ隣接するようにして配置されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記一方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタおよび前記他方の選択トランスファーゲートの前記ＮＭＯＳスイッチトランジスタは同一のＰウェル領域に形成され、前記一方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタおよび前記他方の選択トランスファーゲートの前記ＰＭＯＳスイッチトランジスタは同一のＮウェル領域に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記同一のＮウェル領域には、さらに、前記下層階層の複数のローカルビット線の電位をそれぞれ制御するためのＰＭＯＳ負荷トランジスタが形成されることを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−３２５７７（Ｐ２００６−３２５７７Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０７８１１（Ｐ２００４−２０７８１１）
【出願日】平成１６年７月１４日（２００４．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１４日（２００４．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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