【課題】コンタクト電極の形状を改善し、コンタクト抵抗を低くする。
【解決手段】本発明の例に係わる不揮発性半導体メモリは、半導体基板１０上に第１ゲー
ト絶縁膜１１を介して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成さ
れたゲート間絶縁膜１３を介して形成された制御ゲート電極１４を有するメモリセルと、
半導体基板１０の上面と接したボトム電極３２と、ボトム電極３２の両端部に形成された
ゲート間絶縁膜３３を介して形成されたトップ電極３４と、トップ電極３４間に形成され
、かつ、ボトム電極３２の上面に接するプラグ電極３５を具備するコンタクト電極とを具
備することを特徴とする。 （もっと読む）

【課題】本発明は、コンタクト電極の形状を改善し、コンタクト抵抗を低くすることがで
きる。
【解決手段】 半導体基板１０と、半導体基板上１０に形成されたゲート絶縁膜１１と、
半導体基板１０上にワード線方向に沿って配置され、ゲート絶縁膜１１を介して形成され
た浮遊ゲート電極１２と、浮遊ゲート電極１２上に第１ゲート間絶縁膜１３を介して形成
された制御ゲート１４を有する複数のメモリセルトランジスタＭＣと、ゲート絶縁膜１１
上に形成されたボトム電極３２と、ゲート絶縁膜１１及びボトム電極３２に形成された開
口ＥＩＩを通じて半導体基板１０に接するトップ電極３３と、開口ＥＩＩの下に形成され
、半導体基板１０と逆の不純物濃度の型である接続拡散層３１とを有するビット線コンタ
クトＢＣとを備えたことを特徴とする。 （もっと読む）

【課題】耐圧に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】ビット線ＢＬ方向に延伸した素子領域ＡＡと、素子領域ＡＡの第１の部分上に配置されたコンタクトプラグＣＰと、素子領域ＡＡの第１の部分とビット線ＢＬ方向で隣接する第２の部分上に配置された選択トランジスタＳＴとを備え、第１の部分の上面領域のビット線ＢＬ方向に垂直なワード線ＷＬ方向の幅は、第２の部分の上面領域のワード線ＷＬ方向の幅よりも狭い。 （もっと読む）

【課題】上部拡散層上にコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる縦型トランジスタ構造を提供する。
【解決手段】本発明の半導体装置は、基板上に、柱状の半導体からなるボディ部（５）と、ボディ部の側面にゲート絶縁膜（１０）を介して設けられるゲート電極（１１）と、ボディ部の下部に接続される第１の拡散層（９）と、ボディ部の上面に接続される第２の拡散層（１６）とを備える縦構造トランジスタを含む半導体装置であって、第２の拡散層（１６）は、ボディ部の上面の面積以下の基板平面方向の断面を有する第１部分（１４）と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分（１５）とを備え、少なくとも第２部分がエピタキシャル成長層であり、隣接する縦型トランジスタ間に第２部分が接触することを防止する絶縁膜（１７）を有する。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】本発明は、半導体基板とコンタクト部材との接触抵抗をより低減可能な半導体装置を提供する。
【解決手段】
第１の方向に延在し第１の方向と直交する第２の方向に所定の間隔で設けられた活性領域ＡＡと、前記活性領域ＡＡを分離する素子分離絶縁膜１１とが設けられた半導体基板２１ａと、前記半導体基板２１ａの主表面上に形成された第２の層間絶縁膜２４と、前記第２の層間絶縁膜２４内に設けられ、前記半導体基板２１ａ上方の配線と電気的に接続された第１の部分及び、前記第１の部分と接続され、上面視すると前記第１の部分から、はみ出した形状である第２の部分を有するコンタクト部材２２とを備え、前記第１の方向における前記第２の部分最大幅は、前記第１の方向における前記第１の部分の幅よりも広く、前記第２の部分は、前記第１の部分を包囲する前記第２の層間絶縁膜２４に接触していることを特徴とする半導体装置。 （もっと読む）

【課題】マルチフィンを有するFinFETを利用したSRAM構造を提供する。
【解決手段】SRAMセルは、ストレートフィンと、ストレートフィンから物理的に切り離された屈曲フィンからなる。屈曲フィンは、ストレートフィンに平行な第一部分と第二部分を有する。屈曲フィンの第一部分とストレートフィンの間の距離は、屈曲フィンの第二部分とストレートフィンの間の距離より小さい。SRAMセルは、第一ゲートストリップの一部分を含むプルダウントランジスタからなり、それぞれ、ストレートフィンと屈曲フィンの第一部分を有する第一と第二サブプルダウントランジスタを形成する。SRAMセルは、更に、第二ゲートストリップの一部分を含むパスゲートトランジスタからなり、ストレートフィンを有する第一サブパスゲートトランジスタを形成する。プルダウントランジスタは、パスゲートトランジスタより多いフィンを有する。 （もっと読む）

【課題】
本発明は、より微細化可能な半導体記憶装置を提供する。
【解決手段】 半導体基板１０と、前記半導体基板１０上に設けられた複数のトランジスタ１４ａ，１４ｂと、前記トランジスタ１４ａ，１４ｂ上に設けられ、下部電極２０ａ，２０ｂと上部電極２２ａ，２２ｂとの間に設けられた強誘電体膜２１ａ，２１ｂを含む複数の強誘電体キャパシタ２３ａ，２３ｂと、前記半導体基板１０と前記下部電極２０ａ，２０ｂを接続する下層コンタクトプラグ１７ａ，１７ｂと、前記上部電極２２ａ，２２ｂ上に設けられた上層コンタクトプラグ２６ａ，２６ｂと、隣接する前記上層コンタクトプラグ間に設けられ、前記上層コンタクトプラグと前記半導体基板とを接続する共有コンタクトプラグ２７とを備え、前記共有コンタクトプラグ２７が、前記上層コンタクトプラグ２６ａ，２６ｂと直接接触し、接続されることを特徴とする半導体記憶装置。 （もっと読む）

【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。 （もっと読む）

【課題】ワード線引き出し部を活性領域の上に形成する構成としながら、リーク電流を抑制する。
【解決手段】側壁転写プロセスで形成されたワード線をワード線引き出し部ＷＬａでループカットすると共に、ワード線引き出し部ＷＬａを半導体基板２の活性領域Ｓａ上に配設する構成であって、電極間絶縁膜４に選択ゲートトランジスタ用開口４ａを形成する際にワード線引き出し部形成領域にループカット用開口４ｂを形成しておき、電極間絶縁膜４およびゲート絶縁膜３に対して選択的にエッチングを行うことによりワード線引き出し部の上層電極および下層電極を連続的に分離しループカットできるようにした。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板の上層部分にＳＴＩを形成し、シリコン基板の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にビット線コンタクトＣＢを形成し、その下端部をアクティブエリアＡＡに接続する。このとき、ビット線コンタクトＣＢを千鳥状に配置する。そして、一のアクティブエリアＡＡにおけるビット線コンタクトＣＢが接続された部分６の上面よりも、この一のアクティブエリアＡＡの隣に配置された他のアクティブエリアＡＡの一部分であって、Ｙ方向における位置が一のアクティブエリアＡＡの部分６と同じである部分７の上面を、下方に位置させる。 （もっと読む）

【課題】上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができるようにする。
【解決手段】第１プラグ２１０は第１絶縁層２００に埋め込まれており、不純物拡散層１１０に接続している。第２プラグ３１０は第２絶縁層３００に埋め込まれており、第１プラグ２１０に接続している。第３プラグ４１０は第３絶縁層４００に埋め込まれており、第２プラグ３１０に接続している。第１配線５１０は第３絶縁層４００の表面に位置しており、第３プラグ４１０に接続している。平面視において、第２プラグ３１０は、上面及び底面の幅が第１プラグ２１０及び第３プラグ４１０の上面及び底面の幅がより大きく、かつ中心が、第１プラグ２１０の中心及び第３プラグ４１０の中心の少なくとも一方からずれている。そして第１プラグ２１０の中心は第３プラグ４１０の中心からずれている。 （もっと読む）

【課題】メモリセル領域に隣接して配置された周辺回路の基板コンタクトプラグが高抵抗になるという不良を防止する。
【解決手段】メモリセル領域２に隣接し、第一および第二の周辺回路を有する周辺回路領域３と、第一の周辺回路に形成された第一の基板コンタクトプラグ１６ａと、第二の周辺回路に形成された第二の基板コンタクトプラグ１６ｂと、第一および第二の基板コンタクトプラグに対応して半導体基板に形成されたシリサイド領域とを備え、メモリセル領域の端部から第一の周辺回路までの距離は、メモリセル領域の端部から第二の周辺回路までの距離より大きく、第一の基板コンタクトプラグの横断面形状は第二の基板コンタクトプラグの横断面形状より大きく構成した。 （もっと読む）

【課題】マスクＲＯＭのメモリセルアレイ領域の面積増加を防ぎ、製造コストの低減を実現する。
【解決手段】
メモリセルアレイ領域１０と、周辺回路領域を含むコンタクト方式のマスクＲＯＭであって、所定の配線層間を接続する複数のビア１０４Ａ〜Ｒ、１０２Ａ〜Ｈ、を含み、プログラミングに使用されるメモリセルアレイ領域１０のビア１０２Ａ〜Ｈと、前記周辺回路領域のビア１０４Ａ〜Ｒとでは、径の大きさが異なるマスクＲＯＭ。 （もっと読む）

【課題】データ書き込み時に、電流値が低下して、電荷保持特性が著しく低下することを防止する。
【解決手段】第１の方向に延在した複数の活性領域列と、第１の方向と実質的に直交する第２の方向に延在する複数の活性領域行からなる活性領域１０１を形成する工程と、活性領域列上に浮遊電極及び制御電極を形成するとともに、活性領域行に低面及び底面を囲む側面を備えた凹部１０５を形成する工程と、活性領域１０１および制御電極の上に、上部配線１１０の下層となる層間絶縁膜１０９を形成する工程と、上部配線１１０と活性領域１０１との電気的接続をとり、底面及び側面に接続する導電部１０６を活性領域行の凹部１０５上に形成する工程とを備える。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】チャネル間の相互影響を抑制しつつ、少なくとも３Ｆ^２のレイアウトを実現する。
【解決手段】半導体記憶装置１は、Ｙ方向に垂直な２側面のうちの一方の側面１２ａの領域１３ａに第１のチャネルＣＨ１、他方の側面１２ｂのうちＹ方向に見て領域１３ａと重ならない領域１３ｂに第２のチャネルＣＨ２がそれぞれ設けられるとともに、これらの側面１２ａ，１２ｂの他の領域が酸化されて絶縁酸化膜とされたシリコンピラー１１と、それぞれゲート絶縁膜１４ａ，１４ｂを介して側面１２ａ，１２ｂを覆う２本のワード線ＷＬとを備え、第１のチャネルＣＨ１と第２のチャネルＣＨ２とが、上記絶縁酸化膜によって絶縁分離されている。 （もっと読む）

【課題】本発明は、ＮＡＮＤフラッシュメモリにおいて、より小面積化できるようにする。
【解決手段】たとえば、ＮＡＮＤフラッシュメモリにおいては、ワード線方向に複数のブロックＢＬＫが設けられる。複数のブロックＢＬＫは、選択ゲート線ＳＧＤ，ＳＧＤが互いに隣接するようにして配置される。隣接する各ブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域には、ビット線ＢＬと選択ゲートトランジスタＳＧ１のドレインとをそれぞれ接続するための複数のビット線コンタクトＣＢが配置される。ビット線コンタクトＣＢは、ワード線方向にピッチＰｙを有して、ビット線方向に延びる３本の平行線Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ビット線ＢＬの周期（２ＨＰ）の３倍と等しいピッチＰｘだけ離隔して配置される。 （もっと読む）

【課題】 ナノチューブまたはナノワイヤを用いて垂直選択ダイオードを形成することにより、従来技術に比べてダイオードを介した電流密度の増加及び整流特性の向上を可能にし、それとともに素子の集積度を更に増加させることのできる抵抗性メモリ素子及びその製造方法を提供する。
【解決手段】本発明の抵抗性メモリ素子は、基板上の第１導電配線１１と、該第１導電配線１１上に位置し、ナノワイヤまたはナノチューブからなる垂直選択ダイオード１２と、該垂直選択ダイオード１２上に位置し、抵抗層１３Ｂを備える抵抗要素１３と、該抵抗要素１３上の第２導電配線１４とを備える。 （もっと読む）

【課題】上層電極膜のシリサイド膜を後工程で形成する際に、他のゲート電極のシリサイド化の進行を抑制できるようにする。
【解決手段】ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極膜５Ａ、電極間絶縁膜６、制御ゲート電極膜７Ａを積層した構成である。制御ゲート電極膜７は成膜後にシリサイド膜７ａ、７ｂに転換する。選択ゲートトランジスタのゲート電極ＳＧは、下層電極膜５Ｂと上層電極膜７Ｂとの間の電極間絶縁膜６に短絡用開口部６ａが形成されている。この開口部６ａを介してシリサイド反応が進行するので、多結晶シリコン膜１２の成膜過程でボイドＶを形成してシリサイド反応を抑制できる構成とする。 （もっと読む）