不揮発性半導体記憶装置及びその製造方法
【課題】本発明は、コンタクト電極の形状を改善し、コンタクト抵抗を低くすることがで
きる。
【解決手段】 半導体基板１０と、半導体基板上１０に形成されたゲート絶縁膜１１と、
半導体基板１０上にワード線方向に沿って配置され、ゲート絶縁膜１１を介して形成され
た浮遊ゲート電極１２と、浮遊ゲート電極１２上に第１ゲート間絶縁膜１３を介して形成
された制御ゲート１４を有する複数のメモリセルトランジスタＭＣと、ゲート絶縁膜１１
上に形成されたボトム電極３２と、ゲート絶縁膜１１及びボトム電極３２に形成された開
口ＥＩＩを通じて半導体基板１０に接するトップ電極３３と、開口ＥＩＩの下に形成され
、半導体基板１０と逆の不純物濃度の型である接続拡散層３１とを有するビット線コンタ
クトＢＣとを備えたことを特徴とする。
きる。
【解決手段】 半導体基板１０と、半導体基板上１０に形成されたゲート絶縁膜１１と、
半導体基板１０上にワード線方向に沿って配置され、ゲート絶縁膜１１を介して形成され
た浮遊ゲート電極１２と、浮遊ゲート電極１２上に第１ゲート間絶縁膜１３を介して形成
された制御ゲート１４を有する複数のメモリセルトランジスタＭＣと、ゲート絶縁膜１１
上に形成されたボトム電極３２と、ゲート絶縁膜１１及びボトム電極３２に形成された開
口ＥＩＩを通じて半導体基板１０に接するトップ電極３３と、開口ＥＩＩの下に形成され
、半導体基板１０と逆の不純物濃度の型である接続拡散層３１とを有するビット線コンタ
クトＢＣとを備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にコンタクトの構造に
関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、様々な電子機器に
搭載されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、記憶容量の増大のため、メモリセルトランジスタの微
細化が推し進められている。
【０００４】
ここで、コンタクトのコンタクト抵抗、アスペクト比が厳しくなってきており、その改
善策として、例えば、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１００１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、コンタクト電極の形状を改善し、コンタクト抵抗を低くするための技術を提
案する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜
と、前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して形成され
た浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成された制
御ゲートを有する複数のメモリセルトランジスタと、前記ゲート絶縁膜上に形成されたボ
トム電極と、前記ゲート絶縁膜及びボトム電極に形成された開口を通じて前記半導体基板
に接するトップ電極とを有するビット線コンタクトと、前記開口の下に形成され、前記半
導体基板と逆の不純物濃度の型である接続拡散層とを備えたことを特徴とする不揮発性半
導体記憶装置が提供される。
【０００８】
また、本発明の別の態様によれば、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して
形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成
された制御ゲートを有する複数のメモリセルトランジスタと、前記ゲート絶縁膜上に形成
されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形成された開口通じて前記半導
体基板に接する接続電極と、前記接続電極上に形成されたトップ電極とを有するビット線
コンタクトと、前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接
続拡散層とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明の別の態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、メ
モリセル領域において前記半導体基板上に浮遊ゲート電極を形成するとともに、コンタク
ト領域において前記露出した半導体基板上に前記浮遊ゲート電極を形成する工程と、前記
浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体基板をエッチングして第１方向に延び
る素子分離溝を形成する工程と、前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複
数の素子領域に分離する素子分離絶縁膜を形成する工程と、前記半導体基板上にゲート間
絶縁膜を形成する工程と、前記コンタクト領域において前記ゲート間絶縁膜前記浮流ゲー
ト電極及び前記ゲート絶縁膜を除去し、前記半導体基板を露出する開口を形成する工程と
、前記開口の底部の前記半導体基板の表面に、前記半導体基板と逆の不純物濃度の型であ
る接続拡散層を形成する工程と、前記開口内に接続電極及びとを形成する工程と、前記ゲ
ート間絶縁膜及び前記接続電極上に制御ゲート電極を形成する工程と、前記浮遊ゲート電
極、前記ゲート間絶縁膜及び前記制御ゲート電極を加工し、前記メモリセル及び前記コン
タクト電極を形成する工程と、前記メモリセル及び前記コンタクト電極をマスクとしてイ
オン注入する工程と、前記コンタクト領域において、トップ電極を形成し、前記コンタク
ト電極を形成する工程とからなる不揮発性半導体記憶装置の製造方法が提供できる。
【発明の効果】
【００１０】
本発明によれば、コンタクト電極の形状を改善し、コンタクト抵抗を低くすることがで
きる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る、半導体記憶装置のメモリセルアレイの構造例を示す平面図である。
【図２】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図３】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図４】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図３に続く断面図である。
【図５】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図４に続く断面図である。
【図６】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図５に続く断面図である。
【図７】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図６に続く断面図である。
【図８】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図９】第２の実施形態の変形例に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、図１のＡ−Ａ線に沿った断面図である。
【図１０】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１１】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１０に続く断面図である。
【図１２】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１３】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１４】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１３に続く断面図である。
【図１５】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１４に続く断面図である。
【図１６】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１５に続く断面図である。
【図１７】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１８】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１９】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１８に続く断面図である。
【図２０】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１９に続く断面図である。
【図２１】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図２０に続く断面図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては
、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
[第１の実施形態]
＜１．平面構造例＞
図１にこの発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの平面構造
例について説明する。本例では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを
一例に挙げて説明する。
【００１４】
図示するように、メモリセルアレイ１００は、ビット線（ＢＬ）方向に沿って延び、Ｂ
Ｌ方向と交差するワード線（ＷＬ）方向に所定の間隔で配置された複数のアクティブエリ
アＡＡ（Active Area）を備えている。これら、アクティブエリアＡＡ間には素子分離絶
縁膜ＳＴＩが形成されている。また、メモリセルアレイ１００は、ワード線方向に沿って
延び、ビット線方向に所定の間隔で配置されたワード線ＷＬを備えている。このアクティ
ブエリアＡＡとワード線ＷＬの交差する部分にメモリセルＭＣが形成されている。このメ
モリセルＭＣがビット線方向に複数個直列配置されることによりメモリセルストリングを
形成している。
【００１５】
このメモリセルストリングの両端部には、ワード線方向に延びる選択ゲートＳＧが形成
されている。この選択ゲートＳＧとアクティブエリアＡＡの交点には選択ゲートトランジ
スタＳＧＴが形成されている。また、選択ゲートＳＧはビット線方向において隣接し、こ
の選択ゲートＳＧ間には、ビット線コンタクトエリアＢＣＡが設けられている。このビッ
ト線コンタクトエリアＢＣＡのアクティブエリアＡＡにコンタクトプラグ３５が設けられ
ている。
【００１６】
選択ゲートＳＧのほぼ中央部にはワード線方向に延びる開口ＥＩが配置されている。ま
た、ビット線コンタクトエリアＢＣＡのほぼ中央部にはワード線方向に延びる開口ＥＩＩ
が配置されている。なお、開口ＥＩＩはビット線コンタクトエリアＢＣＡの中央部に限ら
れず、ビット線コンタクトエリアＢＣＡのいずれかに配置されていればよい。この開口Ｅ
Ｉ及び開口ＥＩＩの構造に関しては断面構造例にて説明する。
【００１７】
＜２．断面構造例＞
図２にこの発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２（ｂ）は
図１のＢ−Ｂ線に沿った断面図であり、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００１８】
図２（ａ）に示すように、メモリセルＭＣは、導体基板１０上にゲート絶縁膜１１を介
して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成されたゲート間絶縁
膜１３を介して形成された制御ゲート電極１４を有している。メモリセルＭＣ間の半導体
基板１０の表面にはソース・ドレイン拡散層となる拡散層２６を有している。ここで、メ
モリセルＭＣ、ゲート絶縁膜１１と拡散層２６でメモリセルトランジスタＭＴを構成して
いる。
【００１９】
選択ゲートトランジスタＳＧＴは、導体基板１０上にゲート絶縁膜１１を介して形成さ
れたゲート電極２５と、このゲート電極２５を挟むようにして形成されたソース・ドレイ
ン拡散層となる拡散層２１を有している。このゲート電極２５は、浮遊ゲート電極１２と
同じ材料からなる下層ゲート電極２２、下層ゲート電極２２上に形成され、開口ＥＩを有
するゲート間絶縁膜２３を介して形成された上層ゲート電極２４を有している。下層ゲー
ト電極２２と上層ゲート電極２４は開口ＥＩを通じて電気的に接続されている。
【００２０】
メモリセルトランジスタＭＴのそれぞれの拡散層２６が共通接続されメモリセルユニッ
トを形成し、メモリセルユニットの端部のメモリセルトランジスタＭＴの拡散層２６と選
択ゲートトランジスタＳＧＴの拡散層２１が共通接続されることによりＮＡＮＤストリン
グを形成している。
【００２１】
ビット線コンタクトエリアＢＣＡには、コンタクト電極ＢＣが形成されている。このコ
ンタクト電極ＢＣは、半導体基板１０の上面に形成されたゲート絶縁膜１１を介し、浮遊
ゲート電極１２と同じ材料からなるボトム電極３２と、このボトム電極３２の上部に形成
されたゲート間絶縁膜３３と、これらゲート絶縁膜１１、ボトム電極３２及びゲート間絶
縁膜３３を貫通して半導体基板１０の表面を露出する開口ＥＩＩを介して半導体基板１０
の表面と接し、制御ゲート電極１４と同じ材料からなるトップ電極３４と、このトップ電
極３４の上面に接するコンタクトプラグ３５から構成されている。ボトム電極３２の開口
ＥＩＩにより露出された側面と開口ＥＩＩ中に形成されたトップ電極３４の側面は接して
おり、電気的に接続されている。また、トップ電極３４の上面の位置は、制御ゲート電極
１４及び上層ゲート電極２４の上面の位置とほぼ等しい。
【００２２】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、後述する開口ＥＩＩとボトム電極３２との合わせマージンを大きく
することができる。
【００２３】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【００２４】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
トプラグ３５を介してコンタクト電極ＢＣに接続される上層配線６１が形成されている。
【００２５】
図２（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分離
絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０が
アクティブエリアＡＡとなる。
【００２６】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【００２７】
図２（ｃ）に示すように、ビット線コンタクトエリアＢＣＡの断面形状は、半導体基板
１０の表面から半導体基板１０中に至る素子分離絶縁膜ＳＴＩが形成されている。この素
子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティブエリアＡＡとなる。この半導
体基板１０の表面には接続拡散層３１が形成されている。
【００２８】
半導体基板１０の表面（接続拡散層３１）に接するようにトップ電極３４が形成されて
いる。このトップ電極３４の下部における側面の一部は素子分離絶縁膜ＳＴＩと接してい
る。また、トップ電極３４の上面は素子分離絶縁膜ＳＴＩの上面より高く、それぞれのア
クティブエリアＡＡ上に形成されたトップ電極３４は素子分離絶縁膜ＳＴＩによって分離
されている。それぞれのトップ電極３４の上面に接するようコンタクトプラグ３５が形成
されている。コンタクトプラグ３５の上面に接するように上層配線６１が形成されている
。また、コンタクトプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている。
【００２９】
＜３．製造方法＞
次に、第１の実施形態の半導体記憶装置の製造方法について、図３乃至図７を用いて説
明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図１の
Ｂ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００３０】
まず、図示は省略するが、導体基板１０中に、例えば、イオン注入法等を用いて、Ｎ型
不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-we
ll）を形成する。
【００３１】
次に、図３（ａ）〜（ｃ）に示すように、半導体基板１０の表面に、例えば、熱酸化法
を用いてシリコン酸化膜からなるゲート絶縁膜１１を形成する。次に、ゲート絶縁膜１１
上に、例えば、第１のポリシリコン１１２を堆積させる。次に、半導体基板１０及び第１
のポリシリコン１１２を選択的にエッチングし、トレンチ溝を形成し、絶縁膜を埋め込む
ことにより素子分離絶縁膜ＳＴＩを形成する。
【００３２】
この素子分離絶縁膜ＳＴＩの上面を第１のポリシリコン１１２の上面より落とし込んだ
後に、第１のポリシリコン１１２及び素子分離絶縁膜ＳＴＩ上に、例えば、ＯＮＯ膜から
なる絶縁膜１１３を堆積させる。次に、選択ゲートトランジスタＳＧＴが形成される領域
における絶縁膜１１３の一部を除去し、第１のポリシリコン１１２を露出する開口ＥＩを
形成する。この開口ＥＩを形成する工程をＥＩ工程と称する。
【００３３】
次に、図４（ａ）〜（ｃ）に示すように、リソグラフィ技術とエッチング技術を用いて
、ビット線コンタクトエリアＢＣＡにおける絶縁膜１１３、第１のポリシリコン１１２及
びゲート絶縁膜１１の一部を除去し、半導体基板１０を露出する開口ＥＩＩを形成する。
【００３４】
この開口ＥＩＩを形成する工程をＥＩＩ工程と称する。
【００３５】
ここで、ビット線コンタクトエリアＢＣＡにおいて、ほぼ中央に開口ＥＩＩが形成され
る。最終形状としては、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電
極３２と半導体基板１０の間にゲート絶縁膜１１が形成されることになる。その結果、合
わせずれにより開口ＥＩＩがボトム電極３２から外れる可能性が低くなる。
【００３６】
なお、次のような変形例によっても開口ＥＩＩが形成できる。まず、ＥＩ工程において
、開口ＥＩＩが形成される部分の絶縁膜１１３も同時に除去する。その後、ＥＩＩ工程に
おいて、ビット線コンタクトエリアＢＣＡ以外の領域をレジストマスクで覆い、絶縁膜１
１３をマスクとして第１のポリシリコン１１２及びゲート絶縁膜１１を除去し、半導体基
板１０を露出する。この変形例においては、高精度の加工、位置合わせを要求されるＥＩ
工程のリソグラフィを利用して開口ＥＩＩのマスクを形成することができる。その結果、
開口ＥＩＩの開口幅及び形成位置を精度調整することが可能になる。
【００３７】
開口ＥＩＩを形成した後、絶縁膜１１３及び第１のポリシリコン１１２をマスクとして
イオンインプランテーション法により接続拡散層３１を形成する。その結果、開口ＥＩＩ
のほぼ直下領域に接続拡散層３１を形成することができる。
【００３８】
次に、図５（ａ）〜（ｃ）に示すように、開口ＥＩ中及び開口ＥＩから露出された第１
のポリシリコン１１２上、開口ＥＩＩ中に第２のポリシリコン１１４を堆積させる。その
結果、第１のポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接続さ
れ、半導体基板１０中の接続拡散層３１と第１のポリシリコン１１２と第２のポリシリコ
ン１１４が開口ＥＩＩを通じて接続される。
【００３９】
次に、図６（ａ）〜（ｃ）に示すように、第２のポリシリコン１１４上に、例えば、シ
リコン窒化膜からなる、マスク材（図示せず）を形成し、リソグラフィ技術を用いてワー
ド線ＷＬ、選択ゲートＳＧのパターンを形成するとともに、ビット線コンタクトエリアＢ
ＣＡにおいては、ワード線方向に伸びるマスクパターンを形成する。
【００４０】
その後、このマスクパターンを用いて、第１のポリシリコン１１２、絶縁膜１１３、第
２のポリシリコン１１４及びマスク材をエッチングにて除去する。その結果、メモリセル
ＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５及びコンタクト電極ＢＣの形状が
形成される。
【００４１】
ここで、メモリセルＭＣにおける第１のポリシリコン１１２が、浮遊ゲート電極１２と
なり、絶縁膜１１３がゲート間絶縁膜１３となり、第２のポリシリコン１１４が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン１
１２が、下層ゲート電極２２となり、絶縁膜１１３がゲート間絶縁膜２３となり第２のポ
リシリコン１１４が上層ゲート電極２４となる。また、コンタクト電極ＢＣにおける第１
のポリシリコン１１２が、ボトム電極３２となり、絶縁膜１１３がゲート間絶縁膜３３と
なり、第２のポリシリコン１１４がトップ電極３４となる。
【００４２】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びコンタクト電
極ＢＣのトップ電極３４をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、メモリセルＭＣ
間及びゲート電極２５を挟むようにしてソース・ドレイン拡散層２１、２６が形成される
。
【００４３】
次に、図７（ａ）〜（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおける素
子分離絶縁膜ＳＴＩ上を開口するようにマスクパターン（図示せず）を形成し、トップ電
極３４をエッチングする。その結果、図７（ｃ）に示すように、トップ電極３４がそれぞ
れのアクティブエリアＡＡ上にのみ形成されるように分離される。この工程をトップ電極
分離工程と称する。
【００４４】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜からなる層間絶縁膜５１を堆
積させ、コンタクトプラグ３５を形成する領域にトップ電極３４を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ３５が形成される。
【００４５】
その後は周知の技術を用いてコンタクト電極ＢＣに接続される上層配線６１が形成するこ
とにより、図２に示す不揮発性半導体記憶装置が製造される。
【００４６】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１
）乃至（３）の効果が得られる。
（１）コンタクト電極ＢＣのアスペクト比を小さくできる。
上記のように、トップ電極３４の上面にコンタクトプラグ３５を形成することでコンタ
クト電極ＢＣを形成している。ここで、コンタクトプラグ３５の高さは上層配線６１の底
面からトップ電極３４の上面までの距離である。すなわち、トップ電極３４の分だけコン
タクトプラグ３５の高さを減らすことができ、加工マージンを向上させると共に、コンタ
クトプラグ３５の形状を安定化させることができる。
【００４７】
（２）コンタクト電極ＢＣの抵抗を小さくできる。
コンタクト電極ＢＣの底部にコンタクトプラグ３５の径より広い幅を有するトップ電極
３４が形成されている。すなわち、コンタクト電極ＢＣの全体の抵抗を下げることができ
る。また、コンタクトプラグ３５の径を広げる必要はないので、不揮発性半導体記憶装置
の縮小化にも有利である。
【００４８】
（３）製造コストの低減に対して有利である。
トップ電極３４は浮遊ゲート電極１２と同時に形成できる。その結果、工程数を増加さ
せることなく、コンタクト電極ＢＣの形状を改善し、コンタクト抵抗を低くすることがで
きる。
【００４９】
[第２の実施形態]
第２の実施形態では、第１の実施形態と異なり開口ＥＩＩに、抵抗率がボトム電極３２よ
りも低い接続電極３２−１が埋め込まれている点が異なる。なお、第１の実施形態と同じ
構成は説明を省略し、同じ符号を付す。
【００５０】
＜１．平面構造例＞
第１の実施形態と同じであるので省略する。
【００５１】
＜２．断面構造例＞
図８にこの発明の第２の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図８（ａ）は図１のＡ−Ａ線に沿った断面図であり、図８（ｂ）は
図１のＢ−Ｂ線に沿った断面図であり、図８（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００５２】
図８（ａ）に示すように、ビット線コンタクトエリアＢＣＡには、コンタクト電極ＢＣ
が形成されている。このコンタクト電極ＢＣは、半導体基板１０の上面に形成されたゲー
ト絶縁膜１１を介し、浮遊ゲート電極１２と同じ材料からなるボトム電極３２と、このボ
トム電極３２の上部に形成されたゲート間絶縁膜３３と、これらゲート絶縁膜１１、ボト
ム電極３２及びゲート間絶縁膜３３を貫通して半導体基板１０の表面を露出する開口ＥＩ
Ｉ中に形成された接続電極３２−１と、ゲート間絶縁膜３３及び接続電極３２−１上に形
成され、制御ゲート電極１４と同じ材料からなるトップ電極３４と、このトップ電極３４
の上面に接するコンタクトプラグ３５から構成されている。ボトム電極３２の開口ＥＩＩ
により露出された側面と接続電極３２−１の側面は接しており、電気的に接続されている
。また、トップ電極３４の上面の位置は、制御ゲート電極１４及び上層ゲート電極２４の
上面の位置とほぼ等しい。
【００５３】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、開口ＥＩＩとボトム電極３２との合わせマージンを大きくすること
ができる。
【００５４】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【００５５】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
トプラグ３５を介してコンタクト電極ＢＣに接続される上層配線６１が形成されている。
【００５６】
また、図８（ａ）において、接続電極３２−１の上面の高さは、ゲート間絶縁膜３３の
上面とほぼ同じであるが、この場合に限られない。例えば、図９に示すように、接続電極
３２−１の上面の高さはゲート間絶縁膜３３の上面よりも低くても良い。また、接続電極
３２−１の上面の高さはボトム電極３２の上面より低くても良い。
【００５７】
図８（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分離
絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０が
アクティブエリアＡＡとなる。
【００５８】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【００５９】
図８（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおけるコンタクト電極Ｂ
Ｃの断面形状は、半導体基板１０の表面から半導体基板１０中に至る素子分離絶縁膜ＳＴ
Ｉが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティブ
エリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１が形成されている。
【００６０】
半導体基板１０の表面（接続拡散層３１）に接するように接続電極３２―１が形成され
ている。この接続電極３２―１の下部における側面の一部は素子分離絶縁膜ＳＴＩと接し
ている。また、接続電極３２―１の上面は素子分離絶縁膜ＳＴＩの上面より高く、それぞ
れのアクティブエリアＡＡ上に形成された接続電極３２―１は素子分離絶縁膜ＳＴＩによ
って分離されている。それぞれの接続電極３２―１の上面に接するようにトップ電極３４
が形成され、このトップ電極３４の上面に接するようにコンタクトプラグ３５が形成され
ている。コンタクトプラグ３５の上面に接するように上層配線６１が形成されている。ま
た、コンタクトプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている。
【００６１】
＜３．製造方法＞
次に、第２の実施形態の半導体記憶装置の製造方法について、図１０乃至図１１を用い
て説明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図
１のＢ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００６２】
開口ＥＩＩを形成するまでの工程（図４）までは、第１の実施形態と同様なので説明を
省略する。
【００６３】
次に、図１０（ａ）〜（ｄ）に示すように、例えば、タングステンからなる導電材料２
１２を半導体基板１０の表面に堆積させる。その後、異方性エッチングにより、開口ＥＩ
Ｉ中のみに導電材料２１２が残存するように加工する。この際、エッチング残りが発生し
ないように、オーバーエッチングをすることが好ましい。その結果、図９に示すように、
後に接続電極３２−１となる導電材料２１２の上面の高さは、後にゲート間絶縁膜３３と
なる絶縁膜１１３の上面よりも低くなる。また、導電材料２１２の上面の高さは、後にボ
トム電極３２となる第１のポリシリコン１１２の上面より低くなる場合もある。
【００６４】
なお、導電材料２１２は抵抗率を下げるため、第１のポリシリコン１１２よりも抵抗率
の低い材料が好ましい。また、導電材料２１２と半導体基板１０の間に、例えば、チタン
、チタンナイトライドからなるバリアメタルが形成されていても良い。
【００６５】
次に、図１１（ａ）〜（ｃ）に示すように、開口ＥＩ中、開口ＥＩから露出された第１
のポリシリコン１１２上、導電材料２１２上に第２のポリシリコン１１４を堆積させる。
【００６６】
その結果、第１のポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接
続され、半導体基板１０中の接続拡散層３１と導電材料２１２と第２のポリシリコン１１
４が開口ＥＩＩを通じて接続される。
【００６７】
その後、第１の実施形態と同様の製造工程を経ることにより、図８（ａ）〜（ｃ）に示
す第２の実施形態に係る不揮発性半導体記憶装置が製造される。
【００６８】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第１の
実施形態の（１）乃至（３）の効果に加えて（４）の効果が得られる。
（４）コンタクト電極ＢＣの抵抗を低くすることができる。
【００６９】
上記のように、開口ＥＩＩ中に抵抗率がボトム電極３２よりも抵抗率の低い接続電極３
２−１が埋め込まれている。その結果、コンタクト電極ＢＣの抵抗をさらに低くすること
ができる。また、接続電極３２−１の抵抗率をトップ電極３４の抵抗率よりも低い材料を
使用することによりさらにコンタクト電極ＢＣの抵抗を下げることができる。
【００７０】
[第３の実施形態]
第３の実施形態では、第１の実施形態と異なり第１及び第２のコンタクト電極ＢＣにト
ップ電極３４及びゲート間絶縁膜３３が含まれていない点が異なる。なお、第１の実施形
態、及び、第２の実施形態と同じ構成は説明を省略し、同じ符号を付す。
【００７１】
＜１．平面構造例＞
第１の実施形態と同じであるので省略する。
【００７２】
＜２．断面構造例＞
図１２にこの発明の第３の実施形態に係る半導体記憶装置のメモリセルアレイの断面構
造例について説明する。図１２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１２（
ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１２（ｃ）は図１のＣ−Ｃ線に沿った断
面図である。
【００７３】
図１２（ａ）に示すように、ビット線コンタクトエリアＢＣＡには、コンタクト電極Ｂ
Ｃが形成されている。このコンタクト電極ＢＣは、半導体基板１０の上面に形成され、半
導体基板１０の表面を露出する開口ＥＩＩを有するゲート絶縁膜１１が形成され、このゲ
ート絶縁膜１１上及び開口ＥＩＩ中に形成され半導体基板１０と接し、浮遊ゲート電極１
２と同じ材料からなるボトム電極３２と、このボトム電極３２の上面に接するコンタクト
プラグ３５から構成されている。また、ボトム電極３２の上面の位置は、浮遊ゲート電極
１２及び下層ゲート電極２２の上面の位置より低い。
【００７４】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、開口ＥＩＩとボトム電極３２との合わせマージンを大きくすること
ができる。
【００７５】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【００７６】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
トプラグ３５を介してコンタクト電極ＢＣに接続される上層配線６１が形成されている。
【００７７】
図１２（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分
離絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０
がアクティブエリアＡＡとなる。
【００７８】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【００７９】
図１２（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおけるコンタクト電極
ＢＣの断面形状は、半導体基板１０の表面から半導体基板１０中に至る素子分離絶縁膜Ｓ
ＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティ
ブエリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１が形成されている。
【００８０】
半導体基板１０の表面（接続拡散層３１）に接するようにボトム電極３２が形成されて
いる。このボトム電極３２の側面は素子分離絶縁膜ＳＴＩと接している。また、ボトム電
極３２の上面は素子分離絶縁膜ＳＴＩの上面より低く、それぞれのアクティブエリアＡＡ
上に形成されたボトム電極３２は素子分離絶縁膜ＳＴＩによって分離されている。それぞ
れのボトム電極３２の上面に接するようにコンタクトプラグ３５が形成されている。コン
タクトプラグ３５の上面に接するように上層配線６１が形成されている。また、コンタク
トプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている。
【００８１】
＜３．製造方法＞
次に、第３の実施形態の半導体記憶装置の製造方法について、図１３乃至図１６を用い
て説明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図
１のＢ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００８２】
まず、図示は省略するが、導体基板１０中に、例えば、イオン注入法等を用いて、Ｎ型
不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-we
ll）を形成する。
【００８３】
次に、図１３（ａ）〜（ｃ）に示すように、半導体基板１０の表面に、例えば、熱酸化
法を用いてシリコン酸化膜からなるゲート絶縁膜１１を形成する。次に、リソグラフィ技
術を用いて、ビット線コンタクトエリアＢＣＡにおけるゲート絶縁膜１１の一部を開口す
るマスクパターン（図示せず）を形成する。このマスクパターンを用いてゲート絶縁膜１
１を除去して、半導体基板１０の表面を露出する開口ＥＩＩを形成する。また、このマス
クパターンを用いて接続拡散層３１を形成する。この開口ＥＩＩを形成する工程をＥＩＩ
工程と称する。その後、マスクパターンを除去する。
【００８４】
開口ＥＩＩにより露出された半導体基板１０及びゲート絶縁膜１１上に、例えば、第１
のポリシリコン１１２を堆積させる。次に、半導体基板１０及び第１のポリシリコン１１
２を選択的にエッチングし、トレンチ溝を形成し、絶縁膜を埋め込むことにより素子分離
絶縁膜ＳＴＩを形成する。
【００８５】
この素子分離絶縁膜ＳＴＩの上面を第１のポリシリコン１１２の上面より落とし込んだ
後に、第１のポリシリコン１１２及び素子分離絶縁膜ＳＴＩ上に、例えば、ＯＮＯ膜から
なる絶縁膜１１３を堆積させる。次に、選択ゲートトランジスタＳＧＴが形成される領域
及びビット線コンタクトエリアＢＣＡにおける絶縁膜１１３を除去し、第１のポリシリコ
ン１１２を露出する開口ＥＩを形成する。この開口ＥＩを形成する工程をＥＩ工程と称す
る。
【００８６】
次に、図１４（ａ）〜（ｃ）に示すように、開口ＥＩ中及び開口ＥＩから露出された第
１のポリシリコン１１２上に第２のポリシリコン１１４を堆積させる。その結果、第１の
ポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接続される。
【００８７】
次に、図１５（ａ）〜（ｃ）に示すように、第２のポリシリコン１１４上に、例えば、
シリコン窒化膜からなる、マスク材（図示せず）を形成し、リソグラフィ技術を用いてワ
ード線ＷＬ、選択ゲートＳＧのパターンを形成するとともに、ビット線コンタクトエリア
ＢＣＡにおいては、ワード線方向に伸びるマスクパターンを形成する。
【００８８】
その後、このマスクパターンを用いて、第１のポリシリコン１１２、絶縁膜１１３、第
２のポリシリコン１１４及びマスク材をエッチングにて除去する。その結果、メモリセル
ＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５及びコンタクト電極ＢＣの形状が
形成される。
【００８９】
ここで、メモリセルＭＣにおける第１のポリシリコン１１２が、浮遊ゲート電極１２と
なり、絶縁膜１１３がゲート間絶縁膜１３となり、第２のポリシリコン１１４が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン１
１２が、下層ゲート電極２２となり、絶縁膜１１３がゲート間絶縁膜２３となり第２のポ
リシリコン１１４が上層ゲート電極２４となる。また、コンタクト電極ＢＣにおける第１
のポリシリコン１１２が、ボトム電極３２となり、第２のポリシリコン１１４がトップ電
極３４となる。
【００９０】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びコンタクト電
極ＢＣのトップ電極３４をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、メモリセルＭＣ
間及びゲート電極２５を挟むようにしてソース・ドレイン拡散層２１、２６が形成される
。
【００９１】
次に、図１６（ａ）〜（ｃ）に示すように、ビット線コンタクトエリアＢＣＡを開口す
るようにマスクパターン（図示せず）を形成し、トップ電極３４及びボトム電極３２の上
部をエッチングする。この時、図１６（ｃ）に示すように、ボトム電極３２の上面を素子
分離絶縁膜の上面より低くなるまでエッチングを行う。その結果、ボトム電極３２がそれ
ぞれのアクティブエリアＡＡ上にのみ形成されるように分離される。この工程を、ボトム
電極分離工程と称する。
【００９２】
このマスクパターンは、第１の実施形態のトップ電極分離工程と異なりと異なり、ビッ
ト線コンタクトエリアＢＣＡの素子分離絶縁膜ＳＴＩ上のみを開口するのではなく、ビッ
ト線コンタクトエリアＢＣＡの全領域を開口することができる。その結果、リソグラフィ
マージンを大きくすることができる。
【００９３】
また、ＥＩ工程において、ビット線コンタクトエリアＢＣＡにおける絶縁膜１１３を除
去しておくことで、同じ材質の第１及び第２のポリシリコンをエッチングすればよい。そ
の結果、加工を容易にすることができる。
【００９４】
また、ボトム電極分離工程後に、ソース・ドレイン拡散層２１、２６を形成することに
より、ボトム電極３２の下面全域にソース・ドレイン拡散層２１を形成することも可能で
ある。このことは、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５の
高さよりもボトム電極３２の高さの方が低いため、イオンインプランテーション法による
不純物イオンがボトム電極３２を通過して半導体基板１０に到達することができるからで
ある。その結果、接続拡散層３１とソース・ドレイン拡散層２１を接続することができ、
コンタクト電極ＢＣの電位を効果的にソース・ドレイン拡散層２１に転送することができ
る。
【００９５】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜からなる層間絶縁膜５１を堆
積させ、コンタクトプラグ３５を形成する領域にトップ電極３４を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ３５が形成される。
【００９６】
その後は周知の技術を用いてコンタクト電極ＢＣに接続される上層配線６１が形成するこ
とにより、図１２に示す不揮発性半導体記憶装置が製造される。
【００９７】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第１の
実施形態の（１）乃至（３）の効果に加えて（５）の効果が得られる。
（５）コンタクト電極ＢＣの加工が容易になる。
【００９８】
上記のように、ボトム電極分離工程におけるマスクパターンは第１の実施形態のトップ
電極分離工程と異なり、ビット線コンタクトエリアＢＣＡの素子分離絶縁膜ＳＴＩ上のみ
を開口するのではなく、ビット線コンタクトエリアＢＣＡの全領域を開口することができ
る。その結果、リソグラフィマージンを大きくすることができる。
【００９９】
[第４の実施形態]
第４の実施形態では、第３の実施形態と異なり開口ＥＩＩに、抵抗率がボトム電極３２
よりも低い接続電極３２−４が埋め込まれている点が異なる。なお、第１の実施形態乃至
第３の実施形態と同じ構成は説明を省略し、同じ符号を付す。
【０１００】
＜１．平面構造例＞
第１の実施形態と同じであるので省略する。
【０１０１】
＜２．断面構造例＞
図１７にこの発明の第４の実施形態に係る半導体記憶装置のメモリセルアレイの断面構
造例について説明する。図１７（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１７（
ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１７（ｃ）は図１のＣ−Ｃ線に沿った断
面図である。
【０１０２】
図１７（ａ）に示すように、ビット線コンタクトエリアＢＣＡには、コンタクト電極Ｂ
Ｃが形成されている。このコンタクト電極ＢＣは、半導体基板１０の上面にゲート絶縁膜
１１が形成され、このゲート絶縁膜１１上に形成され、浮遊ゲート電極１２と同じ材料か
らなるボトム電極３２と、このボトム電極３２の上面に接するコンタクトプラグ３５から
構成されている。これらゲート絶縁膜１１、ボトム電極３２を貫通して半導体基板１０の
表面を露出する開口ＥＩＩを介して半導体基板１０の表面と接しする接続電極３２−４と
、このボトム電極３２及び接続電極３２−４の上面に接するコンタクトプラグ３５から構
成されている。ボトム電極３２の開口ＥＩＩにより露出された側面と開口ＥＩＩ中に形成
された接続電極３２−４の側面は接しており、電気的に接続されている。また、ボトム電
極３２及び接続電極３２−４の上面の位置は、浮遊ゲート電極１２及び下層ゲート電極２
２の上面の位置よりも低い。また、コンタクトプラグ３５はボトム電極３２、または、接
続電極３２−４のいずれか一方に接している場合であっても良い。
【０１０３】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、開口ＥＩＩとボトム電極３２との合わせマージンを大きくすること
ができる。
【０１０４】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【０１０５】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
ト電極ＢＣに接続される上層配線６１が形成されている。
【０１０６】
図１７（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分
離絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０
がアクティブエリアＡＡとなる。
【０１０７】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【０１０８】
図１７（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおけるコンタクト電極
ＢＣの断面形状は、半導体基板１０の表面から半導体基板１０中に至る素子分離絶縁膜Ｓ
ＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティ
ブエリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１が形成されている。
【０１０９】
半導体基板１０の表面（接続拡散層３１）に接するように接続電極３２−４が形成され
ている。この接続電極３２−４の下部における側面は素子分離絶縁膜ＳＴＩと接している
。また、接続電極３２−４の上面は素子分離絶縁膜ＳＴＩの上面より低く、それぞれのア
クティブエリアＡＡ上に形成された接続電極３２−４は素子分離絶縁膜ＳＴＩによって分
離されている。それぞれの接続電極３２−４の上面に接するようにコンタクトプラグ３５
が形成されている。コンタクトプラグ３５の上面に接するように上層配線６１が形成され
ている。また、コンタクトプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている
。
【０１１０】
＜３．製造方法＞
次に、第４の実施形態の半導体記憶装置の製造方法について、図１８乃至図２１を用い
て説明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図
１のＢ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【０１１１】
開口ＥＩＩを形成するまでの工程（図４）までは、第１の実施形態と同様なので説明を
省略する。
【０１１２】
次に、図１８（ａ）〜（ｃ）に示すように、例えば、タングステンからなる導電材料４
１２を半導体基板１０の表面に堆積させる。その後、異方性エッチングにより、開口ＥＩ
Ｉ中のみに導電材料４１２が残存するように加工する。この際、エッチング残りが発生し
ないように、オーバーエッチングをすることが好ましい。その結果、後に接続電極３２−
１となる導電材料４１２の上面の高さは、後にゲート間絶縁膜３３となる絶縁膜１１３の
上面よりも低くなる。また、導電材料４１２の上面の高さは、後にボトム電極３２となる
第１のポリシリコン１１２の上面より低くなる場合もある。
【０１１３】
なお、導電材料２１２は抵抗率を下げるため、第１のポリシリコン１１２よりも抵抗率
の低い材料が好ましい。また、導電材料４１２と半導体基板１０の間に、例えば、チタン
、チタンナイトライドからなるバリアメタルが形成されていても良い。
【０１１４】
次に、図１９（ａ）〜（ｃ）に示すように、開口ＥＩ中、開口ＥＩから露出された第１
のポリシリコン１１２上、導電材料４１２上に第２のポリシリコン１１４を堆積させる。
【０１１５】
その結果、第１のポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接
続され、半導体基板１０中の接続拡散層３１と導電材料２１２と第２のポリシリコン１１
４が開口ＥＩＩを通じて接続される。
【０１１６】
次に、図２０（ａ）〜（ｃ）に示すように、第２のポリシリコン１１４上に、例えば、
シリコン窒化膜からなる、マスク材（図示せず）を形成し、リソグラフィ技術を用いてワ
ード線ＷＬ、選択ゲートＳＧのパターンを形成するとともに、ビット線コンタクトエリア
ＢＣＡにおいては、ワード線方向に伸びるマスクパターンを形成する。
【０１１７】
その後、このマスクパターンを用いて、第１のポリシリコン１１２、絶縁膜１１３、第
２のポリシリコン１１４及びマスク材をエッチングにて除去する。その結果、メモリセル
ＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５及びコンタクト電極ＢＣの形状が
形成される。
【０１１８】
ここで、メモリセルＭＣにおける第１のポリシリコン１１２が、浮遊ゲート電極１２と
なり、絶縁膜１１３がゲート間絶縁膜１３となり、第２のポリシリコン１１４が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン１
１２が、下層ゲート電極２２となり、絶縁膜１１３がゲート間絶縁膜２３となり第２のポ
リシリコン１１４が上層ゲート電極２４となる。また、コンタクト電極ＢＣにおける第１
のポリシリコン１１２が、ボトム電極３２となり、導電材料４１２が接続電極３２−４と
なり、、第２のポリシリコン１１４がトップ電極３４となる。
【０１１９】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びコンタクト電
極ＢＣのトップ電極３４をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、メモリセルＭＣ
間及びゲート電極２５を挟むようにしてソース・ドレイン拡散層２１、２６が形成される
。
【０１２０】
次に、図２１（ａ）〜（ｃ）に示すように、ビット線コンタクトエリアＢＣＡを開口す
るようにマスクパターン（図示せず）を形成し、トップ電極３４、ボトム電極３２の上部
及び接続電極３２−４の上部をエッチングする。この時、図１６（ｃ）に示すように、ボ
トム電極３２及び接続電極３２−４の上面を素子分離絶縁膜の上面より低くなるまでエッ
チングを行う。その結果、接続電極３２−４がそれぞれのアクティブエリアＡＡ上にのみ
形成されるように分離される。この工程を、接続電極分離工程と称する。
【０１２１】
このマスクパターンは、第３の実施形態と同様に、ビット線コンタクトエリアＢＣＡの
全領域を開口することができる。その結果、リソグラフィマージンを大きくすることがで
きる。
【０１２２】
また、ＥＩ工程において、ビット線コンタクトエリアＢＣＡにおける絶縁膜１１３を除
去しておくことで、加工を容易にすることができる。
【０１２３】
また、接続電極分離工程後に、ソース・ドレイン拡散層２１、２６を形成することによ
り、ボトム電極３２の下面全域にソース・ドレイン拡散層２１を形成することも可能であ
る。このことは、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５の高
さよりもボトム電極３２の高さの方が低いため、イオンインプランテーション法による不
純物イオンがボトム電極３２を通過して半導体基板１０に到達することができるからであ
る。その結果、接続拡散層３１とソース・ドレイン拡散層２１を接続することができ、コ
ンタクト電極ＢＣの電位を効果的にソース・ドレイン拡散層２１に転送することができる
。
【０１２４】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜からなる層間絶縁膜５１を堆
積させ、コンタクトプラグ３５を形成する領域にトップ電極３４を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ３５が形成される。
【０１２５】
その後は周知の技術を用いてコンタクト電極ＢＣに接続される上層配線６１が形成するこ
とにより、図１７に示す不揮発性半導体記憶装置が製造される。
【０１２６】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第１乃
至３の実施形態の（１）乃至（５）の効果が得られる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定され
るものではない。例えば、特開２００２−１４１４６９号公報に開示された図７（ｅ）及
び００８９段落の工程とトップ電極分離工程、ボトム電極分離工程及び接続電極分離工程
を同時に行うこともできる。その結果、工程数を増やすことなく、本実施形態に係る不揮
発性半導体記憶装置が製造される。
【０１２７】
また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計
変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の
要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１２８】
ＥＩ、ＥＩＩ・・・開口、ＭＣ・・・メモリセル、ＢＣ・・・コンタクト電極、１１・
・・ゲート絶縁膜、１２・・・浮遊ゲート電極、１３、３３・・・ゲート間絶縁膜、１４
・・・制御ゲート電極、３１・・・接続拡散層、３２・・・ボトム電極、３４・・・トッ
プ電極
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にコンタクトの構造に
関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、様々な電子機器に
搭載されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、記憶容量の増大のため、メモリセルトランジスタの微
細化が推し進められている。
【０００４】
ここで、コンタクトのコンタクト抵抗、アスペクト比が厳しくなってきており、その改
善策として、例えば、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１００１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、コンタクト電極の形状を改善し、コンタクト抵抗を低くするための技術を提
案する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜
と、前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して形成され
た浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成された制
御ゲートを有する複数のメモリセルトランジスタと、前記ゲート絶縁膜上に形成されたボ
トム電極と、前記ゲート絶縁膜及びボトム電極に形成された開口を通じて前記半導体基板
に接するトップ電極とを有するビット線コンタクトと、前記開口の下に形成され、前記半
導体基板と逆の不純物濃度の型である接続拡散層とを備えたことを特徴とする不揮発性半
導体記憶装置が提供される。
【０００８】
また、本発明の別の態様によれば、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して
形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成
された制御ゲートを有する複数のメモリセルトランジスタと、前記ゲート絶縁膜上に形成
されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形成された開口通じて前記半導
体基板に接する接続電極と、前記接続電極上に形成されたトップ電極とを有するビット線
コンタクトと、前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接
続拡散層とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明の別の態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、メ
モリセル領域において前記半導体基板上に浮遊ゲート電極を形成するとともに、コンタク
ト領域において前記露出した半導体基板上に前記浮遊ゲート電極を形成する工程と、前記
浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体基板をエッチングして第１方向に延び
る素子分離溝を形成する工程と、前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複
数の素子領域に分離する素子分離絶縁膜を形成する工程と、前記半導体基板上にゲート間
絶縁膜を形成する工程と、前記コンタクト領域において前記ゲート間絶縁膜前記浮流ゲー
ト電極及び前記ゲート絶縁膜を除去し、前記半導体基板を露出する開口を形成する工程と
、前記開口の底部の前記半導体基板の表面に、前記半導体基板と逆の不純物濃度の型であ
る接続拡散層を形成する工程と、前記開口内に接続電極及びとを形成する工程と、前記ゲ
ート間絶縁膜及び前記接続電極上に制御ゲート電極を形成する工程と、前記浮遊ゲート電
極、前記ゲート間絶縁膜及び前記制御ゲート電極を加工し、前記メモリセル及び前記コン
タクト電極を形成する工程と、前記メモリセル及び前記コンタクト電極をマスクとしてイ
オン注入する工程と、前記コンタクト領域において、トップ電極を形成し、前記コンタク
ト電極を形成する工程とからなる不揮発性半導体記憶装置の製造方法が提供できる。
【発明の効果】
【００１０】
本発明によれば、コンタクト電極の形状を改善し、コンタクト抵抗を低くすることがで
きる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る、半導体記憶装置のメモリセルアレイの構造例を示す平面図である。
【図２】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図３】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図４】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図３に続く断面図である。
【図５】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図４に続く断面図である。
【図６】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図５に続く断面図である。
【図７】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図６に続く断面図である。
【図８】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図９】第２の実施形態の変形例に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、図１のＡ−Ａ線に沿った断面図である。
【図１０】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１１】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１０に続く断面図である。
【図１２】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１３】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１４】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１３に続く断面図である。
【図１５】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１４に続く断面図である。
【図１６】第３の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１５に続く断面図である。
【図１７】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１８】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【図１９】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１８に続く断面図である。
【図２０】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１９に続く断面図である。
【図２１】第４の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図２０に続く断面図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては
、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
[第１の実施形態]
＜１．平面構造例＞
図１にこの発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの平面構造
例について説明する。本例では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを
一例に挙げて説明する。
【００１４】
図示するように、メモリセルアレイ１００は、ビット線（ＢＬ）方向に沿って延び、Ｂ
Ｌ方向と交差するワード線（ＷＬ）方向に所定の間隔で配置された複数のアクティブエリ
アＡＡ（Active Area）を備えている。これら、アクティブエリアＡＡ間には素子分離絶
縁膜ＳＴＩが形成されている。また、メモリセルアレイ１００は、ワード線方向に沿って
延び、ビット線方向に所定の間隔で配置されたワード線ＷＬを備えている。このアクティ
ブエリアＡＡとワード線ＷＬの交差する部分にメモリセルＭＣが形成されている。このメ
モリセルＭＣがビット線方向に複数個直列配置されることによりメモリセルストリングを
形成している。
【００１５】
このメモリセルストリングの両端部には、ワード線方向に延びる選択ゲートＳＧが形成
されている。この選択ゲートＳＧとアクティブエリアＡＡの交点には選択ゲートトランジ
スタＳＧＴが形成されている。また、選択ゲートＳＧはビット線方向において隣接し、こ
の選択ゲートＳＧ間には、ビット線コンタクトエリアＢＣＡが設けられている。このビッ
ト線コンタクトエリアＢＣＡのアクティブエリアＡＡにコンタクトプラグ３５が設けられ
ている。
【００１６】
選択ゲートＳＧのほぼ中央部にはワード線方向に延びる開口ＥＩが配置されている。ま
た、ビット線コンタクトエリアＢＣＡのほぼ中央部にはワード線方向に延びる開口ＥＩＩ
が配置されている。なお、開口ＥＩＩはビット線コンタクトエリアＢＣＡの中央部に限ら
れず、ビット線コンタクトエリアＢＣＡのいずれかに配置されていればよい。この開口Ｅ
Ｉ及び開口ＥＩＩの構造に関しては断面構造例にて説明する。
【００１７】
＜２．断面構造例＞
図２にこの発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２（ｂ）は
図１のＢ−Ｂ線に沿った断面図であり、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００１８】
図２（ａ）に示すように、メモリセルＭＣは、導体基板１０上にゲート絶縁膜１１を介
して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成されたゲート間絶縁
膜１３を介して形成された制御ゲート電極１４を有している。メモリセルＭＣ間の半導体
基板１０の表面にはソース・ドレイン拡散層となる拡散層２６を有している。ここで、メ
モリセルＭＣ、ゲート絶縁膜１１と拡散層２６でメモリセルトランジスタＭＴを構成して
いる。
【００１９】
選択ゲートトランジスタＳＧＴは、導体基板１０上にゲート絶縁膜１１を介して形成さ
れたゲート電極２５と、このゲート電極２５を挟むようにして形成されたソース・ドレイ
ン拡散層となる拡散層２１を有している。このゲート電極２５は、浮遊ゲート電極１２と
同じ材料からなる下層ゲート電極２２、下層ゲート電極２２上に形成され、開口ＥＩを有
するゲート間絶縁膜２３を介して形成された上層ゲート電極２４を有している。下層ゲー
ト電極２２と上層ゲート電極２４は開口ＥＩを通じて電気的に接続されている。
【００２０】
メモリセルトランジスタＭＴのそれぞれの拡散層２６が共通接続されメモリセルユニッ
トを形成し、メモリセルユニットの端部のメモリセルトランジスタＭＴの拡散層２６と選
択ゲートトランジスタＳＧＴの拡散層２１が共通接続されることによりＮＡＮＤストリン
グを形成している。
【００２１】
ビット線コンタクトエリアＢＣＡには、コンタクト電極ＢＣが形成されている。このコ
ンタクト電極ＢＣは、半導体基板１０の上面に形成されたゲート絶縁膜１１を介し、浮遊
ゲート電極１２と同じ材料からなるボトム電極３２と、このボトム電極３２の上部に形成
されたゲート間絶縁膜３３と、これらゲート絶縁膜１１、ボトム電極３２及びゲート間絶
縁膜３３を貫通して半導体基板１０の表面を露出する開口ＥＩＩを介して半導体基板１０
の表面と接し、制御ゲート電極１４と同じ材料からなるトップ電極３４と、このトップ電
極３４の上面に接するコンタクトプラグ３５から構成されている。ボトム電極３２の開口
ＥＩＩにより露出された側面と開口ＥＩＩ中に形成されたトップ電極３４の側面は接して
おり、電気的に接続されている。また、トップ電極３４の上面の位置は、制御ゲート電極
１４及び上層ゲート電極２４の上面の位置とほぼ等しい。
【００２２】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、後述する開口ＥＩＩとボトム電極３２との合わせマージンを大きく
することができる。
【００２３】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【００２４】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
トプラグ３５を介してコンタクト電極ＢＣに接続される上層配線６１が形成されている。
【００２５】
図２（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分離
絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０が
アクティブエリアＡＡとなる。
【００２６】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【００２７】
図２（ｃ）に示すように、ビット線コンタクトエリアＢＣＡの断面形状は、半導体基板
１０の表面から半導体基板１０中に至る素子分離絶縁膜ＳＴＩが形成されている。この素
子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティブエリアＡＡとなる。この半導
体基板１０の表面には接続拡散層３１が形成されている。
【００２８】
半導体基板１０の表面（接続拡散層３１）に接するようにトップ電極３４が形成されて
いる。このトップ電極３４の下部における側面の一部は素子分離絶縁膜ＳＴＩと接してい
る。また、トップ電極３４の上面は素子分離絶縁膜ＳＴＩの上面より高く、それぞれのア
クティブエリアＡＡ上に形成されたトップ電極３４は素子分離絶縁膜ＳＴＩによって分離
されている。それぞれのトップ電極３４の上面に接するようコンタクトプラグ３５が形成
されている。コンタクトプラグ３５の上面に接するように上層配線６１が形成されている
。また、コンタクトプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている。
【００２９】
＜３．製造方法＞
次に、第１の実施形態の半導体記憶装置の製造方法について、図３乃至図７を用いて説
明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図１の
Ｂ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００３０】
まず、図示は省略するが、導体基板１０中に、例えば、イオン注入法等を用いて、Ｎ型
不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-we
ll）を形成する。
【００３１】
次に、図３（ａ）〜（ｃ）に示すように、半導体基板１０の表面に、例えば、熱酸化法
を用いてシリコン酸化膜からなるゲート絶縁膜１１を形成する。次に、ゲート絶縁膜１１
上に、例えば、第１のポリシリコン１１２を堆積させる。次に、半導体基板１０及び第１
のポリシリコン１１２を選択的にエッチングし、トレンチ溝を形成し、絶縁膜を埋め込む
ことにより素子分離絶縁膜ＳＴＩを形成する。
【００３２】
この素子分離絶縁膜ＳＴＩの上面を第１のポリシリコン１１２の上面より落とし込んだ
後に、第１のポリシリコン１１２及び素子分離絶縁膜ＳＴＩ上に、例えば、ＯＮＯ膜から
なる絶縁膜１１３を堆積させる。次に、選択ゲートトランジスタＳＧＴが形成される領域
における絶縁膜１１３の一部を除去し、第１のポリシリコン１１２を露出する開口ＥＩを
形成する。この開口ＥＩを形成する工程をＥＩ工程と称する。
【００３３】
次に、図４（ａ）〜（ｃ）に示すように、リソグラフィ技術とエッチング技術を用いて
、ビット線コンタクトエリアＢＣＡにおける絶縁膜１１３、第１のポリシリコン１１２及
びゲート絶縁膜１１の一部を除去し、半導体基板１０を露出する開口ＥＩＩを形成する。
【００３４】
この開口ＥＩＩを形成する工程をＥＩＩ工程と称する。
【００３５】
ここで、ビット線コンタクトエリアＢＣＡにおいて、ほぼ中央に開口ＥＩＩが形成され
る。最終形状としては、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電
極３２と半導体基板１０の間にゲート絶縁膜１１が形成されることになる。その結果、合
わせずれにより開口ＥＩＩがボトム電極３２から外れる可能性が低くなる。
【００３６】
なお、次のような変形例によっても開口ＥＩＩが形成できる。まず、ＥＩ工程において
、開口ＥＩＩが形成される部分の絶縁膜１１３も同時に除去する。その後、ＥＩＩ工程に
おいて、ビット線コンタクトエリアＢＣＡ以外の領域をレジストマスクで覆い、絶縁膜１
１３をマスクとして第１のポリシリコン１１２及びゲート絶縁膜１１を除去し、半導体基
板１０を露出する。この変形例においては、高精度の加工、位置合わせを要求されるＥＩ
工程のリソグラフィを利用して開口ＥＩＩのマスクを形成することができる。その結果、
開口ＥＩＩの開口幅及び形成位置を精度調整することが可能になる。
【００３７】
開口ＥＩＩを形成した後、絶縁膜１１３及び第１のポリシリコン１１２をマスクとして
イオンインプランテーション法により接続拡散層３１を形成する。その結果、開口ＥＩＩ
のほぼ直下領域に接続拡散層３１を形成することができる。
【００３８】
次に、図５（ａ）〜（ｃ）に示すように、開口ＥＩ中及び開口ＥＩから露出された第１
のポリシリコン１１２上、開口ＥＩＩ中に第２のポリシリコン１１４を堆積させる。その
結果、第１のポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接続さ
れ、半導体基板１０中の接続拡散層３１と第１のポリシリコン１１２と第２のポリシリコ
ン１１４が開口ＥＩＩを通じて接続される。
【００３９】
次に、図６（ａ）〜（ｃ）に示すように、第２のポリシリコン１１４上に、例えば、シ
リコン窒化膜からなる、マスク材（図示せず）を形成し、リソグラフィ技術を用いてワー
ド線ＷＬ、選択ゲートＳＧのパターンを形成するとともに、ビット線コンタクトエリアＢ
ＣＡにおいては、ワード線方向に伸びるマスクパターンを形成する。
【００４０】
その後、このマスクパターンを用いて、第１のポリシリコン１１２、絶縁膜１１３、第
２のポリシリコン１１４及びマスク材をエッチングにて除去する。その結果、メモリセル
ＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５及びコンタクト電極ＢＣの形状が
形成される。
【００４１】
ここで、メモリセルＭＣにおける第１のポリシリコン１１２が、浮遊ゲート電極１２と
なり、絶縁膜１１３がゲート間絶縁膜１３となり、第２のポリシリコン１１４が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン１
１２が、下層ゲート電極２２となり、絶縁膜１１３がゲート間絶縁膜２３となり第２のポ
リシリコン１１４が上層ゲート電極２４となる。また、コンタクト電極ＢＣにおける第１
のポリシリコン１１２が、ボトム電極３２となり、絶縁膜１１３がゲート間絶縁膜３３と
なり、第２のポリシリコン１１４がトップ電極３４となる。
【００４２】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びコンタクト電
極ＢＣのトップ電極３４をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、メモリセルＭＣ
間及びゲート電極２５を挟むようにしてソース・ドレイン拡散層２１、２６が形成される
。
【００４３】
次に、図７（ａ）〜（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおける素
子分離絶縁膜ＳＴＩ上を開口するようにマスクパターン（図示せず）を形成し、トップ電
極３４をエッチングする。その結果、図７（ｃ）に示すように、トップ電極３４がそれぞ
れのアクティブエリアＡＡ上にのみ形成されるように分離される。この工程をトップ電極
分離工程と称する。
【００４４】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜からなる層間絶縁膜５１を堆
積させ、コンタクトプラグ３５を形成する領域にトップ電極３４を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ３５が形成される。
【００４５】
その後は周知の技術を用いてコンタクト電極ＢＣに接続される上層配線６１が形成するこ
とにより、図２に示す不揮発性半導体記憶装置が製造される。
【００４６】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１
）乃至（３）の効果が得られる。
（１）コンタクト電極ＢＣのアスペクト比を小さくできる。
上記のように、トップ電極３４の上面にコンタクトプラグ３５を形成することでコンタ
クト電極ＢＣを形成している。ここで、コンタクトプラグ３５の高さは上層配線６１の底
面からトップ電極３４の上面までの距離である。すなわち、トップ電極３４の分だけコン
タクトプラグ３５の高さを減らすことができ、加工マージンを向上させると共に、コンタ
クトプラグ３５の形状を安定化させることができる。
【００４７】
（２）コンタクト電極ＢＣの抵抗を小さくできる。
コンタクト電極ＢＣの底部にコンタクトプラグ３５の径より広い幅を有するトップ電極
３４が形成されている。すなわち、コンタクト電極ＢＣの全体の抵抗を下げることができ
る。また、コンタクトプラグ３５の径を広げる必要はないので、不揮発性半導体記憶装置
の縮小化にも有利である。
【００４８】
（３）製造コストの低減に対して有利である。
トップ電極３４は浮遊ゲート電極１２と同時に形成できる。その結果、工程数を増加さ
せることなく、コンタクト電極ＢＣの形状を改善し、コンタクト抵抗を低くすることがで
きる。
【００４９】
[第２の実施形態]
第２の実施形態では、第１の実施形態と異なり開口ＥＩＩに、抵抗率がボトム電極３２よ
りも低い接続電極３２−１が埋め込まれている点が異なる。なお、第１の実施形態と同じ
構成は説明を省略し、同じ符号を付す。
【００５０】
＜１．平面構造例＞
第１の実施形態と同じであるので省略する。
【００５１】
＜２．断面構造例＞
図８にこの発明の第２の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図８（ａ）は図１のＡ−Ａ線に沿った断面図であり、図８（ｂ）は
図１のＢ−Ｂ線に沿った断面図であり、図８（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００５２】
図８（ａ）に示すように、ビット線コンタクトエリアＢＣＡには、コンタクト電極ＢＣ
が形成されている。このコンタクト電極ＢＣは、半導体基板１０の上面に形成されたゲー
ト絶縁膜１１を介し、浮遊ゲート電極１２と同じ材料からなるボトム電極３２と、このボ
トム電極３２の上部に形成されたゲート間絶縁膜３３と、これらゲート絶縁膜１１、ボト
ム電極３２及びゲート間絶縁膜３３を貫通して半導体基板１０の表面を露出する開口ＥＩ
Ｉ中に形成された接続電極３２−１と、ゲート間絶縁膜３３及び接続電極３２−１上に形
成され、制御ゲート電極１４と同じ材料からなるトップ電極３４と、このトップ電極３４
の上面に接するコンタクトプラグ３５から構成されている。ボトム電極３２の開口ＥＩＩ
により露出された側面と接続電極３２−１の側面は接しており、電気的に接続されている
。また、トップ電極３４の上面の位置は、制御ゲート電極１４及び上層ゲート電極２４の
上面の位置とほぼ等しい。
【００５３】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、開口ＥＩＩとボトム電極３２との合わせマージンを大きくすること
ができる。
【００５４】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【００５５】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
トプラグ３５を介してコンタクト電極ＢＣに接続される上層配線６１が形成されている。
【００５６】
また、図８（ａ）において、接続電極３２−１の上面の高さは、ゲート間絶縁膜３３の
上面とほぼ同じであるが、この場合に限られない。例えば、図９に示すように、接続電極
３２−１の上面の高さはゲート間絶縁膜３３の上面よりも低くても良い。また、接続電極
３２−１の上面の高さはボトム電極３２の上面より低くても良い。
【００５７】
図８（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分離
絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０が
アクティブエリアＡＡとなる。
【００５８】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【００５９】
図８（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおけるコンタクト電極Ｂ
Ｃの断面形状は、半導体基板１０の表面から半導体基板１０中に至る素子分離絶縁膜ＳＴ
Ｉが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティブ
エリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１が形成されている。
【００６０】
半導体基板１０の表面（接続拡散層３１）に接するように接続電極３２―１が形成され
ている。この接続電極３２―１の下部における側面の一部は素子分離絶縁膜ＳＴＩと接し
ている。また、接続電極３２―１の上面は素子分離絶縁膜ＳＴＩの上面より高く、それぞ
れのアクティブエリアＡＡ上に形成された接続電極３２―１は素子分離絶縁膜ＳＴＩによ
って分離されている。それぞれの接続電極３２―１の上面に接するようにトップ電極３４
が形成され、このトップ電極３４の上面に接するようにコンタクトプラグ３５が形成され
ている。コンタクトプラグ３５の上面に接するように上層配線６１が形成されている。ま
た、コンタクトプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている。
【００６１】
＜３．製造方法＞
次に、第２の実施形態の半導体記憶装置の製造方法について、図１０乃至図１１を用い
て説明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図
１のＢ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００６２】
開口ＥＩＩを形成するまでの工程（図４）までは、第１の実施形態と同様なので説明を
省略する。
【００６３】
次に、図１０（ａ）〜（ｄ）に示すように、例えば、タングステンからなる導電材料２
１２を半導体基板１０の表面に堆積させる。その後、異方性エッチングにより、開口ＥＩ
Ｉ中のみに導電材料２１２が残存するように加工する。この際、エッチング残りが発生し
ないように、オーバーエッチングをすることが好ましい。その結果、図９に示すように、
後に接続電極３２−１となる導電材料２１２の上面の高さは、後にゲート間絶縁膜３３と
なる絶縁膜１１３の上面よりも低くなる。また、導電材料２１２の上面の高さは、後にボ
トム電極３２となる第１のポリシリコン１１２の上面より低くなる場合もある。
【００６４】
なお、導電材料２１２は抵抗率を下げるため、第１のポリシリコン１１２よりも抵抗率
の低い材料が好ましい。また、導電材料２１２と半導体基板１０の間に、例えば、チタン
、チタンナイトライドからなるバリアメタルが形成されていても良い。
【００６５】
次に、図１１（ａ）〜（ｃ）に示すように、開口ＥＩ中、開口ＥＩから露出された第１
のポリシリコン１１２上、導電材料２１２上に第２のポリシリコン１１４を堆積させる。
【００６６】
その結果、第１のポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接
続され、半導体基板１０中の接続拡散層３１と導電材料２１２と第２のポリシリコン１１
４が開口ＥＩＩを通じて接続される。
【００６７】
その後、第１の実施形態と同様の製造工程を経ることにより、図８（ａ）〜（ｃ）に示
す第２の実施形態に係る不揮発性半導体記憶装置が製造される。
【００６８】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第１の
実施形態の（１）乃至（３）の効果に加えて（４）の効果が得られる。
（４）コンタクト電極ＢＣの抵抗を低くすることができる。
【００６９】
上記のように、開口ＥＩＩ中に抵抗率がボトム電極３２よりも抵抗率の低い接続電極３
２−１が埋め込まれている。その結果、コンタクト電極ＢＣの抵抗をさらに低くすること
ができる。また、接続電極３２−１の抵抗率をトップ電極３４の抵抗率よりも低い材料を
使用することによりさらにコンタクト電極ＢＣの抵抗を下げることができる。
【００７０】
[第３の実施形態]
第３の実施形態では、第１の実施形態と異なり第１及び第２のコンタクト電極ＢＣにト
ップ電極３４及びゲート間絶縁膜３３が含まれていない点が異なる。なお、第１の実施形
態、及び、第２の実施形態と同じ構成は説明を省略し、同じ符号を付す。
【００７１】
＜１．平面構造例＞
第１の実施形態と同じであるので省略する。
【００７２】
＜２．断面構造例＞
図１２にこの発明の第３の実施形態に係る半導体記憶装置のメモリセルアレイの断面構
造例について説明する。図１２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１２（
ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１２（ｃ）は図１のＣ−Ｃ線に沿った断
面図である。
【００７３】
図１２（ａ）に示すように、ビット線コンタクトエリアＢＣＡには、コンタクト電極Ｂ
Ｃが形成されている。このコンタクト電極ＢＣは、半導体基板１０の上面に形成され、半
導体基板１０の表面を露出する開口ＥＩＩを有するゲート絶縁膜１１が形成され、このゲ
ート絶縁膜１１上及び開口ＥＩＩ中に形成され半導体基板１０と接し、浮遊ゲート電極１
２と同じ材料からなるボトム電極３２と、このボトム電極３２の上面に接するコンタクト
プラグ３５から構成されている。また、ボトム電極３２の上面の位置は、浮遊ゲート電極
１２及び下層ゲート電極２２の上面の位置より低い。
【００７４】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、開口ＥＩＩとボトム電極３２との合わせマージンを大きくすること
ができる。
【００７５】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【００７６】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
トプラグ３５を介してコンタクト電極ＢＣに接続される上層配線６１が形成されている。
【００７７】
図１２（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分
離絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０
がアクティブエリアＡＡとなる。
【００７８】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【００７９】
図１２（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおけるコンタクト電極
ＢＣの断面形状は、半導体基板１０の表面から半導体基板１０中に至る素子分離絶縁膜Ｓ
ＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティ
ブエリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１が形成されている。
【００８０】
半導体基板１０の表面（接続拡散層３１）に接するようにボトム電極３２が形成されて
いる。このボトム電極３２の側面は素子分離絶縁膜ＳＴＩと接している。また、ボトム電
極３２の上面は素子分離絶縁膜ＳＴＩの上面より低く、それぞれのアクティブエリアＡＡ
上に形成されたボトム電極３２は素子分離絶縁膜ＳＴＩによって分離されている。それぞ
れのボトム電極３２の上面に接するようにコンタクトプラグ３５が形成されている。コン
タクトプラグ３５の上面に接するように上層配線６１が形成されている。また、コンタク
トプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている。
【００８１】
＜３．製造方法＞
次に、第３の実施形態の半導体記憶装置の製造方法について、図１３乃至図１６を用い
て説明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図
１のＢ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【００８２】
まず、図示は省略するが、導体基板１０中に、例えば、イオン注入法等を用いて、Ｎ型
不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-we
ll）を形成する。
【００８３】
次に、図１３（ａ）〜（ｃ）に示すように、半導体基板１０の表面に、例えば、熱酸化
法を用いてシリコン酸化膜からなるゲート絶縁膜１１を形成する。次に、リソグラフィ技
術を用いて、ビット線コンタクトエリアＢＣＡにおけるゲート絶縁膜１１の一部を開口す
るマスクパターン（図示せず）を形成する。このマスクパターンを用いてゲート絶縁膜１
１を除去して、半導体基板１０の表面を露出する開口ＥＩＩを形成する。また、このマス
クパターンを用いて接続拡散層３１を形成する。この開口ＥＩＩを形成する工程をＥＩＩ
工程と称する。その後、マスクパターンを除去する。
【００８４】
開口ＥＩＩにより露出された半導体基板１０及びゲート絶縁膜１１上に、例えば、第１
のポリシリコン１１２を堆積させる。次に、半導体基板１０及び第１のポリシリコン１１
２を選択的にエッチングし、トレンチ溝を形成し、絶縁膜を埋め込むことにより素子分離
絶縁膜ＳＴＩを形成する。
【００８５】
この素子分離絶縁膜ＳＴＩの上面を第１のポリシリコン１１２の上面より落とし込んだ
後に、第１のポリシリコン１１２及び素子分離絶縁膜ＳＴＩ上に、例えば、ＯＮＯ膜から
なる絶縁膜１１３を堆積させる。次に、選択ゲートトランジスタＳＧＴが形成される領域
及びビット線コンタクトエリアＢＣＡにおける絶縁膜１１３を除去し、第１のポリシリコ
ン１１２を露出する開口ＥＩを形成する。この開口ＥＩを形成する工程をＥＩ工程と称す
る。
【００８６】
次に、図１４（ａ）〜（ｃ）に示すように、開口ＥＩ中及び開口ＥＩから露出された第
１のポリシリコン１１２上に第２のポリシリコン１１４を堆積させる。その結果、第１の
ポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接続される。
【００８７】
次に、図１５（ａ）〜（ｃ）に示すように、第２のポリシリコン１１４上に、例えば、
シリコン窒化膜からなる、マスク材（図示せず）を形成し、リソグラフィ技術を用いてワ
ード線ＷＬ、選択ゲートＳＧのパターンを形成するとともに、ビット線コンタクトエリア
ＢＣＡにおいては、ワード線方向に伸びるマスクパターンを形成する。
【００８８】
その後、このマスクパターンを用いて、第１のポリシリコン１１２、絶縁膜１１３、第
２のポリシリコン１１４及びマスク材をエッチングにて除去する。その結果、メモリセル
ＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５及びコンタクト電極ＢＣの形状が
形成される。
【００８９】
ここで、メモリセルＭＣにおける第１のポリシリコン１１２が、浮遊ゲート電極１２と
なり、絶縁膜１１３がゲート間絶縁膜１３となり、第２のポリシリコン１１４が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン１
１２が、下層ゲート電極２２となり、絶縁膜１１３がゲート間絶縁膜２３となり第２のポ
リシリコン１１４が上層ゲート電極２４となる。また、コンタクト電極ＢＣにおける第１
のポリシリコン１１２が、ボトム電極３２となり、第２のポリシリコン１１４がトップ電
極３４となる。
【００９０】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びコンタクト電
極ＢＣのトップ電極３４をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、メモリセルＭＣ
間及びゲート電極２５を挟むようにしてソース・ドレイン拡散層２１、２６が形成される
。
【００９１】
次に、図１６（ａ）〜（ｃ）に示すように、ビット線コンタクトエリアＢＣＡを開口す
るようにマスクパターン（図示せず）を形成し、トップ電極３４及びボトム電極３２の上
部をエッチングする。この時、図１６（ｃ）に示すように、ボトム電極３２の上面を素子
分離絶縁膜の上面より低くなるまでエッチングを行う。その結果、ボトム電極３２がそれ
ぞれのアクティブエリアＡＡ上にのみ形成されるように分離される。この工程を、ボトム
電極分離工程と称する。
【００９２】
このマスクパターンは、第１の実施形態のトップ電極分離工程と異なりと異なり、ビッ
ト線コンタクトエリアＢＣＡの素子分離絶縁膜ＳＴＩ上のみを開口するのではなく、ビッ
ト線コンタクトエリアＢＣＡの全領域を開口することができる。その結果、リソグラフィ
マージンを大きくすることができる。
【００９３】
また、ＥＩ工程において、ビット線コンタクトエリアＢＣＡにおける絶縁膜１１３を除
去しておくことで、同じ材質の第１及び第２のポリシリコンをエッチングすればよい。そ
の結果、加工を容易にすることができる。
【００９４】
また、ボトム電極分離工程後に、ソース・ドレイン拡散層２１、２６を形成することに
より、ボトム電極３２の下面全域にソース・ドレイン拡散層２１を形成することも可能で
ある。このことは、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５の
高さよりもボトム電極３２の高さの方が低いため、イオンインプランテーション法による
不純物イオンがボトム電極３２を通過して半導体基板１０に到達することができるからで
ある。その結果、接続拡散層３１とソース・ドレイン拡散層２１を接続することができ、
コンタクト電極ＢＣの電位を効果的にソース・ドレイン拡散層２１に転送することができ
る。
【００９５】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜からなる層間絶縁膜５１を堆
積させ、コンタクトプラグ３５を形成する領域にトップ電極３４を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ３５が形成される。
【００９６】
その後は周知の技術を用いてコンタクト電極ＢＣに接続される上層配線６１が形成するこ
とにより、図１２に示す不揮発性半導体記憶装置が製造される。
【００９７】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第１の
実施形態の（１）乃至（３）の効果に加えて（５）の効果が得られる。
（５）コンタクト電極ＢＣの加工が容易になる。
【００９８】
上記のように、ボトム電極分離工程におけるマスクパターンは第１の実施形態のトップ
電極分離工程と異なり、ビット線コンタクトエリアＢＣＡの素子分離絶縁膜ＳＴＩ上のみ
を開口するのではなく、ビット線コンタクトエリアＢＣＡの全領域を開口することができ
る。その結果、リソグラフィマージンを大きくすることができる。
【００９９】
[第４の実施形態]
第４の実施形態では、第３の実施形態と異なり開口ＥＩＩに、抵抗率がボトム電極３２
よりも低い接続電極３２−４が埋め込まれている点が異なる。なお、第１の実施形態乃至
第３の実施形態と同じ構成は説明を省略し、同じ符号を付す。
【０１００】
＜１．平面構造例＞
第１の実施形態と同じであるので省略する。
【０１０１】
＜２．断面構造例＞
図１７にこの発明の第４の実施形態に係る半導体記憶装置のメモリセルアレイの断面構
造例について説明する。図１７（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１７（
ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１７（ｃ）は図１のＣ−Ｃ線に沿った断
面図である。
【０１０２】
図１７（ａ）に示すように、ビット線コンタクトエリアＢＣＡには、コンタクト電極Ｂ
Ｃが形成されている。このコンタクト電極ＢＣは、半導体基板１０の上面にゲート絶縁膜
１１が形成され、このゲート絶縁膜１１上に形成され、浮遊ゲート電極１２と同じ材料か
らなるボトム電極３２と、このボトム電極３２の上面に接するコンタクトプラグ３５から
構成されている。これらゲート絶縁膜１１、ボトム電極３２を貫通して半導体基板１０の
表面を露出する開口ＥＩＩを介して半導体基板１０の表面と接しする接続電極３２−４と
、このボトム電極３２及び接続電極３２−４の上面に接するコンタクトプラグ３５から構
成されている。ボトム電極３２の開口ＥＩＩにより露出された側面と開口ＥＩＩ中に形成
された接続電極３２−４の側面は接しており、電気的に接続されている。また、ボトム電
極３２及び接続電極３２−４の上面の位置は、浮遊ゲート電極１２及び下層ゲート電極２
２の上面の位置よりも低い。また、コンタクトプラグ３５はボトム電極３２、または、接
続電極３２−４のいずれか一方に接している場合であっても良い。
【０１０３】
また、コンタクト電極ＢＣのボトム電極３２の端部において、ボトム電極３２と半導体
基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１が形
成されることにより、開口ＥＩＩとボトム電極３２との合わせマージンを大きくすること
ができる。
【０１０４】
また、開口ＥＩＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成され
ている。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れてい
てもコンタクト電極ＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極ＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導体基板
１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１と拡散
層２１を接続する。なお、見やすくするため、図面では接続拡散層３１と拡散層２１とが
離れている場合を記載する。
【０１０５】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。この絶縁膜５１中にコンタク
ト電極ＢＣに接続される上層配線６１が形成されている。
【０１０６】
図１７（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分
離絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０
がアクティブエリアＡＡとなる。
【０１０７】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。
【０１０８】
図１７（ｃ）に示すように、ビット線コンタクトエリアＢＣＡにおけるコンタクト電極
ＢＣの断面形状は、半導体基板１０の表面から半導体基板１０中に至る素子分離絶縁膜Ｓ
ＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０がアクティ
ブエリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１が形成されている。
【０１０９】
半導体基板１０の表面（接続拡散層３１）に接するように接続電極３２−４が形成され
ている。この接続電極３２−４の下部における側面は素子分離絶縁膜ＳＴＩと接している
。また、接続電極３２−４の上面は素子分離絶縁膜ＳＴＩの上面より低く、それぞれのア
クティブエリアＡＡ上に形成された接続電極３２−４は素子分離絶縁膜ＳＴＩによって分
離されている。それぞれの接続電極３２−４の上面に接するようにコンタクトプラグ３５
が形成されている。コンタクトプラグ３５の上面に接するように上層配線６１が形成され
ている。また、コンタクトプラグ３５及び上層配線６１は層間絶縁膜５１で覆われている
。
【０１１０】
＜３．製造方法＞
次に、第４の実施形態の半導体記憶装置の製造方法について、図１８乃至図２１を用い
て説明する。図各図の（ａ）は図１のＡ−Ａ線に沿った断面図であり、各図の（ｂ）は図
１のＢ−Ｂ線に沿った断面図であり、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
る。
【０１１１】
開口ＥＩＩを形成するまでの工程（図４）までは、第１の実施形態と同様なので説明を
省略する。
【０１１２】
次に、図１８（ａ）〜（ｃ）に示すように、例えば、タングステンからなる導電材料４
１２を半導体基板１０の表面に堆積させる。その後、異方性エッチングにより、開口ＥＩ
Ｉ中のみに導電材料４１２が残存するように加工する。この際、エッチング残りが発生し
ないように、オーバーエッチングをすることが好ましい。その結果、後に接続電極３２−
１となる導電材料４１２の上面の高さは、後にゲート間絶縁膜３３となる絶縁膜１１３の
上面よりも低くなる。また、導電材料４１２の上面の高さは、後にボトム電極３２となる
第１のポリシリコン１１２の上面より低くなる場合もある。
【０１１３】
なお、導電材料２１２は抵抗率を下げるため、第１のポリシリコン１１２よりも抵抗率
の低い材料が好ましい。また、導電材料４１２と半導体基板１０の間に、例えば、チタン
、チタンナイトライドからなるバリアメタルが形成されていても良い。
【０１１４】
次に、図１９（ａ）〜（ｃ）に示すように、開口ＥＩ中、開口ＥＩから露出された第１
のポリシリコン１１２上、導電材料４１２上に第２のポリシリコン１１４を堆積させる。
【０１１５】
その結果、第１のポリシリコン１１２と第２のポリシリコン１１４が開口ＥＩを通じて接
続され、半導体基板１０中の接続拡散層３１と導電材料２１２と第２のポリシリコン１１
４が開口ＥＩＩを通じて接続される。
【０１１６】
次に、図２０（ａ）〜（ｃ）に示すように、第２のポリシリコン１１４上に、例えば、
シリコン窒化膜からなる、マスク材（図示せず）を形成し、リソグラフィ技術を用いてワ
ード線ＷＬ、選択ゲートＳＧのパターンを形成するとともに、ビット線コンタクトエリア
ＢＣＡにおいては、ワード線方向に伸びるマスクパターンを形成する。
【０１１７】
その後、このマスクパターンを用いて、第１のポリシリコン１１２、絶縁膜１１３、第
２のポリシリコン１１４及びマスク材をエッチングにて除去する。その結果、メモリセル
ＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５及びコンタクト電極ＢＣの形状が
形成される。
【０１１８】
ここで、メモリセルＭＣにおける第１のポリシリコン１１２が、浮遊ゲート電極１２と
なり、絶縁膜１１３がゲート間絶縁膜１３となり、第２のポリシリコン１１４が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン１
１２が、下層ゲート電極２２となり、絶縁膜１１３がゲート間絶縁膜２３となり第２のポ
リシリコン１１４が上層ゲート電極２４となる。また、コンタクト電極ＢＣにおける第１
のポリシリコン１１２が、ボトム電極３２となり、導電材料４１２が接続電極３２−４と
なり、、第２のポリシリコン１１４がトップ電極３４となる。
【０１１９】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びコンタクト電
極ＢＣのトップ電極３４をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、メモリセルＭＣ
間及びゲート電極２５を挟むようにしてソース・ドレイン拡散層２１、２６が形成される
。
【０１２０】
次に、図２１（ａ）〜（ｃ）に示すように、ビット線コンタクトエリアＢＣＡを開口す
るようにマスクパターン（図示せず）を形成し、トップ電極３４、ボトム電極３２の上部
及び接続電極３２−４の上部をエッチングする。この時、図１６（ｃ）に示すように、ボ
トム電極３２及び接続電極３２−４の上面を素子分離絶縁膜の上面より低くなるまでエッ
チングを行う。その結果、接続電極３２−４がそれぞれのアクティブエリアＡＡ上にのみ
形成されるように分離される。この工程を、接続電極分離工程と称する。
【０１２１】
このマスクパターンは、第３の実施形態と同様に、ビット線コンタクトエリアＢＣＡの
全領域を開口することができる。その結果、リソグラフィマージンを大きくすることがで
きる。
【０１２２】
また、ＥＩ工程において、ビット線コンタクトエリアＢＣＡにおける絶縁膜１１３を除
去しておくことで、加工を容易にすることができる。
【０１２３】
また、接続電極分離工程後に、ソース・ドレイン拡散層２１、２６を形成することによ
り、ボトム電極３２の下面全域にソース・ドレイン拡散層２１を形成することも可能であ
る。このことは、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極２５の高
さよりもボトム電極３２の高さの方が低いため、イオンインプランテーション法による不
純物イオンがボトム電極３２を通過して半導体基板１０に到達することができるからであ
る。その結果、接続拡散層３１とソース・ドレイン拡散層２１を接続することができ、コ
ンタクト電極ＢＣの電位を効果的にソース・ドレイン拡散層２１に転送することができる
。
【０１２４】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜からなる層間絶縁膜５１を堆
積させ、コンタクトプラグ３５を形成する領域にトップ電極３４を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ３５が形成される。
【０１２５】
その後は周知の技術を用いてコンタクト電極ＢＣに接続される上層配線６１が形成するこ
とにより、図１７に示す不揮発性半導体記憶装置が製造される。
【０１２６】
＜４．本例に係る効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第１乃
至３の実施形態の（１）乃至（５）の効果が得られる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定され
るものではない。例えば、特開２００２−１４１４６９号公報に開示された図７（ｅ）及
び００８９段落の工程とトップ電極分離工程、ボトム電極分離工程及び接続電極分離工程
を同時に行うこともできる。その結果、工程数を増やすことなく、本実施形態に係る不揮
発性半導体記憶装置が製造される。
【０１２７】
また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計
変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の
要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１２８】
ＥＩ、ＥＩＩ・・・開口、ＭＣ・・・メモリセル、ＢＣ・・・コンタクト電極、１１・
・・ゲート絶縁膜、１２・・・浮遊ゲート電極、１３、３３・・・ゲート間絶縁膜、１４
・・・制御ゲート電極、３１・・・接続拡散層、３２・・・ボトム電極、３４・・・トッ
プ電極
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して形成された
浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成された制御
ゲートを有する複数のメモリセルトランジスタと、
前記ゲート絶縁膜上に形成されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形
成された開口を通じて前記半導体基板に接するトップ電極とを有するビット線コンタクト
と、
前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接続拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して形成された
浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成された制御
ゲートを有する複数のメモリセルトランジスタと、
前記ゲート絶縁膜上に形成されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形
成された開口通じて前記半導体基板に接する接続電極と、前記接続電極上に形成されたト
ップ電極とを有するビット線コンタクトと、
前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接続拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート電極と前記ボトム電極は同じ材料であり、前記第１ゲート間絶縁膜と前
記第２ゲート間絶縁膜は同じ材料であり、前記制御ゲート電極と前記上層ゲート電極は同
じ材料であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記下層プラグ電極の抵抗率は前記ボトム電極の抵抗率よりも低いことを特徴とする請
求項２に記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルが形成されるメモリセル領域と、コンタクト電極が形成されるコンタクト領
域とを有する不揮発性半導体記憶装置において、
半導体基板上にゲート絶縁膜を形成する工程と、
メモリセル領域において前記半導体基板上に浮遊ゲート電極を形成するとともに、コン
タクト領域において前記露出した半導体基板上に前記浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体基板をエッチングして第１方向
に延びる素子分離溝を形成する工程と、
前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複数の素子領域に分離する素子分
離絶縁膜を形成する工程と、
前記半導体基板上にゲート間絶縁膜を形成する工程と、
前記コンタクト領域において前記ゲート間絶縁膜前記浮流ゲート電極及び前記ゲート絶
縁膜を除去し、前記半導体基板を露出する開口を形成する工程と、
前記開口の底部の前記半導体基板の表面に、前記半導体基板と逆の不純物濃度の型であ
る接続拡散層を形成する工程と、
前記開口内に接続電極及びとを形成する工程と、
前記ゲート間絶縁膜及び前記接続電極上に制御ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記ゲート間絶縁膜及び前記制御ゲート電極を加工し、前記メモ
リセル及び前記コンタクト電極を形成する工程と、
前記メモリセル及び前記コンタクト電極をマスクとしてイオン注入する工程と、
前記コンタクト領域において、トップ電極を形成し、前記コンタクト電極を形成する工
程とからなる不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して形成された
浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成された制御
ゲートを有する複数のメモリセルトランジスタと、
前記ゲート絶縁膜上に形成されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形
成された開口を通じて前記半導体基板に接するトップ電極とを有するビット線コンタクト
と、
前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接続拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に第１方向に沿って配置され、前記ゲート絶縁膜を介して形成された
浮遊ゲート電極と、前記浮遊ゲート電極上に第１ゲート間絶縁膜を介して形成された制御
ゲートを有する複数のメモリセルトランジスタと、
前記ゲート絶縁膜上に形成されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形
成された開口通じて前記半導体基板に接する接続電極と、前記接続電極上に形成されたト
ップ電極とを有するビット線コンタクトと、
前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接続拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート電極と前記ボトム電極は同じ材料であり、前記第１ゲート間絶縁膜と前
記第２ゲート間絶縁膜は同じ材料であり、前記制御ゲート電極と前記上層ゲート電極は同
じ材料であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記下層プラグ電極の抵抗率は前記ボトム電極の抵抗率よりも低いことを特徴とする請
求項２に記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルが形成されるメモリセル領域と、コンタクト電極が形成されるコンタクト領
域とを有する不揮発性半導体記憶装置において、
半導体基板上にゲート絶縁膜を形成する工程と、
メモリセル領域において前記半導体基板上に浮遊ゲート電極を形成するとともに、コン
タクト領域において前記露出した半導体基板上に前記浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体基板をエッチングして第１方向
に延びる素子分離溝を形成する工程と、
前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複数の素子領域に分離する素子分
離絶縁膜を形成する工程と、
前記半導体基板上にゲート間絶縁膜を形成する工程と、
前記コンタクト領域において前記ゲート間絶縁膜前記浮流ゲート電極及び前記ゲート絶
縁膜を除去し、前記半導体基板を露出する開口を形成する工程と、
前記開口の底部の前記半導体基板の表面に、前記半導体基板と逆の不純物濃度の型であ
る接続拡散層を形成する工程と、
前記開口内に接続電極及びとを形成する工程と、
前記ゲート間絶縁膜及び前記接続電極上に制御ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記ゲート間絶縁膜及び前記制御ゲート電極を加工し、前記メモ
リセル及び前記コンタクト電極を形成する工程と、
前記メモリセル及び前記コンタクト電極をマスクとしてイオン注入する工程と、
前記コンタクト領域において、トップ電極を形成し、前記コンタクト電極を形成する工
程とからなる不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−２１１１１１（Ｐ２０１１−２１１１１１Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７９８２７（Ｐ２０１０−７９８２７）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]