【課題】コンタクトプラグと配線ラインとの正確なアラインを確保しうる半導体素子及びその製造方法を提供する。
【解決手段】配線ライン１６８を基板１０に接続するためのコンタクトホールが形成されている絶縁膜１２０に、ラウンド形状コーナー部Ａと垂直側壁とが形成されている半導体素子。複数のコンタクトプラグが絶縁膜内のコンタクトホールを貫通して導電領域に連結されており、絶縁膜１２０のラウンド形状のコーナー部Ａによりその幅が基板からの距離によって変化する。複数の配線ライン１６８がコンタクトプラグ１６２の上部から延びて一体型構造となる。コンタクトプラグ１６２と配線ライン１６８とを一体型に形成するためにダブルパターニング工程を用いる。 （もっと読む）

【課題】補助パターンでダミーコンタクトが形成されてもゲート電極ＳＧとの間で短絡不良が発生するのを防止できるＮＡＮＤ型フラッシュメモリ装置等の半導体記憶装置を提供する。
【解決手段】ビット線コンタクト４ａ（ＣＢ）の形成時にマスクパターンに補助パターン４ｂ、４ｃを形成する場合に、メモリセル領域ＭＡから延長して形成される補助パターン４ｂの端部に位置する補助パターン４ｃの対応領域について、ビット線コンタクト４ａ（ＣＢ）を形成する領域のスペーサを除去するのと同時にその部分のスペーサを除去する。ゲート電極ＳＬＧ−ＳＬＧの間のパターンニングに余裕を持たせることができ（オフセットを確保することができ）、解像した補助パターン４ｃの部分でダミーコンタクトホールが形成された場合でも、両脇のゲート電極ＳＬＧとの間で短絡不良が発生するのを防止することが出来る。 （もっと読む）

【課題】安定生産が可能で、使用時に実装用端子から誘電体層への水素原子の拡散を抑制することが可能な誘電体キャパシタを提供。
【解決手段】基板１１上に一方の電極１２と誘電体層１３と他方の電極１４とがこの順に積層され、他方の電極上を被覆する第１の絶縁層１５には他方の電極の上面１４Ｔの一部を露出する第１の開口部１５ｂが形成され、第１の絶縁層上を被覆する第２の絶縁層１６には他方の電極の上面の一部を露出する第２の開口部１６ｂが形成され、第２の開口部の開口寸法が第１の開口部の開口寸法よりも大きく形成され、凹部Ｈの表面が導電性水素バリア層１７で被覆されている。このため、誘電体層への水素原子の拡散をより確実に抑制でき、リーク電流特性や誘電特性等の誘電体キャパシタの特性の劣化を抑制できる。 （もっと読む）

【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された所定パターンの活性領域１２と、半導体基板１１上の所定位置に形成されたゲート電極１４と、半導体基板１１上に形成された層間膜１６ａと、中央部において幅が極小となる開口形状を有し、層間膜１６ａを貫通して活性領域１２およびゲート電極１４と接続されるシェアードコンタクト１７を備える （もっと読む）

【課題】半導体装置の大きさを大きくすることなく、踏外しマージンおよびショートマージンを十分に確保できる半導体装置を提供する。
【解決手段】第１層間絶縁膜１３と、前記第１層間絶縁膜１３上に形成された第２層間絶縁膜１４と、前記第１層間絶縁膜１３と前記第２層間絶縁膜１４とを貫通して形成され、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さい下層コンタクトプラグ１と、前記第２層間絶縁膜１４上に形成された第３層間絶縁膜２２と、前記下層コンタクトプラグ１上で前記第３層間絶縁膜２２を貫通して形成され、前記下層コンタクトプラグ１と電気的に接続された上層コンタクトプラグ２とを有する上下導通構造を備える半導体装置とする。 （もっと読む）

【課題】メモリセルトランジスタを微細化でき、且つ、メモリセルアレイ部のサイズを縮小できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板１表面に形成されるソース及びドレイン拡散層５，６と、ソース及びドレイン拡散層５，６間のチャネル領域上に形成されるゲート絶縁膜２と、ゲート絶縁膜２上に形成されるフローティングゲート電極３と、フローティングゲート電極３上に、電極間絶縁膜１０を介して形成されるコントロールゲート電極１１と、ソース拡散層５に接触するソース線コンタクト部ＳＣ１とを具備し、ソース線コンタクト部ＳＣ１の上端は、コントロールゲート電極１１の下端より低い位置にあることを備える。 （もっと読む）

【課題】高額な露光装備を要せずとも、既存の露光設備を利用することによって誘電体膜コンタクトホールを微細化して形成することができるフラッシュメモリ素子とその製造方法を提供する。
【解決手段】半導体基板１００上に第１導電膜１０４のパターンと素子分離膜１０６を形成し、誘電体膜１０８を形成する。誘電体膜１０８上には第１開口部を有するフォトレジストパターン１１０を形成し、第１開口部よりもサイズが小さい第２開口部となるように、フォトレジストパターン110を溶解し、開口部110a方向にフォトレジストの一部が流れるようにする原理を活用することで、開口部110aのサイズを小さくするようにする。フォトレジストパターン１１０に沿って誘電体膜１０８をパターニングして誘電体膜コンタクトホールを形成し、フォトレジストパターンを除去する。誘電体膜１０８と第１導電膜１０４上に第２導電膜を形成する。 （もっと読む）

【課題】微細化に対して有利であり、コンタクト電極の抵抗を低くすることが可能な半導体装置及びその製造法を提供する。
【解決手段】選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ、及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを有し、ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上及びゲート電極側面に第１絶縁膜３０、第１バリア膜３１を有し、第１バリア膜３１上にゲート電極ＳＧ、ＴＧ間を埋める第２絶縁膜３２を有する。ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上の第１絶縁膜３０及び第１バリア膜３１に第１幅Ａ１で第１方向に伸びるコンタクトホール下部３５ａが、第２絶縁膜３２を貫通して底部がコンタクトホール下部３５ａと連接し、第１方向に第１幅Ａ１よりも大きい第２幅Ａ２を有するコンタクトホール上部３５ｂが設けられ、コンタクトホール下部３５ａ及びコンタクトホール上部３５ｂ内にコンタクト電極３６が設けられている。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の配列ピッチを狭くすることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０５と、平面的に見て複数のヒューズ素子間に位置し、レーザビームを減衰可能な減衰部材１４０とを備える。減衰部材１４０は複数の柱状体によって構成されている。これにより、切断すべきヒューズ素子から半導体基板側へ漏れ出したレーザビームＬは、複数の柱状体によって構成された減衰部材１４０によって吸収されるとともに、フレネル回折によって散乱する。これにより、このため、柱状体が過度のエネルギーを吸収することによって絶縁膜にクラックなどが生じることがなく、効率的にレーザビームを減衰させることが可能となる。 （もっと読む）

【課題】近くの導電層とのショートを防止しつつ、上層のプラグと下層のプラグとの接触面積を拡大する。
【解決手段】半導体装置１０は、シリコン基板１１の上部に順次に形成された層間絶縁膜１２及び層間絶縁膜１６と、層間絶縁膜１２を貫通し、頂面が層間絶縁膜１６の内部にあるコンタクトプラグ１４と、層間絶縁膜１６中に形成され、層間絶縁膜１６の頂部から下方に向かって径が小さくなるテーパ形状を有する第１部分と、この第１部分から下方に向かって径が大きくなるテーパ形状を有し、その底面がコンタクトプラグ１４の頂面に略整合する第２部分とを有するビアプラグ１９とを備える。 （もっと読む）

【課題】相変化層で電流経路が増加して相変化メモリ領域の体積が減少した相変化メモリ素子とその製造方法及び動作方法を提供する。
【解決手段】スイッチング素子とそれに連結されたストレージノードを備える相変化メモリ素子において、ストレージノードは、下部積層物、下部積層物上に形成された相変化層及び相変化層上に形成された上部積層物を備え、相変化層内に相変化層を通過する電流の経路を増加させて相変化メモリ領域の体積を減少させる手段が備えられたことを特徴とする相変化メモリ素子。前記手段の下部積層物との対向面の広さは、下部積層物の相変化層との接触面の広さと同一であるか、またはさらに広い。前記手段は、電気伝導度が相変化層に形成される非晶質領域の電気伝導度より低い物質層であり得る。 （もっと読む）

【課題】相変化膜の剥離防止、プラグを介した熱拡散の防止に加え、相変化膜の下地となる界面膜を膜厚精度高く、安定性良く成膜可能構造の半導体記憶装置及びその製造方法を得る。
【解決手段】層間絶縁膜ＩＦ１を貫通してタングステンプラグＷＰ１が選択的に形成され、タングステンプラグＷＰ１の他端はバリヤメタルＢＭ１を介して選択トランジスタＱ１のソース・ドレイン領域１４，１４の一方と電気的に接続される。層間絶縁膜ＩＦ３及びストッパー膜ＳＦ１を貫通して銅プラグＣＰ１が選択的に形成され、銅プラグＣＰ１の他端はバリヤメタルＢＭ２を介してタングステンプラグＷＰ１の一端と電気的に接続される。銅プラグＣＰ１の一端上に界面膜２７が直接形成され、界面膜２７上にＧＳＴ膜２３及び上部電極２４が積層される。 （もっと読む）

【課題】ライン＆スペースのパターンを有する導電線の短絡を防止し、且つ、チップサイズの縮小を実現する。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、セルアレイ１と、セルアレイ１上から引き出しエリア２に延在する複数の導電線ＷＬ１１〜１ｎと、複数の導電線ＷＬ１１〜１ｎの一つから他の一つに向かうに従って、順次、セルアレイ１の端部から離れていくように、引き出しエリア内に配置される複数のコンタクトホールＣＳ１１〜１ｎとを具備し、導電線ＷＬ１１〜ＷＬ１ｎの各々は、第１の導電線幅Ｗ１を有する第１の導電線部分６と、コンタクトホールＣＳ１１〜１ｎに接続され、第１の導電線幅Ｗ１よりも狭い第２の導電線幅Ｗ２を有する第２の導電線部分８と、第１の導電線部分６と第２の導電線部分８とを電気的に接続する第３の導電線部分７とを有する。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

【課題】記憶素子と薄膜トランジスタで構成されたパッシブマトリクス型素子において、クロストークを解決する半導体装置およびその作製方法を提供する。
【解決手段】一対の電極１１０、１１３と、該一対の電極間に有機化合物１１２を含む層を設け、さらに一対の電極１１０、１１３間に第１の金属酸化物１１１を有する第１の層と第２の金属酸化物１１４を有する第２の層を設けるメモリ構造とする。第１の金属酸化物層１１１はｐ型の半導体層として、第２の金属酸化物層１１４はｎ型の半導体層として働く。第１の金属酸化物１１１を有する第１の層と第２の金属酸化物１１４を有する第２の層はｐ−ｎ接合を形成し、これによりメモリ素子に整流性が付与される。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】コンタクトホールのサイズの安定した減少を実現でき、素子の信頼性を向上させるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０１上に層間絶縁膜１０５とハードマスク膜パターン１０６ａを形成し、それらの表面を覆うようにしてスペーサ膜１０９を形成する。第１のエッチング工程で層間絶縁膜１０５にコンタクトホール（図４中の符号２００）を形成し、スペーサ膜１０９も第１のエッチング工程にて除去し、ハードマスク膜パターン１０６ａを除去するための第２のエッチング工程を実施する。それにより、コンタクトホールのサイズを減少させる必要がある場合、あるいは隣り合うコンタクトホールどうしの間隔スペースを減少させる必要がある工程にあって、リソグラフィ工程の限界を克服しつつ、コンタクトホールのサイズを安定して減少させ、ブリッジの発生を抑えて素子の信頼性を高める。 （もっと読む）

【課題】製造工程数を減少しつつ、２つの配線層間を電気的に接続すること。
【解決手段】２つの配線１１Ｃ、１１Ｄ間の下層部にて、数珠繋ぎ形状に形成されるとともに、２つの配線１１Ｃ、１１Ｄを電気的に接続するコンタクトプラグ９ｃを備える。２つの配線１１Ｃ、１１Ｄは、互いに離間して同一の層に形成されている。コンタクトプラグ９ｃは、配線４ｂに接続されるコンタクトプラグ９ｂと、ソース／ドレイン領域６に接続されるコンタクトプラグ９ａと同時に形成される。 （もっと読む）

【課題】四角形のドレインコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジの発生を抑制できるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板にエッチング防止膜１０２、第１及び第２層間絶縁膜１０４，１０６、第１、第２及び第３ハードマスク膜１０８，１１０，１１２を順次形成する。第３ハードマスク膜をエッチングして第２ハードマスク膜の一部領域を露出し、この露出領域よりさらに狭く露出するフォトレジストパターンを形成し、これをマスクとして第２、第１ハードマスク膜をエッチングした後、残留する第３及び第２ハードマスク膜をマスクとして第２、第１層間絶縁膜をエッチングして四角形のホールを形成する。残留する第２及び第１ハードマスク膜をマスクとしてエッチング防止膜をエッチングし、基板を露出させてドレインコンタクトホールを形成する。 （もっと読む）

【課題】ビット線コンタクトの加工を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供する。
【解決手段】ビット線ＢＬ０は、第１、第２のＮＡＮＤユニットＮＡＮＤ０，ＮＡＮＤ１に共有される。第１、第２の選択トランジスタ１３ｄ、１４ｅは、ビット線ＢＬ０と第１のＮＡＮＤユニットＮＡＮＤ０との間に直列接続されている。第１の選択トランジスタ１３ｄは第１の閾値電圧を有し、第２の選択トランジスタ１４ｅは、第１の閾値電圧より高い第２の閾値電圧を有している。第３、第４の選択トランジスタ１３ｅ、１４ｄは、ビット線ＢＬ０と第２のＮＡＮＤユニットＮＡＮＤ１との間の直列接続されている。第３の選択トランジスタ１３ｅは、第２の閾値電圧を有し、第４の選択トランジスタは第１の閾値電圧有している。 （もっと読む）