半導体装置およびその製造方法
【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板11に形成された所定パターンの活性領域12と、半導体基板11上の所定位置に形成されたゲート電極14と、半導体基板11上に形成された層間膜16aと、中央部において幅が極小となる開口形状を有し、層間膜16aを貫通して活性領域12およびゲート電極14と接続されるシェアードコンタクト17を備える
【解決手段】半導体基板11に形成された所定パターンの活性領域12と、半導体基板11上の所定位置に形成されたゲート電極14と、半導体基板11上に形成された層間膜16aと、中央部において幅が極小となる開口形状を有し、層間膜16aを貫通して活性領域12およびゲート電極14と接続されるシェアードコンタクト17を備える
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、活性領域とゲート電極を一つのコンタクトで接続するシェアードコンタクトを有するSRAM(Static Random Access Memory)素子を備える半導体装置とその製造方法に関する。
【背景技術】
【0002】
近年、電子機器などの小型化、高機能化に伴い、例えば、種々のロジック回路、SRAM(Static Random Access Memory)などのメモリを、1つのチップ上に混載したSoCなどの半導体装置において、さらなる集積化、高機能化が要求されている。
【0003】
そのため、SRAMセルを構成するCMOS(Complementary Metal Oxide Semiconductor)において、ゲート電極とソース・ドレイン領域とを、一つのコンタクトで接続させるシェアードコンタクトを採用することにより、セルサイズの微細化を図っている(例えば特許文献1、特許文献2参照)。
【0004】
図11にSRAM素子のレイアウトの一例を示すように、活性領域101とゲートコンダクターポリシリコン(GCポリシリコン)102と、ビット線、VDD、GNDを接続するスクエアコンタクト103、上述したシェアードコンタクト104が混在して配置されている。このとき、スクエアコンタクト103よりシェアードコンタクト104の開口径が大きいため、層間膜をRIE(Reactive Ion Etching)により開口する際のエッチングレートが大きくなる。そのため、シェアードコンタクトにおいて、ゲート電極の側壁が過剰にエッチングされ、基板が露出することにより、ジャンクションリークが増大する。そして、ジャンクションリークの増大により、SRAMセルにおける読み出し時のデータ破壊に対する安定性を示すスタティックノイズマージン(Static Noise Margin:SNM)が減少し、歩留りが低下するという問題がある。
【0005】
これを防ぐため、RIE時間をアンダー側に設定すると、今度はスクエアコンタクトの未開口(活性領域との非接触)が発生する。従って、シェアードコンタクトとスクエアコンタクトの形成条件がトレードオフの関係となるため、プロセスマージンが狭いという問題がある。
【特許文献1】特開2001−217200号公報([0004]など)
【特許文献2】特開2001−44294号公報([図18]など)
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、半導体基板に形成された所定パターンの活性領域と、半導体基板上の所定位置に形成されたゲート電極と、半導体基板上に形成された層間膜と、中央部において幅が極小となる開口形状を有し、層間膜を貫通して活性領域およびゲート電極と接続されるシェアードコンタクトを備えることを特徴とする半導体装置が提供される。
【0008】
また、本発明の一態様によれば、半導体基板に所定パターンの活性領域を形成し、半導体基板上の所定位置にゲート電極を形成し、半導体基板上に層間膜を形成し、層間膜に、中央部において幅が極小となる開口形状を有し、活性領域上の所定位置および前記ゲート電極に到達するコンタクトホールを形成し、コンタクトホール内に金属膜を形成して、前記活性領域およびゲート電極と接続するシェアードコンタクトを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0009】
本発明の一実施態様によれば、開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能となる。
【発明を実施するための最良の形態】
【0010】
以下本発明の実施形態について、図を参照して説明する。
【0011】
図1に本実施形態の半導体装置におけるSRAMセルの断面図を示す。図に示すように、例えばP型シリコン基板などの半導体基板11には、活性領域12が形成されている。活性領域12は、MOSFETのソース・ドレイン領域となるN−エクステンション12aと、ソース・ドレインの電極となるN+ディープジャンクション12bからなり、ディープジャンクション12bの表面にはNiなどのサリサイド層13が形成されている。活性領域12に挟まれた領域上には、ゲート絶縁膜14aを介して形成されたポリシリコン層14bおよびサリサイド層14cからなるゲート電極14が形成されている。ゲート電極14には酸化膜/窒化膜/酸化膜からなる3重側壁のゲート側壁15が形成されている。
【0012】
これらの上層には、層間膜(Pre−Metal Dielectric:PMD膜)16a、16bが形成されており、層間膜16bは、ゲート側壁15を被覆するように形成されている。そして、サリサイド層13およびゲート電極14と接続されるとともに層間膜16bに到達するシェアードコンタクト17が形成されている。
【0013】
図2に、図1のA−A’断面図(シェアードコンタクト開口部の上面図)を示す。図に示すように、シェアードコンタクト17の開口部の上面形状は、中心部において幅が極小となるひょうたん形状となっている。
【0014】
このようなSRAMセルは、以下のようにして形成される。先ず、図3に示すように、半導体基板11に素子分離領域(図示せず)を形成し、MOSFETの閾値合せのためのイオン注入工程を経て、HCl酸化によりゲート酸化膜14a’を形成する。そして、CVD(Chemical Vapor Deposition)によりポリシリコン膜を堆積した後、RIEによりポリシリコン膜をパターニングして(ポリシリコン膜14b’)ゲート電極14’を形成する。
【0015】
次いで、図4に示すように、N−:75As+を、注入量:1E14/cm2程度として打ち込み、ゲート電極14’の直下領域を挟むように、エクステンション12aを形成する。そして、全面に酸化膜、窒化膜、酸化膜を順次形成し、RIEにより自己整合的に酸化膜/窒化膜/酸化膜からなるゲート側壁15を形成する。
【0016】
そして、図5に示すように、N+:31P+を、注入量:3E15/cm2程度として打ち込み、1000℃程度で活性化アニールを行い、ゲート電極14’、ゲート側壁15’の直下領域を挟むように、ディープジャンクション12bを形成する。さらに、コンタクトホールの抜け性向上のために、自然酸化膜などをウェット処理により除去した後、Niなどの金属層をスパッタリングにより形成し、これを熱処理することによりシリサイド化して、各電極の低抵抗層(サリサイド層13、14c)を形成する。
【0017】
次いで、図6に示すように、層間膜16を堆積させ、リソグラフィ法を用いて層間膜16にコンタクトホールを形成する。このとき、マスク(レチクル)上のコンタクトホールパターンを、図7に示すような従来の矩形パターン119から、図8、図9に示すように、二つのスクエアコンタクトホールパターンの間隔を例えば100nm未満として、リソグラフィ解像度より小さくなるように近接配置し、これらの対向面に、凸部を設けたパターン19、19’とする。このようなマスクを用いてレジストを露光・現像して、分離した2つの開口部を有するレジストパターンを形成する。
【0018】
そして、このレジストパターンを用いて、図10に示すように、RIEを行うことにより層間膜16にコンタクトホール18を形成する。このとき、2つの開口部間のレジストは薄膜化されているため、加工後の開口形状は、ひょうたん形状となる。そして、ひょうたんのくびれ部分に残存したレジストと、形状によるエッチングレートの低下の影響により、RIEの進行が遅くなるため、その部分の層間膜16bは、ゲート側壁15を被覆するように残存する。このとき、ゲート側壁15は必ずしも全てが被覆されている必要はなく、半導体基板1表面が露出していなければよい。
【0019】
このようにして形成された活性領域12、ゲート電極14(サリサイド層13、14c)に到達するコンタクトホール内に、スパッタリングによりバリアメタル層として例えばTi/TiN層を形成する。そして、Wを堆積させ、CMP(Chemical Mechanical Polishing)法により平坦化することにより、図1、図2に示すようなシェアードコンタクト17が形成される。
【0020】
さらに、上層に層間膜を堆積させ、リソグラフィおよびRIEによりビアおよび配線溝を形成し、バリアメタル層を形成した後、デュアルダマシン法によりCu膜を形成し、CMP法により平坦化することにより、配線層を形成する。これを繰り返し、最上層にパッシベーションとなる酸化膜とSiN膜を形成することにより、半導体装置が形成される。
【0021】
このように、SRAMセルにおけるシェアードコンタクトの上面形状を、スクエアコンタクトと同程度の開口径のホールを接続したひょうたん形状とすることにより、シェアードコンタクトとスクエアコンタクトにおけるRIEのレートの差を抑えることができる。そのため、シェアードコンタクトにおけるゲート側壁の後退を抑え、基板の露出によるジャンクションリークの増大に伴うSNMの減少を抑えることが可能となる。さらに、シェアードコンタクトとスクエアコンタクトにおけるRIE条件のトレードオフがなくなるため、プロセスマージンの減少を抑えることができる。従って、半導体装置の歩留りを向上させることが可能となる。
【0022】
本実施形態において、シェアードコンタクトのマスクパターンとして、凸部を設けたパターンを、凸部を対向させるように配置しているが、必ずしも凸部を設ける必要はなく、最終的にひょうたん形状のコンタクトホールを形成することができればよい。また、シェアードコンタクトのレジストパターンを、分離したパターンとしているが、ひょうたん形状のパターンであってもよい。
【0023】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【0024】
【図1】本発明の一態様による半導体装置におけるSRAMセルの断面図。
【図2】図1のA−A’断面図。
【図3】本発明の一態様によるSRAMセルの製造工程を示す断面図。
【図4】本発明の一態様によるSRAMセルの製造工程を示す断面図。
【図5】本発明の一態様によるSRAM素子の製造工程を示す断面図。
【図6】本発明の一態様によるSRAM素子の製造工程を示す断面図。
【図7】従来のマスクパターンを示す図。
【図8】本発明の一態様におけるマスクパターンを示す図。
【図9】本発明の一態様におけるマスクパターンを示す図。
【図10】本発明の一態様によるSRAM素子の製造工程を示す断面図。
【図11】SRAM素子のレイアウトの一例を示す図。
【符号の説明】
【0025】
11…半導体基板、12、101…活性領域、12a…エクステンション、12b…ディープジャンクション、13、14c…サリサイド層、14…ゲート電極、14a…ゲート絶縁膜、14b…ポリシリコン層、15…ゲート側壁、16、16a、16b…層間膜、17、104…シェアードコンタクト、18…コンタクトホール、19、19’、119…パターン、102…GCポリシリコン、103…スクエアコンタクト
【技術分野】
【0001】
本発明は、活性領域とゲート電極を一つのコンタクトで接続するシェアードコンタクトを有するSRAM(Static Random Access Memory)素子を備える半導体装置とその製造方法に関する。
【背景技術】
【0002】
近年、電子機器などの小型化、高機能化に伴い、例えば、種々のロジック回路、SRAM(Static Random Access Memory)などのメモリを、1つのチップ上に混載したSoCなどの半導体装置において、さらなる集積化、高機能化が要求されている。
【0003】
そのため、SRAMセルを構成するCMOS(Complementary Metal Oxide Semiconductor)において、ゲート電極とソース・ドレイン領域とを、一つのコンタクトで接続させるシェアードコンタクトを採用することにより、セルサイズの微細化を図っている(例えば特許文献1、特許文献2参照)。
【0004】
図11にSRAM素子のレイアウトの一例を示すように、活性領域101とゲートコンダクターポリシリコン(GCポリシリコン)102と、ビット線、VDD、GNDを接続するスクエアコンタクト103、上述したシェアードコンタクト104が混在して配置されている。このとき、スクエアコンタクト103よりシェアードコンタクト104の開口径が大きいため、層間膜をRIE(Reactive Ion Etching)により開口する際のエッチングレートが大きくなる。そのため、シェアードコンタクトにおいて、ゲート電極の側壁が過剰にエッチングされ、基板が露出することにより、ジャンクションリークが増大する。そして、ジャンクションリークの増大により、SRAMセルにおける読み出し時のデータ破壊に対する安定性を示すスタティックノイズマージン(Static Noise Margin:SNM)が減少し、歩留りが低下するという問題がある。
【0005】
これを防ぐため、RIE時間をアンダー側に設定すると、今度はスクエアコンタクトの未開口(活性領域との非接触)が発生する。従って、シェアードコンタクトとスクエアコンタクトの形成条件がトレードオフの関係となるため、プロセスマージンが狭いという問題がある。
【特許文献1】特開2001−217200号公報([0004]など)
【特許文献2】特開2001−44294号公報([図18]など)
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、半導体基板に形成された所定パターンの活性領域と、半導体基板上の所定位置に形成されたゲート電極と、半導体基板上に形成された層間膜と、中央部において幅が極小となる開口形状を有し、層間膜を貫通して活性領域およびゲート電極と接続されるシェアードコンタクトを備えることを特徴とする半導体装置が提供される。
【0008】
また、本発明の一態様によれば、半導体基板に所定パターンの活性領域を形成し、半導体基板上の所定位置にゲート電極を形成し、半導体基板上に層間膜を形成し、層間膜に、中央部において幅が極小となる開口形状を有し、活性領域上の所定位置および前記ゲート電極に到達するコンタクトホールを形成し、コンタクトホール内に金属膜を形成して、前記活性領域およびゲート電極と接続するシェアードコンタクトを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0009】
本発明の一実施態様によれば、開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能となる。
【発明を実施するための最良の形態】
【0010】
以下本発明の実施形態について、図を参照して説明する。
【0011】
図1に本実施形態の半導体装置におけるSRAMセルの断面図を示す。図に示すように、例えばP型シリコン基板などの半導体基板11には、活性領域12が形成されている。活性領域12は、MOSFETのソース・ドレイン領域となるN−エクステンション12aと、ソース・ドレインの電極となるN+ディープジャンクション12bからなり、ディープジャンクション12bの表面にはNiなどのサリサイド層13が形成されている。活性領域12に挟まれた領域上には、ゲート絶縁膜14aを介して形成されたポリシリコン層14bおよびサリサイド層14cからなるゲート電極14が形成されている。ゲート電極14には酸化膜/窒化膜/酸化膜からなる3重側壁のゲート側壁15が形成されている。
【0012】
これらの上層には、層間膜(Pre−Metal Dielectric:PMD膜)16a、16bが形成されており、層間膜16bは、ゲート側壁15を被覆するように形成されている。そして、サリサイド層13およびゲート電極14と接続されるとともに層間膜16bに到達するシェアードコンタクト17が形成されている。
【0013】
図2に、図1のA−A’断面図(シェアードコンタクト開口部の上面図)を示す。図に示すように、シェアードコンタクト17の開口部の上面形状は、中心部において幅が極小となるひょうたん形状となっている。
【0014】
このようなSRAMセルは、以下のようにして形成される。先ず、図3に示すように、半導体基板11に素子分離領域(図示せず)を形成し、MOSFETの閾値合せのためのイオン注入工程を経て、HCl酸化によりゲート酸化膜14a’を形成する。そして、CVD(Chemical Vapor Deposition)によりポリシリコン膜を堆積した後、RIEによりポリシリコン膜をパターニングして(ポリシリコン膜14b’)ゲート電極14’を形成する。
【0015】
次いで、図4に示すように、N−:75As+を、注入量:1E14/cm2程度として打ち込み、ゲート電極14’の直下領域を挟むように、エクステンション12aを形成する。そして、全面に酸化膜、窒化膜、酸化膜を順次形成し、RIEにより自己整合的に酸化膜/窒化膜/酸化膜からなるゲート側壁15を形成する。
【0016】
そして、図5に示すように、N+:31P+を、注入量:3E15/cm2程度として打ち込み、1000℃程度で活性化アニールを行い、ゲート電極14’、ゲート側壁15’の直下領域を挟むように、ディープジャンクション12bを形成する。さらに、コンタクトホールの抜け性向上のために、自然酸化膜などをウェット処理により除去した後、Niなどの金属層をスパッタリングにより形成し、これを熱処理することによりシリサイド化して、各電極の低抵抗層(サリサイド層13、14c)を形成する。
【0017】
次いで、図6に示すように、層間膜16を堆積させ、リソグラフィ法を用いて層間膜16にコンタクトホールを形成する。このとき、マスク(レチクル)上のコンタクトホールパターンを、図7に示すような従来の矩形パターン119から、図8、図9に示すように、二つのスクエアコンタクトホールパターンの間隔を例えば100nm未満として、リソグラフィ解像度より小さくなるように近接配置し、これらの対向面に、凸部を設けたパターン19、19’とする。このようなマスクを用いてレジストを露光・現像して、分離した2つの開口部を有するレジストパターンを形成する。
【0018】
そして、このレジストパターンを用いて、図10に示すように、RIEを行うことにより層間膜16にコンタクトホール18を形成する。このとき、2つの開口部間のレジストは薄膜化されているため、加工後の開口形状は、ひょうたん形状となる。そして、ひょうたんのくびれ部分に残存したレジストと、形状によるエッチングレートの低下の影響により、RIEの進行が遅くなるため、その部分の層間膜16bは、ゲート側壁15を被覆するように残存する。このとき、ゲート側壁15は必ずしも全てが被覆されている必要はなく、半導体基板1表面が露出していなければよい。
【0019】
このようにして形成された活性領域12、ゲート電極14(サリサイド層13、14c)に到達するコンタクトホール内に、スパッタリングによりバリアメタル層として例えばTi/TiN層を形成する。そして、Wを堆積させ、CMP(Chemical Mechanical Polishing)法により平坦化することにより、図1、図2に示すようなシェアードコンタクト17が形成される。
【0020】
さらに、上層に層間膜を堆積させ、リソグラフィおよびRIEによりビアおよび配線溝を形成し、バリアメタル層を形成した後、デュアルダマシン法によりCu膜を形成し、CMP法により平坦化することにより、配線層を形成する。これを繰り返し、最上層にパッシベーションとなる酸化膜とSiN膜を形成することにより、半導体装置が形成される。
【0021】
このように、SRAMセルにおけるシェアードコンタクトの上面形状を、スクエアコンタクトと同程度の開口径のホールを接続したひょうたん形状とすることにより、シェアードコンタクトとスクエアコンタクトにおけるRIEのレートの差を抑えることができる。そのため、シェアードコンタクトにおけるゲート側壁の後退を抑え、基板の露出によるジャンクションリークの増大に伴うSNMの減少を抑えることが可能となる。さらに、シェアードコンタクトとスクエアコンタクトにおけるRIE条件のトレードオフがなくなるため、プロセスマージンの減少を抑えることができる。従って、半導体装置の歩留りを向上させることが可能となる。
【0022】
本実施形態において、シェアードコンタクトのマスクパターンとして、凸部を設けたパターンを、凸部を対向させるように配置しているが、必ずしも凸部を設ける必要はなく、最終的にひょうたん形状のコンタクトホールを形成することができればよい。また、シェアードコンタクトのレジストパターンを、分離したパターンとしているが、ひょうたん形状のパターンであってもよい。
【0023】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【0024】
【図1】本発明の一態様による半導体装置におけるSRAMセルの断面図。
【図2】図1のA−A’断面図。
【図3】本発明の一態様によるSRAMセルの製造工程を示す断面図。
【図4】本発明の一態様によるSRAMセルの製造工程を示す断面図。
【図5】本発明の一態様によるSRAM素子の製造工程を示す断面図。
【図6】本発明の一態様によるSRAM素子の製造工程を示す断面図。
【図7】従来のマスクパターンを示す図。
【図8】本発明の一態様におけるマスクパターンを示す図。
【図9】本発明の一態様におけるマスクパターンを示す図。
【図10】本発明の一態様によるSRAM素子の製造工程を示す断面図。
【図11】SRAM素子のレイアウトの一例を示す図。
【符号の説明】
【0025】
11…半導体基板、12、101…活性領域、12a…エクステンション、12b…ディープジャンクション、13、14c…サリサイド層、14…ゲート電極、14a…ゲート絶縁膜、14b…ポリシリコン層、15…ゲート側壁、16、16a、16b…層間膜、17、104…シェアードコンタクト、18…コンタクトホール、19、19’、119…パターン、102…GCポリシリコン、103…スクエアコンタクト
【特許請求の範囲】
【請求項1】
半導体基板に形成された所定パターンの活性領域と、
前記半導体基板上の所定位置に形成されたゲート電極と、
前記半導体基板上に形成された層間膜と、
中央部において幅が極小となる開口形状を有し、前記層間膜を貫通して前記活性領域および前記ゲート電極と接続されるシェアードコンタクトを備えることを特徴とする半導体装置。
【請求項2】
前記ゲート電極は、絶縁膜からなる側壁を有し、
前記側壁の少なくとも一部は、前記層間膜の一部により被覆されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板に所定パターンの活性領域を形成し、
前記半導体基板上の所定位置にゲート電極を形成し、
前記半導体基板上に層間膜を形成し、
前記層間膜に、中央部において幅が極小となる開口形状を有し、前記活性領域上の所定位置および前記ゲート電極に到達するコンタクトホールを形成し、
前記コンタクトホール内に金属膜を形成して、前記活性領域および前記ゲート電極と接続するシェアードコンタクトを形成することを特徴とする半導体装置の製造方法。
【請求項4】
前記層間膜上にレジスト膜を形成し、
前記活性領域上に配置される第1の開口部と、ゲート電極上に配置され、前記第1の開口部と近接する第2の開口部を有するマスクを用いて、前記レジスト膜を露光・現像することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第1の開口部と、前記第2の開口部は、リソグラフィ解像度以下に近接配置されていることを特徴とする請求項3または4に記載の半導体装置の製造方法。
【請求項1】
半導体基板に形成された所定パターンの活性領域と、
前記半導体基板上の所定位置に形成されたゲート電極と、
前記半導体基板上に形成された層間膜と、
中央部において幅が極小となる開口形状を有し、前記層間膜を貫通して前記活性領域および前記ゲート電極と接続されるシェアードコンタクトを備えることを特徴とする半導体装置。
【請求項2】
前記ゲート電極は、絶縁膜からなる側壁を有し、
前記側壁の少なくとも一部は、前記層間膜の一部により被覆されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板に所定パターンの活性領域を形成し、
前記半導体基板上の所定位置にゲート電極を形成し、
前記半導体基板上に層間膜を形成し、
前記層間膜に、中央部において幅が極小となる開口形状を有し、前記活性領域上の所定位置および前記ゲート電極に到達するコンタクトホールを形成し、
前記コンタクトホール内に金属膜を形成して、前記活性領域および前記ゲート電極と接続するシェアードコンタクトを形成することを特徴とする半導体装置の製造方法。
【請求項4】
前記層間膜上にレジスト膜を形成し、
前記活性領域上に配置される第1の開口部と、ゲート電極上に配置され、前記第1の開口部と近接する第2の開口部を有するマスクを用いて、前記レジスト膜を露光・現像することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第1の開口部と、前記第2の開口部は、リソグラフィ解像度以下に近接配置されていることを特徴とする請求項3または4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−235793(P2008−235793A)
【公開日】平成20年10月2日(2008.10.2)
【国際特許分類】
【出願番号】特願2007−76937(P2007−76937)
【出願日】平成19年3月23日(2007.3.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年10月2日(2008.10.2)
【国際特許分類】
【出願日】平成19年3月23日(2007.3.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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