【課題】ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置の製造方法を得る。
【解決手段】ＭＴＪ素子を覆って全面に層間絶縁膜１６を形成した後、層間絶縁膜１６を選択的に貫通させ、ハードマスク層１５上の層間絶縁膜１６の一部にビアホール１７を形成する。このビアホール１７の形成深さｄ１７は、コンタクトプラグ形成用の導電膜のＣＭＰ処理時に生じる最大オーバー除去量ＣＸ２より小さい値に設定され、ハードマスク層１５の膜厚ｔ１５及びビアホール１７の形成深さｄ１７と最大オーバー除去量ＣＸとの関係において、｛ｄ１７＋ｔ１５＞ＣＸ２｝（第３の設定条件）を満足するように形成する。その後、全面に導電膜を堆積後、上記ＣＭＰ処理を施すことによりビアホール１７内にコンタクトプラグを形成する。 （もっと読む）

【課題】 リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供する。
【解決手段】 半導体基板１上に形成されたメモリセルと、第１電荷保持部と、第２電荷保持部と、第１アクセストランジスタと、第１リークトランジスタ５２２Ａと、第２アクセストランジスタと、第２リークトランジスタと、層間絶縁膜１６と、層間絶縁膜１６上に形成され、第１電荷保持部に接続されたメモリセル内の第１ＭＩＳＦＥＴ５６Ａ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜１６上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。 （もっと読む）

【課題】
薄膜キャパシタに発生する応力を分散・低減して、リーク電流特性の劣化を抑え、歩留まりや信頼性の向上を図る。
【解決手段】
薄膜キャパシタの上部電極１８の端部であって、直線的な傾斜２０Ａを有するように、層間絶縁膜２０が形成される。すなわち、Ａ点から上部電極１８の端部までの距離をＬとし、Ａ−Ｂの主面上における距離をＷとしたときに、Ｗ／２＞Ｌの大小関係が成り立つように、層間絶縁膜２０の傾斜２０Ａが形成される。これにより、該界面において薄膜キャパシタ側に生ずる応力が傾斜に沿って分散され、薄膜キャパシタの外に逃げるようになる。従って、薄膜キャパシタ内部に生ずる応力場の集中が緩和され、更にはリーク電流特性の劣化が抑制されるようになる。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜１３が設けられる。キャパシタ絶縁膜１３を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】微細化に有利で信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート電極上に金属層３１を備えたトランジスタＳＴと、順次設けられた第１バリア膜２３、第１絶縁層２４、第２バリア膜２５、第２絶縁層２６と、前記第２バリア膜に第１幅Ｗ１で開口し第１方向に伸びる溝と、前記第２絶縁層を貫通して前記第２バリア膜中に底部４０を有し前記底部が前記第１方向に交差する第２方向に前記第１幅よりも大きい第２幅Ｗ２を有するコンタクトホール上部３９−１と、前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられ前記第２方向に上面が前記１幅Ｗ１を有するコンタクトホール下部３９−２と、前記コンタクトホール上部内および前記コンタクトホール下部内に連続して導電体が埋め込まれたコンタクト３９を具備する。 （もっと読む）

【課題】 キャパシタの面積を増加させずに高い信頼性が得られる強誘電体メモリとその製造方法を提供する。
【解決手段】 記憶素子選択用のトランジスタ２を含む回路が形成された半導体基板１の上に層間絶縁膜４を形成し、この層間絶縁膜４に対してＣＨＦ₃ を含むガス系をエッチングガスとするプラズマエッチング法でコンタクトホールを形成する。これにより、強誘電体キャパシタ１０側が広く、トランジスタ２の拡散層２ａ側が狭く形成されたコンタクトホールが得られる。コンタクトホールにタングステン等の導電性材料を充填するとき、材料ガスがコンタクトホール内にむらなく供給されるので、中央部にシームと呼ばれる空隙が発生しない。これにより、セルプラグ２０の表面が均一で平坦に仕上がり、このセルプラグ２０上に特性の良い強誘電体キャパシタ１０を形成することができる。 （もっと読む）

【課題】 コンタクトホール側壁に形成するスペーサ用絶縁膜がシリコン基板と接触しない構成とし、且つＲＩＥ加工工数を低減する。
【解決手段】 ＮＡＮＤフラッシュメモリで、メモリセル領域２のゲート電極５、５間のコンタクトホール８と周辺回路領域３の高耐圧トランジスタ６のコンタクトホール９とに、層間絶縁膜２０の側壁にスペーサとしてのシリコン窒化膜２１を形成する構成である。シリコン窒化膜２１の下端部は、シリコン基板１との間に、シリコン酸化膜１７もしくは１８を介在させている。シリコン基板１へのストレスを緩和してゲート酸化膜の電子トラップを低減する。また、シリコン窒化膜のＲＩＥ加工回数を減らすことができる。 （もっと読む）

セルをアレイ中に配置する方法が開示されている。方法は、第１のアレイ中にセルを複数回（６００、６０２、６０４）配置する工程を含む。セルは、また第２のアレイ中にも複数回（６０６、６０８、６１０）配置される。第２のアレイは、第１のアレイからオフセット距離（Ｏ_２）だけ離して隣接して配置される。
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【課題】 相変化膜の相変化に必要とする書込電流を低めることができる相変化記憶素子及びその製造方法を提供する。
【解決手段】 下部構造を有する半導体基板上に形成、基板所定部分を露出させる第１、第２コンタクトホールを有する第１絶縁膜、第１コンタクトホールを埋込む導電プラグ、第１絶縁膜上に形成、第２コンタクトホールを埋込むビットライン、第１絶縁膜上に形成した第２絶縁膜、第２絶縁膜上に順次形成した上部電極、相変化膜パターン及びハードマスク膜、第２絶縁膜上に形成、ハードマスク膜上部表面を露出させる第３絶縁膜、第３、第２絶縁膜内を貫通形成し導電プラグを露出させる第３コンタクトホール、ハードマスク膜上に形成、相変化膜パターンを露出させる第４コンタクトホール、第３、第４コンタクトホールを埋込む第１、第２下部電極コンタクト、第３絶縁膜上に形成、第１、第２下部電極コンタクトが各々連結された下部電極を有する。 （もっと読む）

【課題】 スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置を提供する。
【解決手段】 基板１００に設けられた不純物層１１７上のＳｉＯ2層１１９上に設けられた下部電極１１１、下部電極１１１上に設けられた強誘電体層１０９、強誘電体層１０９上に設けられた上部電極１０７によってキャパシタ部１０２を形成する。さらに、上部電極１０７と配線１０５とを電気的に絶縁するＳｉＯ2層１１８と、不純物層１１７と下部電極１１１とを電気的に接続するためのＷプラグ１１３を形成するコンタクトホール１０３ａと、下部電極１１１と配線１０５とを電気的に接続するためのコンタクトホール１０３ｂとを備える。コンタクトホール１０３ａとコンタクトホール１０３ｂとは、平面視において、キャパシタ部１０２の中心から偏った位置に開口される。 （もっと読む）

【課題】 スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置を提供する。
【解決手段】 基板１００に設けられた不純物層１１７上のＳｉＯ2層１１９上に設けられた下部電極１１１、下部電極１１１上に設けられた強誘電体層１０９、強誘電体層１０９上に設けられた上部電極１０７によってキャパシタ部１０２を形成する。さらに、上部電極１０７と配線１０５とを電気的に絶縁するＳｉＯ2層１１８と、不純物層１１７と下部電極１１１とを電気的に接続するためのＷプラグ１１３を形成するコンタクトホール１０３ａと、下部電極１１１と配線１０５とを電気的に接続するためのコンタクトホール１０３ｂとを備える。コンタクトホール１０３ａとコンタクトホール１０３ｂとは、キャパシタ部１０２の平面視において、互いに偏った位置に開口される （もっと読む）

本発明による電子装置（１００）は、第１値と第２値との間で電気的にスイッチ可能な電気抵抗率を有するメモリ材料の層（１０７）を備える。メモリ材料は相変化材料でもよい。電子装置（１００）は電子装置の第１端子（１７２）とメモリ材料の層（１０７）を電気的に接続する一組のナノワイヤ（ＮＷ）をさらに備え、それによって、第１端子からナノワイヤ（ＮＷ）及びメモリ材料の層（１０７）を介して電子装置の第２端子（２７２）への電流の伝導を可能にする。各ナノワイヤ（ＮＷ）は各々のコンタクト領域でメモリ材料の層（１０７）に電気的にコンタクトがとられる。全てのコンタクト領域ほぼ同一である。本発明による方法は、本発明による電子装置（１００）を製造するのに適している。
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デバイスの下層（２）にコンタクトを形成する方法は、コンタクトホール（５）を形成するステップと、デバイスのコンタクトホール内にバリア材からなるコンタクトホールバリア層（７）を形成するステップと、コンタクトホールの底面のコンタクトホールバリア層をエッチングするステップと、コンタクトホール内にライナ材（８）を堆積するステップと、コンタクトホールに導電性材料（９）を充填するステップとを有する。半導体、受動素子、キャパシタ又はＦｅＲＡＭなどのデバイスが上記方法に従って形成される。コンタクトホールの側壁にあるコンタクトホールバリア層（７）が、水素及び／又は酸素の側方拡散を抑制する。コンタクトホールバリア層は、ウェットエッチングプロセスによって生じる既存のバリア層（３）内のボイド（６）を充填するために上記プロセス後に、又は既存のバリア層への損傷を抑制するために上記プロセス前に行うことができる。

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基板面から離れて延在する突起部を有するフローティングゲート構造を開示する。この突起部によって、フローティングゲートとコントロールゲートとを結合するための増加した表面積をフローティングゲートに提供することが可能となる。１つの実施形態では、フローティングゲートの個々の側面でワードラインが下方へ延在して、同じ列の隣接するフローティングゲートを遮蔽する。別の実施形態では、突起部を有するフローティングゲートの組立て製造処理工程を開示する。残りのフローティングゲートに対して自己位置合せを行うために突起部を形成してもよい。
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【課題】 多ビットのデータを入出力可能であって、動作速度の遅延や消費電力の増大を抑えたＤＲＡＭを提供する。
【解決手段】 このＤＲＡＭでは、多数のグローバル入出力線対ＧＩＯがサブワードドライバ領域２４間のメモリセルアレイ上を走る。ローカル入出力線対ＬＩＯはメモリサブブロック２６ごとに複数に分割される。グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯを接続するスイッチング素子３０はセンスアンプ領域２２上に分散して配置される。１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。 （もっと読む）