【課題】コストの増加を抑制して異なる開口幅の溝状絶縁部を形成可能な半導体装置の製造方法を提供する。
【解決手段】波長λの照射光４３を遮る遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＳがλ未満の素子分離溝３５と、遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＷがλ以上の素子分離溝３６であって、照射光３３に感光する感光性膜４１で素子分離溝３５、３６の少なくとも内部を埋めて、開口幅ＤＳの方向に振動する偏光した照射光３３を感光性膜４１に照射し、感光性膜４１を現像して、露光した感光性膜４１を溶解除去し、感光性膜４１が全て除去された素子分離溝３６及び残された素子分離溝３５の内部及び上部にＣＶＤ絶縁膜を形成し、感光性膜４１の上面が露出するように加工し、素子分離溝３５の感光性膜４１を除去し、素子分離溝３５に塗布絶縁膜を形成する。 （もっと読む）

【課題】能動素子、受動素子等の損傷や特性変化を防止しつつ、より小型化が図れる半導体装置を提供する。
【解決手段】複数の層２〜４が積層された半導体装置において、最上部に位置する第１配線層５９と、最上部から下方の２番目に位置する第２配線層５４と、第１配線層５９と第２配線層５４の間に形成された金属膜５６と、金属層５６の外周に形成され、第１配線層５９と第２配線層５４を接続する第１導電性プラグ５８と、金属膜５６及び第１配線層５９の上方に形成されたパッド６２と、パッド６２と第１配線５９を接続する第２導電性プラグ６１とを有する。 （もっと読む）

【課題】ＦＰＧＡなどのプログラマブルロジックのスイッチに用いられているＳＲＡＭの変わりとなり、高集積を可能とする高い信頼性を備えた不揮発性記憶装置を提供する。
【解決手段】第１入力電極１０１，出力電極１０４，および第２入力電極１０７を備える。また、この不揮発性記憶装置は、第１入力電極１０１と出力電極１０４との間に挟まれた第１抵抗変化層１２０、および、出力電極１０４と第２入力電極１０７との間に挟まれた第２抵抗変化層１３０を備える。第１抵抗変化層１２０は、第１金属酸化物層１０２および第２金属酸化物層１０３を備え、第２抵抗変化層１３０は、第３金属酸化物層１０５および第４金属酸化物層１０６を備える。 （もっと読む）

【課題】メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上にトンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４をこの順に形成し、電荷ブロック層１４上に複数の制御ゲート電極１５を設ける。電荷ブロック層１４は、比誘電率がシリコン窒化物の比誘電率よりも高い金属酸化物により形成し、制御ゲート電極１５は、金属、金属シリサイド又はドーパントを含有するシリコンにより形成する。又は、電荷ブロック層１４は、シリコン酸化物又はシリコン酸窒化物により形成し、制御ゲート電極１５は、金属又は金属シリサイドにより形成する。そして、電荷ブロック層１４と各制御ゲート電極１５との間に、シリコン窒化物からなるキャップ層２０を形成する。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を開示する。
【解決手段】本発明は、コア/周辺回路領域でトランジスタの接合領域とメタルラインを、ビットラインを利用して連結せずメタルプラグを利用して連結することにより、コア/周辺回路領域に形成されるビットライン等もセル領域と同様に均一な形態のパターンを有することができるようにする。これを介し、本発明ではコア/周辺回路領域におけるビットラインパターニングの不良を防止し、ビットライン形成時にSPT(Spacer Pattern Technology)を適用することができる。 （もっと読む）

【課題】抵抗変化層を用いた不揮発性半導体記憶装置に関し、製造工程による抵抗変化層の特性劣化を抑制する。
【解決手段】複数の下層配線１５上に形成された抵抗変化層１６と、前記複数の下層配線１５と前記抵抗変化層１６とを含む前記基板上のうち、少なくとも前記抵抗変化層１６上に形成されたエッチングストッパ層１７と、前記エッチングストッパ層を含む前記基板上に形成された層間絶縁層１８と、前記層間絶縁層１８および前記エッチングストッパ層１７に、前記抵抗変化層１６に接続するように形成されたコンタクトホール２７と、前記抵抗変化層１６に接続し、前記コンタクトホール２７内に形成された埋め込み電極２０と、前記埋め込み電極２０に接続し、前記層間絶縁層１８上に形成された前記複数の下層配線１５に対して交差する複数の上層配線２１とを備え、前記抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含む。 （もっと読む）

【課題】結晶欠陥が少なく結晶性の高い単結晶シリコン層が絶縁膜上に形成されてなる半導体装置の製造方法及び半導体装置を得るという課題があった。
【解決手段】基板１の一面１ａに絶縁膜２を形成する工程と、絶縁膜２を開口して基板１を露出させる穴２ｃを形成する工程と、穴２ｃの内壁面を覆うように結晶成長補助膜３を形成する工程と、穴２ｃを充填するとともに、絶縁膜２の前記基板と反対側の面２ａを覆うように非結晶シリコン層を形成する工程と、前記非結晶シリコン層を、レーザーアニール法により単結晶シリコン層５とする工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】 本発明は、ＭＯＮＯＳ型のメモリセルを備えた不揮発性半導体記憶装置において、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させ、キャパシタ素子の面積を低減することを目的とする。
【解決手段】 キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。 （もっと読む）

【課題】歩留まりよく簡便に形成可能な構造を持つ、蓄積容量の高い半導体装置を提供する。
【解決手段】半導体基板上に形成されたメモリセルトランジスタとコンタクトプラグ１１１を介して接続される筒状蓄積電極１３３ａ、誘電体膜及び対向電極１７０からなるキャパシタで構成される複数のメモリセルが形成されたメモリセルアレイ領域と、メモリセルアレイ領域の外周を取り囲み、内壁が保護絶縁膜１５０で覆われ、導電体１７０で充填された環状の溝とを有する半導体装置。 （もっと読む）

【課題】互いに異なる仕事関数のゲート電極を有するメモリセルトランジスタ及び選択トランジスタを構成可能なチャージトラップ型の不揮発性半導体記憶装置を提供する。
【解決手段】表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域２１を有する半導体基板１０と、拡散領域２１の間の半導体基板１０の表面に、順に、トンネル絶縁膜１３、電荷蓄積絶縁膜１４、及びブロッキング絶縁膜１５を有するゲート絶縁膜１８が配設され、ゲート絶縁膜１８の上に、幅Ｌ１を有するシリサイド膜１７ａが配置されたゲート電極１９を備えたメモリセルトランジスタ５と、拡散領域２１の間の半導体基板１０の表面に、ゲート絶縁膜２８が配設され、ゲート絶縁膜２８の上に、順に、第１の幅より大きい幅Ｌ２を有するポリシリコン膜１６ａ及びシリサイド膜１７ａが配置されたゲート電極２９を備えた選択トランジスタ６とを具備する。 （もっと読む）

【課題】ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供すること
【解決手段】本発明にかかる半導体装置は、第１メモリセル領域４０ａ内で、Ｙ方向にソース拡散層を挟んで隣接する第１メモリセル８０ａ及び第２メモリセル８０ｂと、第２メモリセル領域４０ｂ内で、第２メモリセル８０ｂのＸ方向側に配置された第３メモリセル８０ｇと、第３メモリセル領域４０ｃ内で、第１メモリセル８０ａのＸ方向側に配置された第４メモリセル８０ｈと、第１メモリセル８０ａと第３メモリセル８０ｇのワードゲートＷＧを接続する第１接続部９１ａと、第２メモリセル８０ｂと第４メモリセル８０ｈのワードゲートＷＧを接続する第２接続部９１ｂとを備え、４つのメモリセル８０ａ、８０ｂ、８０ｇ、８０ｈのコントロールゲートＣＧが、それぞれ分離して形成されているものである。 （もっと読む）

【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。 （もっと読む）

【課題】微細化に伴うコントロールゲートの非対称性や素子の形状バラツキを解消する
【解決手段】（ａ）ウェハ基板（１５、２）の上に形成されたゲート絶縁膜（６）の上に、ワードゲート（４）を形成する工程と、（ｂ）ウェハ基板（１５、２）の表面と、ワードゲート（４）の側面と、ワードゲート（４）の上面とを覆う電荷蓄積膜（１３、７）を形成する工程と、（ｃ）電荷蓄積膜（１３、７）の表面を覆う導電体膜（１４）を形成する工程と、（ｄ）導電体膜をエッチングしてコントロールゲート（５）を形成する工程とを具備する製造方法で不揮発性半導体装置を製造する。ここにおいて、コントロールゲート（５）を形成する（ｄ）工程は、ウェハ基板（１５、２）が配置されたウェハステージ（２２）をカソード電極とし、カソード電極のバイアスパワーを１００Ｗ以上１５００Ｗ以下から選択されるエッチング条件に設定して異方性ドライエッチングを行う。 （もっと読む）

【課題】メモリトランジスタの上部に、メモリトランジスタと平行に配置される強誘電体キャパシタを構成する強誘電体膜の膜厚バラツキを低減する。
【解決手段】強誘電体メモリ７０では、メモリトランジスタのソース及びドレインの一方に接続される台座電極ＦＤＤ上には、側面が強誘電体膜１２と接する電極ＦＤが設けられる。メモリトランジスタのソース及びドレインの他方に接続される台座電極ＳＤＤ上には、電極ＳＤが設けられる。電極ＳＤの下部側面を除く両側面には、電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成し、電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。電極ＦＤ、強誘電体膜１２、及び電極ＳＴＤは強誘電体キャパシタを構成する。強誘電体膜１２はＭＯＣＶＤ法により電極ＳＤの両側面に形成され、電極ＴＤはＣＶＤ法により強誘電体膜１２の側面に形成される。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】 隣接するゲート電極間に配置されたシールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。そして、このシールド電極２５は、少なくとも一部が金属とシリコンからなるシリサイド層で構成されている。 （もっと読む）

【課題】強誘電体キャパシタを用いた信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１表面部に形成された不純物拡散層１０２と、半導体基板１０１上に形成された層間絶縁膜１０７と、層間絶縁膜１０７を貫通し、上面が層間絶縁膜１０７の上面より高く、層間絶縁膜１０７の上面より高い領域が凸状に形成され、不純物拡散層１０２と接触するコンタクトプラグ１１１と、コンタクトプラグ１１１上及び層間絶縁膜１０７の所定領域上に形成されたキャパシタ下部電極膜１１４と、キャパシタ下部電極膜１１４上に形成された強誘電体膜１１６と、強誘電体膜１１６上に形成されたキャパシタ上部電極膜１１７と、を備える。下部電極１１４ｂ中にグレインはほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止され、コンタクトプラグの酸化が抑制される。 （もっと読む）

【課題】占有面積を縮小させ、信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、抵抗変化素子Ｒ及びショットキーダイオードＳＢＤが直列に接続されたメモリ素子ＭＣを複数有する複数のメモリストリングＭＳを備える。メモリストリングＭＳは、積層方向に伸びる柱状層３６と、柱状層３６の側面に形成され且つ抵抗変化素子Ｒとして機能するメモリゲート絶縁層３５と、メモリゲート絶縁層３５を介して柱状層３６を取り囲むように形成された第１〜第４ソース線導電層３３ａ〜３３ｄとを備える。第１〜第４ソース線導電層３３ａ〜３３ｄは、金属にて構成されている。柱状層３６は、第１〜第４ソース線導電層３３ａ〜３３ｄと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。 （もっと読む）

【課題】 本発明は、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することを目的としている。
【解決手段】 本発明は、第１導電型の半導体基板１００の表面に設けられた第１の溝部６ａと、第１の溝部６ａの底面中央部から前記半導体基板の裏面方向に延び、前記第１の溝部６ａの幅より小さい幅を有する第２の溝部６ｂとからなる分離溝６と、この分離溝６内に埋め込まれた素子分離絶縁膜５と、分離溝６の両側の前記半導体基板の表面にそれぞれの側で互いに離間して設けられた前記第１導電型と反対の第２導電型の拡散層１０と、拡散層間１０の半導体基板上にゲート絶縁膜７を介して形成されたゲート電極２０と、第２の溝部６ｂの底部表面から所定深さにわたり設けられた、第１導電型と同じ導電型でありかつ半導体基板１００の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域３０と、を有する。 （もっと読む）

【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）