不揮発性半導体メモリ
【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を有し、近年では、携帯オーディオ機器など、様々な電子機器に使用されはじめている。
【０００３】
ＮＡＮＤ型フラッシュメモリは記憶容量を大きくするため、メモリセルの微細化が推し進められている。メモリセルの微細化が推進されるにつれて、これまでの素子サイズでは問題とはならなかった素子特性の劣化が、微細化されたメモリセルでは顕著に現れはじめ、その劣化が、メモリセル及びフラッシュメモリ全体の動作に大きな影響を及ぼしている。
【０００４】
例えば、通常のフラッシュメモリにおいて、ワード線の延在方向に隣接するメモリセルは、電極間絶縁膜及びワード線としてのコントロールゲート電極を共有している。電極間絶縁膜が積層構造を有する場合、電子が積層された２つの絶縁膜界面を移動することが知られている（例えば、特許文献１参照）。この電荷の移動が、ワード線延在方向に隣接するメモリセルに対して、メモリセルのしきい値電圧（データ）の変動を引き起こし、メモリセルのデータリテンション特性が劣化する。メモリセルの微細化に伴って、隣接セルの間隔も小さくなるため、データリテンション特性の劣化も顕著になっている。
【特許文献１】特開２００１−１６８３０６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、微細化に伴うメモリセルの素子特性の劣化を抑制する技術を提案する。
【課題を解決するための手段】
【０００６】
本発明の例に関わる不揮発性半導体メモリは、第１方向に隣接する素子分離絶縁膜が埋め込まれた素子分離領域によって区画される素子領域と、前記素子領域内に設けられた２つの拡散層と、前記２つの拡散層間の前記素子領域表面上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられるフローティングゲート電極と、前記フローティングゲート電極の上面上に設けられる第１の絶縁体と、前記第１の絶縁体上、前記フローティングゲート電極の前記第１方向の側面上及び前記素子分離絶縁膜上に設けられた電極間絶縁膜と、前記第１方向に延在し、前記第１の絶縁体及び前記電極間絶縁膜を介して、前記フローティングゲート電極を覆うコントロールゲート電極と、を具備し、前記第１の絶縁体の膜厚は、前記電極間絶縁膜の膜厚よりも厚く、前記電極間絶縁膜は、前記第１の絶縁体上又は前記素子分離絶縁膜上のうち少なくともいずれか一方において、スリットを有している、ことを備える。
【発明の効果】
【０００７】
本発明によれば、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【０００９】
１． 概要
本発明の実施形態は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。本発明の実施形態において、フラッシュメモリを構成するメモリセルは、フローティングゲート電極上にコントロールゲート電極が積層されたスタックゲート構造を有している。
【００１０】
メモリセルのフローティングゲート電極のチャネル幅方向（第１の方向）の側面上には、電極間絶縁膜が設けられる。この電極間絶縁膜を介して、フローティングゲート電極のチャネル幅方向の側面は、コントロールゲート電極によって覆われる。
【００１１】
フローティングゲート電極の上面上には、第１の絶縁体が設けられ、この絶縁体がフローティングゲート電極上面とコントロールゲート電極との間に介在した構造になっている。第１の絶縁体の膜厚は、電極間絶縁膜の膜厚よりも厚い。
【００１２】
本発明の実施形態のメモリセルは、絶縁体がフローティングゲート電極上部とコントロールゲート電極との間に設けられることによって、フローティングゲート電極上部とコントロールゲート電極との間にカップリング容量が小さくなる。
【００１３】
それゆえ、本発明の実施形態によれば、フローティングゲート電極の上部の形状に起因するメモリセルのリーク耐性の劣化やカップリング容量のばらつきは、生じにくい。
【００１４】
また、本発明の実施形態において、電極間絶縁膜はスリットを有している。このスリットは、フローティングゲート電極上に設けられた絶縁体上もしくは素子分離絶縁膜上のうち、少なくともいずれか一方において、電極間絶縁膜内に設けられる。
このように、スリットが電極間絶縁膜内に設けられることで、電荷が電極間絶縁膜内を移動するのを抑制できる。それゆえ、その電荷の移動に起因して、メモリセルのデータリテンション特性が劣化することが、低減される。
【００１５】
また、スリットが、素子分離絶縁膜上の電極間絶縁膜が設けられた場合には、チャネル幅方向に隣接する２つのメモリセル間において、電極間絶縁膜が除去された構造となる。それゆえ、電極間絶縁膜に起因する寄生容量は低減され、チャネル幅方向に隣接する２つのメモリセル間の相互干渉が抑制される。
【００１６】
以上のように、本発明の実施形態に係る不揮発性半導体メモリによれば、メモリセルの素子特性の劣化を抑制できる。
【００１７】
２． 実施形態
（１） 第１の実施形態
（ａ） 構造
図１乃至図３を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリの構造について、説明する。本実施形態においては、不揮発性半導体メモリとして、フラッシュメモリを例に、説明する。
【００１８】
図１は、フラッシュメモリのメモリセルアレイの平面図を示している。図２は図１のＩＩ−ＩＩ線に沿う断面図であり、図３は図１のＩＩＩ−ＩＩＩ線に沿う断面図である。尚、図２は、メモリセルＭＣのチャネル幅方向（ｘ方向）に対応し、図３はメモリセルＭＣのチャネル長（ｙ方向）に対応している。
【００１９】
図１に示すように、フラッシュメモリのメモリセルアレイにおいて、半導体基板１表面領域は、素子分離領域ＳＴＩと、ｘ方向（第１の方向）に隣接している２つの素子分離領域に挟み込まれた素子領域（アクティブ領域）ＡＡから構成されている。素子分離領域ＳＴＩと素子領域ＡＡはｙ方向（第２の方向）に延びている。素子領域ＡＡ上には、複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが設けられる。素子分離領域ＳＴＩには、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離絶縁膜が設けられている。
【００２０】
複数のメモリセルＭＣは、素子領域ＡＡ上に配置され、ｘ方向と直行するｙ方向に沿って直列接続されている。以下、直列接続された複数のメモリセルのことを、メモリセルストリングと呼ぶ。
【００２１】
そして、このメモリセルストリングの一端及び他端には、選択トランジスタＳＴＤ，ＳＴＳが配置され、その選択トランジスタＳＴＤ，ＳＴＳは隣接するメモリセルに直列接続された構成となっている。以下では、メモリセルストリングとその一端及び他端にそれぞれ接続された選択トランジスタＳＴＤ，ＳＴＳを含む構成のことを、メモリセルユニットと呼ぶ。
【００２２】
ｘ方向に隣接している複数のメモリセルＭＣは、ｘ方向に延びているワード線ＷＬ１〜ＷＬｎにそれぞれ接続されている。ｘ方向に隣接している選択トランジスタＳＴＤ，ＳＴＳは、ｘ方向に延びている選択ゲート線ＳＧＬ１，ＳＧＬ２にそれぞれ接続されている。
【００２３】
１つのメモリセルユニットの一端には、ｙ方向に延びている１つのビット線（図示せず）が、ビット線コンタクトＢＣを経由して、接続される。また、１つのメモリセルユニットの他端には、ｘ方向に延びている１つのソース線（図示せず）が、ソース線コンタクトＳＣを経由して、接続される。
【００２４】
図２及び図３に示すように、本実施形態で用いられるメモリセルＭＣは、フローティングゲート電極３Ａ上にコントロールゲート電極６Ａが積層されたスタックゲート構造のＭＩＳ（Metal-Insulator-Semiconductor）トランジスタである。
半導体基板１（素子領域ＡＡ）内には、ウェル領域（図示せず）が設けられている。メモリセルＭＣは、このウェル領域上に、形成される。
【００２５】
ゲート絶縁膜２Ａは、半導体基板１表面上に設けられる。メモリセルＭＣにおいて、このゲート絶縁膜２Ａはトンネル絶縁膜として機能する。以下、メモリセルＭＣのゲート絶縁膜２Ａのことをトンネル絶縁膜２Ａと呼ぶ。
【００２６】
フローティングゲート電極３Ａは、半導体基板１表面のトンネル絶縁膜２Ａ上に設けられている。このフローティングゲート電極３Ａは、メモリセルに書き込まれたデータを保持するための電荷蓄積層として機能し、例えば、ポリシリコン膜から構成されている。
【００２７】
ｘ方向に互いに隣り合うメモリセルＭＣにおいて、それらのフローティングゲート電極３Ａは、半導体基板内に埋め込まれた素子分離絶縁膜１０によって、電気的に絶縁されている。素子分離絶縁膜１０の上端は、フローティングゲート電極３Ａの上端よりも、半導体基板１側に後退している。
【００２８】
フローティングゲート電極３Ａ上面上には、第１の絶縁体４Ａが設けられている。また、フローティングゲート電極３Ａのｘ方向に沿う側面上には、電極間絶縁膜５Ａが設けられている。尚、電極間絶縁膜５Ａは、素子分離絶縁膜１０上にも設けられている。
【００２９】
電極間絶縁膜５Ａは、スリットを有している。図２及び図３に示す例において、電極間絶縁膜５Ａ内に設けられたスリットは、絶縁体４Ａ上面上に設けられている。このスリットによって、メモリセルＭＣは、絶縁体４Ａ上面が電極間絶縁膜５Ａによって覆われない構造になっている。
また、電極間絶縁膜５Ａは、例えば、複数の絶縁膜５０，５１，５２を含む積層構造を有している。図２及び図３に示す例では、電極間絶縁膜５Ａの構造は、絶縁膜５１が、２つの絶縁膜５０，５２に挟み込まれた構造になっている。積層構造の電極間絶縁膜５Ａの膜厚Ｔ２は、例えば、８ｎｍ〜２０ｎｍ程度である。
絶縁膜５１には、例えば、窒化シリコン（ＳｉＮ）、または、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ5）、酸化ランタニウム（Ｌａ２Ｏ３）、ＬａＬｉＯ３、酸化ジルコニア（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）などの高誘電体膜が用いられる。尚、上記の酸化膜からなる高誘電体膜内に、さらに、窒素やシリコンを含んでいても良い。
絶縁膜５０，５２は、例えば、絶縁膜５１よりも誘電率が低い絶縁膜であって、主に、シリコン酸化膜が用いられる。尚、絶縁膜５１が高誘電体膜である場合には、絶縁膜５０，５２は、シリコン窒化膜を用いてもよい。
尚、本実施形態において、電極間絶縁膜５Ａは３層構造を有しているが、これに限定されず、複数の絶縁膜が４層以上に積層された構造でもよいのは、もちろんである。また、電極間絶縁膜５Ａは、高誘電体膜の単層膜でもよい。
【００３０】
絶縁体４Ａは、例えば、シリコン酸化膜、シリコン窒化膜、或いは、アルミニウム酸化膜のうち少なくともいずれか１つが用いられる。尚、絶縁体４Ａに用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。絶縁体４Ａにシリコン窒化膜が用いられた場合には、その膜厚Ｔ１は、例えば、２０ｎｍ以上、４０ｎｍ以下、且つ、電極間絶縁膜５Ａの膜厚より厚くなるように形成される。尚、絶縁体４Ａのｘ方向の側面上には、例えば、電極間絶縁膜５Ａが設けられている。
【００３１】
ここで、図４に示すように、素子分離絶縁膜１０及び電極間絶縁膜５Ａに対する加工条件によって、絶縁体４Ａの上面の中央部が平坦で、絶縁体４Ａの上面の端部が曲面となって、絶縁体４Ａの形状がほぼ台形状になる場合がある。この場合、絶縁体４Ａの膜厚Ｔ１は、絶縁体４Ａの下面と絶縁体４Ａの上面の最も上側（ビット線ＢＬ側）の位置までの厚さである。また、電極間絶縁膜５Ａの膜厚Ｔ２は、フローティングゲート電極３Ａの側面上に形成された電極間絶縁膜５Ａの厚さである。
【００３２】
コントロールゲート電極６Ａは、絶縁体４Ａ及び電極間絶縁膜５Ａ上に、設けられている。コントロールゲート電極６Ａは、電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａのｘ方向に沿う側面を覆っている。尚、上記のように、が絶縁体４Ａ上において、電極間絶縁膜５Ａ内にスリットが設けられているため、コントロールゲート電極６Ａは絶縁体４Ａ上面に直接接触している。
このコントロールゲート電極６Ａは、電気抵抗を減らすため、例えば、シリサイド膜が用いられている。但し、それに限定されるものではなく、コントロールゲート電極６Ａは、ポリシリコン膜の単層構造や、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜とが積層された２層構造（ポリサイド構造）となってもよい。
シリサイド膜としては、例えば、タングステンシリサイド膜（ＷＳｉ２）、モリブデンシリサイド膜（ＭｏＳｉ２）、コバルトシリサイド膜（ＣｏＳｉ２）、チタンシリサイド膜（ＴｉＳｉ２）及びニッケルシリサイド膜（ＮｉＳｉ２）などが用いられる。
【００３３】
コントロールゲート電極６Ａはワード線ＷＬとして機能し、ｘ方向に隣接するメモリセル間で共有されている。そのため、コントロールゲート電極６Ａは、フローティングゲート電極３Ａ上だけではなく、電極間絶縁膜４を介して、素子分離絶縁膜１０上にも設けられている。
【００３４】
半導体基板１内には拡散層７Ａが設けられ、拡散層７ＡはメモリセルＭＣのソース／ドレイン領域として機能する。以下では、この拡散層７Ａのことを、ソース／ドレイン拡散層と呼ぶ。ソース／ドレイン拡散層７Ａは、ｙ方向（チャネル長方向）に互いに隣接するメモリセルＭＣで共有されている。これによって、複数のメモリセルＭＣが直列接続され、１つのメモリセルストリングが構成される。
【００３５】
直列接続された複数のメモリセルＭＣ（メモリセルストリング）の一端及び他端には、選択トランジスタＳＴＤ，ＳＴＳがそれぞれ設けられている。
【００３６】
選択トランジスタＳＴＤ，ＳＴＳは、メモリセルＭＣと同時工程で形成される。そのため、選択トランジスタＳＴＤ，ＳＴＳのゲート構造もメモリセルＭＣと同様に、上部ゲート電極６Ｂが、絶縁体４Ｂ及び電極間絶縁膜５Ｂを介して、下部ゲート電極３Ａ上に積層された構造となっている。下部ゲート電極３Ｂは、フローティングゲート電極３Ａと同じ構成を有し、上部ゲート電極６Ｂは、コントロールゲート電極６Ｂと同じ構成を有している。
但し、選択トランジスタＳＴＤ，ＳＴＳにおいて、絶縁体４Ｂは開口部Ｑを有し、この開口部Ｑを介して、上部ゲート電極６Ｂとゲート絶縁膜２Ｂ上の下部ゲート電極３Ｂが接続されている。
【００３７】
拡散層７Ａ，７Ｄ，７Ｓは、選択トランジスタＳＴＤ，ＳＴＳのソース／ドレイン領域として機能する。選択トランジスタＳＴＤ，ＳＴＳは、ソース／ドレイン拡散層７Ａをｙ方向に隣接するメモリセルＭＣと共有している。これによって、複数のメモリセルＭＣと選択トランジスタＳＴＤ，ＳＴＳとがｙ方向に沿って直列接続され、１つのメモリセルユニットが構成される。
【００３８】
メモリセルユニットのドレイン側に設けられた選択トランジスタＳＴＤにおいて、その選択トランジスタＳＴＤのドレイン拡散層７Ｄは、層間絶縁層１５内に埋め込まれたビット線コンタクト部ＢＣに接続されている。そして、このビット線コンタクトＢＣは、層間絶縁層１６内に設けられたメタル配線Ｍ０及びビアコンタクトＶＣを経由して、ビット線ＢＬに接続される。
【００３９】
また、メモリセルユニットのソース側に設けられた選択トランジスタＳＴＳにおいて、その選択トランジスタのソース拡散層７Ｓは、層間絶縁層１５内に埋め込まれたソース線コンタクトＳＣを介して、ソース線ＳＬに接続される。
【００４０】
図２及び図３に示すように、本発明の第１の実施形態に係る不揮発性半導体メモリとしてのフラッシュメモリは、フローティングゲート電極３Ａの上面上に、第１の絶縁体４Ａが設けられ、この絶縁体４Ａの膜厚Ｔ１が、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚いことを特徴とする。その結果、電極間絶縁膜５Ａが、フローティングゲート電極３Ａの上面に直接接触するように形成された場合と比較して、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に印加される電界強度を緩和及び低減できる。
【００４１】
また、本実施形態において、電極間絶縁膜５Ａは、絶縁体４Ａ上において、スリットが設けられている。図２及び図３に示す例では、電極間絶縁膜５Ａが有するスリットは、絶縁体４Ａ上に設けられている。この例においては、スリットによって、電極間絶縁膜５Ａは絶縁体４Ａ上面上で切断され、絶縁体４Ａ上面から除去されている。
【００４２】
本実施形態のように、フローティングゲート電極３Ａ上部とその上部と対向するコントロールゲート電極６Ａとの間に生じるカップリング容量が、フローティングゲート電極３Ａ側部とその側部と対向するコントロールゲート電極６Ａとの間に生じるカップリング容量と比較して、非常に小さくなる。
本実施形態においては、電荷蓄積層であるフローティングゲート電極３Ａに電荷を注入する又はフローティングゲート電極３Ａから電荷を放出するためのカップリング容量は、フローティングゲート電極３Ａのｘ方向（チャネル幅方向）の側部とその側部と対向するコントロールゲート電極６Ａとの間に発生する容量によって、確保されている。尚、メモリセルのカップリング容量を確保するため、膜厚が厚いフローティングゲート電極３Ａを用いて、そのフローティングゲート電極３Ａのｘ方向の側面とコントロールゲート電極６Ａとの対向面積を大きくすることが好ましい。
【００４３】
このように、本実施形態におけるフラッシュメモリのメモリセルＭＣは、フローティングゲート電極３Ａ側部のカップリング容量を主に利用して、データの書き込み／消去を実行する。このため、メモリセルの微細化によりフローティングゲート電極３Ａ上部の曲率半径が小さくなる場合においても、コントロールゲート電極６Ａとフローティングゲート電極３Ａ上部との間に絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部に電界が集中するのを抑制できる。その結果として、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に印加される電界強度を低減できる。
それゆえ、本実施形態においては、メモリセルのリーク耐性が、メモリセルの微細化に伴って劣化するのを、防止できる。
【００４４】
また、本実施形態のメモリセルは、フローティング電極３Ａの上部は、メモリセルのカップリング容量に大きく寄与しなくなる。このため、フローティングゲート電極３Ａ上部の形状ばらつきによって、メモリセルアレイ内に設けられる複数のメモリセルのカップリング容量がばらつくのを低減できる。それゆえ、本実施形態においては、メモリセルの書き込み電位や消去電位など、メモリセルの素子特性のばらつきを抑制できる。
【００４５】
さらに、絶縁膜５１に高誘電体膜を用いた場合、誘電率の高い絶縁膜５１が絶縁体４Ａ上面上から除去されているため、この高誘電体膜に起因して、カップリング容量がばらつくのを低減でき、メモリセルの素子特性がばらつくのを抑制できる。
【００４６】
したがって、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）によれば、微細化に伴うメモリセルの素子特性の劣化を抑制できる。また、本実施形態によれば、素子特性のばらつきを抑制することも可能である。
【００４７】
（ｂ） 第１の製造方法
以下、図２乃至図９を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法の一例について、説明する。図２、図５、図７及び図９は、メモリセルアレイのｙ方向に沿う断面を示している。また、図３、図６、図８及び図１０は、メモリセルアレイのｘ方向に沿う断面を示している。
【００４８】
はじめに、図５及び図６に示すように、半導体基板１表面に、メモリセルのトンネル絶縁膜となる絶縁膜２が、例えば、熱酸化法を用いて形成される。この絶縁膜２は、選択トランジスタのゲート絶縁膜にもなる。
絶縁膜２上には、メモリセルのフローティングゲート電極及び選択トランジスタの下部ゲート電極となる第１の導電層３が、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、形成される。この導電層３は、例えば、ポリシリコン層である。
【００４９】
そして、第１の絶縁体４が、例えばＣＶＤ法を用いて、導電層３上に堆積される。絶縁体４は、例えば、酸化シリコン膜、窒化シリコン膜及び酸化アルミニウム膜のうち少なくともいずれか１つを用いることができる。尚、絶縁体４に用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。絶縁体４の膜厚は、後の工程で形成される電極間絶縁膜の膜厚よりも厚くなるように、形成される。例えば、絶縁体４にシリコン窒化膜が用いられた場合には、膜厚Ｔ２は、例えば、２０ｎｍ以上、５０ｎｍ以下である。
【００５０】
続いて、フォトリソグラフィ技術を用いて、絶縁体４がパターニングされる。形成されたパターンに基づいて、導電層３、絶縁膜２及び半導体基板１が、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、順次エッチングされ、ｙ方向に延在する溝Ｕが、半導体基板１内に形成される。この溝Ｕ内に、素子分離絶縁膜１０が埋め込まれ、これによって、素子分離領域ＳＴＩとその領域ＳＴＩによって区画された素子領域ＡＡが形成される。
そして、素子分離絶縁膜１０の上面は、絶縁体４の上面と一致するように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化される。平坦化処理の後、例えば、ＲＩＥ法を用いたエッチバックによって、素子分離絶縁膜１０の上面がエッチングされる。これによって、素子分離絶縁膜１０の上面は、フローティングゲート電極となる第１の導電層３の上面よりも、半導体基板１側に後退され、導電層３のｘ方向の側面は露出する。
【００５１】
ここで、平坦化処理の後、例えば、ＲＩＥ法を用いたエッチバックによって、絶縁体４の上部もエッチングされる場合がある。この場合、絶縁体４の上面の端部が曲面となる。この後、後述する絶縁体４上の絶縁膜５に対するエッチングによって、絶縁体４の上部は、ほぼ平坦になる。この結果として、絶縁体４の形状は、図４に示すように、ほぼ台形状になる。
【００５２】
図７及び図８に示すように、電極間絶縁膜となる絶縁膜５が、絶縁体４上及び素子分離絶縁膜１０上に、形成される。この絶縁膜５は、導電層３のｘ方向に沿う側面上を覆っている。絶縁膜５は、例えば、積層構造を有し、以下では、メモリセルの電極間絶縁膜となる積層構造の絶縁膜５のことを、積層絶縁膜５と呼ぶ。
【００５３】
積層絶縁膜５は、図７及び図８に示す例においては、３層構造を有している。積層絶縁膜５は、高誘電率絶縁膜５１が、２つの絶縁膜５０，５２に挟まれた構造となっている。絶縁膜５１には、この絶縁膜５１の誘電率が、絶縁膜５０，５２よりも高い材料が用いられる。
積層絶縁膜５の最下層の絶縁膜（第１の絶縁膜）５０は、例えば、ＣＶＤ法を用いて、素子分離絶縁膜１０上、絶縁体４上及び導電層３のｘ方向の側面上に形成される。絶縁膜５０は、例えば、シリコン酸化膜が用いられる。
絶縁膜５１は、例えば、ＡＬＤ（Atomic Layer Deposition）法やＣＶＤ法を用いて、絶縁膜５０上に形成される。絶縁膜５１には、例えば、窒化シリコン（ＳｉＮ）や、高誘電体膜（Ｈｉｇｈ−ｋ膜）が用いられる。高誘電体膜には、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ5）、酸化ランタニウム（Ｌａ２Ｏ３）、ＬａＬｉＯ３、酸化ジルコニア（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）などが用いられる。尚、高誘電体膜を構成する酸化膜内に、さらに、窒素やシリコンを含んでいても良い。
積層絶縁膜５の最上層の絶縁膜（第２の絶縁膜）５２は、例えば、ＣＶＤ法を用いて、絶縁膜５１上に形成される。絶縁膜５２は、例えば、シリコン酸化膜が用いられる。ここで、積層絶縁膜５の膜厚は、絶縁体４の膜厚よりも薄くなるように形成されている。例えば、積層絶縁膜５の膜厚は、１０ｎｍ程度になっている。
【００５４】
そして、積層絶縁膜５上に、第２の導電層６１が形成される。導電層６１の上面は、例えば、ＲＩＥ法により、選択的にエッチングされ、絶縁体４上の積層絶縁膜５の上面が露出される。この際、素子分離絶縁膜１０上方は、導電層６１によって覆われている。
尚、ここでは、ＲＩＥ法を用いて、積層絶縁膜５上を覆う導電層６１を除去したが、これに限定されない。例えば、積層絶縁膜５上面をストッパとしたＣＭＰ法によって、導電層６１を除去し、積層絶縁膜５上面を露出させても良い。
【００５５】
図９及び図１０に示すように、例えば、ＲＩＥ法によって、絶縁体４上の積層絶縁膜５が選択的に除去され、絶縁体４の上面が露出する。これによって、後の工程で、電極間絶縁膜となる積層絶縁体５が、絶縁体４上で切断された構造、すなわち、絶縁体４上の積層絶縁体５にスリットが形成された構造になる。
【００５６】
そして、選択トランジスタ形成領域において、開口部Ｑが絶縁体４内に形成され、導電層３上面が露出される。
【００５７】
続いて、上面が露出した絶縁体４上及び導電層６１上に、第３の導電層６２が、例えば、ＣＶＤ法を用いて、形成される。第３の導電層６２は、例えば、ポリシリコンが用いられる。選択トランジスタ形成領域内において、この導電層６２は、開口部Ｑを経由して、導電層３に接触する。
【００５８】
この後、図２及び図３に示すように、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが、それぞれ所定のゲートサイズ（ゲート長）となるように、フォトリソグラフィ技術によって、パターニングされる。そのパターンに基づいて、導電層及び絶縁体が、例えば、ＲＩＥ法により順次エッチングされる。
【００５９】
これによって、メモリセルＭＣのフローティングゲート電極３Ａ及びコントロールゲート電極６Ａが、半導体基板１表面のトンネル絶縁膜２Ａ上に形成される。
【００６０】
本実施形態においては、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成され、絶縁体４Ａがフローティングゲート電極３Ａとコントロールゲート電極５Ａとの間に介在している。また、積層構造の電極間絶縁膜５Ａは、フローティングゲート電極３Ａのｘ方向の側面上に形成される。この電極間絶縁膜５Ａを介して、コントロールゲート電極５Ａがフローティングゲート電極３Ａのｘ方向に沿う側面を覆っている。
【００６１】
メモリセルＭＣのゲート電極３Ａ，６Ａと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも、半導体基板１表面のゲート絶縁膜２Ｂ上に形成される。選択トランジスタＳＴＤ，ＳＴＳにおいては、上部ゲート電極６Ｂが、開口部Ｑを経由して、ゲート絶縁膜２Ｂ上の下部ゲート電極３Ｂに接触している。
【００６２】
そして、ゲート電極３Ａ，３Ｂ，６Ａ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。これによって、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが、メモリセルアレイ内にそれぞれ形成される。
【００６３】
ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが形成された後、半導体基板１上に、ゲート電極３Ａ，３Ｂ，６Ａ，６Ｂを覆う絶縁膜が形成される。そして、その絶縁膜は、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂの上面が露出するように、エッチングされる。そして、例えば、金属層（ニッケル（Ｎｉ）膜）が、露出したコントロールゲート電極６Ａ及び上部ゲート電極６Ｂ上に堆積され、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂに対して、シリサイド処理が施される。このシリサイド処理によって、金属原子（例えば、Ｎｉ原子）が、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂ内に熱拡散され、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂは、ポリシリコン層からシリサイド層になる。尚、このシリサイド処理は、導電層が１つのシリサイド層となるように、導電層６全体をシリサイド化しても良いし、或いは、ポリサイド構造となるように、導電層６の上部のみをシリサイド化してもよい。
【００６４】
シリサイド処理の後、露出したコントロールゲート電極６Ａ及び上部ゲート電極６Ｂの上面を覆うように、絶縁膜が、ＣＶＤ法を用いて、再度堆積され、第１の層間絶縁層１５が形成される。
【００６５】
そして、層間絶縁層１５に対して平坦化処理が実行された後、コンタクト形成領域内において、ソース線／ビット線コンタクトＳＣ，ＢＣが、拡散層７Ｄ，７Ｓに直接接触するように絶縁層１５内に埋め込まれる。
【００６６】
そして、ソース線ＳＬ及びメタル配線Ｍ０が、ソース線／ビット線コンタクトＳＣ，ＢＣにそれぞれ電気的に接続するように、層間絶縁層１５上に形成される。
第２の層間絶縁層１６が、ソース線ＳＬ及びメタル配線Ｍ０を覆うように、例えば、ＣＶＤ法を用いて、層間絶縁層１５上に形成される。
層間絶縁層１６内に、メタル配線Ｍ０に接続されるビアコンタクトＶＣが埋め込まれた後、ビット線ＢＬが、ビアコンタクトＶＣに接続されるように、層間絶縁層１６上に形成される。
【００６７】
以上の製造工程によって、本発明の実施形態に係るフラッシュメモリが完成する。
【００６８】
本実施形態においては、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成され、メモリセルＭＣは、絶縁体４Ａがフローティングゲート電極３Ａとコントロールゲート電極６Ａとの間に介在した構造になる。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚くなるように形成される。
【００６９】
本実施形態の製造方法においては、フローティングゲート電極３Ａ上に絶縁体４Ａを形成することで、フローティングゲート電極３Ａ上部とその上部と対向するコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルが作製される。
また、本実施形態の製造方法において、絶縁膜５１を含む電極間絶縁膜５Ａは、絶縁体４Ａ上において、スリットが形成される。その結果として、フローティングゲート電極３Ａ上方から絶縁膜５１が除去される。このため、フローティングゲート電極３Ａ上部において、特に、高誘電体膜を用いた場合、絶縁膜５１に起因して、カップリング容量が生じることも無い。
【００７０】
このため、本実施形態の製造方法によって形成されたメモリセルＭＣは、電界がフローティングゲート電極３Ａ上部の曲率半径が小さくなった場合においても、フローティングゲート電極３Ａ上部に集中するのを、抑制できる。その結果として、フローティングゲート電極３Ａとコントロールゲート電極６Ｂとの間に、大きな電界強度が印加されることが無くなる。それゆえ、本実施形態の製造方法によれば、メモリセルの微細化を行っても、リーク耐性が劣化しないメモリセルを形成できる。
【００７１】
さらに、図５及び図６に示すように、フローティングゲート電極となる導電層３上に、絶縁体４が形成され、この絶縁体４が、素子分離絶縁膜１０を形成するためのマスク層として用いられる。この場合、絶縁体４は、メモリセルのカップリング容量を低減させるために導電層３上に残存させるため、マスク層を導電層３上面から剥離する工程がなくなる。このため、マスク層の剥離によって、導電層３（フローティングゲート電極）上部の形状がばらつくのを、抑制できる。また、上記のように、本実施形態の製造方法によって形成されたメモリセルＭＣは、フローティングゲート電極３Ａの上部のカップリング容量が小さくなる。
それゆえ、本実施形態の製造方法によって形成されたメモリセルＭＣは、フローティングゲート電極３Ａの上部の形状のばらつきに起因して、カップリング容量がばらつくのを低減できる。
【００７２】
以上のように、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、微細化に起因するメモリセルの素子特性の劣化を抑制したフラッシュメモリを提供できる。また、本実施形態の製造方法によれば、素子特性のばらつきを抑制したフラッシュメモリを提供できる。
【００７３】
（ｃ） 第２の製造方法
ここで、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法において、図２乃至図１０を用いて説明した例とは異なった製造方法を、図１１及び図１２を用いて説明する。尚、上述の製造方法と共通する工程については、詳細な説明は省略する。
ここで述べるフラッシュメモリ製造方法は、素子分離絶縁膜１０を形成するための溝Ｕを形成する工程が、上述の第１の製造方法と異なっている。
【００７４】
図５及び図６示す例と同様に、導電層３及び絶縁体４が、半導体基板１上に順次形成される。そして、図１１及び図１２に示すように、絶縁体４上に、マスク層４０が、例えば、ＣＶＤ法を用いて形成される。尚、絶縁体４とマスク層４０との間のエッチング選択比を確保するため、絶縁体４とマスク層４０はそれぞれ異なる材料が用いられていることが好ましい。例えば、絶縁体４は酸化シリコン膜を用いて形成され、マスク層４０は窒化シリコン膜を用いて形成される。
【００７５】
続いて、フォトリソグラフィ技術を用いて、マスク層４０がパターニングされる。形成されたパターンに基づいて、絶縁体４、導電層３、絶縁膜２及び半導体基板１が、例えば、ＲＩＥ法を用いて、順次エッチングされ、ｙ方向に延在する溝Ｕが、半導体基板１内に形成される。この溝Ｕ内に、素子分離絶縁膜１０が埋め込まれ、これによって、素子分離領域ＳＴＩとその領域ＳＴＩによって区画された素子領域ＡＡが形成される。
そして、素子分離絶縁膜１０の上面は、マスク層４０の上面と一致するように、ＣＭＰ法を用いて平坦化される。平坦化処理の後、例えば、ＲＩＥ法を用いたエッチバックによって、素子分離絶縁膜１０の上面がエッチングされる。これによって、素子分離絶縁膜１０の上面は、フローティングゲート電極となる第１の導電層３の上面よりも、半導体基板１側に後退され、導電層３のｘ方向の側面は露出する。この後、例えば、マスク層４０は除去される。
【００７６】
マスク層４０が除去された場合、電極間絶縁膜となる絶縁膜５が、絶縁体４上及び素子分離絶縁膜１０上に、形成される。この後、図７乃至図１０に示す工程と同様の工程を用いて、図２及び図３に示されるメモリセルが形成され、本実施形態に係るフラッシュメモリが完成する。
【００７７】
尚、マスク層４０を除去せずに、絶縁体４上に残存させてもよい。この場合、図１３に示すように、フローティングゲート電極３Ａ上面に設けられる絶縁体４Ａ，４Ｂが、積層構造になる。例えば、上層絶縁体４Ｂはシリコン窒化膜が用いられ、下層絶縁体４Ｂはシリコン酸化膜が用いられる。この場合、上層絶縁体４Ｂと下層絶縁体４Ａとから構成される積層体の膜厚Ｔ１’が、メモリセルの形成後に、４０ｎｍから６０ｎｍ程度になるように、図１１及び図１２に示す工程において、絶縁体４及びマスク層４０がそれぞれ形成される。
【００７８】
上記のように、上層絶縁体４Ｂは、溝Ｕを形成する際にマスクとなるので、マスク層（窒化シリコン）が含む電荷トラップに起因して、ＲＩＥ法による加工ダメージ（例えば、スパッタリング）を受け、絶縁耐圧が低下する。これを補うように、下層絶縁体４Ａに電荷トラップの少ないシリコン酸化膜を用いることによって、フローティングゲート電極３Ａとコントロールゲート電極６Ａ間の絶縁耐圧を向上させることができる。尚、絶縁体４Ａ，４Ｂに用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。
【００７９】
以上、図１１及び図１２を用いた第２の製造方法によれば、フローティングゲート電極となる導電層３とマスク層２０との間に、絶縁体４Ａが形成されるため、マスク層４０を導電層３上面から直接剥離する工程がなくなる。また、図１３に示すメモリセルの構造であれば、マスク層４０を剥離する工程は不要である。このため、マスク層４０の剥離によって、導電層３（フローティングゲート電極３Ａ）上部の形状がばらつくのを、抑制できる。
【００８０】
第１の製造方法で形成されたメモリセルと同様に、本実施形態の第２の製造方法によって形成されたメモリセルＭＣは、絶縁体４Ａ，４Ｂをフローティングゲート電極３Ａ上に設けられることによって、フローティングゲート電極３Ａの上部に発生するカップリング容量が小さくなる。また、フローティングゲート電極３Ａの上部に、過剰な電界強度が印加されるのを、抑制できる。
それゆえ、本実施形態の第２の製造方法によって形成されたメモリセルＭＣは、フローティングゲート電極３Ａの上部の形状のばらつきに起因して、リーク特性の劣化やカップリング容量のばらつきが、生じにくくなる。
【００８１】
このように、第２の製造方法を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）を作製した場合においても、微細化に起因するメモリセルの素子特性の劣化を抑制したフラッシュメモリを提供できる。また、素子特性のばらつきを抑制したフラッシュメモリを提供できる。
【００８２】
（２） 第２の実施形態
図１４及び図１５を用いて、本発明の第２の実施形態について、説明する。尚、第１の実施形態で述べた要素と同一の要素については、同一符号を付し、詳細な説明については、必要に応じて行う。
【００８３】
（ａ） 構造
図１４を用いて、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造について、説明する。尚、本実施形態において、メモリセルＭＣのｙ方向（チャネル長方向）の断面構造は、図２に示す構造と同様であるため、ここでの説明は省略する。
【００８４】
図１４は、本実施形態に係るフラッシュメモリのメモリセルＭＣのｘ方向の断面構造を示している。
図１４に示すように、フローティングゲート電極３Ａ上には、絶縁体４Ａが設けられている。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。この絶縁体４Ａによって、フローティングゲート電極３Ａ上部とその上部と対向するコントロールゲート電極６Ａとの間に発生するカップリング容量は、非常に小さくなる。それゆえ、フローティングゲート電極３Ａ上部の形状に起因して、メモリセルのリーク耐性の劣化やカップリング容量のばらつくのを、抑制できる。
【００８５】
図１４に示すように、第２の実施形態で述べるメモリセルＭＣは、電極間絶縁膜５Ａが素子分離絶縁膜１０上においてスリットを有していることが、第１の実施形態のメモリセルと相違している。このように、スリットが素子分離絶縁膜１０上の電極間絶縁膜５Ａ内に設けられる結果として、電極間絶縁膜５Ａが、素子分離絶縁膜１０上で切断される。この構造において、電極間絶縁膜５Ａはｘ方向に隣接しているメモリセルで共通に用いられず、電極間絶縁膜５ＡがメモリセルＭＣ毎に独立して設けられている。
【００８６】
これによって、電荷が、電極間絶縁膜５Ａ内、特に、積層された絶縁膜５０，５１，５２の界面に沿って、あるメモリセルからそれに隣接しているメモリセルに移動することが、無くなる。これによって、本実施形態のメモリセルＭＣは、電極間絶縁膜５Ａ内の電荷の移動に起因して、メモリセルのしきい値電圧が変動することはない。それゆえ、メモリセルのデータリテンション特性が劣化するのを、防止できる。
【００８７】
また、本実施形態においては、素子分離絶縁膜１０上に、誘電率の高い電極間絶縁膜５Ａが存在しないので、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。それゆえ、その寄生容量によって引き起こされるメモリセル間の相互干渉が、抑制される。
【００８８】
さらに、本実施形態においては、コントロールゲート電極６Ａが素子分離絶縁膜１０上面に直接接触し、ｘ方向に隣接する２つのメモリセルＭＣ間の領域の全体が、導電材で満たされた構造となる。コントロールゲート電極６Ａに用いられる導電材（例えば、ポリシリコン又はシリサイド）は、シールド効果を有する。つまり、コントロールゲート電極６Ａが、ｘ方向に互いに隣接するメモリセルのフローティングゲート電極３Ａに対して、シールド材として機能する。このコントロールゲート電極６Ａのシールド効果によって、隣接するメモリセル間の相互干渉をさらに低減できる。
【００８９】
したがって、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）によれば、第１の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【００９０】
（ｂ） 製造方法
図１４及び図１５を用いて、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の製造方法においては、メモリセルのｘ方向に沿う断面の製造工程のみを図示する。また、第１の実施形態で述べた製造工程と共通の工程については、詳細な説明は省略する。
【００９１】
はじめに、図５及び図６に示す工程と同様の工程を用いて、半導体基板１表面に形成された絶縁膜２上に、メモリセルのフローティングゲート電極となる第１導電層３、絶縁体４が、順次形成される。尚、絶縁体４の膜厚は、後の工程で形成される積層絶縁膜（電極間絶縁膜）の膜厚よりも厚くなるように、形成される。
そして、フォトリソグラフィ技術及びＲＩＥ法を用いて、溝Ｕが半導体基板１内に形成された後、その溝Ｕ内に、素子分離絶縁膜１０が埋め込まれる。素子分離絶縁膜１０上面は、エッチバックにより、導電層３上面よりも半導体基板１側に後退される。
【００９２】
この後、図１５に示すように、電極間絶縁膜となる積層絶縁膜５が、絶縁体４上、素子分離絶縁膜１０上及び導電層３側面上に、形成される。そして、形成された電極間絶縁膜５に対して、異方性のＲＩＥ法を用いたエッチバックが施される。すると、積層絶縁膜５は、絶縁体４上面上及び素子分離絶縁膜１０上面上から除去される。すなわち、素子分離絶縁膜１０上の積層絶縁膜５に、スリットが形成される。その一方で、積層絶縁膜５は導電層３側面上に残存する。
これによって、電極間絶縁膜となる積層絶縁膜５が、絶縁体４上面上及び素子分離絶縁膜１０上面上において、スリットを有し、積層絶縁膜５が、フローティングゲート電極となる導電層３のｘ方向に沿う側面上のみに設けられた構造となる。
【００９３】
そして、図１４に示すように、コントロールゲート電極となる導電層６Ａが、例えば、ＣＶＤ法を用いて、絶縁体４Ａ上、素子分離絶縁膜１０上及び積層絶縁膜５Ａ上に形成される。上記のように、積層絶縁膜（電極間絶縁膜）５Ａが、絶縁体４Ａ上面及び素子分離絶縁膜上面上から除去されているので、導電層６Ａは、絶縁膜４Ａ上面と素子分離絶縁膜１０上面と直接接触した構造となる。
【００９４】
導電層６Ａが形成された後、図２及び図３に示す工程と同様の工程を用いて、ゲート加工され、メモリセルＭＣのコントロールゲート電極６Ａ及びフローティングゲート電極３Ａが形成される。これと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも形成される。そして、形成されたゲート電極３Ａ，６Ａ，３Ｂ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。
コントロールゲート電極６Ａに対してシリサイド処理が施された後、層間絶縁層１５，１６、コンタクトＳＣ，ＢＣ及びソース線／ビット線ＳＬ，ＢＬが順次形成される。
以上の工程によって、第２の実施形態に係るフラッシュメモリが完成する。
【００９５】
本発明の第２の実施形態の製造方法において、第１の実施形態と同様に、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成される。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚くなるように、形成される。
このように、本実施形態の製造方法においても、フローティングゲート電極３Ａ上に絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルを作製される。それゆえ、フローティングゲート電極３Ａ上部の電界集中に起因するリーク耐性の劣化や、フローティングゲート電極３Ａ上部の形状ばらつきに起因するメモリセルのカップリング容量のばらつきを、抑制できる。
【００９６】
また、本実施形態で述べた製造方法においては、スリットが素子分離絶縁膜１０上に設けられた電極間絶縁膜５Ａ内に形成されるため、電極間絶縁膜５Ａは、素子分離絶縁膜１０上で切断される。
このため、電極間絶縁膜５Ａ内の電荷が、あるメモリセルからそれに隣接するメモリセルに、電極間絶縁膜５Ａを構成している積層された絶縁膜５０，５１，５２の界面に沿って移動することはない。それゆえ、電極間絶縁膜５Ａ内の電荷の移動に起因して、メモリセルのデータリテンション特性が劣化するのを防止できる。
【００９７】
本発明の実施形態の製造方法においては、スリットが、素子分離絶縁膜１０上の電極間絶縁膜５Ａ内に形成され、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去される。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。また、素子分離絶縁膜１０上の電極間絶縁膜５Ａが除去されることによって、ｘ方向に隣接する２つのメモリセルＭＣ間の領域全体が、シールド効果を有するコントロールゲート電極６Ａで満たされる。それゆえ、隣接するメモリセル間の相互干渉を抑制できる。
【００９８】
したがって、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、第１の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制する不揮発性半導体メモリを提供できる。
【００９９】
（３） 第３の実施形態
図１６及び図１７を参照して、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造及び製造方法について、説明する。尚、第１及び第２の実施形態と同じ部材に関しては、同一の符号を付し、詳細な説明については必要に応じて行う。
【０１００】
（ａ） 構造
図１６を用いて、第３の実施形態に係るフラッシュメモリの構造について、説明する。尚、本実施形態において、メモリセルＭＣのｙ方向（チャネル長方向）の断面構造は、図２に示す構造と同様であるため、ここでの説明は省略する。
図１６は、本実施形態に係るフラッシュメモリのメモリセルＭＣのｘ方向の断面構造を示している。
【０１０１】
本実施形態においては、第２の実施形態と同様に、電極間絶縁膜５Ａは、絶縁体４Ａ上面上及び素子分離絶縁膜１０上面上において、スリットが設けられ、電極間絶縁膜５Ａが絶縁体４Ａ及び素子分離絶縁膜１０上で切断された構造になっている。尚、本実施形態においても、絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。
【０１０２】
本実施形態のメモリセルＭＣは、第２の絶縁体１２Ａが、素子分離絶縁膜１０上に形成されたスリット内に設けられた構造になっていることが、第２の実施形態のメモリセルと相違している。つまり、コントロールゲート電極６Ａと素子分離絶縁膜１０との間に、第２の絶縁体１２Ａが介在した構造になっている。
この絶縁体１２Ａの誘電率は、電極間絶縁膜５Ａの誘電率よりも小さい。より具体的には、絶縁体１２Ａの誘電率は、電極間絶縁膜５Ａが含んでいる絶縁膜５１の誘電率よりも小さい。絶縁体１２Ａには、例えば、シリコン酸化膜や低誘電率膜（Ｌｏｗ−ｋ膜）が用いられる。尚、第２の絶縁膜１２Ａは、第１の絶縁膜４Ａと異なる材料が用いられることが、好ましい。
【０１０３】
フローティングゲート電極３Ａのｘ方向の側面とコントロールゲート電極６Ａとの間のカップリング容量が確保されるように、コントロールゲート電極６Ａは、電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａの側面を覆っている。
本実施形態においても、膜厚が十分厚い絶縁体４Ａが、フローティングゲート電極３Ａ上に設けられているため、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に生じるカップリング容量は、非常に小さくなる。それゆえ、第１及び第２の実施形態と同様に、フローティングゲート電極３Ａ上部の形状に起因して、リーク耐性の劣化やカップリング容量のばらつきが、生じにくくなる。
【０１０４】
上記のように、本実施形態において、電極間絶縁膜５Ａは、ｘ方向に隣接しているメモリセルＭＣ間で共有されず、さらに、絶縁体１２Ａによって電気的に分離されている。これによって、電極間絶縁膜５Ａ内における電荷の移動に起因して、メモリセルのしきい値電圧は変動しない。それゆえ、本実施形態のメモリセルにおいては、メモリセルのデータリテンション特性の劣化を防止できる。
【０１０５】
そして、本実施形態においては、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去され、絶縁膜５１よりも小さい誘電率を有する絶縁体１２Ａが、素子分離絶縁膜１０上に設けられている。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因する寄生容量が無くなり、隣接するメモリセル間の相互干渉を低減できる。これは、特に、絶縁膜５１に高誘電体膜が用いられた場合に、有効である。
【０１０６】
したがって、本発明の第３の実施形態に係る不揮発性半導体メモリにおいては、第１及び第２の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【０１０７】
（ｂ） 製造方法
図１６及び図１７を用いて、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の製造方法においては、メモリセルのｘ方向に沿う断面の製造工程のみを図示する。また、第１及び第２の実施形態で述べた製造工程と共通の工程については、詳細な説明を省略する。
【０１０８】
はじめに、図１７に示すように、図１５に示す工程と同様の工程を用いて、積層絶縁膜５が、導電層３側面上、絶縁体４上及び素子分離絶縁膜１０上に形成される。そして、絶縁体４上及び素子分離絶縁膜上に形成された積層絶縁膜５は、例えば、異方性のＲＩＥ法によってエッチングされる。すなわち、絶縁体４上及び素子分離絶縁膜１０上の積層絶縁膜５内に、スリットが形成される。この際、導電層３のｘ方向の側面上には、積層絶縁膜５が残存する。
【０１０９】
続いて、第２の絶縁体１２が、例えば、ＣＶＤ法を用いて、絶縁体４上及び素子分離絶縁膜１０上に形成される。ｘ方向に隣接した導電層３間の領域は、この絶縁体１２によって埋め込まれる。この絶縁体１２の誘電率は、積層絶縁膜５を構成している絶縁膜５１（窒化シリコン膜又は高誘電体膜）の誘電率よりも小さい。
上記のように、積層絶縁膜５が素子分離絶縁膜１０上から除去されているので、絶縁体１２は、素子分離絶縁膜１０上面に直接接触するように、形成される。
【０１１０】
そして、例えば、ＲＩＥ法又はウェットエッチングを用いて、形成された絶縁体１２に対して選択的にエッチバックが施される。このエッチバックは、絶縁体１２が素子分離絶縁膜１０上に残存するように、実行される。これによって、図１６に示すように、絶縁体１２Ａが、素子分離絶縁膜１上に形成される。
【０１１１】
尚、図１６及び図１７に示すように、エッチバックを用いて、絶縁体１２が選択的に除去される場合、絶縁体４Ａが同一の条件下でエッチングされないように、絶縁体４Ａ及び絶縁体１２Ａには、それぞれ異なる材料を用いて、十分なエッチング選択比を確保することが好ましい。但し、この手法に限定されない。例えば、絶縁膜１２をＲＩＥ法やＣＭＰ法を用いて除去して、絶縁体４Ａの表面を露出させた後、露出した絶縁体４上のみをレジストで覆い、素子分離絶縁膜１０上の絶縁体１２を、エッチングしても良い。尚、絶縁体１２が、絶縁体４上に残存しても良い。
【０１１２】
絶縁体１２Ａが形成された後、図２及び図３に示す工程と同様の工程を用いて、コントロールゲート電極となる導電層６Ａが、ＣＶＤ法を用いて、電極間絶縁膜５Ａ上及び絶縁体４Ａ，１２Ａ上に形成される。
【０１１３】
そして、導電層及び絶縁体がゲート加工され、メモリセルＭＣのコントロールゲート電極６Ａ及びフローティングゲート電極３Ａが形成される。これと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも形成される。
形成されたゲート電極３Ａ，３Ｂ，６Ａ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。
【０１１４】
コントロールゲート電極にシリサイド処理が施された後、層間絶縁層１５，１６、コンタクトＳＣ，ＢＣ及びソース線／ビット線ＳＬ，ＢＬが順次形成される。
【０１１５】
以上の工程によって、第３の実施形態に係るフラッシュメモリが完成する。
【０１１６】
本発明の第３の実施形態の製造方法において、第１の実施形態と同様に、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルが作製される。それゆえ、フローティングゲート電極３Ａ上部の形状に起因するメモリセルＭＣのリーク耐性の劣化やメモリセルのカップリング容量のばらつきを、抑制できる。
【０１１７】
また、本実施形態の製造方法においては、第２の実施形態と同様に、素子分離絶縁膜１０上の電極間絶縁膜５Ａ内には、スリットが形成され、その結果として、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去されている。これによって、電極間絶縁膜５Ａ内の電荷が、あるメモリセルからそれに隣接するメモリセルに、電極間絶縁膜５Ａが含む積層された絶縁膜５０，５１，５２の界面に沿って移動することはない。それゆえ、メモリセルのデータリテンション特性が劣化するのを、防止できる。
【０１１８】
そして、本実施形態で述べた製造方法において、電極間絶縁膜が除去された素子分離絶縁膜１０上には、第２の絶縁体１２Ａが形成されている。この絶縁体１２Ａの誘電率は、電極間絶縁膜５Ａが含む絶縁膜５１の誘電率よりも低い。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。それゆえ、本実施形態のメモリセルにおいては、隣接するメモリセル間の相互干渉を抑制できる。
【０１１９】
したがって、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、第１及び第２の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制する不揮発性半導体メモリを提供できる。
【０１２０】
（４） 第４の実施形態
図１８及び図１９を参照して、本発明の第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造及び製造方法について、説明する。尚、第１乃至第３の実施形態と同じ部材に関しては、同一の符号を付し、詳細な説明については、必要に応じて行う。
【０１２１】
（ａ） 構造
図１８を用いて、第４の実施形態に係るフラッシュメモリの構造について、説明する。尚、本実施形態において、メモリセルＭＣのｙ方向（チャネル長方向）の断面構造は、図２に示す構造と同様であるため、ここでの説明は省略する。
図１８は、本実施形態に係るフラッシュメモリのメモリセルＭＣのｘ方向の断面構造を示している。
【０１２２】
図１８に示すように、本実施形態のメモリセルＭＣにおいて、第１の実施形態と同様に、フローティングゲート電極３Ａ上には、絶縁体４Ａが設けられている。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。これによって、フローティングゲート電極３Ａの上部とコントロールゲート電極６Ａとの間に生じるカップリング容量は、非常に小さくなる。それゆえ、本実施形態においても、フローティングゲート電極３Ａ上部の形状に起因して、メモリセルＭＣのリーク耐性の劣化やメモリセルのカップリング容量のばらつきが、生じにくくなる。
【０１２３】
また、本実施形態のメモリセルＭＣにおいて、電極間絶縁膜５Ａは、第２及び第３の実施形態と同様に、絶縁体４Ａ上及び素子分離絶縁膜１０上において、スリットを有し、電極間絶縁膜５Ａが絶縁体４Ａ上面上及び素子分離絶縁膜１０上面上で切断された構造になっている。それゆえ、本実施形態では、電荷が電極間絶縁膜５Ａ内の界面に沿って、あるメモリセルからそれに隣接するメモリセルに移動することは無くなる。これによって、メモリセルＭＣのデータリテンション特性が劣化するのを防止できる。
【０１２４】
そして、本実施形態においては、エアギャップＡＧが素子分離絶縁膜１０上に設けられていることが、第１乃至第３の実施形態と相違している。つまり、本実施形態のメモリセルＭＣは、コントロールゲート電極６Ａと素子分離絶縁膜１０との間は、空気で満たされる。尚、フローティングゲート電極３Ａのｘ方向の側面とコントロールゲート電極６Ａとの間のカップリング容量が確保されるように、コントロールゲート電極６Ａは、電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａの側面を覆っている。
【０１２５】
本実施形態のように、エアギャップＡＧが設けられることで、隣接するメモリセルＭＣ間で生じる電気的な相互作用を、抑制できる。特に、エアギャップＡＧの誘電率、つまり、空気の誘電率は、第２の実施形態の絶縁体１２Ａの誘電率よりも低い。そのため、隣接するメモリセル間の寄生容量は、２つのメモリセルＭＣ間にシールド材や絶縁体を設けた場合よりも、小さくなる。
それゆえ、本実施形態のメモリセルは、第２及び第３の実施形態よりも、メモリセルＭＣ間の相互干渉を抑制できる。
【０１２６】
したがって、本発明の第４の実施形態に係る不揮発性半導体メモリによれば、第１乃至第３の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【０１２７】
（ｂ） 製造方法
図１８及び図１９を用いて、本発明の第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の製造方法においては、メモリセルのｘ方向に沿う断面の製造工程のみを図示する。また、第１乃至第３の実施形態で述べた製造工程と共通の工程については、詳細な説明は省略する。
【０１２８】
はじめに、図１９に示すように、図１５に示す工程と同様の工程によって、電極間絶縁膜となる積層絶縁膜５が、例えば、ＲＩＥ法によって、絶縁体４上及び素子分離絶縁膜１０上から除去される。
この後、コントロールゲート電極となる導電層６３が、例えば、ＣＶＤ法を用いて、半導体基板１上に形成される。
【０１２９】
ここで、本実施形態においては、例えば、隣接するメモリセル間の間隔が、導電膜３及び絶縁体４の膜厚に対して小さくされるように形成され、その間隔に対するその膜厚の比であるアスペクト比が、大きくされる。この場合、導電層６３は、積層絶縁膜５の上部側面上にのみ堆積され、素子分離絶縁膜１０上には堆積されない。これは、互いに隣接する積層絶縁膜５上部において、導電層６３が素子分離絶縁膜１０上に堆積される前に、積層絶縁膜５側面上に堆積された導電層６３同士が接触し、素子分離絶縁膜１０上方の開口部がふさがるためである。これによって、エアギャップＡＧが、素子分離絶縁膜１０上に形成される。尚、形成されるメモリセルのカップリング容量を確保するため、積層絶縁膜５側面上に形成される導電層６３は、積層絶縁膜５を介して導電層３のｘ方向の側面を覆うように堆積される。
【０１３０】
そして、図２及び図３に示す工程と同様の工程を用いて、導電層及び絶縁体がゲート加工され、メモリセルＭＣのコントロールゲート電極６Ａ及びフローティングゲート電極３Ａが形成される。これと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも形成される。
そして、形成されたゲート電極３Ａ，３Ｂ，６Ａ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。この後、コントロールゲート電極６Ａに対して、シリサイド処理が実行される。このシリサイド処理（加熱処理）による金属原子の拡散及び導電層の再結晶化によって、図１９中に示される導電層６３同士の接合面（シーム）Ｚは消失する。
この後、層間絶縁層１５，１６、コンタクトＳＣ，ＢＣ及びソース線／ビット線ＳＬ，ＢＬが順次形成される。
【０１３１】
以上の製造工程によって、本実施形態に係るフラッシュメモリが完成する。
【０１３２】
本発明の第４の実施形態の製造方法において、第１の実施形態と同様に、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルが作製される。それゆえ、本実施形態のメモリセルＭＣは、フローティングゲート電極３Ａ上部の形状に起因するリーク耐性の劣化及びカップリング容量のばらつきを抑制できる。
【０１３３】
また、本実施形態で述べた製造方法においては、第２及び第３の実施形態と同様に、電極間絶縁膜５Ａは、素子分離絶縁膜１０上でスリットが形成され、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去されている。これによって、電極間絶縁膜５Ａ内の電荷が、あるメモリセルからそれに隣接するメモリセルに、電極間絶縁膜５Ａが含む積層された絶縁膜５０，５１，５２の界面に沿って移動することはない。それゆえ、電荷の移動によるメモリセルのデータリテンション特性の劣化を抑制できる。
【０１３４】
また、本実施形態の製造方法において、素子分離絶縁膜１０上に、エアギャップＡＧが形成される。このエアギャップの誘電率は、電極間絶縁膜５Ａが含む絶縁膜５１（窒化シリコン膜又は高誘電体膜）の誘電率よりも低い。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。それゆえ、隣接するメモリセル間の相互干渉を抑制できる。
【０１３５】
したがって、本発明の第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、第１乃至第３の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制する不揮発性半導体メモリを提供できる。
【０１３６】
（５） 変形例
図２０乃至図２２を参照して、本発明の第１乃至第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の変形例について、説明する。尚、第１乃至第４の実施形態と同様の部材に関しては、同一の符号を付し、詳細な説明については、必要に応じて行う。
【０１３７】
上述のように、データリテンション特性の劣化は、電荷が電極間絶縁膜５Ａを構成している絶縁膜５１と絶縁膜５０，５２との界面に沿って、あるメモリセルからそれに隣接するメモリセルに移動することによって、生じる。また、隣接するメモリセル間の相互干渉は、主に、誘電率が高い高誘電率絶縁膜５１によって引き起こされる。
【０１３８】
これらを抑制するため、第２乃至第４の実施形態においては、素子分離絶縁膜１０上の電極間絶縁膜５Ａ内に、スリットが設けられ、その結果として、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去されていた。
【０１３９】
但し、素子分離絶縁膜１０上において、電極間絶縁膜５Ａが、その内部に界面を含まなければ、データリテンション特性の劣化を抑制できる。それと共に、素子分離絶縁膜１０上において、電極間絶縁膜５Ａが、誘電率が高い絶縁膜５１を含んでいなければ、隣接するメモリセルＭＣ間の相互干渉を低減できる。
【０１４０】
即ち、図２０に示すように、絶縁膜５１が素子分離絶縁膜１０上から除去されていれば、積層構造の電極間絶縁膜５Ａが含んでいる最下層の絶縁膜（例えば、シリコン酸化膜）５０は、素子分離絶縁膜１０上に残存していても良い。この場合においても、電極間絶縁膜５Ａは、素子分離絶縁膜１０上において、積層構造による界面を含まなくなる。それゆえ、本偏見例においても、電荷の移動を防止することができる。
【０１４１】
また、上述のように、絶縁膜５０には、例えば、シリコン酸化膜が用いられ、その誘電率は小さい。それゆえ、このシリコン酸化膜５０が素子分離絶縁膜１０上に残存していても、隣接するメモリセルＭＣ間の相互干渉に対する影響は小さい。それゆえ、本変形例においても、隣接するメモリセルＭＣ間の相互干渉を抑制できる。
【０１４２】
また、絶縁体４Ａ上に、絶縁膜５１を含んでいる電極間絶縁膜５Ａが設けられていても、絶縁体４Ａの膜厚が十分厚ければ、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量は、十分に小さくなる。それゆえ、図２１に示すように、素子分離絶縁膜１０上の電極間絶縁膜５Ａが除去されていれば、電極間絶縁膜５Ａが、絶縁体４Ａ上に設けられていてもよい。
【０１４３】
また、図２２に示すように、絶縁体４Ａ上に、電極間絶縁膜５Ａの最下層の絶縁膜５１が残存していてもよい。
【０１４４】
以上のように、図２０乃至図２２に示す構造のメモリセルＭＣであっても、第１乃至第４の実施形態で述べた効果と、同様の効果が得られるのはもちろんである。
【０１４５】
３． その他
本発明の実施形態によれば、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【０１４６】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４７】
【図１】フラッシュメモリのメモリセルアレイの構造を説明するための平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】メモリセルの構造の一例を示す断面図。
【図５】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図６】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図７】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図８】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図９】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１０】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１１】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１２】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１３】メモリセルの構造の一例を示す断面図。
【図１４】第２の実施形態に係るフラッシュメモリの構造を説明するための断面図。
【図１５】第２の実施形態に係る製造方法の一工程を説明するための断面図。
【図１６】第３の実施形態に係るフラッシュメモリの構造を説明するための断面図。
【図１７】第３の実施形態に係る製造方法の一工程を説明するための断面図。
【図１８】第４の実施形態に係るフラッシュメモリの構造を説明するための断面図。
【図１９】第４の実施形態に係る製造方法の一工程を説明するための断面図。
【図２０】変形例を説明するための断面図。
【図２１】変形例を説明するための断面図。
【図２２】変形例を説明するための断面図。
【符号の説明】
【０１４８】
１：半導体基板、２Ａ：トンネル絶縁膜、３Ａ：フローティングゲート電極、４Ａ：第１の絶縁体、５Ａ：電極間絶縁膜、６Ａ：コントロールゲート電極、７Ａ，７Ｄ，７Ｓ：ソース／ドレイン拡散層、１０：素子分離絶縁膜、１２：第２の絶縁体、ＡＧ：エアギャップ。
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を有し、近年では、携帯オーディオ機器など、様々な電子機器に使用されはじめている。
【０００３】
ＮＡＮＤ型フラッシュメモリは記憶容量を大きくするため、メモリセルの微細化が推し進められている。メモリセルの微細化が推進されるにつれて、これまでの素子サイズでは問題とはならなかった素子特性の劣化が、微細化されたメモリセルでは顕著に現れはじめ、その劣化が、メモリセル及びフラッシュメモリ全体の動作に大きな影響を及ぼしている。
【０００４】
例えば、通常のフラッシュメモリにおいて、ワード線の延在方向に隣接するメモリセルは、電極間絶縁膜及びワード線としてのコントロールゲート電極を共有している。電極間絶縁膜が積層構造を有する場合、電子が積層された２つの絶縁膜界面を移動することが知られている（例えば、特許文献１参照）。この電荷の移動が、ワード線延在方向に隣接するメモリセルに対して、メモリセルのしきい値電圧（データ）の変動を引き起こし、メモリセルのデータリテンション特性が劣化する。メモリセルの微細化に伴って、隣接セルの間隔も小さくなるため、データリテンション特性の劣化も顕著になっている。
【特許文献１】特開２００１−１６８３０６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、微細化に伴うメモリセルの素子特性の劣化を抑制する技術を提案する。
【課題を解決するための手段】
【０００６】
本発明の例に関わる不揮発性半導体メモリは、第１方向に隣接する素子分離絶縁膜が埋め込まれた素子分離領域によって区画される素子領域と、前記素子領域内に設けられた２つの拡散層と、前記２つの拡散層間の前記素子領域表面上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられるフローティングゲート電極と、前記フローティングゲート電極の上面上に設けられる第１の絶縁体と、前記第１の絶縁体上、前記フローティングゲート電極の前記第１方向の側面上及び前記素子分離絶縁膜上に設けられた電極間絶縁膜と、前記第１方向に延在し、前記第１の絶縁体及び前記電極間絶縁膜を介して、前記フローティングゲート電極を覆うコントロールゲート電極と、を具備し、前記第１の絶縁体の膜厚は、前記電極間絶縁膜の膜厚よりも厚く、前記電極間絶縁膜は、前記第１の絶縁体上又は前記素子分離絶縁膜上のうち少なくともいずれか一方において、スリットを有している、ことを備える。
【発明の効果】
【０００７】
本発明によれば、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【０００９】
１． 概要
本発明の実施形態は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。本発明の実施形態において、フラッシュメモリを構成するメモリセルは、フローティングゲート電極上にコントロールゲート電極が積層されたスタックゲート構造を有している。
【００１０】
メモリセルのフローティングゲート電極のチャネル幅方向（第１の方向）の側面上には、電極間絶縁膜が設けられる。この電極間絶縁膜を介して、フローティングゲート電極のチャネル幅方向の側面は、コントロールゲート電極によって覆われる。
【００１１】
フローティングゲート電極の上面上には、第１の絶縁体が設けられ、この絶縁体がフローティングゲート電極上面とコントロールゲート電極との間に介在した構造になっている。第１の絶縁体の膜厚は、電極間絶縁膜の膜厚よりも厚い。
【００１２】
本発明の実施形態のメモリセルは、絶縁体がフローティングゲート電極上部とコントロールゲート電極との間に設けられることによって、フローティングゲート電極上部とコントロールゲート電極との間にカップリング容量が小さくなる。
【００１３】
それゆえ、本発明の実施形態によれば、フローティングゲート電極の上部の形状に起因するメモリセルのリーク耐性の劣化やカップリング容量のばらつきは、生じにくい。
【００１４】
また、本発明の実施形態において、電極間絶縁膜はスリットを有している。このスリットは、フローティングゲート電極上に設けられた絶縁体上もしくは素子分離絶縁膜上のうち、少なくともいずれか一方において、電極間絶縁膜内に設けられる。
このように、スリットが電極間絶縁膜内に設けられることで、電荷が電極間絶縁膜内を移動するのを抑制できる。それゆえ、その電荷の移動に起因して、メモリセルのデータリテンション特性が劣化することが、低減される。
【００１５】
また、スリットが、素子分離絶縁膜上の電極間絶縁膜が設けられた場合には、チャネル幅方向に隣接する２つのメモリセル間において、電極間絶縁膜が除去された構造となる。それゆえ、電極間絶縁膜に起因する寄生容量は低減され、チャネル幅方向に隣接する２つのメモリセル間の相互干渉が抑制される。
【００１６】
以上のように、本発明の実施形態に係る不揮発性半導体メモリによれば、メモリセルの素子特性の劣化を抑制できる。
【００１７】
２． 実施形態
（１） 第１の実施形態
（ａ） 構造
図１乃至図３を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリの構造について、説明する。本実施形態においては、不揮発性半導体メモリとして、フラッシュメモリを例に、説明する。
【００１８】
図１は、フラッシュメモリのメモリセルアレイの平面図を示している。図２は図１のＩＩ−ＩＩ線に沿う断面図であり、図３は図１のＩＩＩ−ＩＩＩ線に沿う断面図である。尚、図２は、メモリセルＭＣのチャネル幅方向（ｘ方向）に対応し、図３はメモリセルＭＣのチャネル長（ｙ方向）に対応している。
【００１９】
図１に示すように、フラッシュメモリのメモリセルアレイにおいて、半導体基板１表面領域は、素子分離領域ＳＴＩと、ｘ方向（第１の方向）に隣接している２つの素子分離領域に挟み込まれた素子領域（アクティブ領域）ＡＡから構成されている。素子分離領域ＳＴＩと素子領域ＡＡはｙ方向（第２の方向）に延びている。素子領域ＡＡ上には、複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが設けられる。素子分離領域ＳＴＩには、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離絶縁膜が設けられている。
【００２０】
複数のメモリセルＭＣは、素子領域ＡＡ上に配置され、ｘ方向と直行するｙ方向に沿って直列接続されている。以下、直列接続された複数のメモリセルのことを、メモリセルストリングと呼ぶ。
【００２１】
そして、このメモリセルストリングの一端及び他端には、選択トランジスタＳＴＤ，ＳＴＳが配置され、その選択トランジスタＳＴＤ，ＳＴＳは隣接するメモリセルに直列接続された構成となっている。以下では、メモリセルストリングとその一端及び他端にそれぞれ接続された選択トランジスタＳＴＤ，ＳＴＳを含む構成のことを、メモリセルユニットと呼ぶ。
【００２２】
ｘ方向に隣接している複数のメモリセルＭＣは、ｘ方向に延びているワード線ＷＬ１〜ＷＬｎにそれぞれ接続されている。ｘ方向に隣接している選択トランジスタＳＴＤ，ＳＴＳは、ｘ方向に延びている選択ゲート線ＳＧＬ１，ＳＧＬ２にそれぞれ接続されている。
【００２３】
１つのメモリセルユニットの一端には、ｙ方向に延びている１つのビット線（図示せず）が、ビット線コンタクトＢＣを経由して、接続される。また、１つのメモリセルユニットの他端には、ｘ方向に延びている１つのソース線（図示せず）が、ソース線コンタクトＳＣを経由して、接続される。
【００２４】
図２及び図３に示すように、本実施形態で用いられるメモリセルＭＣは、フローティングゲート電極３Ａ上にコントロールゲート電極６Ａが積層されたスタックゲート構造のＭＩＳ（Metal-Insulator-Semiconductor）トランジスタである。
半導体基板１（素子領域ＡＡ）内には、ウェル領域（図示せず）が設けられている。メモリセルＭＣは、このウェル領域上に、形成される。
【００２５】
ゲート絶縁膜２Ａは、半導体基板１表面上に設けられる。メモリセルＭＣにおいて、このゲート絶縁膜２Ａはトンネル絶縁膜として機能する。以下、メモリセルＭＣのゲート絶縁膜２Ａのことをトンネル絶縁膜２Ａと呼ぶ。
【００２６】
フローティングゲート電極３Ａは、半導体基板１表面のトンネル絶縁膜２Ａ上に設けられている。このフローティングゲート電極３Ａは、メモリセルに書き込まれたデータを保持するための電荷蓄積層として機能し、例えば、ポリシリコン膜から構成されている。
【００２７】
ｘ方向に互いに隣り合うメモリセルＭＣにおいて、それらのフローティングゲート電極３Ａは、半導体基板内に埋め込まれた素子分離絶縁膜１０によって、電気的に絶縁されている。素子分離絶縁膜１０の上端は、フローティングゲート電極３Ａの上端よりも、半導体基板１側に後退している。
【００２８】
フローティングゲート電極３Ａ上面上には、第１の絶縁体４Ａが設けられている。また、フローティングゲート電極３Ａのｘ方向に沿う側面上には、電極間絶縁膜５Ａが設けられている。尚、電極間絶縁膜５Ａは、素子分離絶縁膜１０上にも設けられている。
【００２９】
電極間絶縁膜５Ａは、スリットを有している。図２及び図３に示す例において、電極間絶縁膜５Ａ内に設けられたスリットは、絶縁体４Ａ上面上に設けられている。このスリットによって、メモリセルＭＣは、絶縁体４Ａ上面が電極間絶縁膜５Ａによって覆われない構造になっている。
また、電極間絶縁膜５Ａは、例えば、複数の絶縁膜５０，５１，５２を含む積層構造を有している。図２及び図３に示す例では、電極間絶縁膜５Ａの構造は、絶縁膜５１が、２つの絶縁膜５０，５２に挟み込まれた構造になっている。積層構造の電極間絶縁膜５Ａの膜厚Ｔ２は、例えば、８ｎｍ〜２０ｎｍ程度である。
絶縁膜５１には、例えば、窒化シリコン（ＳｉＮ）、または、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ5）、酸化ランタニウム（Ｌａ２Ｏ３）、ＬａＬｉＯ３、酸化ジルコニア（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）などの高誘電体膜が用いられる。尚、上記の酸化膜からなる高誘電体膜内に、さらに、窒素やシリコンを含んでいても良い。
絶縁膜５０，５２は、例えば、絶縁膜５１よりも誘電率が低い絶縁膜であって、主に、シリコン酸化膜が用いられる。尚、絶縁膜５１が高誘電体膜である場合には、絶縁膜５０，５２は、シリコン窒化膜を用いてもよい。
尚、本実施形態において、電極間絶縁膜５Ａは３層構造を有しているが、これに限定されず、複数の絶縁膜が４層以上に積層された構造でもよいのは、もちろんである。また、電極間絶縁膜５Ａは、高誘電体膜の単層膜でもよい。
【００３０】
絶縁体４Ａは、例えば、シリコン酸化膜、シリコン窒化膜、或いは、アルミニウム酸化膜のうち少なくともいずれか１つが用いられる。尚、絶縁体４Ａに用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。絶縁体４Ａにシリコン窒化膜が用いられた場合には、その膜厚Ｔ１は、例えば、２０ｎｍ以上、４０ｎｍ以下、且つ、電極間絶縁膜５Ａの膜厚より厚くなるように形成される。尚、絶縁体４Ａのｘ方向の側面上には、例えば、電極間絶縁膜５Ａが設けられている。
【００３１】
ここで、図４に示すように、素子分離絶縁膜１０及び電極間絶縁膜５Ａに対する加工条件によって、絶縁体４Ａの上面の中央部が平坦で、絶縁体４Ａの上面の端部が曲面となって、絶縁体４Ａの形状がほぼ台形状になる場合がある。この場合、絶縁体４Ａの膜厚Ｔ１は、絶縁体４Ａの下面と絶縁体４Ａの上面の最も上側（ビット線ＢＬ側）の位置までの厚さである。また、電極間絶縁膜５Ａの膜厚Ｔ２は、フローティングゲート電極３Ａの側面上に形成された電極間絶縁膜５Ａの厚さである。
【００３２】
コントロールゲート電極６Ａは、絶縁体４Ａ及び電極間絶縁膜５Ａ上に、設けられている。コントロールゲート電極６Ａは、電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａのｘ方向に沿う側面を覆っている。尚、上記のように、が絶縁体４Ａ上において、電極間絶縁膜５Ａ内にスリットが設けられているため、コントロールゲート電極６Ａは絶縁体４Ａ上面に直接接触している。
このコントロールゲート電極６Ａは、電気抵抗を減らすため、例えば、シリサイド膜が用いられている。但し、それに限定されるものではなく、コントロールゲート電極６Ａは、ポリシリコン膜の単層構造や、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜とが積層された２層構造（ポリサイド構造）となってもよい。
シリサイド膜としては、例えば、タングステンシリサイド膜（ＷＳｉ２）、モリブデンシリサイド膜（ＭｏＳｉ２）、コバルトシリサイド膜（ＣｏＳｉ２）、チタンシリサイド膜（ＴｉＳｉ２）及びニッケルシリサイド膜（ＮｉＳｉ２）などが用いられる。
【００３３】
コントロールゲート電極６Ａはワード線ＷＬとして機能し、ｘ方向に隣接するメモリセル間で共有されている。そのため、コントロールゲート電極６Ａは、フローティングゲート電極３Ａ上だけではなく、電極間絶縁膜４を介して、素子分離絶縁膜１０上にも設けられている。
【００３４】
半導体基板１内には拡散層７Ａが設けられ、拡散層７ＡはメモリセルＭＣのソース／ドレイン領域として機能する。以下では、この拡散層７Ａのことを、ソース／ドレイン拡散層と呼ぶ。ソース／ドレイン拡散層７Ａは、ｙ方向（チャネル長方向）に互いに隣接するメモリセルＭＣで共有されている。これによって、複数のメモリセルＭＣが直列接続され、１つのメモリセルストリングが構成される。
【００３５】
直列接続された複数のメモリセルＭＣ（メモリセルストリング）の一端及び他端には、選択トランジスタＳＴＤ，ＳＴＳがそれぞれ設けられている。
【００３６】
選択トランジスタＳＴＤ，ＳＴＳは、メモリセルＭＣと同時工程で形成される。そのため、選択トランジスタＳＴＤ，ＳＴＳのゲート構造もメモリセルＭＣと同様に、上部ゲート電極６Ｂが、絶縁体４Ｂ及び電極間絶縁膜５Ｂを介して、下部ゲート電極３Ａ上に積層された構造となっている。下部ゲート電極３Ｂは、フローティングゲート電極３Ａと同じ構成を有し、上部ゲート電極６Ｂは、コントロールゲート電極６Ｂと同じ構成を有している。
但し、選択トランジスタＳＴＤ，ＳＴＳにおいて、絶縁体４Ｂは開口部Ｑを有し、この開口部Ｑを介して、上部ゲート電極６Ｂとゲート絶縁膜２Ｂ上の下部ゲート電極３Ｂが接続されている。
【００３７】
拡散層７Ａ，７Ｄ，７Ｓは、選択トランジスタＳＴＤ，ＳＴＳのソース／ドレイン領域として機能する。選択トランジスタＳＴＤ，ＳＴＳは、ソース／ドレイン拡散層７Ａをｙ方向に隣接するメモリセルＭＣと共有している。これによって、複数のメモリセルＭＣと選択トランジスタＳＴＤ，ＳＴＳとがｙ方向に沿って直列接続され、１つのメモリセルユニットが構成される。
【００３８】
メモリセルユニットのドレイン側に設けられた選択トランジスタＳＴＤにおいて、その選択トランジスタＳＴＤのドレイン拡散層７Ｄは、層間絶縁層１５内に埋め込まれたビット線コンタクト部ＢＣに接続されている。そして、このビット線コンタクトＢＣは、層間絶縁層１６内に設けられたメタル配線Ｍ０及びビアコンタクトＶＣを経由して、ビット線ＢＬに接続される。
【００３９】
また、メモリセルユニットのソース側に設けられた選択トランジスタＳＴＳにおいて、その選択トランジスタのソース拡散層７Ｓは、層間絶縁層１５内に埋め込まれたソース線コンタクトＳＣを介して、ソース線ＳＬに接続される。
【００４０】
図２及び図３に示すように、本発明の第１の実施形態に係る不揮発性半導体メモリとしてのフラッシュメモリは、フローティングゲート電極３Ａの上面上に、第１の絶縁体４Ａが設けられ、この絶縁体４Ａの膜厚Ｔ１が、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚いことを特徴とする。その結果、電極間絶縁膜５Ａが、フローティングゲート電極３Ａの上面に直接接触するように形成された場合と比較して、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に印加される電界強度を緩和及び低減できる。
【００４１】
また、本実施形態において、電極間絶縁膜５Ａは、絶縁体４Ａ上において、スリットが設けられている。図２及び図３に示す例では、電極間絶縁膜５Ａが有するスリットは、絶縁体４Ａ上に設けられている。この例においては、スリットによって、電極間絶縁膜５Ａは絶縁体４Ａ上面上で切断され、絶縁体４Ａ上面から除去されている。
【００４２】
本実施形態のように、フローティングゲート電極３Ａ上部とその上部と対向するコントロールゲート電極６Ａとの間に生じるカップリング容量が、フローティングゲート電極３Ａ側部とその側部と対向するコントロールゲート電極６Ａとの間に生じるカップリング容量と比較して、非常に小さくなる。
本実施形態においては、電荷蓄積層であるフローティングゲート電極３Ａに電荷を注入する又はフローティングゲート電極３Ａから電荷を放出するためのカップリング容量は、フローティングゲート電極３Ａのｘ方向（チャネル幅方向）の側部とその側部と対向するコントロールゲート電極６Ａとの間に発生する容量によって、確保されている。尚、メモリセルのカップリング容量を確保するため、膜厚が厚いフローティングゲート電極３Ａを用いて、そのフローティングゲート電極３Ａのｘ方向の側面とコントロールゲート電極６Ａとの対向面積を大きくすることが好ましい。
【００４３】
このように、本実施形態におけるフラッシュメモリのメモリセルＭＣは、フローティングゲート電極３Ａ側部のカップリング容量を主に利用して、データの書き込み／消去を実行する。このため、メモリセルの微細化によりフローティングゲート電極３Ａ上部の曲率半径が小さくなる場合においても、コントロールゲート電極６Ａとフローティングゲート電極３Ａ上部との間に絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部に電界が集中するのを抑制できる。その結果として、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に印加される電界強度を低減できる。
それゆえ、本実施形態においては、メモリセルのリーク耐性が、メモリセルの微細化に伴って劣化するのを、防止できる。
【００４４】
また、本実施形態のメモリセルは、フローティング電極３Ａの上部は、メモリセルのカップリング容量に大きく寄与しなくなる。このため、フローティングゲート電極３Ａ上部の形状ばらつきによって、メモリセルアレイ内に設けられる複数のメモリセルのカップリング容量がばらつくのを低減できる。それゆえ、本実施形態においては、メモリセルの書き込み電位や消去電位など、メモリセルの素子特性のばらつきを抑制できる。
【００４５】
さらに、絶縁膜５１に高誘電体膜を用いた場合、誘電率の高い絶縁膜５１が絶縁体４Ａ上面上から除去されているため、この高誘電体膜に起因して、カップリング容量がばらつくのを低減でき、メモリセルの素子特性がばらつくのを抑制できる。
【００４６】
したがって、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）によれば、微細化に伴うメモリセルの素子特性の劣化を抑制できる。また、本実施形態によれば、素子特性のばらつきを抑制することも可能である。
【００４７】
（ｂ） 第１の製造方法
以下、図２乃至図９を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法の一例について、説明する。図２、図５、図７及び図９は、メモリセルアレイのｙ方向に沿う断面を示している。また、図３、図６、図８及び図１０は、メモリセルアレイのｘ方向に沿う断面を示している。
【００４８】
はじめに、図５及び図６に示すように、半導体基板１表面に、メモリセルのトンネル絶縁膜となる絶縁膜２が、例えば、熱酸化法を用いて形成される。この絶縁膜２は、選択トランジスタのゲート絶縁膜にもなる。
絶縁膜２上には、メモリセルのフローティングゲート電極及び選択トランジスタの下部ゲート電極となる第１の導電層３が、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、形成される。この導電層３は、例えば、ポリシリコン層である。
【００４９】
そして、第１の絶縁体４が、例えばＣＶＤ法を用いて、導電層３上に堆積される。絶縁体４は、例えば、酸化シリコン膜、窒化シリコン膜及び酸化アルミニウム膜のうち少なくともいずれか１つを用いることができる。尚、絶縁体４に用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。絶縁体４の膜厚は、後の工程で形成される電極間絶縁膜の膜厚よりも厚くなるように、形成される。例えば、絶縁体４にシリコン窒化膜が用いられた場合には、膜厚Ｔ２は、例えば、２０ｎｍ以上、５０ｎｍ以下である。
【００５０】
続いて、フォトリソグラフィ技術を用いて、絶縁体４がパターニングされる。形成されたパターンに基づいて、導電層３、絶縁膜２及び半導体基板１が、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、順次エッチングされ、ｙ方向に延在する溝Ｕが、半導体基板１内に形成される。この溝Ｕ内に、素子分離絶縁膜１０が埋め込まれ、これによって、素子分離領域ＳＴＩとその領域ＳＴＩによって区画された素子領域ＡＡが形成される。
そして、素子分離絶縁膜１０の上面は、絶縁体４の上面と一致するように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化される。平坦化処理の後、例えば、ＲＩＥ法を用いたエッチバックによって、素子分離絶縁膜１０の上面がエッチングされる。これによって、素子分離絶縁膜１０の上面は、フローティングゲート電極となる第１の導電層３の上面よりも、半導体基板１側に後退され、導電層３のｘ方向の側面は露出する。
【００５１】
ここで、平坦化処理の後、例えば、ＲＩＥ法を用いたエッチバックによって、絶縁体４の上部もエッチングされる場合がある。この場合、絶縁体４の上面の端部が曲面となる。この後、後述する絶縁体４上の絶縁膜５に対するエッチングによって、絶縁体４の上部は、ほぼ平坦になる。この結果として、絶縁体４の形状は、図４に示すように、ほぼ台形状になる。
【００５２】
図７及び図８に示すように、電極間絶縁膜となる絶縁膜５が、絶縁体４上及び素子分離絶縁膜１０上に、形成される。この絶縁膜５は、導電層３のｘ方向に沿う側面上を覆っている。絶縁膜５は、例えば、積層構造を有し、以下では、メモリセルの電極間絶縁膜となる積層構造の絶縁膜５のことを、積層絶縁膜５と呼ぶ。
【００５３】
積層絶縁膜５は、図７及び図８に示す例においては、３層構造を有している。積層絶縁膜５は、高誘電率絶縁膜５１が、２つの絶縁膜５０，５２に挟まれた構造となっている。絶縁膜５１には、この絶縁膜５１の誘電率が、絶縁膜５０，５２よりも高い材料が用いられる。
積層絶縁膜５の最下層の絶縁膜（第１の絶縁膜）５０は、例えば、ＣＶＤ法を用いて、素子分離絶縁膜１０上、絶縁体４上及び導電層３のｘ方向の側面上に形成される。絶縁膜５０は、例えば、シリコン酸化膜が用いられる。
絶縁膜５１は、例えば、ＡＬＤ（Atomic Layer Deposition）法やＣＶＤ法を用いて、絶縁膜５０上に形成される。絶縁膜５１には、例えば、窒化シリコン（ＳｉＮ）や、高誘電体膜（Ｈｉｇｈ−ｋ膜）が用いられる。高誘電体膜には、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ5）、酸化ランタニウム（Ｌａ２Ｏ３）、ＬａＬｉＯ３、酸化ジルコニア（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）などが用いられる。尚、高誘電体膜を構成する酸化膜内に、さらに、窒素やシリコンを含んでいても良い。
積層絶縁膜５の最上層の絶縁膜（第２の絶縁膜）５２は、例えば、ＣＶＤ法を用いて、絶縁膜５１上に形成される。絶縁膜５２は、例えば、シリコン酸化膜が用いられる。ここで、積層絶縁膜５の膜厚は、絶縁体４の膜厚よりも薄くなるように形成されている。例えば、積層絶縁膜５の膜厚は、１０ｎｍ程度になっている。
【００５４】
そして、積層絶縁膜５上に、第２の導電層６１が形成される。導電層６１の上面は、例えば、ＲＩＥ法により、選択的にエッチングされ、絶縁体４上の積層絶縁膜５の上面が露出される。この際、素子分離絶縁膜１０上方は、導電層６１によって覆われている。
尚、ここでは、ＲＩＥ法を用いて、積層絶縁膜５上を覆う導電層６１を除去したが、これに限定されない。例えば、積層絶縁膜５上面をストッパとしたＣＭＰ法によって、導電層６１を除去し、積層絶縁膜５上面を露出させても良い。
【００５５】
図９及び図１０に示すように、例えば、ＲＩＥ法によって、絶縁体４上の積層絶縁膜５が選択的に除去され、絶縁体４の上面が露出する。これによって、後の工程で、電極間絶縁膜となる積層絶縁体５が、絶縁体４上で切断された構造、すなわち、絶縁体４上の積層絶縁体５にスリットが形成された構造になる。
【００５６】
そして、選択トランジスタ形成領域において、開口部Ｑが絶縁体４内に形成され、導電層３上面が露出される。
【００５７】
続いて、上面が露出した絶縁体４上及び導電層６１上に、第３の導電層６２が、例えば、ＣＶＤ法を用いて、形成される。第３の導電層６２は、例えば、ポリシリコンが用いられる。選択トランジスタ形成領域内において、この導電層６２は、開口部Ｑを経由して、導電層３に接触する。
【００５８】
この後、図２及び図３に示すように、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが、それぞれ所定のゲートサイズ（ゲート長）となるように、フォトリソグラフィ技術によって、パターニングされる。そのパターンに基づいて、導電層及び絶縁体が、例えば、ＲＩＥ法により順次エッチングされる。
【００５９】
これによって、メモリセルＭＣのフローティングゲート電極３Ａ及びコントロールゲート電極６Ａが、半導体基板１表面のトンネル絶縁膜２Ａ上に形成される。
【００６０】
本実施形態においては、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成され、絶縁体４Ａがフローティングゲート電極３Ａとコントロールゲート電極５Ａとの間に介在している。また、積層構造の電極間絶縁膜５Ａは、フローティングゲート電極３Ａのｘ方向の側面上に形成される。この電極間絶縁膜５Ａを介して、コントロールゲート電極５Ａがフローティングゲート電極３Ａのｘ方向に沿う側面を覆っている。
【００６１】
メモリセルＭＣのゲート電極３Ａ，６Ａと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも、半導体基板１表面のゲート絶縁膜２Ｂ上に形成される。選択トランジスタＳＴＤ，ＳＴＳにおいては、上部ゲート電極６Ｂが、開口部Ｑを経由して、ゲート絶縁膜２Ｂ上の下部ゲート電極３Ｂに接触している。
【００６２】
そして、ゲート電極３Ａ，３Ｂ，６Ａ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。これによって、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが、メモリセルアレイ内にそれぞれ形成される。
【００６３】
ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが形成された後、半導体基板１上に、ゲート電極３Ａ，３Ｂ，６Ａ，６Ｂを覆う絶縁膜が形成される。そして、その絶縁膜は、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂの上面が露出するように、エッチングされる。そして、例えば、金属層（ニッケル（Ｎｉ）膜）が、露出したコントロールゲート電極６Ａ及び上部ゲート電極６Ｂ上に堆積され、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂに対して、シリサイド処理が施される。このシリサイド処理によって、金属原子（例えば、Ｎｉ原子）が、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂ内に熱拡散され、コントロールゲート電極６Ａ及び上部ゲート電極６Ｂは、ポリシリコン層からシリサイド層になる。尚、このシリサイド処理は、導電層が１つのシリサイド層となるように、導電層６全体をシリサイド化しても良いし、或いは、ポリサイド構造となるように、導電層６の上部のみをシリサイド化してもよい。
【００６４】
シリサイド処理の後、露出したコントロールゲート電極６Ａ及び上部ゲート電極６Ｂの上面を覆うように、絶縁膜が、ＣＶＤ法を用いて、再度堆積され、第１の層間絶縁層１５が形成される。
【００６５】
そして、層間絶縁層１５に対して平坦化処理が実行された後、コンタクト形成領域内において、ソース線／ビット線コンタクトＳＣ，ＢＣが、拡散層７Ｄ，７Ｓに直接接触するように絶縁層１５内に埋め込まれる。
【００６６】
そして、ソース線ＳＬ及びメタル配線Ｍ０が、ソース線／ビット線コンタクトＳＣ，ＢＣにそれぞれ電気的に接続するように、層間絶縁層１５上に形成される。
第２の層間絶縁層１６が、ソース線ＳＬ及びメタル配線Ｍ０を覆うように、例えば、ＣＶＤ法を用いて、層間絶縁層１５上に形成される。
層間絶縁層１６内に、メタル配線Ｍ０に接続されるビアコンタクトＶＣが埋め込まれた後、ビット線ＢＬが、ビアコンタクトＶＣに接続されるように、層間絶縁層１６上に形成される。
【００６７】
以上の製造工程によって、本発明の実施形態に係るフラッシュメモリが完成する。
【００６８】
本実施形態においては、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成され、メモリセルＭＣは、絶縁体４Ａがフローティングゲート電極３Ａとコントロールゲート電極６Ａとの間に介在した構造になる。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚くなるように形成される。
【００６９】
本実施形態の製造方法においては、フローティングゲート電極３Ａ上に絶縁体４Ａを形成することで、フローティングゲート電極３Ａ上部とその上部と対向するコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルが作製される。
また、本実施形態の製造方法において、絶縁膜５１を含む電極間絶縁膜５Ａは、絶縁体４Ａ上において、スリットが形成される。その結果として、フローティングゲート電極３Ａ上方から絶縁膜５１が除去される。このため、フローティングゲート電極３Ａ上部において、特に、高誘電体膜を用いた場合、絶縁膜５１に起因して、カップリング容量が生じることも無い。
【００７０】
このため、本実施形態の製造方法によって形成されたメモリセルＭＣは、電界がフローティングゲート電極３Ａ上部の曲率半径が小さくなった場合においても、フローティングゲート電極３Ａ上部に集中するのを、抑制できる。その結果として、フローティングゲート電極３Ａとコントロールゲート電極６Ｂとの間に、大きな電界強度が印加されることが無くなる。それゆえ、本実施形態の製造方法によれば、メモリセルの微細化を行っても、リーク耐性が劣化しないメモリセルを形成できる。
【００７１】
さらに、図５及び図６に示すように、フローティングゲート電極となる導電層３上に、絶縁体４が形成され、この絶縁体４が、素子分離絶縁膜１０を形成するためのマスク層として用いられる。この場合、絶縁体４は、メモリセルのカップリング容量を低減させるために導電層３上に残存させるため、マスク層を導電層３上面から剥離する工程がなくなる。このため、マスク層の剥離によって、導電層３（フローティングゲート電極）上部の形状がばらつくのを、抑制できる。また、上記のように、本実施形態の製造方法によって形成されたメモリセルＭＣは、フローティングゲート電極３Ａの上部のカップリング容量が小さくなる。
それゆえ、本実施形態の製造方法によって形成されたメモリセルＭＣは、フローティングゲート電極３Ａの上部の形状のばらつきに起因して、カップリング容量がばらつくのを低減できる。
【００７２】
以上のように、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、微細化に起因するメモリセルの素子特性の劣化を抑制したフラッシュメモリを提供できる。また、本実施形態の製造方法によれば、素子特性のばらつきを抑制したフラッシュメモリを提供できる。
【００７３】
（ｃ） 第２の製造方法
ここで、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法において、図２乃至図１０を用いて説明した例とは異なった製造方法を、図１１及び図１２を用いて説明する。尚、上述の製造方法と共通する工程については、詳細な説明は省略する。
ここで述べるフラッシュメモリ製造方法は、素子分離絶縁膜１０を形成するための溝Ｕを形成する工程が、上述の第１の製造方法と異なっている。
【００７４】
図５及び図６示す例と同様に、導電層３及び絶縁体４が、半導体基板１上に順次形成される。そして、図１１及び図１２に示すように、絶縁体４上に、マスク層４０が、例えば、ＣＶＤ法を用いて形成される。尚、絶縁体４とマスク層４０との間のエッチング選択比を確保するため、絶縁体４とマスク層４０はそれぞれ異なる材料が用いられていることが好ましい。例えば、絶縁体４は酸化シリコン膜を用いて形成され、マスク層４０は窒化シリコン膜を用いて形成される。
【００７５】
続いて、フォトリソグラフィ技術を用いて、マスク層４０がパターニングされる。形成されたパターンに基づいて、絶縁体４、導電層３、絶縁膜２及び半導体基板１が、例えば、ＲＩＥ法を用いて、順次エッチングされ、ｙ方向に延在する溝Ｕが、半導体基板１内に形成される。この溝Ｕ内に、素子分離絶縁膜１０が埋め込まれ、これによって、素子分離領域ＳＴＩとその領域ＳＴＩによって区画された素子領域ＡＡが形成される。
そして、素子分離絶縁膜１０の上面は、マスク層４０の上面と一致するように、ＣＭＰ法を用いて平坦化される。平坦化処理の後、例えば、ＲＩＥ法を用いたエッチバックによって、素子分離絶縁膜１０の上面がエッチングされる。これによって、素子分離絶縁膜１０の上面は、フローティングゲート電極となる第１の導電層３の上面よりも、半導体基板１側に後退され、導電層３のｘ方向の側面は露出する。この後、例えば、マスク層４０は除去される。
【００７６】
マスク層４０が除去された場合、電極間絶縁膜となる絶縁膜５が、絶縁体４上及び素子分離絶縁膜１０上に、形成される。この後、図７乃至図１０に示す工程と同様の工程を用いて、図２及び図３に示されるメモリセルが形成され、本実施形態に係るフラッシュメモリが完成する。
【００７７】
尚、マスク層４０を除去せずに、絶縁体４上に残存させてもよい。この場合、図１３に示すように、フローティングゲート電極３Ａ上面に設けられる絶縁体４Ａ，４Ｂが、積層構造になる。例えば、上層絶縁体４Ｂはシリコン窒化膜が用いられ、下層絶縁体４Ｂはシリコン酸化膜が用いられる。この場合、上層絶縁体４Ｂと下層絶縁体４Ａとから構成される積層体の膜厚Ｔ１’が、メモリセルの形成後に、４０ｎｍから６０ｎｍ程度になるように、図１１及び図１２に示す工程において、絶縁体４及びマスク層４０がそれぞれ形成される。
【００７８】
上記のように、上層絶縁体４Ｂは、溝Ｕを形成する際にマスクとなるので、マスク層（窒化シリコン）が含む電荷トラップに起因して、ＲＩＥ法による加工ダメージ（例えば、スパッタリング）を受け、絶縁耐圧が低下する。これを補うように、下層絶縁体４Ａに電荷トラップの少ないシリコン酸化膜を用いることによって、フローティングゲート電極３Ａとコントロールゲート電極６Ａ間の絶縁耐圧を向上させることができる。尚、絶縁体４Ａ，４Ｂに用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。
【００７９】
以上、図１１及び図１２を用いた第２の製造方法によれば、フローティングゲート電極となる導電層３とマスク層２０との間に、絶縁体４Ａが形成されるため、マスク層４０を導電層３上面から直接剥離する工程がなくなる。また、図１３に示すメモリセルの構造であれば、マスク層４０を剥離する工程は不要である。このため、マスク層４０の剥離によって、導電層３（フローティングゲート電極３Ａ）上部の形状がばらつくのを、抑制できる。
【００８０】
第１の製造方法で形成されたメモリセルと同様に、本実施形態の第２の製造方法によって形成されたメモリセルＭＣは、絶縁体４Ａ，４Ｂをフローティングゲート電極３Ａ上に設けられることによって、フローティングゲート電極３Ａの上部に発生するカップリング容量が小さくなる。また、フローティングゲート電極３Ａの上部に、過剰な電界強度が印加されるのを、抑制できる。
それゆえ、本実施形態の第２の製造方法によって形成されたメモリセルＭＣは、フローティングゲート電極３Ａの上部の形状のばらつきに起因して、リーク特性の劣化やカップリング容量のばらつきが、生じにくくなる。
【００８１】
このように、第２の製造方法を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）を作製した場合においても、微細化に起因するメモリセルの素子特性の劣化を抑制したフラッシュメモリを提供できる。また、素子特性のばらつきを抑制したフラッシュメモリを提供できる。
【００８２】
（２） 第２の実施形態
図１４及び図１５を用いて、本発明の第２の実施形態について、説明する。尚、第１の実施形態で述べた要素と同一の要素については、同一符号を付し、詳細な説明については、必要に応じて行う。
【００８３】
（ａ） 構造
図１４を用いて、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造について、説明する。尚、本実施形態において、メモリセルＭＣのｙ方向（チャネル長方向）の断面構造は、図２に示す構造と同様であるため、ここでの説明は省略する。
【００８４】
図１４は、本実施形態に係るフラッシュメモリのメモリセルＭＣのｘ方向の断面構造を示している。
図１４に示すように、フローティングゲート電極３Ａ上には、絶縁体４Ａが設けられている。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。この絶縁体４Ａによって、フローティングゲート電極３Ａ上部とその上部と対向するコントロールゲート電極６Ａとの間に発生するカップリング容量は、非常に小さくなる。それゆえ、フローティングゲート電極３Ａ上部の形状に起因して、メモリセルのリーク耐性の劣化やカップリング容量のばらつくのを、抑制できる。
【００８５】
図１４に示すように、第２の実施形態で述べるメモリセルＭＣは、電極間絶縁膜５Ａが素子分離絶縁膜１０上においてスリットを有していることが、第１の実施形態のメモリセルと相違している。このように、スリットが素子分離絶縁膜１０上の電極間絶縁膜５Ａ内に設けられる結果として、電極間絶縁膜５Ａが、素子分離絶縁膜１０上で切断される。この構造において、電極間絶縁膜５Ａはｘ方向に隣接しているメモリセルで共通に用いられず、電極間絶縁膜５ＡがメモリセルＭＣ毎に独立して設けられている。
【００８６】
これによって、電荷が、電極間絶縁膜５Ａ内、特に、積層された絶縁膜５０，５１，５２の界面に沿って、あるメモリセルからそれに隣接しているメモリセルに移動することが、無くなる。これによって、本実施形態のメモリセルＭＣは、電極間絶縁膜５Ａ内の電荷の移動に起因して、メモリセルのしきい値電圧が変動することはない。それゆえ、メモリセルのデータリテンション特性が劣化するのを、防止できる。
【００８７】
また、本実施形態においては、素子分離絶縁膜１０上に、誘電率の高い電極間絶縁膜５Ａが存在しないので、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。それゆえ、その寄生容量によって引き起こされるメモリセル間の相互干渉が、抑制される。
【００８８】
さらに、本実施形態においては、コントロールゲート電極６Ａが素子分離絶縁膜１０上面に直接接触し、ｘ方向に隣接する２つのメモリセルＭＣ間の領域の全体が、導電材で満たされた構造となる。コントロールゲート電極６Ａに用いられる導電材（例えば、ポリシリコン又はシリサイド）は、シールド効果を有する。つまり、コントロールゲート電極６Ａが、ｘ方向に互いに隣接するメモリセルのフローティングゲート電極３Ａに対して、シールド材として機能する。このコントロールゲート電極６Ａのシールド効果によって、隣接するメモリセル間の相互干渉をさらに低減できる。
【００８９】
したがって、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）によれば、第１の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【００９０】
（ｂ） 製造方法
図１４及び図１５を用いて、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の製造方法においては、メモリセルのｘ方向に沿う断面の製造工程のみを図示する。また、第１の実施形態で述べた製造工程と共通の工程については、詳細な説明は省略する。
【００９１】
はじめに、図５及び図６に示す工程と同様の工程を用いて、半導体基板１表面に形成された絶縁膜２上に、メモリセルのフローティングゲート電極となる第１導電層３、絶縁体４が、順次形成される。尚、絶縁体４の膜厚は、後の工程で形成される積層絶縁膜（電極間絶縁膜）の膜厚よりも厚くなるように、形成される。
そして、フォトリソグラフィ技術及びＲＩＥ法を用いて、溝Ｕが半導体基板１内に形成された後、その溝Ｕ内に、素子分離絶縁膜１０が埋め込まれる。素子分離絶縁膜１０上面は、エッチバックにより、導電層３上面よりも半導体基板１側に後退される。
【００９２】
この後、図１５に示すように、電極間絶縁膜となる積層絶縁膜５が、絶縁体４上、素子分離絶縁膜１０上及び導電層３側面上に、形成される。そして、形成された電極間絶縁膜５に対して、異方性のＲＩＥ法を用いたエッチバックが施される。すると、積層絶縁膜５は、絶縁体４上面上及び素子分離絶縁膜１０上面上から除去される。すなわち、素子分離絶縁膜１０上の積層絶縁膜５に、スリットが形成される。その一方で、積層絶縁膜５は導電層３側面上に残存する。
これによって、電極間絶縁膜となる積層絶縁膜５が、絶縁体４上面上及び素子分離絶縁膜１０上面上において、スリットを有し、積層絶縁膜５が、フローティングゲート電極となる導電層３のｘ方向に沿う側面上のみに設けられた構造となる。
【００９３】
そして、図１４に示すように、コントロールゲート電極となる導電層６Ａが、例えば、ＣＶＤ法を用いて、絶縁体４Ａ上、素子分離絶縁膜１０上及び積層絶縁膜５Ａ上に形成される。上記のように、積層絶縁膜（電極間絶縁膜）５Ａが、絶縁体４Ａ上面及び素子分離絶縁膜上面上から除去されているので、導電層６Ａは、絶縁膜４Ａ上面と素子分離絶縁膜１０上面と直接接触した構造となる。
【００９４】
導電層６Ａが形成された後、図２及び図３に示す工程と同様の工程を用いて、ゲート加工され、メモリセルＭＣのコントロールゲート電極６Ａ及びフローティングゲート電極３Ａが形成される。これと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも形成される。そして、形成されたゲート電極３Ａ，６Ａ，３Ｂ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。
コントロールゲート電極６Ａに対してシリサイド処理が施された後、層間絶縁層１５，１６、コンタクトＳＣ，ＢＣ及びソース線／ビット線ＳＬ，ＢＬが順次形成される。
以上の工程によって、第２の実施形態に係るフラッシュメモリが完成する。
【００９５】
本発明の第２の実施形態の製造方法において、第１の実施形態と同様に、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成される。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚くなるように、形成される。
このように、本実施形態の製造方法においても、フローティングゲート電極３Ａ上に絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルを作製される。それゆえ、フローティングゲート電極３Ａ上部の電界集中に起因するリーク耐性の劣化や、フローティングゲート電極３Ａ上部の形状ばらつきに起因するメモリセルのカップリング容量のばらつきを、抑制できる。
【００９６】
また、本実施形態で述べた製造方法においては、スリットが素子分離絶縁膜１０上に設けられた電極間絶縁膜５Ａ内に形成されるため、電極間絶縁膜５Ａは、素子分離絶縁膜１０上で切断される。
このため、電極間絶縁膜５Ａ内の電荷が、あるメモリセルからそれに隣接するメモリセルに、電極間絶縁膜５Ａを構成している積層された絶縁膜５０，５１，５２の界面に沿って移動することはない。それゆえ、電極間絶縁膜５Ａ内の電荷の移動に起因して、メモリセルのデータリテンション特性が劣化するのを防止できる。
【００９７】
本発明の実施形態の製造方法においては、スリットが、素子分離絶縁膜１０上の電極間絶縁膜５Ａ内に形成され、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去される。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。また、素子分離絶縁膜１０上の電極間絶縁膜５Ａが除去されることによって、ｘ方向に隣接する２つのメモリセルＭＣ間の領域全体が、シールド効果を有するコントロールゲート電極６Ａで満たされる。それゆえ、隣接するメモリセル間の相互干渉を抑制できる。
【００９８】
したがって、本発明の第２の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、第１の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制する不揮発性半導体メモリを提供できる。
【００９９】
（３） 第３の実施形態
図１６及び図１７を参照して、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造及び製造方法について、説明する。尚、第１及び第２の実施形態と同じ部材に関しては、同一の符号を付し、詳細な説明については必要に応じて行う。
【０１００】
（ａ） 構造
図１６を用いて、第３の実施形態に係るフラッシュメモリの構造について、説明する。尚、本実施形態において、メモリセルＭＣのｙ方向（チャネル長方向）の断面構造は、図２に示す構造と同様であるため、ここでの説明は省略する。
図１６は、本実施形態に係るフラッシュメモリのメモリセルＭＣのｘ方向の断面構造を示している。
【０１０１】
本実施形態においては、第２の実施形態と同様に、電極間絶縁膜５Ａは、絶縁体４Ａ上面上及び素子分離絶縁膜１０上面上において、スリットが設けられ、電極間絶縁膜５Ａが絶縁体４Ａ及び素子分離絶縁膜１０上で切断された構造になっている。尚、本実施形態においても、絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。
【０１０２】
本実施形態のメモリセルＭＣは、第２の絶縁体１２Ａが、素子分離絶縁膜１０上に形成されたスリット内に設けられた構造になっていることが、第２の実施形態のメモリセルと相違している。つまり、コントロールゲート電極６Ａと素子分離絶縁膜１０との間に、第２の絶縁体１２Ａが介在した構造になっている。
この絶縁体１２Ａの誘電率は、電極間絶縁膜５Ａの誘電率よりも小さい。より具体的には、絶縁体１２Ａの誘電率は、電極間絶縁膜５Ａが含んでいる絶縁膜５１の誘電率よりも小さい。絶縁体１２Ａには、例えば、シリコン酸化膜や低誘電率膜（Ｌｏｗ−ｋ膜）が用いられる。尚、第２の絶縁膜１２Ａは、第１の絶縁膜４Ａと異なる材料が用いられることが、好ましい。
【０１０３】
フローティングゲート電極３Ａのｘ方向の側面とコントロールゲート電極６Ａとの間のカップリング容量が確保されるように、コントロールゲート電極６Ａは、電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａの側面を覆っている。
本実施形態においても、膜厚が十分厚い絶縁体４Ａが、フローティングゲート電極３Ａ上に設けられているため、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に生じるカップリング容量は、非常に小さくなる。それゆえ、第１及び第２の実施形態と同様に、フローティングゲート電極３Ａ上部の形状に起因して、リーク耐性の劣化やカップリング容量のばらつきが、生じにくくなる。
【０１０４】
上記のように、本実施形態において、電極間絶縁膜５Ａは、ｘ方向に隣接しているメモリセルＭＣ間で共有されず、さらに、絶縁体１２Ａによって電気的に分離されている。これによって、電極間絶縁膜５Ａ内における電荷の移動に起因して、メモリセルのしきい値電圧は変動しない。それゆえ、本実施形態のメモリセルにおいては、メモリセルのデータリテンション特性の劣化を防止できる。
【０１０５】
そして、本実施形態においては、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去され、絶縁膜５１よりも小さい誘電率を有する絶縁体１２Ａが、素子分離絶縁膜１０上に設けられている。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因する寄生容量が無くなり、隣接するメモリセル間の相互干渉を低減できる。これは、特に、絶縁膜５１に高誘電体膜が用いられた場合に、有効である。
【０１０６】
したがって、本発明の第３の実施形態に係る不揮発性半導体メモリにおいては、第１及び第２の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【０１０７】
（ｂ） 製造方法
図１６及び図１７を用いて、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の製造方法においては、メモリセルのｘ方向に沿う断面の製造工程のみを図示する。また、第１及び第２の実施形態で述べた製造工程と共通の工程については、詳細な説明を省略する。
【０１０８】
はじめに、図１７に示すように、図１５に示す工程と同様の工程を用いて、積層絶縁膜５が、導電層３側面上、絶縁体４上及び素子分離絶縁膜１０上に形成される。そして、絶縁体４上及び素子分離絶縁膜上に形成された積層絶縁膜５は、例えば、異方性のＲＩＥ法によってエッチングされる。すなわち、絶縁体４上及び素子分離絶縁膜１０上の積層絶縁膜５内に、スリットが形成される。この際、導電層３のｘ方向の側面上には、積層絶縁膜５が残存する。
【０１０９】
続いて、第２の絶縁体１２が、例えば、ＣＶＤ法を用いて、絶縁体４上及び素子分離絶縁膜１０上に形成される。ｘ方向に隣接した導電層３間の領域は、この絶縁体１２によって埋め込まれる。この絶縁体１２の誘電率は、積層絶縁膜５を構成している絶縁膜５１（窒化シリコン膜又は高誘電体膜）の誘電率よりも小さい。
上記のように、積層絶縁膜５が素子分離絶縁膜１０上から除去されているので、絶縁体１２は、素子分離絶縁膜１０上面に直接接触するように、形成される。
【０１１０】
そして、例えば、ＲＩＥ法又はウェットエッチングを用いて、形成された絶縁体１２に対して選択的にエッチバックが施される。このエッチバックは、絶縁体１２が素子分離絶縁膜１０上に残存するように、実行される。これによって、図１６に示すように、絶縁体１２Ａが、素子分離絶縁膜１上に形成される。
【０１１１】
尚、図１６及び図１７に示すように、エッチバックを用いて、絶縁体１２が選択的に除去される場合、絶縁体４Ａが同一の条件下でエッチングされないように、絶縁体４Ａ及び絶縁体１２Ａには、それぞれ異なる材料を用いて、十分なエッチング選択比を確保することが好ましい。但し、この手法に限定されない。例えば、絶縁膜１２をＲＩＥ法やＣＭＰ法を用いて除去して、絶縁体４Ａの表面を露出させた後、露出した絶縁体４上のみをレジストで覆い、素子分離絶縁膜１０上の絶縁体１２を、エッチングしても良い。尚、絶縁体１２が、絶縁体４上に残存しても良い。
【０１１２】
絶縁体１２Ａが形成された後、図２及び図３に示す工程と同様の工程を用いて、コントロールゲート電極となる導電層６Ａが、ＣＶＤ法を用いて、電極間絶縁膜５Ａ上及び絶縁体４Ａ，１２Ａ上に形成される。
【０１１３】
そして、導電層及び絶縁体がゲート加工され、メモリセルＭＣのコントロールゲート電極６Ａ及びフローティングゲート電極３Ａが形成される。これと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも形成される。
形成されたゲート電極３Ａ，３Ｂ，６Ａ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。
【０１１４】
コントロールゲート電極にシリサイド処理が施された後、層間絶縁層１５，１６、コンタクトＳＣ，ＢＣ及びソース線／ビット線ＳＬ，ＢＬが順次形成される。
【０１１５】
以上の工程によって、第３の実施形態に係るフラッシュメモリが完成する。
【０１１６】
本発明の第３の実施形態の製造方法において、第１の実施形態と同様に、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルが作製される。それゆえ、フローティングゲート電極３Ａ上部の形状に起因するメモリセルＭＣのリーク耐性の劣化やメモリセルのカップリング容量のばらつきを、抑制できる。
【０１１７】
また、本実施形態の製造方法においては、第２の実施形態と同様に、素子分離絶縁膜１０上の電極間絶縁膜５Ａ内には、スリットが形成され、その結果として、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去されている。これによって、電極間絶縁膜５Ａ内の電荷が、あるメモリセルからそれに隣接するメモリセルに、電極間絶縁膜５Ａが含む積層された絶縁膜５０，５１，５２の界面に沿って移動することはない。それゆえ、メモリセルのデータリテンション特性が劣化するのを、防止できる。
【０１１８】
そして、本実施形態で述べた製造方法において、電極間絶縁膜が除去された素子分離絶縁膜１０上には、第２の絶縁体１２Ａが形成されている。この絶縁体１２Ａの誘電率は、電極間絶縁膜５Ａが含む絶縁膜５１の誘電率よりも低い。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。それゆえ、本実施形態のメモリセルにおいては、隣接するメモリセル間の相互干渉を抑制できる。
【０１１９】
したがって、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、第１及び第２の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制する不揮発性半導体メモリを提供できる。
【０１２０】
（４） 第４の実施形態
図１８及び図１９を参照して、本発明の第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造及び製造方法について、説明する。尚、第１乃至第３の実施形態と同じ部材に関しては、同一の符号を付し、詳細な説明については、必要に応じて行う。
【０１２１】
（ａ） 構造
図１８を用いて、第４の実施形態に係るフラッシュメモリの構造について、説明する。尚、本実施形態において、メモリセルＭＣのｙ方向（チャネル長方向）の断面構造は、図２に示す構造と同様であるため、ここでの説明は省略する。
図１８は、本実施形態に係るフラッシュメモリのメモリセルＭＣのｘ方向の断面構造を示している。
【０１２２】
図１８に示すように、本実施形態のメモリセルＭＣにおいて、第１の実施形態と同様に、フローティングゲート電極３Ａ上には、絶縁体４Ａが設けられている。この絶縁体４Ａの膜厚Ｔ１は、電極間絶縁膜５Ａの膜厚Ｔ２よりも厚い。これによって、フローティングゲート電極３Ａの上部とコントロールゲート電極６Ａとの間に生じるカップリング容量は、非常に小さくなる。それゆえ、本実施形態においても、フローティングゲート電極３Ａ上部の形状に起因して、メモリセルＭＣのリーク耐性の劣化やメモリセルのカップリング容量のばらつきが、生じにくくなる。
【０１２３】
また、本実施形態のメモリセルＭＣにおいて、電極間絶縁膜５Ａは、第２及び第３の実施形態と同様に、絶縁体４Ａ上及び素子分離絶縁膜１０上において、スリットを有し、電極間絶縁膜５Ａが絶縁体４Ａ上面上及び素子分離絶縁膜１０上面上で切断された構造になっている。それゆえ、本実施形態では、電荷が電極間絶縁膜５Ａ内の界面に沿って、あるメモリセルからそれに隣接するメモリセルに移動することは無くなる。これによって、メモリセルＭＣのデータリテンション特性が劣化するのを防止できる。
【０１２４】
そして、本実施形態においては、エアギャップＡＧが素子分離絶縁膜１０上に設けられていることが、第１乃至第３の実施形態と相違している。つまり、本実施形態のメモリセルＭＣは、コントロールゲート電極６Ａと素子分離絶縁膜１０との間は、空気で満たされる。尚、フローティングゲート電極３Ａのｘ方向の側面とコントロールゲート電極６Ａとの間のカップリング容量が確保されるように、コントロールゲート電極６Ａは、電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａの側面を覆っている。
【０１２５】
本実施形態のように、エアギャップＡＧが設けられることで、隣接するメモリセルＭＣ間で生じる電気的な相互作用を、抑制できる。特に、エアギャップＡＧの誘電率、つまり、空気の誘電率は、第２の実施形態の絶縁体１２Ａの誘電率よりも低い。そのため、隣接するメモリセル間の寄生容量は、２つのメモリセルＭＣ間にシールド材や絶縁体を設けた場合よりも、小さくなる。
それゆえ、本実施形態のメモリセルは、第２及び第３の実施形態よりも、メモリセルＭＣ間の相互干渉を抑制できる。
【０１２６】
したがって、本発明の第４の実施形態に係る不揮発性半導体メモリによれば、第１乃至第３の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【０１２７】
（ｂ） 製造方法
図１８及び図１９を用いて、本発明の第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の製造方法においては、メモリセルのｘ方向に沿う断面の製造工程のみを図示する。また、第１乃至第３の実施形態で述べた製造工程と共通の工程については、詳細な説明は省略する。
【０１２８】
はじめに、図１９に示すように、図１５に示す工程と同様の工程によって、電極間絶縁膜となる積層絶縁膜５が、例えば、ＲＩＥ法によって、絶縁体４上及び素子分離絶縁膜１０上から除去される。
この後、コントロールゲート電極となる導電層６３が、例えば、ＣＶＤ法を用いて、半導体基板１上に形成される。
【０１２９】
ここで、本実施形態においては、例えば、隣接するメモリセル間の間隔が、導電膜３及び絶縁体４の膜厚に対して小さくされるように形成され、その間隔に対するその膜厚の比であるアスペクト比が、大きくされる。この場合、導電層６３は、積層絶縁膜５の上部側面上にのみ堆積され、素子分離絶縁膜１０上には堆積されない。これは、互いに隣接する積層絶縁膜５上部において、導電層６３が素子分離絶縁膜１０上に堆積される前に、積層絶縁膜５側面上に堆積された導電層６３同士が接触し、素子分離絶縁膜１０上方の開口部がふさがるためである。これによって、エアギャップＡＧが、素子分離絶縁膜１０上に形成される。尚、形成されるメモリセルのカップリング容量を確保するため、積層絶縁膜５側面上に形成される導電層６３は、積層絶縁膜５を介して導電層３のｘ方向の側面を覆うように堆積される。
【０１３０】
そして、図２及び図３に示す工程と同様の工程を用いて、導電層及び絶縁体がゲート加工され、メモリセルＭＣのコントロールゲート電極６Ａ及びフローティングゲート電極３Ａが形成される。これと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３Ｂ，６Ｂも形成される。
そして、形成されたゲート電極３Ａ，３Ｂ，６Ａ，６Ｂをマスクとして、ソース／ドレイン拡散層７Ａ，７Ｄ，７Ｓが、自己整合的に半導体基板１内に形成される。この後、コントロールゲート電極６Ａに対して、シリサイド処理が実行される。このシリサイド処理（加熱処理）による金属原子の拡散及び導電層の再結晶化によって、図１９中に示される導電層６３同士の接合面（シーム）Ｚは消失する。
この後、層間絶縁層１５，１６、コンタクトＳＣ，ＢＣ及びソース線／ビット線ＳＬ，ＢＬが順次形成される。
【０１３１】
以上の製造工程によって、本実施形態に係るフラッシュメモリが完成する。
【０１３２】
本発明の第４の実施形態の製造方法において、第１の実施形態と同様に、フローティングゲート電極３Ａ上に、絶縁体４Ａが形成されることによって、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量が小さいメモリセルが作製される。それゆえ、本実施形態のメモリセルＭＣは、フローティングゲート電極３Ａ上部の形状に起因するリーク耐性の劣化及びカップリング容量のばらつきを抑制できる。
【０１３３】
また、本実施形態で述べた製造方法においては、第２及び第３の実施形態と同様に、電極間絶縁膜５Ａは、素子分離絶縁膜１０上でスリットが形成され、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去されている。これによって、電極間絶縁膜５Ａ内の電荷が、あるメモリセルからそれに隣接するメモリセルに、電極間絶縁膜５Ａが含む積層された絶縁膜５０，５１，５２の界面に沿って移動することはない。それゆえ、電荷の移動によるメモリセルのデータリテンション特性の劣化を抑制できる。
【０１３４】
また、本実施形態の製造方法において、素子分離絶縁膜１０上に、エアギャップＡＧが形成される。このエアギャップの誘電率は、電極間絶縁膜５Ａが含む絶縁膜５１（窒化シリコン膜又は高誘電体膜）の誘電率よりも低い。これによって、素子分離絶縁膜１０上の電極間絶縁膜５Ａに起因した寄生容量が低減される。それゆえ、隣接するメモリセル間の相互干渉を抑制できる。
【０１３５】
したがって、本発明の第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、第１乃至第３の実施形態と同様に、微細化に伴うメモリセルの素子特性の劣化を抑制する不揮発性半導体メモリを提供できる。
【０１３６】
（５） 変形例
図２０乃至図２２を参照して、本発明の第１乃至第４の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の変形例について、説明する。尚、第１乃至第４の実施形態と同様の部材に関しては、同一の符号を付し、詳細な説明については、必要に応じて行う。
【０１３７】
上述のように、データリテンション特性の劣化は、電荷が電極間絶縁膜５Ａを構成している絶縁膜５１と絶縁膜５０，５２との界面に沿って、あるメモリセルからそれに隣接するメモリセルに移動することによって、生じる。また、隣接するメモリセル間の相互干渉は、主に、誘電率が高い高誘電率絶縁膜５１によって引き起こされる。
【０１３８】
これらを抑制するため、第２乃至第４の実施形態においては、素子分離絶縁膜１０上の電極間絶縁膜５Ａ内に、スリットが設けられ、その結果として、電極間絶縁膜５Ａが素子分離絶縁膜１０上から除去されていた。
【０１３９】
但し、素子分離絶縁膜１０上において、電極間絶縁膜５Ａが、その内部に界面を含まなければ、データリテンション特性の劣化を抑制できる。それと共に、素子分離絶縁膜１０上において、電極間絶縁膜５Ａが、誘電率が高い絶縁膜５１を含んでいなければ、隣接するメモリセルＭＣ間の相互干渉を低減できる。
【０１４０】
即ち、図２０に示すように、絶縁膜５１が素子分離絶縁膜１０上から除去されていれば、積層構造の電極間絶縁膜５Ａが含んでいる最下層の絶縁膜（例えば、シリコン酸化膜）５０は、素子分離絶縁膜１０上に残存していても良い。この場合においても、電極間絶縁膜５Ａは、素子分離絶縁膜１０上において、積層構造による界面を含まなくなる。それゆえ、本偏見例においても、電荷の移動を防止することができる。
【０１４１】
また、上述のように、絶縁膜５０には、例えば、シリコン酸化膜が用いられ、その誘電率は小さい。それゆえ、このシリコン酸化膜５０が素子分離絶縁膜１０上に残存していても、隣接するメモリセルＭＣ間の相互干渉に対する影響は小さい。それゆえ、本変形例においても、隣接するメモリセルＭＣ間の相互干渉を抑制できる。
【０１４２】
また、絶縁体４Ａ上に、絶縁膜５１を含んでいる電極間絶縁膜５Ａが設けられていても、絶縁体４Ａの膜厚が十分厚ければ、フローティングゲート電極３Ａ上部とコントロールゲート電極６Ａとの間に発生するカップリング容量は、十分に小さくなる。それゆえ、図２１に示すように、素子分離絶縁膜１０上の電極間絶縁膜５Ａが除去されていれば、電極間絶縁膜５Ａが、絶縁体４Ａ上に設けられていてもよい。
【０１４３】
また、図２２に示すように、絶縁体４Ａ上に、電極間絶縁膜５Ａの最下層の絶縁膜５１が残存していてもよい。
【０１４４】
以上のように、図２０乃至図２２に示す構造のメモリセルＭＣであっても、第１乃至第４の実施形態で述べた効果と、同様の効果が得られるのはもちろんである。
【０１４５】
３． その他
本発明の実施形態によれば、微細化に伴うメモリセルの素子特性の劣化を抑制できる。
【０１４６】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４７】
【図１】フラッシュメモリのメモリセルアレイの構造を説明するための平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】メモリセルの構造の一例を示す断面図。
【図５】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図６】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図７】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図８】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図９】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１０】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１１】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１２】第１の実施形態に係る製造方法の一工程を説明するための断面図。
【図１３】メモリセルの構造の一例を示す断面図。
【図１４】第２の実施形態に係るフラッシュメモリの構造を説明するための断面図。
【図１５】第２の実施形態に係る製造方法の一工程を説明するための断面図。
【図１６】第３の実施形態に係るフラッシュメモリの構造を説明するための断面図。
【図１７】第３の実施形態に係る製造方法の一工程を説明するための断面図。
【図１８】第４の実施形態に係るフラッシュメモリの構造を説明するための断面図。
【図１９】第４の実施形態に係る製造方法の一工程を説明するための断面図。
【図２０】変形例を説明するための断面図。
【図２１】変形例を説明するための断面図。
【図２２】変形例を説明するための断面図。
【符号の説明】
【０１４８】
１：半導体基板、２Ａ：トンネル絶縁膜、３Ａ：フローティングゲート電極、４Ａ：第１の絶縁体、５Ａ：電極間絶縁膜、６Ａ：コントロールゲート電極、７Ａ，７Ｄ，７Ｓ：ソース／ドレイン拡散層、１０：素子分離絶縁膜、１２：第２の絶縁体、ＡＧ：エアギャップ。
【特許請求の範囲】
【請求項１】
第１方向に隣接する素子分離絶縁膜が埋め込まれた素子分離領域によって区画される素子領域と、
前記素子領域内に設けられた２つの拡散層と、
前記２つの拡散層間の前記素子領域表面上に設けられるトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられるフローティングゲート電極と、
前記フローティングゲート電極の上面上に設けられる第１の絶縁体と、
前記第１の絶縁体上、前記フローティングゲート電極の前記第１方向の側面上及び前記素子分離絶縁膜上に設けられた電極間絶縁膜と、
前記第１方向に延在し、前記第１の絶縁体及び前記電極間絶縁膜を介して、前記フローティングゲート電極を覆うコントロールゲート電極と、を具備し、
前記第１の絶縁体の膜厚は、前記電極間絶縁膜の膜厚よりも厚く、
前記電極間絶縁膜は、前記第１の絶縁体上又は前記素子分離絶縁膜上のうち少なくともいずれか一方において、スリットを有していることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記スリットは前記第１の絶縁体上に設けられ、前記コントロールゲート電極は前記第１の絶縁体と直接接触することを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記スリットは前記素子分離絶縁膜上に設けられ、前記コントロールゲート電極は前記素子分離絶縁膜と直接接触する、ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記スリットは前記素子分離絶縁膜上に設けられ、前記コントロールゲート電極と前記素子分離絶縁膜との間には、前記電極間絶縁膜の誘電率よりも低い第２の絶縁体が設けられている、ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項５】
前記スリットは前記素子分離絶縁膜上に設けられ、前記コントロールゲート電極と前記素子分離絶縁膜との間には、エアギャップが設けられている、ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項１】
第１方向に隣接する素子分離絶縁膜が埋め込まれた素子分離領域によって区画される素子領域と、
前記素子領域内に設けられた２つの拡散層と、
前記２つの拡散層間の前記素子領域表面上に設けられるトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられるフローティングゲート電極と、
前記フローティングゲート電極の上面上に設けられる第１の絶縁体と、
前記第１の絶縁体上、前記フローティングゲート電極の前記第１方向の側面上及び前記素子分離絶縁膜上に設けられた電極間絶縁膜と、
前記第１方向に延在し、前記第１の絶縁体及び前記電極間絶縁膜を介して、前記フローティングゲート電極を覆うコントロールゲート電極と、を具備し、
前記第１の絶縁体の膜厚は、前記電極間絶縁膜の膜厚よりも厚く、
前記電極間絶縁膜は、前記第１の絶縁体上又は前記素子分離絶縁膜上のうち少なくともいずれか一方において、スリットを有していることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記スリットは前記第１の絶縁体上に設けられ、前記コントロールゲート電極は前記第１の絶縁体と直接接触することを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記スリットは前記素子分離絶縁膜上に設けられ、前記コントロールゲート電極は前記素子分離絶縁膜と直接接触する、ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記スリットは前記素子分離絶縁膜上に設けられ、前記コントロールゲート電極と前記素子分離絶縁膜との間には、前記電極間絶縁膜の誘電率よりも低い第２の絶縁体が設けられている、ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項５】
前記スリットは前記素子分離絶縁膜上に設けられ、前記コントロールゲート電極と前記素子分離絶縁膜との間には、エアギャップが設けられている、ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１０−１２３８９０（Ｐ２０１０−１２３８９０Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９８５３３（Ｐ２００８−２９８５３３）
【出願日】平成２０年１１月２１日（２００８．１１．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月２１日（２００８．１１．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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