【課題】可変抵抗メモリ装置及びその製造方法を提供する。
【解決手段】可変抵抗メモリ装置及びその製造方法を提供する。基板上に複数の下部電極を構成し、前記下部電極を露出し、第１方向に延長されるトレンチを含む第１層間絶縁膜を構成し、前記第１層間絶縁膜上に前記第１方向と交差する第２方向に延長される上部電極を構成し、前記トレンチ内に前記上部電極の側壁にアライメントされる側壁を有する可変抵抗パターンを形成する。 （もっと読む）

【課題】ＰＺＴの配向性を向上できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、絶縁膜を形成する工程と、絶縁膜上方に、Ｐｔで下部電極用導電膜を形成する工程と、下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成する工程と、下部電極用導電膜上に、ＰＺＴで強誘電体膜を形成する工程と、強誘電体膜上に、上部電極用導電膜を形成する工程とを有する。 （もっと読む）

【課題】積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。 （もっと読む）

【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。 （もっと読む）

【課題】 埋め込み配線を形成する時に、埋め込み不良が生じにくい半導体装置の製造方法を提供する。
【解決手段】
（ａ）コンタクトプラグ２５を有する第１層間絶縁膜２４上に第２層間絶縁膜２７を積層する工程と、（ｂ）前記第２層間絶縁膜２７に前記コンタクトプラグ２５の上面を露出するトレンチ２８ａを形成する工程と、（ｃ）前記トレンチ２８ａ内で、開口端側に空間部を形成し、前記コンタクトプラグ側に、レジスト２９ｃを埋め込む工程と、（ｄ）等方性エッチングにより、前記第２層間絶縁膜２７ｂのうち前記トレンチ２８ａの空間部で挟まれる前記第２層間絶縁膜２７ｂ部分の側壁を側方に後退させて、前記トレンチ２８ａの開口端側の幅よりも開口端側の幅が大きな加工トレンチ２８ｂを形成する工程と、（ｅ）前記レジスト２９ｃを除去し、前記加工トレンチ２８ｂ内に配線金属層を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】不揮発性であって、作成が簡単であり、追記が可能な記憶回路を有する半導体装
置及びその作製方法の提供を課題とする。
【解決手段】一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有する半
導体装置及びその作製方法を提供する。また、不揮発性であり、作製が簡単であり、追記
が可能な記憶回路を有する半導体装置及びその作製方法を提供する。絶縁層上に設けられ
た複数の電界効果トランジスタと、複数の電界効果トランジスタ上に設けられた複数の記
憶素子とを有する。複数の電界効果トランジスタは、単結晶半導体層をチャネル部とした
電界効果トランジスタである。複数の記憶素子の各々は、第１の導電層と、有機化合物層
と、第２の導電層が順に積層された素子である。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの面積を減少させる。
【解決手段】半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、第１活性領域と素子分離により分離され、第１活性領域内よりもメモリセル領域の中心に近い位置に設けられた第２活性領域と、第１活性領域を横断する第１ゲート電極と、第１ゲート電極と離間し、第１活性領域および第２活性領域を横断する第２ゲート電極と、第１活性領域で、第１ゲート電極と第２ゲート電極との間の第１ドレイン部と、第２活性領域で、第２ゲート電極の第１ドレイン部側の第２ドレイン部と、第１ドレイン部と第２ドレイン部とを接続する第１配線と、第１ゲート電極および第２ゲート電極と離間し、端部が第１ゲート電極の第２活性領域側の端部と対向する第３ゲート電極と、第２ドレイン部と第３ゲート電極とを接続する第２配線とを備え、第３ゲート電極の上面と第２配線の上面はほぼ同じ高さに形成されている。 （もっと読む）

【課題】第１配線の比抵抗が小さく、シリサイド異常成長が抑制された半導体装置の製造方法の提供。
【解決手段】第１溝を半導体基板１に設けた後、第１溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０とを含む第１配線１１を形成して、半導体層と半導体基板とを直接に接触させる工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第１不純物拡散領域１３を形成する工程と、第１溝と交差する方向に延在する第２溝を半導体基板に設けることで、第１不純物拡散領域を包含して半導体基板に立設されたピラー部１ｂを形成する工程と、第２溝の側壁面にゲート絶縁膜１６を形成してから、ゲート絶縁膜を介してピラー部に対向する第２配線１７を第２溝内に形成する工程と、ピラー部の先端部に、第２不純物拡散領域１９を形成する工程と、を具備してなる半導体装置の製造方法を採用する。 （もっと読む）

【課題】低抵抗の下層と高抵抗の上層とを含む下部電極を有する相変化メモリ素子を提供する。
【解決手段】本発明による相変化メモリ素子は、下部電極、相変化物質パターン及び上部電極を含む。相変化物質パターンは下部電極に電気的に接続され、上部電極は相変化物質パターンに電気的に接続される。下部電極は、金属半導体化合物を含む第１構造物、第１構造物上に形成され、金属窒化物を含み下部が上部よりも大きい幅を有する第２構造物及びＸ元素を含有する金属窒化物を含み、第２構造物上に形成された第３構造物を含む。このとき、Ｘ元素は、シリコン（Ｓｉ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、酸素（Ｏ）または炭素（Ｃ）のうちの１つまたは２つ以上を含む。 （もっと読む）

【課題】消費電力を抑制することにより特性を向上させる不揮発性メモリおよび不揮発性メモリの製造方法を提供する。
【解決手段】第１の配線１０と第２の配線１１とに接続された記憶セル８０ａを備え、前記記憶セル８０ａは、複数の層を有し、前記複数の層は、記憶層である抵抗変化膜２４と、前記記憶層に接し複数のカーボンナノチューブ２３ｃを含むカーボンナノチューブ含有層２３とを有し、カーボンナノチューブ２３ｃが抵抗変化膜２４の電極として機能する。 （もっと読む）

【課題】溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法を提供する。
【解決手段】半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、溝を保護膜で埋設する工程、保護膜の表面の高さが溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、とを含む半導体装置の製造方法。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有するインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】格納電極コンタクトおよび格納電極の形成方法を提供する。
【解決手段】半導体素子は、活性領域１０４上に備えられる多数の導電プラグ１１６と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の中央部に位置する導電プラグ１１６に接続され、前記活性領域１０４の上部を通るビットライン１２３と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の両端部に位置する導電プラグ１１６と接続する格納電極１３０とを含み、ビットライン１２３が活性領域１０４の上部に形成されることにより、活性領域１０４とビットライン１２３を電気的に連結させるビットラインコンタクトを別に形成せずとも良く、格納電極１３０はランディングプラグと直接接続するので、格納電極コンタクトを別に形成せずとも良い。 （もっと読む）

【課題】アスペクト比の高い下部電極は、エッチングにより倒壊が生じやすいという問題があった。
【解決手段】複数の筒状の第一の下部電極９上に、前記第一の下部電極９の上端に接合するとともに前記第一の下部電極９同士を連結する第一梁１０ａを形成する工程の後に、前記第一の下部電極９同士の間の空間を残しつつ、前記第一梁１０を覆うように第二の層間絶縁膜１１を形成した後に、前記第二の層間絶縁膜１１を貫通する複数の筒状の第二の下部電極１２を形成する工程と、前記第二の層間絶縁膜１１上に、前記第二の下部電極１２の上端に接合するとともに複数の前記第二の下部電極１２を連結する第二梁１３ａを形成する工程と前記第二の層間絶縁膜１１する工程と、を少なくとも一以上繰り返すことを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。
【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。 （もっと読む）

【課題】スプリットゲート型不揮発性記憶装置に製造における工程数を削減する。
【解決手段】基板（２）と、ゲート絶縁膜（７）を介して基板（２）の上に形成されたフローティングゲート（５）と、トンネル絶縁膜（８）を介してフローティングゲート（５）の隣に形成されたコントロールゲート（６）と、コントロールゲート（６）側の基板（２）に形成された第１ソース／ドレイン拡散層（４）と、フローティングゲート（５）側の基板（２）に形成された第２ソース／ドレイン拡散層（３）と、第１ソース／ドレイン拡散層（４）と第２ソース／ドレイン拡散層（３）との間の基板に設けられるチャネル領域と、第２ソース／ドレイン拡散層（３）に接触しているシリサイド（２１）とを具備するスプリットゲート型不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する。
【解決手段】基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ）を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。 （もっと読む）

【課題】リーク電流の増加が抑制されたキャパシタを形成可能な半導体装置の製造方法を提供する。
【解決手段】基板上に第１絶縁膜と第２絶縁膜とを順次形成する工程と、第２絶縁膜を貫いて第１絶縁膜内に達する孔部を形成する工程と、孔部の底部及び側面を覆うとともに断面視で凹字型の形状を有する電極を形成する工程と、電極上及び第２絶縁膜上に、電極の上面の一部から第２絶縁膜の上面の一部にかけて開口を有するマスクを形成する工程と、マスクを用いてドライエッチングを行い、開口から露出する第２絶縁膜を除去して第２絶縁膜に開口部を形成すると共に、開口から露出する電極の上部の一部を掘削して電極の上部に切り欠き部を形成する工程と、切り欠き部の端部の少なくとも一部を等方性エッチングにより削る工程とを備える半導体装置の製造方法を採用する。 （もっと読む）

【課題】強誘電体メモリー装置の歩留りを向上させる。
【解決手段】本発明の製造方法は、強誘電体キャパシタ３の上に第１層間絶縁膜１２を形成し上部電極３３に通じる下部コンタクトホールを形成する工程と、下部コンタクトホールの内側と第１層間絶縁膜１２の上とに導電材料を成膜し第１層間絶縁膜１２の上の導電材料をエッチングにより除去するとともに下部コンタクトホールの内側に導電材料からなる下部プラグ層４２を形成する工程と、第１層間絶縁膜１２の上に第２層間絶縁膜１３を形成し第２層間絶縁膜１３の上をＣＭＰ法で平坦化した後に第２層間絶縁膜１３を貫通して下部プラグ層４２に通じる上部コンタクトホール４６をエッチングにより形成する工程と、上部コンタクトホール４６の内側に下部プラグ層４２に導通する上部プラグ層４３を形成する工程と、を有する。 （もっと読む）