【課題】強誘電体メモリー装置の歩留りを向上させる。
【解決手段】本発明の製造方法は、強誘電体キャパシタ３の上に第１層間絶縁膜１２を形成し上部電極３３に通じる下部コンタクトホールを形成する工程と、下部コンタクトホールの内側と第１層間絶縁膜１２の上とに導電材料を成膜し第１層間絶縁膜１２の上の導電材料をエッチングにより除去するとともに下部コンタクトホールの内側に導電材料からなる下部プラグ層４２を形成する工程と、第１層間絶縁膜１２の上に第２層間絶縁膜１３を形成し第２層間絶縁膜１３の上をＣＭＰ法で平坦化した後に第２層間絶縁膜１３を貫通して下部プラグ層４２に通じる上部コンタクトホール４６をエッチングにより形成する工程と、上部コンタクトホール４６の内側に下部プラグ層４２に導通する上部プラグ層４３を形成する工程と、を有する。 （もっと読む）

【課題】スタックされるプラグ同士の接続を良好に行う。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜に第１のホールを形成し、第１のホール内にバリア膜を形成し、第１のホール内に導電材を充填して第１のプラグを形成し、第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜に第１のプラグに達する第２のホールを形成し、第２のホール内で前記バリア膜上端部を選択エッチングし、第２のホール内に、第１のプラグに接続する第２のプラグを形成する、半導体装置の製造方法。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
（もっと読む）

【課題】雑音特性が優れ、かつサイズが小さいメモリアレイ及びそのメモリアレイを備えた半導体集積回路装置を提供する。
【解決手段】ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、メモリアレイは、メモリセルがビット線と第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備える。 （もっと読む）

【課題】活性領域における電界の部分的な集中を防止する。
【解決手段】半導体装置は、分離絶縁領域（６）に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、第１の拡散領域と第２の拡散領域との間に形成された溝状のトレンチ領域と、トレンチ領域上に形成されたゲート絶縁膜（１０）と、トレンチ領域を埋め込むようにゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート絶縁膜と分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜（４）と、を備える。 （もっと読む）

【課題】容易なプロセスで導電層のコンタクト構造を形成できる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基体１０のメモリセル領域５上に交互に積層された導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとを有する積層体と、基体１０のコンタクト領域６上に上記積層体の厚さと同等以上の高さで設けられ、各導電層ＷＬ１〜ＷＬ８の一層分の厚さよりも広い間隔を隔てて対向する壁部３１〜３５と、各壁部３１〜３５間に介在して設けられ各壁部３１〜３５間の開放端を通じてメモリセル領域５の積層体の各導電層ＷＬ１〜ＷＬ８と接続されたコンタクト層４１〜４４と、各コンタクト層４１〜４４上に設けられ各コンタクト層４１〜４４と接続されたコンタクト電極６１〜６４とを有する。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにするメモリ混載の半導体装置、および製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。 （もっと読む）

【課題】リテンション特性を改善させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。電荷蓄積膜は、活性領域上に形成され所定の電荷トラップ特性を有するチャージ膜と、素子分離絶縁膜上に形成されチャージ膜よりも電荷トラップ特性の劣る変質チャージ膜とを備える。変質チャージ膜は、第１方向に沿った断面において、その上面の長さが、その下面の長さよりも短くされていることを特徴とする。 （もっと読む）

【課題】不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる技術を提供する。
【解決手段】基板１上に、ボトム酸化膜７Ａと電荷蓄積層８Ａとトップ酸化膜９Ａからなる積層絶縁膜を介して、ゲート電極９Ａが形成され、ボトム酸化膜７Ａの膜厚はトップ酸化膜９Ａの膜厚よりも厚く形成されている。このように構成されているメモリセルにおいて、書き込みおよび消去となる電荷蓄積層８Ａへの電荷のやり取りは、ゲート電極１０Ａと電荷蓄積層８Ａとの間で行う。 （もっと読む）

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。 （もっと読む）

【課題】コンタクトホールの導通状態を容易に検査できる欠陥検査方法を提供する。
【解決手段】半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに管状の両端が基板上面に設けられた２つの開口部で開口している管状コンタクトホールのＵ字管６に対し、開口部のうち一方の開口部を覆う可塑性膜４を第１の気圧状態で形成する被膜形成ステップと、可塑性膜４で覆われた基板を第１の気圧とは異なる第２の気圧状態にさらすことによって、Ｕ字管６のうちＵ字管６の管状の一部が塞がっているＵ字管６上の可塑性膜４を変形させる気圧変更ステップと、可塑性膜４が変形したか否かを観察することによって、Ｕ字管６の管状の一部が塞がっているか否かを検査する検査ステップと、を含む。 （もっと読む）

【課題】紫外線の影響によるメモリセルの初期しきい値電圧の上昇を抑制できると共にコンタクト形成領域の面積を縮小できるようにする。
【解決手段】半導体基板１の上にビット線拡散層５及びダミーワード線７ａを含む複数のワード線７ａ、７ｂ、７ｃを形成し、ワード線７ａ、７ｂ、７ｃの側面にサイドウォール絶縁膜８を形成して、ワード線７ａ、７ｂ、７ｃの間を埋め込み、半導体基板１、ビット線拡散層５、ワード線７ａ、７ｂ、７ｃ及びサイドウォール絶縁膜８を覆う第１の層間絶縁膜９を形成し、第１の層間絶縁膜９の一部を除去してワード線７ａ、７ｂ、７ｃ及びサイドウォール絶縁膜８を露出する溝部を形成し、露出したワード線７ａ、７ｂ、７ｃ及びサイドウォール絶縁膜８の上に紫外線遮光膜１０を形成して、溝部を埋め込む。ビット線拡散層５が延伸する方向における溝部の端部は、ダミーワード線７ａの上に位置するように、溝部を形成する。 （もっと読む）

【課題】プログラム及び消去時に生成される電子及びホールの分布を意図的に調節でき、同時に短チャンネル現象を減らせて、０．１０μｍ以下のメモリゲート長でも安定した２ビット特性を有するＳＯＮＯＳ形態のメモリ素子を製造できるＳＯＮＯＳメモリ素子製造方法を提供する。
【解決手段】スペーサを使用した自己整合方式でゲート下部のＯＮＯ誘電層を、中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層構造に形成する。ＯＮＯ誘電層が分離された中間部分には、ＯＮＯ誘電層と独立してゲート誘電層を形成する。 （もっと読む）

【課題】絶縁耐圧を向上し、接続プラグのリセスをなくすための高度な平坦化を不要にし、メモリの高集積化も可能にした、半導体装置及びその製造方法を提供する。
【解決手段】基板２と、駆動素子３と、駆動素子３に電気的に接続する第１プラグ８と、基板２の上方に形成されて、電極本体部１４ａの外側に延在してなる電極延在部１４ｂの底面側で、第１プラグ８に電気的に接続する下部電極１４と、下部電極１４の電極本体部１４ａ上に形成された強誘電体本体部１５ａ、及び下部電極１４の電極延在部１４ｂ上に、強誘電体本体部１５ａより薄厚に形成されてなる強誘電体延在部１５ｂ、からなる強誘電体膜１５と、強誘電体膜１５の強誘電体延在部１５ｂ上に形成されることなく、強誘電体本体部１５ａ上に形成された上部電極１６と、上部電極１６に導通して形成された第２プラグ１９と、を含む半導体装置１。 （もっと読む）

【課題】抵抗値のばらつきが防止された固体メモリを提供する。
【解決手段】互いに組成の異なる結晶層１，２を含む複数の結晶層が積層されてなる超格子積層体ＳＬと、超格子積層体ＳＬの積層方向における一方の面ＳＬａに設けられた下部電極３と、超格子積層体ＳＬの積層方向における他方の面ＳＬｂに設けられた上部電極４とを備える。超格子積層体ＳＬに含まれる結晶層１は相変化化合物からなる。本発明によれば、電極３，４間にこれらの対向方向に積層された超格子積層体ＳＬが挟み込まれていることから、電極３，４を介して超格子積層体ＳＬに電気的エネルギーを印加した場合、超格子積層体ＳＬの積層面に対して均一な電気的エネルギーが印加される。このため、情報の書き換えを繰り返しても抵抗値のばらつきが少なく、その結果、安定したデータ読み出しを行うことが可能となる。 （もっと読む）

【課題】選択素子としてダイオードを用いた半導体記憶装置の集積度を高めるとともに、結晶欠陥に起因するリーク電流を低減する。
【解決手段】半導体基板１００の一部であり、それぞれｐｎ接合ダイオードのアノード及びカソードの一方及び他方として機能する不純物拡散層１０３，１０４と、不純物拡散層１０４に接続された記録層ＰＣと、不純物拡散層１０３上に設けられた筒状のサイドウォール絶縁膜１０６とを備える。不純物拡散層１０４の少なくとも一部及び記録層ＰＣの少なくとも一部は、サイドウォール絶縁膜１０６に囲まれた領域内に形成されている。本発明によれば、ピラー状のｐｎ接合ダイオードと記録層ＰＣが自己整合的に形成されることから、集積度を高めることが可能となる。また、シリコンピラーが半導体基板の一部であることから、結晶欠陥に起因するリーク電流が低減される。 （もっと読む）

【課題】電極パッドの損傷を抑制することができる半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１の上方に形成された電極パッド３０とを有し、電極パッド３０は、第１の融点温度を有する材料からなる第１の層３２と、第１の層３２上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層３３とを含むことを特徴とする。これにより、外部から電極パッド３０への圧力により第１の層３２に達する傷ができても、必要に応じて第１の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができる。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）