半導体装置及びその製造方法
【課題】電極パッドの損傷を抑制することができる半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１の上方に形成された電極パッド３０とを有し、電極パッド３０は、第１の融点温度を有する材料からなる第１の層３２と、第１の層３２上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層３３とを含むことを特徴とする。これにより、外部から電極パッド３０への圧力により第１の層３２に達する傷ができても、必要に応じて第１の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができる。
【解決手段】半導体基板１１と、半導体基板１１の上方に形成された電極パッド３０とを有し、電極パッド３０は、第１の融点温度を有する材料からなる第１の層３２と、第１の層３２上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層３３とを含むことを特徴とする。これにより、外部から電極パッド３０への圧力により第１の層３２に達する傷ができても、必要に応じて第１の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、電極パッドを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、外部装置に対して信号を入出力したり、電力を供給したりするための接点として電極パッドが露出して形成される。電極パッドは、ダマシン構造の配線、或いは、Ｌｏｗ−ｋ材の絶縁膜に埋め込まれる配線を有する種々の半導体装置で形成される。
【０００３】
電極パッドは、最上配線の形成領域の周囲に形成されることが多く、最上配線と同じ積層金属構造が用いられる。積層金属構造として、例えば窒化チタン（ＴｉＮ）層、アルミニウム銅（ＡｌＣｕ）合金層、ＴｉＮ層を順に形成した構造が知られる。
【０００４】
半導体装置のコンタクト試験、特性試験をする際には、電極パッドにプローブ針を当てて半導体回路に電力を供給したり信号を送ったり受けたりする。また、半導体装置の実装時には電極パッド上に、金線をワイヤボンディングし、又は、はんだ、その他の接合用金属層を積層する構造が知られる。
【０００５】
さらに、保護膜の開口部から露出した電極パッドの上にニッケル層、低融点合金層の積層構造を形成し、その上からプローブ針を当てる構造が知られる。
また、ポリイミド膜の開口部から露出したアルミニウム電極パッドの上に、クロム、銅、金を積層したＭＢＬ膜を形成し、さらに、ＭＢＬ膜の上にハンダ膜を形成し、ハンダ膜にプローブ針を当る構造が知られる。
【０００６】
さらに、実装時に半導体装置と配線基板のそれぞれのパッドの上に、スズ、銀からなる合金層を形成し、それらの合金層同士を対向させて互いを接続する構造がされる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２０９８５７号公報
【特許文献２】特開平１０−３０８４０６号公報
【特許文献３】特開２００４−７９６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記のように電極パッドの最上層がＴｉＮから形成される構造では、電極パッドにプローブ針を当ると、プローブ針が滑り過ぎるので、電極パッド周囲のパッシベーション膜を破損させることがある。
【０００９】
そこで、電極パッドの上では、ＴｉＮの最上層を除去してその下のアルミニウム合金層を剥き出しの状態にする。このような構造であれば、アルミニウム合金層上でプローブ針が滑り過ぎるといった問題は解消される。しかも、アルミニウム合金層はプローブ針に対して柔らかいので、プローブ針はアルミニウム合金層にめり込んで接触面積を増やせる。
【００１０】
しかしながら、半導体装置の生産においては、製品の良、不良を判断する試験が複数回必要となることもある。例えば、不揮発性メモリを製造する場合、試験工程は２回以上行
うことが一般的となる。その他に、特殊なメモリに関しては、４回程度試験が必要な場合もある。
【００１１】
このように、半導体装置を製造するために複数回の試験が必要となる場合には、電極パッドに試験回数分だけプローブ針が当てられることになる。このように複数回分、プローブ針が電極パッドに当たると次のような問題を生じてしまう。
【００１２】
電極パッドに何度もプローブ針を当ると、電極パッドのアルミニウム合金層の形状が崩れて薄いところと厚いところが生じ、表面が平坦ではなくなり凹凸が生じる。その凹凸が大きい場合には、実装時に電極パッドにワイヤーボンディグするとそれらの密着性が低下する。この結果、電極パッドの薄いところでは、任意の電流が流れなくなり、コンタクト抵抗が高くなって所望の特性を得ることができなくなる。
【００１３】
また、プローブ針の圧力が強いと、アルミニウム合金層を貫通したプローブ針により電極パッドの下層部が破けてしまい、そこから水や水素が半導体回路内に染み込む原因となる。
このような問題は、プローブ針を当る回数が多いほど発生し易く、長期信頼性が劣り、半導体装置を良好な状態で長期間保持することが難しくなる。
【００１４】
また、上記のように電極パッドをＭＢＬ膜或いは合金層で覆う構造を採用すると、それらの層がパッシベーション膜から突出してしまい、プローブ針を当ると滑って周囲のパッシベーション膜を傷つけたり亀裂を生じさせたりする。これにより、装置の信頼性を低下させるおそれがある。
【００１５】
また、半導体装置と配線基板のそれぞれの電極パッドの上に、スズ、銀の合金層を形成する構造では、プローブ針を使用する試験後に、そのまま半導体装置上と基板上の合金層同士を対向させて互いを接合することになる。これにより、溶融した合金層が周囲に流れ出し、隣接する電極パッドが導通してしまう。
【００１６】
本発明の目的は、電極パッドの損傷を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の１つの観点によれば、半導体基板と、前記半導体基板の上方に形成された電極パッドとを有し、前記電極パッドは、第１の融点温度を有する材料から形成される第１の層と、前記第１の層上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料から形成される第２の層とを含むことを特徴とする半導体装置が提供される。
本発明の別の観点によれば、半導体基板の上方に、第１の融点温度を有する第１の層を形成する工程と、前記第１の層上に、第１の融点温度よりも高い第２の融点温度を有する第２の層を形成する工程と、前記第１の層及び前記第２の層をパターニングし、前記第２の層が表出する電極パッドを形成する工程と、次いで、前記第１の融点温度よりも高い第１温度で前記半導体基板を加熱処理する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明によれば、電極パッドは、第１の融点を有する材料から形成される第１の層と、第１の層の上に形成され、第１の融点よりも高い第２の融点を有する第２の層とを有する。
これにより、外部から電極パッドへの圧力により第１の層に達する深い傷がついても、
必要に応じて第１の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができ、その上に形成されるバンプ、ワイヤ等の接合を良好にすることができる。また、電極パッド形成後には、第１の融点と第２の融点の間の温度下で、第１の層の流出を第２の層により防止できる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施形態に係る半導体装置の平面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の周縁領域の断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置のメモリセル領域の断面図である。
【図４】図４は、本発明の実施形態に係る半導体装置のメモリ試験を示すフローチャートである。
【図５】図５Ａ〜図５Ｇは、本発明の第１実施形態に係るメモリ試験における電極パッドの形状変化を示す断面図である。
【図６】図６は、半導体装置における強誘電体キャパシタのヒステリシス特性を示す図である。
【図７】図７は、比較例に係る半導体装置のメモリ試験後の電極パッドの形状を示す断面図である。
【図８Ａ】図８Ａ〜図８Ｅは、本発明の第１実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図８Ｆ】図８Ｆ〜図８Ｉは、本発明の第１実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図８Ｊ】図８Ｊ〜図８Ｌは、本発明の第１実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その３）である。
【図９】図９Ａ〜図９Ｅは、本発明の第２実施形態に係る半導体装置の電極パッド形成工程を示す断面図である。
【図１０Ａ】図１０Ａ〜図１０Ｄは、本発明の第３実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図１０Ｅ】図１０Ｅ〜図１０Ｈは、本発明の第３実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図１０Ｉ】図１０Ｉ〜図１０Ｌは、本発明の第３実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その３）である。
【図１１Ａ】図１１Ａ〜図１１Ｄは、本発明の第４実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図１１Ｅ】図１１Ｅ〜図１１Ｈは、本発明の第４実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図１２Ａ】図１２Ａ〜図１２Ｃは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図１２Ｄ】図１２Ｄ、図１２Ｅは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図１２Ｆ】図１２Ｆ〜図１２Ｈは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その３）である。
【図１２Ｉ】図１２Ｉ〜図１２Ｋは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その４）である。
【図１２Ｌ】図１２Ｌ、図１２Ｍは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その５）である。
【発明を実施するための形態】
【００２０】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例お
よび説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
以下に、図面を参照して本発明の実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付される。
（第１の実施の形態）
図１は、本発明の実施形態に係る半導体装置の平面図である。また、図２は、本発明の第１実施形態に係る半導体装置の周縁領域を示す断面図、図３は、本発明の第１実施形態に係る半導体装置のメモリセル領域を示す断面図である。
【００２１】
図１に示す半導体装置１内には、強誘電体メモリ回路２、論理回路３、周辺回路４等が形成され、それらの回路２〜４は、後述する配線、ビア等により互いに電気的に接続され、さらに周縁領域の電極パッド３０に電気的に接続される。また、半導体装置１の上面にはパッシベーション膜６が形成され、パッシベーション膜６には電極パッド３０を露出する開口部６ａが形成される。
【００２２】
半導体装置１の周縁領域において、図２、図３に示すように、半導体基板であるシリコン基板１１の表面には、活性領域を囲む素子分離絶縁層１２がＬＯＣＯＳ法により形成される。なお、素子分離絶縁層１２としてシャロートレンチアイソレーション（ＳＴＩ）を形成してもよい。ＳＴＩは、シリコン基板１１の活性領域の周囲に溝を形成した後に、その溝の中に絶縁膜を埋め込むことにより形成される。
【００２３】
素子分離絶縁層１２、シリコン基板１１の上には、図３に示すＭＯＳトランジスタＴ１、Ｔ２を覆う酸化防止絶縁膜１３が形成される。酸化防止絶縁膜１３として、例えばプラズマＣＶＤ法により酸窒化シリコン(ＳｉＯＮ)膜を形成する。
【００２４】
また、酸化防止絶縁膜１３の上には第１層間絶縁膜１４が形成される。第１層間絶縁膜１４として、例えばＴＥＯＳガスを使用してＣＶＤ法によりノンドープシリケートガラス（ＮＳＧ）膜が形成される。第１層間絶縁膜１４の表面は化学的機械研磨 (ＣＭＰ)法により平坦化される。
【００２５】
第１層間絶縁膜１４の上には、第２層間絶縁膜１５、第１保護膜１６が順に形成される。第２層間絶縁膜１５としてＮＳＧ膜が形成され、その表面は例えば窒素雰囲気中で脱水処理される。また、第１保護膜１６としてアルミナ膜がスパッタ法、ＣＶＤ法、ＡＬＤ法等により形成される。
【００２６】
第１保護膜１６の上には、図３に示す強誘電体キャパシタＱを覆うための第２保護膜１７が形成される。第２保護膜１７として、水素、水の移動を阻止するバリア材料、例えばアルミナをスパッタ法、ＣＶＤ法、ＡＬＤ法等により形成する。
【００２７】
第２保護膜１７上には、第３層間絶縁膜１８として、例えば、ＴＥＯＳガスを使用するＣＶＤ法によりＮＳＧ膜が例えば約１５００ｎｍの厚さに形成される。第３層間絶縁膜１８の表面は例えばＣＭＰ法により平坦化され、さらに窒素プラズマ雰囲気で窒化される。
【００２８】
第３層間絶縁膜１８の上には第１の配線１９が形成される。第１の配線１９は、例えばスパッタ法により形成されたＴｉＮ層、アルミニウム銅（ＡｌＣｕ）層、ＴｉＮ層からなる積層金属構造をフォトリソグラフィ法によりパターニングして形成される。
【００２９】
また、第１の配線１９と第３層間絶縁膜１８の上には、第４の層間絶縁膜２０として、例えば、ＴＥＯＳガスを使用するＣＶＤ法によりＮＳＧ膜が形成される。第４層間絶縁膜２０の表面は例えばＣＭＰ法により平坦化され、さらに窒素プラズマ雰囲気で窒化される
。第４層間絶縁膜２０内には、第１の配線１９（１９ａ〜１９ｄ）上に形成したホール内に第１のビア２１（２１ａ、２１ｂ）が形成される。第１のビア２１は、ＴｉＮ層とタングステン（Ｗ）層の二層構造を有する。
【００３０】
さらに、第４の層間絶縁膜２０の上には、例えば、配線、層間絶縁膜、保護膜、ビアが順に繰り返して形成される。上と下に配置される複数の配線及びビア等のパターン形状はそれぞれ異なるが、配線は、第１の配線１９と同じ積層金属構造を有する。また、それらのビアは、第１のビア２１と同じ層構造を有する。第４の層間絶縁膜２０の上方に形成される層間絶縁膜として、例えば、ＴＥＯＳガスを使用するＣＶＤ法によりＮＳＧ膜が形成される。さらに、保護膜は第１の保護膜１６と同じアルミナから形成される。
【００３１】
上から２番目の層間絶縁膜２２の上に形成される上から２番目の保護膜２３の上には、上から２番目の配線２４が形成される。また、上から２番目の配線２４は、その下のビア２５に接続されるとともに最上の層間絶縁膜２６に覆われる。
また、最上の層間絶縁膜２６の上には、電極パッド３０、及び図３に示す最上の配線２７が形成される。また、電極パッド３０は、最上の層間絶縁膜２６の中に形成される最上のビア２８を介して上から２番目の配線２４に接続される。
【００３２】
電極パッド３０は、ＴｉＮ層３１、亜鉛インジューム（ＺｎＩｎ）合金層３２、ＡｌＣｕ層３３の積層金属構造から形成される。積層金属構造において、ＴｉＮ層３１は例えば約１５０ｎｍの厚さを有し、ＺｎＡｌ層３２は例えば約３００ｎｍの厚さを有し、ＡｌＣｕ層３３は例えば２００ｎｍ〜４００ｎｍの厚さを有する。
【００３３】
さらに、最上の配線２７は、ＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３、ＴｉＮ層３４の積層金属構造から形成される。ＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３は電極パッド３０と同じ厚さを有し、また、最上のＴｉＮ層３４は、例えば１５０ｎｍの厚さを有する。
【００３４】
ＺｎＩｎ合金層３２は、ＡｌＣｕ合金よりも低融点の導電材料であり、組成を調整することにより、融点を例えば約２００℃、リフロー温度を鉛含有ハンダとほぼ同一の約２２５℃にすることができる。即ち、金属組成としてＺｎとＩｎを組み合わせることにより低融点化が可能になる。また、Ｚｎの含有量を抑えてＡｇを少量添加することにより、高温高湿の環境下でＣｕパターン又はＣｕ合金パターンとの接合強度を高くすることができる。さらに、ビスマスを含めないことにより、偏析、即ち不均一層の発生による強度劣化がない。
【００３５】
低融点材料としては、ＺｎＩｎ合金よりも高い融点２２０℃の錫銀銅（ＳｎＡｇＣｕ）があり、また、融点が２０６℃のＳｎＡｇＩｎＢｉがある。また、融点が１９７℃のＳｎＺｎＢｉもあるが、接合強度が十分ではない。
なお、電極パッド３０の最上層は、ＡｌＣｕ層３３であるが、その下の層のＺｎＩｎ合金層３２よりも融点温度の高い材料からなるその他のＡｌ合金等から形成してもよい。
【００３６】
最上の層間絶縁膜２６の上には最上の配線２７を覆う第１、第２のカバー絶縁膜３５、３６が形成される。第１、第２のカバー絶縁膜３５、３６には電極パッド３０を露出する開口部３６ａが形成される。第１のカバー絶縁膜３５としてＣＶＤ法により約１００ｎｍの厚さのシリコン酸化膜を形成し、また、第２のカバー絶縁膜３６としてＣＶＤ法により約３５０ｎｍの厚さの窒化シリコン膜を形成する。
【００３７】
第２のカバー絶縁膜３６の上には、ポリイミド等の樹脂から形成されるパッシベーション膜６が形成され、パッシベーション膜６には電極パッド３０を露出する開口部６ａが形
成される。
【００３８】
一方、図３に示すように、シリコン基板１１のメモリセル領域にはＭＯＳトランジスタＴ１、Ｔ２が形成され、さらに、第２の層間絶縁膜１５上には強誘電体キャパシタＱが形成される。ＭＯＳトランジスタＴ１、Ｔ２は以下のように形成される。
【００３９】
シリコン基板１１のメモリセル領域のうち素子分離絶縁層１２に囲まれた活性領域には、イオン注入によりｐウェル４１が形成される。ｐウェル４１上には、ゲート絶縁膜４２を介して２つのゲート電極４３、４４が形成される。ゲート電極４３、４４は、シリコン膜、タングステンシリサイド膜、シリコン酸化膜の積層構造をパターニングすることにより形成される。さらに、ゲート電極１４、１５は、素子分離絶縁層１１上に形成されるワード線の一部となる。
【００４０】
２つのゲート電極４３、４４の両側方のｐウェル４１内にはそれぞれｎ型のエクステンション領域４５ａ、４６ａ、４７ａが形成される。エクステンション領域４５ａ、４６ａ、４７ａは、ゲート電極４３、４４及び素子分離絶縁層１２をマスクにして、ｐウェル４１内にｎ型不純物として例えばリンをイオン注入することにより形成される。
【００４１】
また、ゲート電極４３、４４の両側面にはサイドウォール４８が形成される。サイドウォール４８は、シリコン基板１１の上に絶縁膜、例えばシリコン酸化膜を形成した後にエッチバックすることにより形成される。
【００４２】
さらに、ゲート電極４３、４４及びサイドウォール４８の両側のｐウェル４１内には高濃度ｎ型不純物領域４５ｂ、４６ｂ、４７ｂが形成される。高濃度ｎ型不純物領域４５ａ、４６ａ、４７ａは、ゲート電極４３、４４、サイドウォール４８及び素子分離絶縁層１２をマスクにして、ｐウェル４１内にｎ型不純物として例えば砒素をイオン注入することにより形成される。
【００４３】
ｐウェル４１において互いに接続するエクステンション領域４５ａ、４６ａ、４７ａと高濃度ｎ型不純物領域４５ｂ、４６ｂ、４７ｂはそれぞれ第１〜第３のソース／ドレイン領域４５、４６、４７となる。
一方のゲート電極４３及び第１、第２のソース／ドレイン領域４５、４６等により１つのＭＯＳトランジスタＴ１が形成され、さらに、他方のゲート電極４４及び第２、第３のソース／ドレイン領域４６、４７等により別のＭＯＳトランジスタＴ２が形成される。
【００４４】
ＭＯＳトランジスタＴ１、Ｔ２、素子分離絶縁層１２及びシリコン基板１１の上には、上記の酸化防止絶縁膜１３、第１層間絶縁膜１４が順に形成される。また、第１層間絶縁膜１４の上には、上記の第２層間絶縁膜１５、第１保護膜１６が形成される。さらに、第１保護膜１６の上には強誘電体キャパシタＱが形成される。
強誘電体キャパシタＱは、下部電極４９、強誘電体膜５０及び上部電極５１が順に形成された構造を有する。
【００４５】
下部電極４９は、例えばＰｔ、Ｉｒ、Ｒｕ等の貴金属膜から形成され、フォトリソグラフィ法により例えばストライプ状にパターニングされる。強誘電体膜５０は、例えばPb(Zr,Ti)O3（ＰＺＴ）、SrBi2Ta2O9（ＳＢＴ）などのペロブスカイト構造を有する材料から構成される。そのような強誘電体材料は、例えばスパッタ法、ＭＯＣＶＤ法により形成される。また、上部電極５１は、強誘電体膜５０上に形成され、例えば、酸化イリジウム膜から形成される。
【００４６】
強誘電体膜５０はパターニングされて下部電極４９のコンタクト領域を露出する形状を
有する。また、上部電極５１は、強誘電体膜５０上で間隔をおいて複数形成される。
【００４７】
強誘電体キャパシタＱは、ｐウェル４１の斜め上の両側方にそれぞれ形成され、その上面は第３保護膜５２により覆われ、さらに全体が第２保護膜１７により覆われる。第２、第３保護膜１７、５２は、水素、水の移動を阻止するバリア材料、例えばアルミナから形成される。
第２保護膜１７上には、上記のように、第３層間絶縁膜１８が形成される。
【００４８】
また、第３層間絶縁膜１８から酸化防止絶縁膜１３までの層には、第１〜第３のソース／ドレイン領域４５、４６、４７のそれぞれに達する第１〜第３のコンタクトホール１８ａ〜１８ｃがフォトリソグラフィ法により形成される。さらに、第１〜第３のコンタクトホール１８ａ〜１８ｃ内にはＴｉ膜、ＴｉＮ膜及びＷ膜の積層導電膜が充填され、第１〜第３の導電性プラグ５３、５４、５５として使用される。
【００４９】
なお、第３層間絶縁膜１８の上面上に形成されたＷ膜、ＴｉＮ膜、Ｔｉ膜はＣＭＰ法により除去される。以下に示す、ビアの形成時にも同様なＣＭＰが行われる。
第３層間絶縁膜１８、第２、第３保護膜１７、５２の各層には、上部電極５１と下部電極４９のそれぞれの一部に達する深さの第４、第５のコンタクトホール１８ｅ、１８ｄがフォトリソグラフィ法により形成される。そして、第１、第２ホール１８ｄ、１８ｅのそれぞれの中にはＴｉ膜、ＴｉＮ膜、Ｗ膜の積層導電膜が充填され、第４、第５の導電性プラグ５６、５７として使用される。
【００５０】
第３層間絶縁膜１８上には、第１、第２の上部電極用配線１９ａ、１９ｂ、プレート用配線１９ｃ、電極パッド１９ｄ等を含む第１の配線１９が形成される。第１の配線１９は、ＴｉＮ膜、Ｗ膜、ＴｉＮ膜の三層構造を有する。
【００５１】
第１の上部電極用配線１９ａは、１つの上部電極５１上の第４の導電性プラグ５６とｐウェル４１上の一端寄りの第１の導電性プラグ５５に接続される。また、第２の上部電極用配線１９ｂは、別の上部電極５１上の第４の導電性プラグ５６とｐウェル１２上の他端寄りの第２の導電性プラグ５３に接続される。
【００５２】
これにより、１つの強誘電体キャパシタＱの上部電極５１は１つのＭＯＳトランジスタＴ１（Ｔ２）の一方のソース／ドレイン領域４５（４７）に電気的に接続される。
また、電極パッド１９ｄは、ｐウェル１２中央の上の第３の導電性プラグ５４に接続されるとともに、第４の層間絶縁膜２０内の第１のビア２１ａを介してその上のビット線（不図示）に接続される。ビット線は、第５の層間絶縁膜（不図示）上に形成される第２の配線（不図示）である。
【００５３】
強誘電体キャパシタＱとＭＯＳトランジスタＴ１、Ｔ２は、上記したように、配線１９（１９ａ〜１９ｄ）、２４、ビア２１（２１あ、２１ｂ）、２５、２８等を介して最上の電極パッド３０に電気的に接続される。電極パッド３０は、図２に示したように、最上の配線２７とともに最上の層間絶縁膜２６上に形成される。最上の配線２７は、第１、第２のカバー絶縁膜３５、３６及びパッシベーション膜６に覆われる。
【００５４】
以上のような構成を有する半導体装置１については、ウエハ状態でコンタクト試験、トランジスタ動作試験等の通常の試験が実施され、その後に、例えば図４に示すフローチャートに従って強誘電体キャパシタＱの読出し、書込み試験が行われる。
【００５５】
まず、図４のステップＳ１に示すように、一対の強誘電体キャパシタＱに図６に示すヒステリシス特性の（０，１）のデータを書き込む。この場合、強誘電体キャパシタＱに電
圧を印可するために、電極パッド３０にプローブ針Ｐを当て、押圧する。
これにより、電極パッド３０の最上のＡｌＣｕ層３３には、図５Ａ、図５Ｂに示すように、プローブ針Ｐの押圧力により傷口３３ａが形成され、その下のＺｎＩｎ合金層３２の一部が露出し、ＺｎＩｎ合金層３２に凹部３２ａが形成される。
【００５６】
続いて、図４のステップＳ２に示すように、エージング処理として半導体装置１を加熱炉に入れて２２０℃〜２５０℃の温度に加熱する。その加熱により、電極パッド３０のＺｎＩｎ合金層３２は溶融して図５Ｃに示すように平坦化して凹部３２ａが実質的に消滅する。ＺｎＩｎ合金の融点は例えば約２００℃である。
【００５７】
次に、電極パッド３０にプローブ針Ｐを当てて図４のステップＳ３に示すように強誘電体キャパシタに書き込まれた（０，１）のデータを読み出した後に、２つの強誘電体キャパシタＱに図６のヒステリシス特性の（１，０）のデータを書き込む。これにより、図５Ｄに示すように、電極パッド３０がＺｎＩｎ合金層３２にプローブ針Ｐが当たって再び凹部３２ｂが形成される。
【００５８】
続いて、図４のステップＳ４に示すように、エージング処理として半導体装置１を加熱炉に入れて２２０℃〜２５０℃の温度に加熱する。その加熱により、電極パッドのＺｎＩｎ合金層３２は溶融して図５Ｅに示すように平坦化して凹部３２ｂが実質的に消滅するとともに、不揮発性メモリのスクリーニング効果を得ることができる。
【００５９】
次に、電極パッド３０にプローブ針Ｐを当てて図４のステップＳ５に示すように強誘電体キャパシタＱに書き込まれた（１，０）のデータを読み出した後に、（０，１）のデータを書き込む。これにより、図５Ｆに示すように、電極パッド３０がＺｎＩｎ合金層３２にプローブ針Ｐが当たって凹部３２ｃが形成される。
【００６０】
その後に、図４のステップＳ６に示すように、電極パッド３０の平坦化回復処理として半導体装置１を加熱炉に入れて２２０℃〜２５０℃の温度にアニールする。これにより、電極パッド３０のＺｎＩｎ合金層３２の上面は図５Ｇに示すように平坦化するので、凹部３２ｃは実質的に消滅する。
【００６１】
その後に、半導体装置１を半導体ウエハから切断し、パッケージングする。この場合、電極パッド３０の表面は既に平坦化処理が行われる。
従って、電極パッド３０にバンプを接合し、または、電極パッド３０にワイヤを接合しても、それらの接合部分に空洞が生じることはなく、良好な接続が確保できる。その詳細については後述する。
【００６２】
これに対し、図７Ａに示す比較例によれば、層間絶縁膜１０１上の電極パッド１０２にプローブ針が当てられた後には、電極パッド１０２に深い凹部１０３が残ったり、プローブ針の突き抜けが生じたりする。なお、電極パッド１０２は、下からＴｉＮ層１０４、ＡｌＣｕ層１０５の積層構造を有し、その上の周縁にはエッチング残としてＴｉＮ層１０６が形成される。
【００６３】
次に、図８Ａ〜図８Ｌを参照して上記の電極パッド３０の形成方法を説明する。
まず、図８Ａに示すように、最上の層間絶縁膜２６及び最上のビア２８の上に、ＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３、ＴｉＮ層３４を順にスパッタ法により形成する。下側と上側のＴｉＮ層３１、３４は例えば１５０ｎｍの厚さに形成され、ＺｎＩｎ合金層３２は例えば２００ｎｍ〜４００ｎｍの厚さに形成され、さらに、ＡｌＣｕ層３３は例えば２００ｎｍの厚さに形成される。
【００６４】
次に、図８Ｂに示すように、上側のＴｉＮ層３４の上にフォトレジストを塗布し、これを露光、現像等する。これにより、半導体装置１の周縁領域にパッド形状のレジストパターン６１ａを形成し、それより内側の領域に配線形状のレジストパターン６１ｂを形成する。パッド形状のレジストパターン６１ｂは、例えば、一辺が７０μｍ〜１００μｍの四角の平面形状を有し、その下に最上のビア２８が存在する位置に形成される。
【００６５】
続いて、図８Ｃに示すように、レジストパターン６１ａ、６１ｂをマスクにして上側のＴｉＮ層３４から下側のＴｉＮ層３１までをエッチングする。
【００６６】
エッチング後にパッド形状のレジストパターン６１ａの下に残されたＴｉＮ層３１、ＺｎＩｎ合金層３２及びＡｌＣｕ層３３を導電パターン３０として適用する。また、配線形状のレジストパターン６１ｂの下に残されたＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３及びＴｉＮ層３４を配線２７として適用する。なお、導電パターン３０上のＴｉＮ層３４は後に除去される。
エッチング時には、低融点金属層であるＺｎＩｎ合金層３２の溶融を防止する必要があるので、そのエッチングは例えばＥＣＲエッチング装置を使用し、次の条件で行われる。
【００６７】
例えば、ＥＣＲエッチングチャンバ内のウエハ載置台の上方から導入するエレクトロンμ波を周波数２．４５６Ｈｚ、電力１０００Ｗで発生させる。また、ウエハ載置台にキャパシタを介して接続する高周波バイアス電力を周波数１３．５６ＭＨｚ、電力２２Ｗに設定する。エッチングガスとして、エッチングチャンバ内に塩素（Ｃｌ２）を１１０ｓｃｃｍの流量、三塩化ホウ素（ＢＣｌ３）を１１０ｓｃｃｍの流量、窒素（Ｎ２）を２ｓｃｃｍの流量で導入する。また、エッチング時間を５５秒とし、ＥＤＰを７０秒とする。また、ウェーハチャック温度を４０℃に設定し、エッチングチャンバ内の温度を４０℃に設定し、さらにエッチングチャンバ内の真空度を４ｍＴｏｒｒ（０．５３Ｐａ）に設定する。
【００６８】
次に、図８Ｄに示すように、レジストパターン６１ａ、６１ｂを除去する。レジストパターン６１ａ、６１ｂの除去はダウンフロー型レジストアッシャー装置を使用して行うが、ＺｎＩｎ合金層３２の溶解を抑えるアッシング条件に設定する。
【００６９】
例えば、アッシングチャンバ内に水（Ｈ２Ｏ）を３００ｓｃｃｍの流量で３０秒間、導入し、続いて、１００秒間でＨ２Ｏと酸素（Ｏ２）をそれぞれ６５ｓｃｃｍ、１２３５ｓｃｃｍの流量で導入する。アッシングチャンバの電極に印加する周波数２．４５６５Ｈｚの高周波電力を１２００Ｗに設定し、内部の真空度を１ｍＴｏｒｒ（０．１３３Ｐａ）に設定してプラズマを発生させる。
【００７０】
そのような条件によれば、シリコン基板１１の温度が高温にならないので、ＺｎＩｎ合金層３２は溶解しない。
次に、図８Ｅに示すように、最上の配線２７と電極パッド３０及び最上の層間絶縁膜２６の上に第１のカバー絶縁膜３５としてシリコン酸化膜を約１００ｎｍの厚さに形成する。第１のカバー絶縁膜３５は例えば次の２ステップで形成される。
【００７１】
第１ステップとして、プラズマＣＶＤ装置を使用してシリコン酸化膜を形成する。この場合、チャンバ内に反応ガスとしてシラン（ＳｉＨ４）とＨ２Ｏを導入し、さらに反応圧力を３０Ｐａ〜５００Ｐａに設定する。また、基板温度を２００℃以下に設定する。
【００７２】
第２ステップとして、シリコン基板１を減圧ＣＶＤ装置に移し、そのチャンバ内にオルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）ガスを導入し、内部の圧力を２０Ｐａ〜２００Ｐａに設定する。さらに、成長温度を６５０℃〜７５０℃の範囲内、またはそれ以下に設定する。
【００７３】
第２ステップの条件では、電極パッド３０に２００℃以上の温度が加わるために低融点金属であるＺｎＩｎ合金層３２が溶解してしまう。しかし、第２ステップにおいては、配線２７と電極パッド３０が既にシリコン酸化膜に覆われるので、ＺｎＩｎ合金層３２は流れ出ず、その形状は崩れない。また、第１ステップで形成されたシリコン酸化膜は膜の特性が良くないが、第２ステップのシリコン膜の特性が良好になるので、カバー絶縁膜としての機能は十分確保される。
【００７４】
また、第１のカバー絶縁膜３５に覆われたＺｎＩｎ合金層３２は、その後の熱処理により周辺に流れ出たり、形状が変化したりすることはない。
その後、図８Ｆに示すように、第１のカバー絶縁膜３５上に、第２のカバー絶縁膜３６としてシリコン窒化膜をＣＶＤ法により約３５０ｎｍの厚さに形成する。
【００７５】
次に、図８Ｇに示すように、第２のカバー絶縁膜３６上にフォトレジストを塗布し、これを露光、現像等することにより、電極パッド３０の上方に開口部６２ａを有するレジストパターン６２を形成する。開口部６２ａは、例えば一辺が７０μｍ〜１００μｍの四角の平面形状とする。
【００７６】
次に、図８Ｈに示すように、レジストパターン６２をマスクに使用して第１、第２のカバー絶縁膜３５、３６及びＴｉＮ層３４をエッチングし、電極パッド３０の上に開口部３６ａを形成し、ＡｌＣｕ層３３を露出させる。
この工程におけるＴｉＮ層３４のエッチングガスとして塩素系ガスを使用すると、その下のＡｌＣｕ合金層３３もエッチングされて大きく削られるおそれがある。
【００７７】
そこで、エッチング装置としてダウンフロー方式を使用し、第１、第２のカバー絶縁膜３５、３６とＴｉＮ層３４を等方性エッチングする。エッチング条件として、例えば、ＣＦ４を約９０９ｓｃｃｍ、Ｏ２を約１０２ｓｃｃｍの流量でチャンバ内に導入するとともに、ウェハステージ温度を２００℃、圧力を１００ｍＴｏｒｒに設定する。この場合のＴｉＮ層３４のエッチング時間を例えば約５秒とする。
【００７８】
レジストパターン６２をアッシング装置により除去した後に、パッシベーション膜６として例えば感光性のポリイミド膜を第２のカバー絶縁膜３６及び電極パッド３０の上に塗布する。さらに感光性ポリイミド膜を露光、現像、ベーク等をして図８Ｉに示すように電極パッド３０の上に開口部６ａを形成する。これにより、開口部６ａから電極パッド３０のＡｌＣｕ層３３が外に向けて表出する。
【００７９】
この後に、図４に例示した処理を含む試験を行うと、電極パッド３０のうちＡｌＣｕ層３３には凹凸が発生する。しかし、ＡｌＣｕ層３３の下のＺｎＩｎ合金層３２の上面は、試験後の熱処理により自己修復され、平坦な状態となるので、電極パッド３０表面の凹凸差は小さい。
【００８０】
次に、図８Ｊに示すように、パッシベーション膜６の上にＴｉ膜３７ａ、Ｐｄ膜３７ｂをスパッタ法により順に形成する。この場合、電極パッド３０の表面は自己修復されるので、電極パッド３０上のＴｉ膜３７ａ、Ｐｄ膜３７ｂには亀裂が生じない。
【００８１】
続いて、Ｐｄ膜３７ｂの上にフォトレジストを塗布し、これを露光、現像等することにより、電極パッド３０の上とその周辺を覆うレジストパターン３８を形成する。
次に、レジストパターン３８をマスクにしてＴｉ膜３７ａ、Ｐｄ膜３７ｂをエッチングし、その後に、レジストパターン３８を除去する。
【００８２】
これにより、図８Ｋに示すように、Ｔｉ膜３７ａ、Ｐｄ膜３７ｂは、電極パッド３０の上とその周辺の上に残される。
その後に、図８Ｌに示すように電極パッド３０を覆うＴｉ膜３７ａ、Ｐｄ膜３７ｂの上に金バンプ３９を形成する。
【００８３】
なお、金バンプ３９は、Ｔｉ膜３７ａ、Ｐｄ膜３７ｂのパターニング前にＴｉ膜３７ａ、Ｐｄ膜３７ｂを電極として電解メッキにより形成し、その後にＴｉ膜３７ａ、Ｐｄ膜３７ｂをパターニングしてもよい。また、金バンプ３９の代わりに、ワイヤボンディングにより金ワイヤ（不図示）をＰｄ膜３７ｂに接続してもよい。
以上により、表面の凹凸差が小さい電極パッド３０と金バンプ３９の間にボイドが生じることが防止される。
【００８４】
これに対して、図７Ｂの比較例に示すように、電極パッド１０２の深い凹部１０３を修復することはできないので、電極パッド１０２の上にＴｉ／Ｐｄ膜１０４を形成すると、Ｔｉ／Ｐｄ膜１０４に亀裂が生じる。この結果、電極パッド１０２の上に金バンプを形成すると、図７Ｂの破線で囲んだ領域にボイドが生じ、電極パッド１０２と金バンプの接触抵抗が高くなるとともに、それらの接合力が低下する。
【００８５】
（第２の実施の形態）
図９Ａ〜図９Ｅは、本発明の第２実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、最上の層間絶縁膜２６等を形成する。
【００８６】
さらに、第１実施形態の図８Ａ〜図８Ｄに示した工程に従って、最上の層間絶縁膜２６の上に最上の配線２７と電極パッド３０を形成する。なお、電極パッド３０の上にはＴｉＮ層３４が形成された状態となる。
【００８７】
次に、図９Ａに示すように、最上の配線２７と電極パッド３０と最上の層間絶縁膜２６の上に、ＺｎＩｎ合金層３２よりも融点温度の高いＴｉＮ膜２９をスパッタ法により５０ｎｍ〜１００ｎｍの厚さに形成する。ＴｉＮ膜２９を形成する際の基板温度を２００℃以下にする。
【００８８】
さらに、図９Ｂに示すように、ＴｉＮ膜０６をエッチバックすることにより、最上の層間絶縁膜２６の上面の一部を露出させるとともに、ＴｉＮ膜２９を最上の配線２７の側面と電極パッド３０の側面に導電性サイドウォール２９ｓとして残す。
【００８９】
続いて、図９Ｃに示すように、配線２７、電極パッド３０の上のＴｉＮ膜３４、および導電性サイドウォール２９ｓを覆う第１、第２のカバー絶縁膜３５、３６を最上の層間絶縁膜２６の上に形成する。
【００９０】
第１のカバー絶縁膜３５は、例えば、減圧ＣＶＤ法により１ステップで形成される。その形成条件として、成長ガスとしてＳｉ（ＯＣ２Ｈ５）をチャンバ内に導入し。基板温度を６５０℃〜７５０℃又はそれよりも低く設定し、チャンバ内の圧力を２０Ｐａ〜２００Ｐａに設定する。
なお、第２のカバー絶縁膜３６の形成条件は、例えば第１実施形態と同様に設定する。
【００９１】
次に、図９Ｄに示すように、第１、第２のカバー絶縁膜３５、３６及びＴｉＮ膜３４を第１実施形態と同様な方法によりパターニングし、これにより電極パッド３０の上に開口部３６ａを形成する。
【００９２】
その後に、図９Ｅに示すように、第２のカバー絶縁膜３６の上にパッシベーション膜６を形成し、さらに第１実施形態と同様な方法によりパッシベーション膜６をパターニングして電極パッド３０を表出する開口部６ａを形成する。
【００９３】
以上のように本実施形態によれば、第１実施形態と同様に、電極パッド３０のＡｌＣｕ層３３の下にＺｎＩｎ合金層３２を形成しているので、電極パッド３０がプローブ針により損傷を受けても、低温の熱処理によりＺｎＩｎ合金層３２の上面を平坦化して凹凸を小さくすることができる。従って、その後の電極パッド３０上に金バンプを接合し、或いは金ワイヤを接続する際に、それらの接合を良好にすることができる。
【００９４】
また、最上の配線２７と電極パッド３０の中のＺｎＩｎ合金膜３２の上面及び側面は、それよりも融点の高いＴｉＮ膜３４、３７及びＡｌＣｕ層３３によって囲まれる。これにより、溶解したＺｎＩｎ合金膜３２は外部に流出せず、第１のカバー絶縁膜３５を高い温度で形成することができる。
【００９５】
（第３の実施の形態）
図１０Ａ〜図１０Ｌは、本発明の第３実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、最上の層間絶縁膜２６等を形成する。
【００９６】
次に、図１０Ａに示すように、最上の層間絶縁膜２６及び最上のビア２８の上にエッチングストップ絶縁膜６５、埋込絶縁膜６６をＣＶＤ法により順に形成する。エッチングストップ絶縁膜６５としてシリコン窒化膜をＣＶＤ法により約１００ｎｍ〜１５０ｎｍの厚さに形成する。また、埋込絶縁膜６６として、ＴＥＯＳを使用してＣＶＤ法によりＮＳＧ膜を約３５０ｎｍ〜４５０ｎｍの厚さに形成する。
【００９７】
続いて、図１０Ｂに示すように、埋込絶縁膜６６上にフォトレジストを塗布し、これを露光、現像等することによりレジストパターン６７を形成する。レジストパターン６７は、半導体装置１の周縁領域の最上のビア２８の上にパッド形状の開口部６７ａを有するとともに、配線形状の開口部６７ｂを有する。
【００９８】
次に、図１０Ｃに示すように、レジストパターン６７ａ、６７ｂをマスクに使用して、埋込絶縁膜６６を例えばＲＩＥ法によりエッチングすることによりパッド形状の開口部６７ａと配線形状の開口部６７ｂのそれぞれの下に溝６６ａ、６６ｂを形成する。続いて、エッチングストップ絶縁層６５をエッチングすることにより、最上のビア２８を露出させる。ついで、レジストパターン６７ａ、６７ｂを除去する。
【００９９】
その後に、図１０Ｄに示すように、埋込絶縁膜６６の上面と溝６６ａ、６６ｂの内周面及び底面の上に、ＺｎＩｎ合金よりも融点の高い材料膜であるＴａ層６８をスパッタ法により５０ｎｍ〜１００ｎｍの厚さに形成する。これにより、Ｔａ層６８は、溝６６ａ、６６ｂの下の最上のビア２８に接続する。
【０１００】
次に、図１０Ｅに示すように、Ｔａ層６８を電極として使用し、その上に電解メッキによりＺｎＩｎ合金層６９を形成する。ＺｎＩｎ合金層６９は、溝６６ａ、６６ｂを完全に埋め込む厚さに形成される。ＺｎＩｎ合金層６９として、第１実施形態に示したＺｎＩｎ層３２と同じ材料を形成する。
【０１０１】
続いて、図１０Ｆに示すように、ＺｎＩｎ合金層６９、Ｔａ層６８をＣＭＰ法により研
磨し、これにより埋込絶縁膜６６の上面からＺｎＩｎ合金層６９、Ｔａ層６８を除去する。これにより、溝６６ａ、６６ｂにＺｎＩｎ合金層６９、Ｔａ層６８が埋め込まれた状態となる。
【０１０２】
その後に、図１０Ｇに示すように、埋込絶縁膜６６、ＺｎＩｎ合金層６９及びＴａ層６８の上に、ＺｎＩｎ合金よりも融点の高い材料層であるＡｌＣｕ層７０、ＴｉＮ層７１をスパッタ法によりそれぞれ約２００ｎｍ、約１５０ｎｍ厚さに形成する。
続いて、図１０Ｈに示すように、ＴｉＮ層７１上にフォトレジストを塗布し、これを露光、現像等することにより、溝６６ａ、６６ｂの上に重なる同一平面形状のレジストパターン７２を形成する。
【０１０３】
さらに、図１０Ｉに示すように、レジストパターン７２をマスクにしてＡｌＣｕ層７０とＴｉＮ層７１をエッチングし、レジストパターン７２の下に残す。エッチングの際の基板温度は、第１実施形態と異なり、ＺｎＩｎ合金層６９の溶解温度よりも高くてもよい。既に、ＺｎＩｎ合金層６９は、側面と上面がＴａ層６８、ＡｌＣｕ層７０により囲まれるので溶解しても実質的に形状が変化しないからである。
【０１０４】
これにより、最上の層間絶縁膜２６上のＺｎＩｎ合金層６９は、Ｔａ層６８とＡｌＣｕ層７０により囲まれた形状を有し、その上にＴｉＮ層７１が重なる導電パターンが形成される。配線形状の導電パターンは最上の配線７３となる。また、パッド形状の導電パターンのうちＴａ層６８、ＺｎＩｎ合金層６９、ＡｌＣｕ層７０は電極パッド７４となる。
【０１０５】
レジストパターン７２を除去した後に、図１０Ｊに示すように、最上の配線７３と電極パッド７４及び埋込絶縁膜６６の上に、第１実施形態と同様に第１、第２のカバー絶縁膜３５、３６を形成する。
【０１０６】
次に、図１０Ｋに示すように、電極パッド７４の上方に開口部７５ａを有するレジストパターン７５を第２のカバー絶縁膜３６上に形成した後に、開口部７５ａを通して第１、第２のカバー絶縁膜３５、３６及びＴｉＮ層７１をエッチングする。これにより、電極パッド７４のＡｌＣｕ層７０を露出する開口部３６ａを形成する。そのエッチング条件は、第１実施形態と同様に設定する。続いて、レジストパターン７５を除去する。
【０１０７】
その後に、図１０Ｌに示すように、パッシベーション膜６を第２のカバー絶縁膜３６と電極パッド７３の上に形成し、さらにパッシベーション膜６を第１実施形態と同様にパターニングして電極パッド７４のＡｌＣｕ層７０を表出する開口部６ａを形成する。
【０１０８】
以上のような工程により形成された電極パッド７４には、第１実施形態に示したようにプローブ針Ｐが当てられ、各種の試験が行われる。その試験の際に、電極パッド７４には凹凸が形成されるが、電極パッド７４の内部にはＺｎＩｎ合金層６９が形成されるので、試験後の低温度、例えば１５０℃〜２００℃で加熱することによりその上面は平坦化する。
【０１０９】
この結果、試験後に電極パッド７３の上に金バンプ、金ワイヤを接続する際に、電極パッド７３とそれらの間に空洞の発生を防止できる。
また、上記した方法により電極パッド７３を形成すると、断面Ｕ字状のＴａ層６８の中にＺｎＩｎ合金層６９を形成した後に、その上をＡｌＣｕ層７０で蓋をした状態になる。これにより、ＺｎＩｎ合金層６９を形成し、これを研磨した後には、ＺｎＩｎの融点よりも高い温度の処理が可能になるので、その後の処理については通常の温度に設定することができる。
【０１１０】
（第４の実施の形態）
図１１Ａ〜図１１Ｈは、本発明の第４実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、最上の層間絶縁膜２６等を形成する。
【０１１１】
その後に、第３実施形態の図１０Ａ〜図１０Ｆに示したように、最上の層間絶縁膜２６及び最上のビア２８の上にエッチングストップ絶縁層６５、埋込絶縁膜６６を形成し、さらに、それらの層６５、６６に溝６６ａ、６６ｂを形成した後に、その中にＴａ膜６８、ＺｎＩｎ合金層７０を形成する。続いて、ＣＭＰ法により、埋込絶縁膜６６の上面上からＴａ膜６８、ＺｎＩｎ合金層６９を除去する。
【０１１２】
次に、図１１Ａに示すように、フッ素系ガスを使用して埋込絶縁膜６６を５０ｎｍの深さにエッチバックし、Ｔａ膜６８、ＺｎＩｎ合金層７０を突出させる。このエッチング時には、露出するＺｎＩｎ合金層７０の溶融とエッチングを防止するために、基板温度を２００℃以下に設定する。
【０１１３】
続いて、図１１Ｂに示すように、Ｔａ膜６８、ＺｎＩｎ合金層６９及び埋込絶縁膜６６の上に、ＺｎＩｎ合金よりも融点の高い材料層であるＴｉＮ層７６、ＡｌＣｕ層７０、ＴｉＮ層７１をスパッタ法により約１５０ｎｍ、約２００ｎｍ、約１５０ｎｍの厚さに形成する。
【０１１４】
さらに、図１１Ｃに示すように、ＴｉＮ層７１上にフォトレジストを塗布し、これを露光、現像等することにより、溝６６ａ、６６ｂの上に重なり且つそれらと略同一平面形状のレジストパターン７２を形成する。
【０１１５】
さらに、図１１Ｄに示すように、レジストパターン７２をマスクにして、ＴｉＮ層７１、ＡｌＣｕ層７０及びＴｉＮ層７５をエッチングしてレジストパターン７２の下に残す。これにより、Ｔａ層６８とＴｉＮ層７５によりＺｎＩｎ合金層６９の上と側面を囲み、その上にＡｌＣｕ層７０及びＴｉＮ層７１を重ねた導電パターンが形成される。導電パターンのうち半導体装置１の周縁領域のＴａ層６８、ＺｎＩｎ合金層６９、ＴｉＮ層７５及びＡｌＣｕ層７０は電極パッド７７となる。また、内部領域の導電パターンは最上の配線７８となる。
【０１１６】
レジストパターン７２を除去した後に、図１１Ｅに示すように、最上の配線７６と電極パッド７７及び埋込絶縁膜６６の上に、第１実施形態と同様に第１、第２のカバー絶縁膜３５、３６を形成する。
【０１１７】
次に、図１１Ｆに示すように、電極パッド７３の上方に開口部８０ａを有するフォトレジスト８０を第２のカバー絶縁膜３６上に形成する。続いて、図１１Ｇに示すように、開口８０ａを通して第１、第２のカバー絶縁膜３５、３６及び上側のＴｉＮ層７１をエッチングする。これにより、電極パッド７８のＡｌＣｕ層７０を露出する開口部３６ａを形成する。そのエッチング条件は、第１実施形態と同様に設定する。ついで、レジストパターン７４を除去する。
【０１１８】
その後に、図１１Ｈに示すように、パッシベーション膜６を第２のカバー絶縁膜３６と電極パッド７８の上に形成し、さらにパッシベーション膜６を第１実施形態と同様にパターニングして電極パッド７８のＡｌＣｕ層７０を表出する開口部６ａを形成する。
【０１１９】
以上のような工程により形成された電極パッド７８には、第１実施形態に示したように
プローブ針が当てられて各種の試験が行われる。その試験の際に、電極パッド７８には凹凸が形成されるが、電極パッド７８の内部にはＺｎＩｎ合金層６９が形成されるので、試験後の低温度、例えば１５０℃〜２００℃で加熱することによりその上面は平坦化する。
【０１２０】
この結果、試験後に電極パッド７８の上に金バンプ、金ワイヤを接続する際に、電極パッド７８とそれらの間に空洞の発生が防止されるので、それらの接合の劣化を防止することができる。
【０１２１】
また、上記した方法により電極パッド７８を形成すると、断面Ｕ字状のＴａ層６８の中にＺｎＩｎ合金層６９を形成した後に、その上をＴｉＮ層７５で蓋をした状態になる。これにより、ＺｎＩｎ合金層６９を形成し、これを研磨した後には、ＺｎＩｎの融点よりも高い温度の処理が可能になるので、その後の処理については通常の温度に設定することができる。
【０１２２】
（第５の実施の形態）
図１２Ａ〜図１２Ｍは、本発明の第５実施形態に係る半導体装置のうち電極パッド及び配線を形成する工程を示す断面図であり、図１に示した導電性パッド３０の形成領域を示す。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、第３の層間絶縁膜１８等を形成する。
【０１２３】
次に、図１２Ａに示す第１の配線１９等の形成工程を説明する。
まず、第１実施形態と同様に、第１の配線１９を第３の層間絶縁膜１８の上に形成した後に、それらの上に第４の層間絶縁膜２０を形成する。さらに、第４の層間絶縁膜２０をＣＭＰ法により研磨し、その上面を平坦化するとともに第１の配線１９の上面を露出させる。
なお、第1の配線１９をＴａ膜、Ｃｕ膜の2層構造で形成してもよい。この場合のＴａ膜は、Ｃｕ膜の底面と側面を外から覆う。
【０１２４】
さらに、第１の配線１９と第４の層間絶縁膜２０の上に第５の層間絶縁膜８１を形成する。第５の層間絶縁膜８１として、ＴＥＯＳを用いてＣＶＤ法によりＮＳＧ膜を形成し、その後に、ＣＭＰ法により第５の層間絶縁膜８１の表面を平坦化する。さらに、基板温度を３５０℃に設定し、第５の層間絶縁膜８１の表面をＮ２Ｏプラズマに４分間、曝してプラズマ処理を行う。
【０１２５】
続いて、第５の層間絶縁膜８１をフォトリソグラフィ法によりパターニングし、これにより、第１の配線１９の一部の上にホール８１ａを形成する。さらに、第５の層間絶縁膜８１の上とホール８１ａの内周面及び底面の上に、Ｔａ膜８２ａをスパッタ法により約１０ｎｍ〜２０ｎｍの厚さに形成し、ついで銅シード膜をスパッタ法により形成する。その後に、電解メッキにより銅シード膜の上にＣｕ膜８２ｂを形成してホール８１ａに充填する。
【０１２６】
次に、図１２Ｂに示すように、第５の層間絶縁膜８１の上面上のＴａ膜８２ａ及びＣｕ膜８２ｂをＣＭＰ法により除去する。これによりホール８１ａ内に残されたＴａ膜８２ａ及びＣｕ膜８２ｂを第１のビア８２とする。
【０１２７】
続いて、図１２Ｃに示すように、第１のビア８２及び第５の層間絶縁膜８１の上に、第１シリコン窒化膜８３、第６の層間絶縁膜８４をＣＶＤ法により形成した後に、その上にＳＯＧ膜８５を形成し、さらに第７の層間絶縁膜８６と第２シリコン窒化膜８７をＣＶＤ法により順に形成する。
【０１２８】
第１のシリコン窒化膜８３は約５０ｎｍ〜１００ｎｍの厚さに形成され、第２のシリコン窒化膜８７は約１００ｎｍの厚さに形成される。第６、第７の層間絶縁膜８４、８６として、例えばＴＥＯＳガスを使用してＮＳＧ膜を形成する。
【０１２９】
次に、図１２Ｄに示すように、第２のシリコン窒化膜８７の上にフォトレジストを塗布し、これを露光、現像等することにより、配線形状の開口部８８ａを有するレジストパターン８８を形成する。この場合、開口部８８ａの下方に第１のビア８２が位置する。
【０１３０】
その後に、レジストパターン８８の開口部８８ａを通して第２のシリコン窒化膜８７をエッチングし、これにより第２のシリコン窒化膜８７に配線形状の開口部８７ａを形成する。その後に、レジストパターン８８を除去する。
【０１３１】
次に、図１２Ｅに示すように、第２のシリコン窒化膜８７の上と開口部８７ａ内に反射防止膜（ＢＡＲＣ膜）８９を形成した後に、その上にフォトレジストを塗布する。さらに、フォトレジストを露光、現像等することにより、ビア形状の開口部９０ａを有するレジストパターン９０を形成する。
【０１３２】
続いて、図１２Ｆに示すように、レジストパターン９０の開口部９０ａを通して反射防止膜８９、第７の層間絶縁膜８６、ＳＯＧ膜８５をエッチングし、ビア形状の開口部８６ａ、８５ａを形成する。その後、図１２Ｇに示すように、反射防止膜８９及びレジストパターン９０を除去する。
【０１３３】
次に、図１２Ｈに示すように、第２のシリコン窒化膜８７をマスクに使用し、第６、第７の層間絶縁膜８４、８６を例えばフッ素系ガスを使用してＲＩＥ法によりエッチングする。これにより、第７の層間絶縁膜８６には、第２のシリコン窒化膜８７の開口部８６ａと同じ配線形状の溝８６ｂが形成される。同時に、第６の層間絶縁膜８４には、ＳＯＧ膜９５のビア形状の開口部８５ａと同じ径のホール８４ａが形成される。
【０１３４】
続いて、図１２Ｉに示すように、第６の層間絶縁膜８４のホール８４ａを通して第１のシリコン窒化膜８３をエッチングしてホール８４ａを深くするとともに、第１のビア８２の上端を露出させる。同時に、第１のシリコン窒化膜８７をマスクにしてＳＯＧ膜８５をエッチングし、配線形状の溝８６ｂを深くする。この場合、第２のシリコン窒化膜８７がエッチバックされて薄層化する。
その後に、プラズマを発生させずに、アンモニア雰囲気にシリコン基板１１を置いて基板温度を４００℃に設定して約３００秒間、アニールする。
【０１３５】
次に、図１２Ｊに示すように、ホール８４ａ、配線形状の溝８６ｂの内面と第７の層間絶縁膜８６の上にＴａ膜９１ａをスパッタ法により１０ｎｍ〜２０ｎｍの厚さに形成し、さらにＣｕシード層９１ｂをスパッタ法により１３０ｎｍの厚さに形成する。
続いて、Ｃｕシード層９１ｂの上にＣｕ膜９１ｃを電解メッキにより形成し、これにより、ホール８４ａ及び配線形状の溝８６ｂの中をＣｕ膜９１ｃにより充填する。Ｃｕシード層９１ｂはＣｕ膜９１ｃと一体化する。
【０１３６】
その後に、図１２Ｋに示すように、ＣＭＰ法により、Ｃｕ膜９１ｃ、Ｔａ膜９１ａを研磨することにより第２のシリコン窒化膜８７上から除去し、さらに第７の層間絶縁膜８６の上部まで研磨する。
これにより、ホール８４ａ内に残されたＣｕ膜９１ａはビア９２ａとなり、配線形状の溝８６ｂ内に残されたＣｕ膜９１ａは第２の配線９２ｂとして使用される。
【０１３７】
次に、図１２Ｌに示すように、第２の配線９２ｂの上に第３のシリコン窒化膜９３、第８の層間絶縁膜９４、ＳＯＧ膜９５、第９の層間絶縁膜９６を順に形成し、図１２Ｃ〜図１２Ｋに示したと同じ方法により、それらの膜９４、９５、９６の中にビア９７ａ、第３の配線９７ｂを形成する。さらに、第９の層間絶縁膜９６の上に、最上の層間絶縁膜２６を形成し、さらに第２の配線９２ｂに接続される最上のビア２８を最上の層間絶縁膜２６内に形成する。
【０１３８】
その後に、図１２Ｍに示すように、第１実施形態に示す方法により電極パッド３０を最上の層間絶縁膜２６の上に形成する。その後に、第１実施形態と同様に。第１、第２のカバー絶縁膜３５、３６とパッシベーション膜６を形成し、さらに開口部３６ａ、６ａを形成する。
なお、図１２Ｍに示す電極パッド３０の代わりに、第２、第３又は第４実施形態で説明した電極パッド２７、７３、７７を形成してもよい。
【０１３９】
以上のように本実施形態によれば、Ｃｕ層９１ｃを有するダマシン、デュアルダマシンの配線構造であっても、最上の層間絶縁膜２６上に第１〜第４実施形態のいずれかの電極パッド３０、７３、７７を形成することにより、プローブ針を当てた後の形状変化を抑制できる。これにより、上記実施形態と同様に、電極パッド３０とワイヤ接続又はバンプの接合を強固にすることができる。
【０１４０】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【０１４１】
次に、本発明の実施形態について特徴を付記する。
（付記１）
半導体基板と、前記半導体基板の上方に形成された電極パッドとを有し、前記電極パッドは、第１の融点温度を有する材料から形成される第１の層と、前記第１の層上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料から形成される第２の層とを含むことを特徴とする半導体装置。
（付記２）
前記電極パッドは、前記基板上に積層された複数の配線層のうち最も表面に位置する配線層と同じ層を含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記電極パッドの第１の層の側面には、前記第１の融点温度よりも高い第３の融点温度を有する第３の層が形成されることを特徴とする付記１又は付記２に記載の半導体装置。（付記４）
前記電極パッドの第１の層の底面及び側面で、前記第１の融点温度よりも高い第４の融点温度を有する第４の層が形成されることを特徴とする付記１又は付記２に記載の半導体装置。
（付記５）
前記第２の層と前記第１の層の間に、前記第１の融点温度よりも高い第５の融点温度を有する第５の層が形成されることを特徴とする付記４に記載の半導体装置。
（付記６）
半導体基板の上方に、第１の融点温度を有する第１の層を形成する工程と、前記第１の層上に、第１の融点温度よりも高い第２の融点温度を有する第２の層を形成する工程と、前記第１の層及び前記第２の層をパターニングし、前記第２の層が表出する電極パッドを
形成する工程と、次いで、前記第１の融点温度よりも高い第１温度で前記半導体基板を加熱処理する工程とを有することを特徴とする半導体装置の製造方法。
（付記７）
前記第１の温度は、前記第２の融点温度よりも低いことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記半導体基板上の最表層に位置する配線を、前記電極パッドと同時にパターニングする工程を有することを特徴とする付記６または付記７に記載の半導体装置の製造方法。
（付記９）
前記前記第１の融点温度より低い第１形成温度で前記電極パッドの表面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第１の融点温度より高い第２形成温度で第２絶縁膜を形成する工程と、を有することを特徴とする付記６乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記電極パッドの側面に、前記第１の融点温度よりも高い第２の融点を有する第３の層を形成する工程を有することを特徴とする付記６乃至付記９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１４２】
Ｔ１、Ｔ２ ＭＯＳトランジスタ
Ｑ 強誘電体キャパシタ
１ 半導体装置
６ パッシベーション膜
６ａ 開口部
１１ シリコン基板
１２ 素子分離絶縁層
２６ 層間絶縁膜
２７ 配線
２８ ビア
２９ｓ 導電性サイドウォール
３０ 電極パッド
３１、３４ ＴｉＮ層
３２ ＺｎＩｎ合金層
３３ ＡｌＣｕ層
３５、３６ カバー絶縁膜
３６ 開口部
３８ 金バンプ
４１ ｐウェル
４２ ゲート絶縁膜
４３、４４ ゲート電極
４５、４６、４７ ソース／ドレイン領域
４９ 下部電極
５０ 強誘電体膜
５１ 上部電極
５３、５４、５５、５６、５７ 導電性プラグ
６５ エッチングストップ絶縁膜
６６ 埋込絶縁膜
６６ａ、６６ｂ 溝
６８ ＴｉＮ膜
６９ ＺｎＩｎ合金層
７０ ＺｎＩｎ膜
７１ ＴｉＮ膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、電極パッドを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、外部装置に対して信号を入出力したり、電力を供給したりするための接点として電極パッドが露出して形成される。電極パッドは、ダマシン構造の配線、或いは、Ｌｏｗ−ｋ材の絶縁膜に埋め込まれる配線を有する種々の半導体装置で形成される。
【０００３】
電極パッドは、最上配線の形成領域の周囲に形成されることが多く、最上配線と同じ積層金属構造が用いられる。積層金属構造として、例えば窒化チタン（ＴｉＮ）層、アルミニウム銅（ＡｌＣｕ）合金層、ＴｉＮ層を順に形成した構造が知られる。
【０００４】
半導体装置のコンタクト試験、特性試験をする際には、電極パッドにプローブ針を当てて半導体回路に電力を供給したり信号を送ったり受けたりする。また、半導体装置の実装時には電極パッド上に、金線をワイヤボンディングし、又は、はんだ、その他の接合用金属層を積層する構造が知られる。
【０００５】
さらに、保護膜の開口部から露出した電極パッドの上にニッケル層、低融点合金層の積層構造を形成し、その上からプローブ針を当てる構造が知られる。
また、ポリイミド膜の開口部から露出したアルミニウム電極パッドの上に、クロム、銅、金を積層したＭＢＬ膜を形成し、さらに、ＭＢＬ膜の上にハンダ膜を形成し、ハンダ膜にプローブ針を当る構造が知られる。
【０００６】
さらに、実装時に半導体装置と配線基板のそれぞれのパッドの上に、スズ、銀からなる合金層を形成し、それらの合金層同士を対向させて互いを接続する構造がされる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２０９８５７号公報
【特許文献２】特開平１０−３０８４０６号公報
【特許文献３】特開２００４−７９６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記のように電極パッドの最上層がＴｉＮから形成される構造では、電極パッドにプローブ針を当ると、プローブ針が滑り過ぎるので、電極パッド周囲のパッシベーション膜を破損させることがある。
【０００９】
そこで、電極パッドの上では、ＴｉＮの最上層を除去してその下のアルミニウム合金層を剥き出しの状態にする。このような構造であれば、アルミニウム合金層上でプローブ針が滑り過ぎるといった問題は解消される。しかも、アルミニウム合金層はプローブ針に対して柔らかいので、プローブ針はアルミニウム合金層にめり込んで接触面積を増やせる。
【００１０】
しかしながら、半導体装置の生産においては、製品の良、不良を判断する試験が複数回必要となることもある。例えば、不揮発性メモリを製造する場合、試験工程は２回以上行
うことが一般的となる。その他に、特殊なメモリに関しては、４回程度試験が必要な場合もある。
【００１１】
このように、半導体装置を製造するために複数回の試験が必要となる場合には、電極パッドに試験回数分だけプローブ針が当てられることになる。このように複数回分、プローブ針が電極パッドに当たると次のような問題を生じてしまう。
【００１２】
電極パッドに何度もプローブ針を当ると、電極パッドのアルミニウム合金層の形状が崩れて薄いところと厚いところが生じ、表面が平坦ではなくなり凹凸が生じる。その凹凸が大きい場合には、実装時に電極パッドにワイヤーボンディグするとそれらの密着性が低下する。この結果、電極パッドの薄いところでは、任意の電流が流れなくなり、コンタクト抵抗が高くなって所望の特性を得ることができなくなる。
【００１３】
また、プローブ針の圧力が強いと、アルミニウム合金層を貫通したプローブ針により電極パッドの下層部が破けてしまい、そこから水や水素が半導体回路内に染み込む原因となる。
このような問題は、プローブ針を当る回数が多いほど発生し易く、長期信頼性が劣り、半導体装置を良好な状態で長期間保持することが難しくなる。
【００１４】
また、上記のように電極パッドをＭＢＬ膜或いは合金層で覆う構造を採用すると、それらの層がパッシベーション膜から突出してしまい、プローブ針を当ると滑って周囲のパッシベーション膜を傷つけたり亀裂を生じさせたりする。これにより、装置の信頼性を低下させるおそれがある。
【００１５】
また、半導体装置と配線基板のそれぞれの電極パッドの上に、スズ、銀の合金層を形成する構造では、プローブ針を使用する試験後に、そのまま半導体装置上と基板上の合金層同士を対向させて互いを接合することになる。これにより、溶融した合金層が周囲に流れ出し、隣接する電極パッドが導通してしまう。
【００１６】
本発明の目的は、電極パッドの損傷を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の１つの観点によれば、半導体基板と、前記半導体基板の上方に形成された電極パッドとを有し、前記電極パッドは、第１の融点温度を有する材料から形成される第１の層と、前記第１の層上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料から形成される第２の層とを含むことを特徴とする半導体装置が提供される。
本発明の別の観点によれば、半導体基板の上方に、第１の融点温度を有する第１の層を形成する工程と、前記第１の層上に、第１の融点温度よりも高い第２の融点温度を有する第２の層を形成する工程と、前記第１の層及び前記第２の層をパターニングし、前記第２の層が表出する電極パッドを形成する工程と、次いで、前記第１の融点温度よりも高い第１温度で前記半導体基板を加熱処理する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明によれば、電極パッドは、第１の融点を有する材料から形成される第１の層と、第１の層の上に形成され、第１の融点よりも高い第２の融点を有する第２の層とを有する。
これにより、外部から電極パッドへの圧力により第１の層に達する深い傷がついても、
必要に応じて第１の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができ、その上に形成されるバンプ、ワイヤ等の接合を良好にすることができる。また、電極パッド形成後には、第１の融点と第２の融点の間の温度下で、第１の層の流出を第２の層により防止できる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施形態に係る半導体装置の平面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の周縁領域の断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置のメモリセル領域の断面図である。
【図４】図４は、本発明の実施形態に係る半導体装置のメモリ試験を示すフローチャートである。
【図５】図５Ａ〜図５Ｇは、本発明の第１実施形態に係るメモリ試験における電極パッドの形状変化を示す断面図である。
【図６】図６は、半導体装置における強誘電体キャパシタのヒステリシス特性を示す図である。
【図７】図７は、比較例に係る半導体装置のメモリ試験後の電極パッドの形状を示す断面図である。
【図８Ａ】図８Ａ〜図８Ｅは、本発明の第１実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図８Ｆ】図８Ｆ〜図８Ｉは、本発明の第１実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図８Ｊ】図８Ｊ〜図８Ｌは、本発明の第１実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その３）である。
【図９】図９Ａ〜図９Ｅは、本発明の第２実施形態に係る半導体装置の電極パッド形成工程を示す断面図である。
【図１０Ａ】図１０Ａ〜図１０Ｄは、本発明の第３実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図１０Ｅ】図１０Ｅ〜図１０Ｈは、本発明の第３実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図１０Ｉ】図１０Ｉ〜図１０Ｌは、本発明の第３実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その３）である。
【図１１Ａ】図１１Ａ〜図１１Ｄは、本発明の第４実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図１１Ｅ】図１１Ｅ〜図１１Ｈは、本発明の第４実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図１２Ａ】図１２Ａ〜図１２Ｃは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その１）である。
【図１２Ｄ】図１２Ｄ、図１２Ｅは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その２）である。
【図１２Ｆ】図１２Ｆ〜図１２Ｈは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その３）である。
【図１２Ｉ】図１２Ｉ〜図１２Ｋは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その４）である。
【図１２Ｌ】図１２Ｌ、図１２Ｍは、本発明の第５実施形態に係る半導体装置の電極パッド形成工程を示す断面図（その５）である。
【発明を実施するための形態】
【００２０】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例お
よび説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
以下に、図面を参照して本発明の実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付される。
（第１の実施の形態）
図１は、本発明の実施形態に係る半導体装置の平面図である。また、図２は、本発明の第１実施形態に係る半導体装置の周縁領域を示す断面図、図３は、本発明の第１実施形態に係る半導体装置のメモリセル領域を示す断面図である。
【００２１】
図１に示す半導体装置１内には、強誘電体メモリ回路２、論理回路３、周辺回路４等が形成され、それらの回路２〜４は、後述する配線、ビア等により互いに電気的に接続され、さらに周縁領域の電極パッド３０に電気的に接続される。また、半導体装置１の上面にはパッシベーション膜６が形成され、パッシベーション膜６には電極パッド３０を露出する開口部６ａが形成される。
【００２２】
半導体装置１の周縁領域において、図２、図３に示すように、半導体基板であるシリコン基板１１の表面には、活性領域を囲む素子分離絶縁層１２がＬＯＣＯＳ法により形成される。なお、素子分離絶縁層１２としてシャロートレンチアイソレーション（ＳＴＩ）を形成してもよい。ＳＴＩは、シリコン基板１１の活性領域の周囲に溝を形成した後に、その溝の中に絶縁膜を埋め込むことにより形成される。
【００２３】
素子分離絶縁層１２、シリコン基板１１の上には、図３に示すＭＯＳトランジスタＴ１、Ｔ２を覆う酸化防止絶縁膜１３が形成される。酸化防止絶縁膜１３として、例えばプラズマＣＶＤ法により酸窒化シリコン(ＳｉＯＮ)膜を形成する。
【００２４】
また、酸化防止絶縁膜１３の上には第１層間絶縁膜１４が形成される。第１層間絶縁膜１４として、例えばＴＥＯＳガスを使用してＣＶＤ法によりノンドープシリケートガラス（ＮＳＧ）膜が形成される。第１層間絶縁膜１４の表面は化学的機械研磨 (ＣＭＰ)法により平坦化される。
【００２５】
第１層間絶縁膜１４の上には、第２層間絶縁膜１５、第１保護膜１６が順に形成される。第２層間絶縁膜１５としてＮＳＧ膜が形成され、その表面は例えば窒素雰囲気中で脱水処理される。また、第１保護膜１６としてアルミナ膜がスパッタ法、ＣＶＤ法、ＡＬＤ法等により形成される。
【００２６】
第１保護膜１６の上には、図３に示す強誘電体キャパシタＱを覆うための第２保護膜１７が形成される。第２保護膜１７として、水素、水の移動を阻止するバリア材料、例えばアルミナをスパッタ法、ＣＶＤ法、ＡＬＤ法等により形成する。
【００２７】
第２保護膜１７上には、第３層間絶縁膜１８として、例えば、ＴＥＯＳガスを使用するＣＶＤ法によりＮＳＧ膜が例えば約１５００ｎｍの厚さに形成される。第３層間絶縁膜１８の表面は例えばＣＭＰ法により平坦化され、さらに窒素プラズマ雰囲気で窒化される。
【００２８】
第３層間絶縁膜１８の上には第１の配線１９が形成される。第１の配線１９は、例えばスパッタ法により形成されたＴｉＮ層、アルミニウム銅（ＡｌＣｕ）層、ＴｉＮ層からなる積層金属構造をフォトリソグラフィ法によりパターニングして形成される。
【００２９】
また、第１の配線１９と第３層間絶縁膜１８の上には、第４の層間絶縁膜２０として、例えば、ＴＥＯＳガスを使用するＣＶＤ法によりＮＳＧ膜が形成される。第４層間絶縁膜２０の表面は例えばＣＭＰ法により平坦化され、さらに窒素プラズマ雰囲気で窒化される
。第４層間絶縁膜２０内には、第１の配線１９（１９ａ〜１９ｄ）上に形成したホール内に第１のビア２１（２１ａ、２１ｂ）が形成される。第１のビア２１は、ＴｉＮ層とタングステン（Ｗ）層の二層構造を有する。
【００３０】
さらに、第４の層間絶縁膜２０の上には、例えば、配線、層間絶縁膜、保護膜、ビアが順に繰り返して形成される。上と下に配置される複数の配線及びビア等のパターン形状はそれぞれ異なるが、配線は、第１の配線１９と同じ積層金属構造を有する。また、それらのビアは、第１のビア２１と同じ層構造を有する。第４の層間絶縁膜２０の上方に形成される層間絶縁膜として、例えば、ＴＥＯＳガスを使用するＣＶＤ法によりＮＳＧ膜が形成される。さらに、保護膜は第１の保護膜１６と同じアルミナから形成される。
【００３１】
上から２番目の層間絶縁膜２２の上に形成される上から２番目の保護膜２３の上には、上から２番目の配線２４が形成される。また、上から２番目の配線２４は、その下のビア２５に接続されるとともに最上の層間絶縁膜２６に覆われる。
また、最上の層間絶縁膜２６の上には、電極パッド３０、及び図３に示す最上の配線２７が形成される。また、電極パッド３０は、最上の層間絶縁膜２６の中に形成される最上のビア２８を介して上から２番目の配線２４に接続される。
【００３２】
電極パッド３０は、ＴｉＮ層３１、亜鉛インジューム（ＺｎＩｎ）合金層３２、ＡｌＣｕ層３３の積層金属構造から形成される。積層金属構造において、ＴｉＮ層３１は例えば約１５０ｎｍの厚さを有し、ＺｎＡｌ層３２は例えば約３００ｎｍの厚さを有し、ＡｌＣｕ層３３は例えば２００ｎｍ〜４００ｎｍの厚さを有する。
【００３３】
さらに、最上の配線２７は、ＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３、ＴｉＮ層３４の積層金属構造から形成される。ＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３は電極パッド３０と同じ厚さを有し、また、最上のＴｉＮ層３４は、例えば１５０ｎｍの厚さを有する。
【００３４】
ＺｎＩｎ合金層３２は、ＡｌＣｕ合金よりも低融点の導電材料であり、組成を調整することにより、融点を例えば約２００℃、リフロー温度を鉛含有ハンダとほぼ同一の約２２５℃にすることができる。即ち、金属組成としてＺｎとＩｎを組み合わせることにより低融点化が可能になる。また、Ｚｎの含有量を抑えてＡｇを少量添加することにより、高温高湿の環境下でＣｕパターン又はＣｕ合金パターンとの接合強度を高くすることができる。さらに、ビスマスを含めないことにより、偏析、即ち不均一層の発生による強度劣化がない。
【００３５】
低融点材料としては、ＺｎＩｎ合金よりも高い融点２２０℃の錫銀銅（ＳｎＡｇＣｕ）があり、また、融点が２０６℃のＳｎＡｇＩｎＢｉがある。また、融点が１９７℃のＳｎＺｎＢｉもあるが、接合強度が十分ではない。
なお、電極パッド３０の最上層は、ＡｌＣｕ層３３であるが、その下の層のＺｎＩｎ合金層３２よりも融点温度の高い材料からなるその他のＡｌ合金等から形成してもよい。
【００３６】
最上の層間絶縁膜２６の上には最上の配線２７を覆う第１、第２のカバー絶縁膜３５、３６が形成される。第１、第２のカバー絶縁膜３５、３６には電極パッド３０を露出する開口部３６ａが形成される。第１のカバー絶縁膜３５としてＣＶＤ法により約１００ｎｍの厚さのシリコン酸化膜を形成し、また、第２のカバー絶縁膜３６としてＣＶＤ法により約３５０ｎｍの厚さの窒化シリコン膜を形成する。
【００３７】
第２のカバー絶縁膜３６の上には、ポリイミド等の樹脂から形成されるパッシベーション膜６が形成され、パッシベーション膜６には電極パッド３０を露出する開口部６ａが形
成される。
【００３８】
一方、図３に示すように、シリコン基板１１のメモリセル領域にはＭＯＳトランジスタＴ１、Ｔ２が形成され、さらに、第２の層間絶縁膜１５上には強誘電体キャパシタＱが形成される。ＭＯＳトランジスタＴ１、Ｔ２は以下のように形成される。
【００３９】
シリコン基板１１のメモリセル領域のうち素子分離絶縁層１２に囲まれた活性領域には、イオン注入によりｐウェル４１が形成される。ｐウェル４１上には、ゲート絶縁膜４２を介して２つのゲート電極４３、４４が形成される。ゲート電極４３、４４は、シリコン膜、タングステンシリサイド膜、シリコン酸化膜の積層構造をパターニングすることにより形成される。さらに、ゲート電極１４、１５は、素子分離絶縁層１１上に形成されるワード線の一部となる。
【００４０】
２つのゲート電極４３、４４の両側方のｐウェル４１内にはそれぞれｎ型のエクステンション領域４５ａ、４６ａ、４７ａが形成される。エクステンション領域４５ａ、４６ａ、４７ａは、ゲート電極４３、４４及び素子分離絶縁層１２をマスクにして、ｐウェル４１内にｎ型不純物として例えばリンをイオン注入することにより形成される。
【００４１】
また、ゲート電極４３、４４の両側面にはサイドウォール４８が形成される。サイドウォール４８は、シリコン基板１１の上に絶縁膜、例えばシリコン酸化膜を形成した後にエッチバックすることにより形成される。
【００４２】
さらに、ゲート電極４３、４４及びサイドウォール４８の両側のｐウェル４１内には高濃度ｎ型不純物領域４５ｂ、４６ｂ、４７ｂが形成される。高濃度ｎ型不純物領域４５ａ、４６ａ、４７ａは、ゲート電極４３、４４、サイドウォール４８及び素子分離絶縁層１２をマスクにして、ｐウェル４１内にｎ型不純物として例えば砒素をイオン注入することにより形成される。
【００４３】
ｐウェル４１において互いに接続するエクステンション領域４５ａ、４６ａ、４７ａと高濃度ｎ型不純物領域４５ｂ、４６ｂ、４７ｂはそれぞれ第１〜第３のソース／ドレイン領域４５、４６、４７となる。
一方のゲート電極４３及び第１、第２のソース／ドレイン領域４５、４６等により１つのＭＯＳトランジスタＴ１が形成され、さらに、他方のゲート電極４４及び第２、第３のソース／ドレイン領域４６、４７等により別のＭＯＳトランジスタＴ２が形成される。
【００４４】
ＭＯＳトランジスタＴ１、Ｔ２、素子分離絶縁層１２及びシリコン基板１１の上には、上記の酸化防止絶縁膜１３、第１層間絶縁膜１４が順に形成される。また、第１層間絶縁膜１４の上には、上記の第２層間絶縁膜１５、第１保護膜１６が形成される。さらに、第１保護膜１６の上には強誘電体キャパシタＱが形成される。
強誘電体キャパシタＱは、下部電極４９、強誘電体膜５０及び上部電極５１が順に形成された構造を有する。
【００４５】
下部電極４９は、例えばＰｔ、Ｉｒ、Ｒｕ等の貴金属膜から形成され、フォトリソグラフィ法により例えばストライプ状にパターニングされる。強誘電体膜５０は、例えばPb(Zr,Ti)O3（ＰＺＴ）、SrBi2Ta2O9（ＳＢＴ）などのペロブスカイト構造を有する材料から構成される。そのような強誘電体材料は、例えばスパッタ法、ＭＯＣＶＤ法により形成される。また、上部電極５１は、強誘電体膜５０上に形成され、例えば、酸化イリジウム膜から形成される。
【００４６】
強誘電体膜５０はパターニングされて下部電極４９のコンタクト領域を露出する形状を
有する。また、上部電極５１は、強誘電体膜５０上で間隔をおいて複数形成される。
【００４７】
強誘電体キャパシタＱは、ｐウェル４１の斜め上の両側方にそれぞれ形成され、その上面は第３保護膜５２により覆われ、さらに全体が第２保護膜１７により覆われる。第２、第３保護膜１７、５２は、水素、水の移動を阻止するバリア材料、例えばアルミナから形成される。
第２保護膜１７上には、上記のように、第３層間絶縁膜１８が形成される。
【００４８】
また、第３層間絶縁膜１８から酸化防止絶縁膜１３までの層には、第１〜第３のソース／ドレイン領域４５、４６、４７のそれぞれに達する第１〜第３のコンタクトホール１８ａ〜１８ｃがフォトリソグラフィ法により形成される。さらに、第１〜第３のコンタクトホール１８ａ〜１８ｃ内にはＴｉ膜、ＴｉＮ膜及びＷ膜の積層導電膜が充填され、第１〜第３の導電性プラグ５３、５４、５５として使用される。
【００４９】
なお、第３層間絶縁膜１８の上面上に形成されたＷ膜、ＴｉＮ膜、Ｔｉ膜はＣＭＰ法により除去される。以下に示す、ビアの形成時にも同様なＣＭＰが行われる。
第３層間絶縁膜１８、第２、第３保護膜１７、５２の各層には、上部電極５１と下部電極４９のそれぞれの一部に達する深さの第４、第５のコンタクトホール１８ｅ、１８ｄがフォトリソグラフィ法により形成される。そして、第１、第２ホール１８ｄ、１８ｅのそれぞれの中にはＴｉ膜、ＴｉＮ膜、Ｗ膜の積層導電膜が充填され、第４、第５の導電性プラグ５６、５７として使用される。
【００５０】
第３層間絶縁膜１８上には、第１、第２の上部電極用配線１９ａ、１９ｂ、プレート用配線１９ｃ、電極パッド１９ｄ等を含む第１の配線１９が形成される。第１の配線１９は、ＴｉＮ膜、Ｗ膜、ＴｉＮ膜の三層構造を有する。
【００５１】
第１の上部電極用配線１９ａは、１つの上部電極５１上の第４の導電性プラグ５６とｐウェル４１上の一端寄りの第１の導電性プラグ５５に接続される。また、第２の上部電極用配線１９ｂは、別の上部電極５１上の第４の導電性プラグ５６とｐウェル１２上の他端寄りの第２の導電性プラグ５３に接続される。
【００５２】
これにより、１つの強誘電体キャパシタＱの上部電極５１は１つのＭＯＳトランジスタＴ１（Ｔ２）の一方のソース／ドレイン領域４５（４７）に電気的に接続される。
また、電極パッド１９ｄは、ｐウェル１２中央の上の第３の導電性プラグ５４に接続されるとともに、第４の層間絶縁膜２０内の第１のビア２１ａを介してその上のビット線（不図示）に接続される。ビット線は、第５の層間絶縁膜（不図示）上に形成される第２の配線（不図示）である。
【００５３】
強誘電体キャパシタＱとＭＯＳトランジスタＴ１、Ｔ２は、上記したように、配線１９（１９ａ〜１９ｄ）、２４、ビア２１（２１あ、２１ｂ）、２５、２８等を介して最上の電極パッド３０に電気的に接続される。電極パッド３０は、図２に示したように、最上の配線２７とともに最上の層間絶縁膜２６上に形成される。最上の配線２７は、第１、第２のカバー絶縁膜３５、３６及びパッシベーション膜６に覆われる。
【００５４】
以上のような構成を有する半導体装置１については、ウエハ状態でコンタクト試験、トランジスタ動作試験等の通常の試験が実施され、その後に、例えば図４に示すフローチャートに従って強誘電体キャパシタＱの読出し、書込み試験が行われる。
【００５５】
まず、図４のステップＳ１に示すように、一対の強誘電体キャパシタＱに図６に示すヒステリシス特性の（０，１）のデータを書き込む。この場合、強誘電体キャパシタＱに電
圧を印可するために、電極パッド３０にプローブ針Ｐを当て、押圧する。
これにより、電極パッド３０の最上のＡｌＣｕ層３３には、図５Ａ、図５Ｂに示すように、プローブ針Ｐの押圧力により傷口３３ａが形成され、その下のＺｎＩｎ合金層３２の一部が露出し、ＺｎＩｎ合金層３２に凹部３２ａが形成される。
【００５６】
続いて、図４のステップＳ２に示すように、エージング処理として半導体装置１を加熱炉に入れて２２０℃〜２５０℃の温度に加熱する。その加熱により、電極パッド３０のＺｎＩｎ合金層３２は溶融して図５Ｃに示すように平坦化して凹部３２ａが実質的に消滅する。ＺｎＩｎ合金の融点は例えば約２００℃である。
【００５７】
次に、電極パッド３０にプローブ針Ｐを当てて図４のステップＳ３に示すように強誘電体キャパシタに書き込まれた（０，１）のデータを読み出した後に、２つの強誘電体キャパシタＱに図６のヒステリシス特性の（１，０）のデータを書き込む。これにより、図５Ｄに示すように、電極パッド３０がＺｎＩｎ合金層３２にプローブ針Ｐが当たって再び凹部３２ｂが形成される。
【００５８】
続いて、図４のステップＳ４に示すように、エージング処理として半導体装置１を加熱炉に入れて２２０℃〜２５０℃の温度に加熱する。その加熱により、電極パッドのＺｎＩｎ合金層３２は溶融して図５Ｅに示すように平坦化して凹部３２ｂが実質的に消滅するとともに、不揮発性メモリのスクリーニング効果を得ることができる。
【００５９】
次に、電極パッド３０にプローブ針Ｐを当てて図４のステップＳ５に示すように強誘電体キャパシタＱに書き込まれた（１，０）のデータを読み出した後に、（０，１）のデータを書き込む。これにより、図５Ｆに示すように、電極パッド３０がＺｎＩｎ合金層３２にプローブ針Ｐが当たって凹部３２ｃが形成される。
【００６０】
その後に、図４のステップＳ６に示すように、電極パッド３０の平坦化回復処理として半導体装置１を加熱炉に入れて２２０℃〜２５０℃の温度にアニールする。これにより、電極パッド３０のＺｎＩｎ合金層３２の上面は図５Ｇに示すように平坦化するので、凹部３２ｃは実質的に消滅する。
【００６１】
その後に、半導体装置１を半導体ウエハから切断し、パッケージングする。この場合、電極パッド３０の表面は既に平坦化処理が行われる。
従って、電極パッド３０にバンプを接合し、または、電極パッド３０にワイヤを接合しても、それらの接合部分に空洞が生じることはなく、良好な接続が確保できる。その詳細については後述する。
【００６２】
これに対し、図７Ａに示す比較例によれば、層間絶縁膜１０１上の電極パッド１０２にプローブ針が当てられた後には、電極パッド１０２に深い凹部１０３が残ったり、プローブ針の突き抜けが生じたりする。なお、電極パッド１０２は、下からＴｉＮ層１０４、ＡｌＣｕ層１０５の積層構造を有し、その上の周縁にはエッチング残としてＴｉＮ層１０６が形成される。
【００６３】
次に、図８Ａ〜図８Ｌを参照して上記の電極パッド３０の形成方法を説明する。
まず、図８Ａに示すように、最上の層間絶縁膜２６及び最上のビア２８の上に、ＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３、ＴｉＮ層３４を順にスパッタ法により形成する。下側と上側のＴｉＮ層３１、３４は例えば１５０ｎｍの厚さに形成され、ＺｎＩｎ合金層３２は例えば２００ｎｍ〜４００ｎｍの厚さに形成され、さらに、ＡｌＣｕ層３３は例えば２００ｎｍの厚さに形成される。
【００６４】
次に、図８Ｂに示すように、上側のＴｉＮ層３４の上にフォトレジストを塗布し、これを露光、現像等する。これにより、半導体装置１の周縁領域にパッド形状のレジストパターン６１ａを形成し、それより内側の領域に配線形状のレジストパターン６１ｂを形成する。パッド形状のレジストパターン６１ｂは、例えば、一辺が７０μｍ〜１００μｍの四角の平面形状を有し、その下に最上のビア２８が存在する位置に形成される。
【００６５】
続いて、図８Ｃに示すように、レジストパターン６１ａ、６１ｂをマスクにして上側のＴｉＮ層３４から下側のＴｉＮ層３１までをエッチングする。
【００６６】
エッチング後にパッド形状のレジストパターン６１ａの下に残されたＴｉＮ層３１、ＺｎＩｎ合金層３２及びＡｌＣｕ層３３を導電パターン３０として適用する。また、配線形状のレジストパターン６１ｂの下に残されたＴｉＮ層３１、ＺｎＩｎ合金層３２、ＡｌＣｕ層３３及びＴｉＮ層３４を配線２７として適用する。なお、導電パターン３０上のＴｉＮ層３４は後に除去される。
エッチング時には、低融点金属層であるＺｎＩｎ合金層３２の溶融を防止する必要があるので、そのエッチングは例えばＥＣＲエッチング装置を使用し、次の条件で行われる。
【００６７】
例えば、ＥＣＲエッチングチャンバ内のウエハ載置台の上方から導入するエレクトロンμ波を周波数２．４５６Ｈｚ、電力１０００Ｗで発生させる。また、ウエハ載置台にキャパシタを介して接続する高周波バイアス電力を周波数１３．５６ＭＨｚ、電力２２Ｗに設定する。エッチングガスとして、エッチングチャンバ内に塩素（Ｃｌ２）を１１０ｓｃｃｍの流量、三塩化ホウ素（ＢＣｌ３）を１１０ｓｃｃｍの流量、窒素（Ｎ２）を２ｓｃｃｍの流量で導入する。また、エッチング時間を５５秒とし、ＥＤＰを７０秒とする。また、ウェーハチャック温度を４０℃に設定し、エッチングチャンバ内の温度を４０℃に設定し、さらにエッチングチャンバ内の真空度を４ｍＴｏｒｒ（０．５３Ｐａ）に設定する。
【００６８】
次に、図８Ｄに示すように、レジストパターン６１ａ、６１ｂを除去する。レジストパターン６１ａ、６１ｂの除去はダウンフロー型レジストアッシャー装置を使用して行うが、ＺｎＩｎ合金層３２の溶解を抑えるアッシング条件に設定する。
【００６９】
例えば、アッシングチャンバ内に水（Ｈ２Ｏ）を３００ｓｃｃｍの流量で３０秒間、導入し、続いて、１００秒間でＨ２Ｏと酸素（Ｏ２）をそれぞれ６５ｓｃｃｍ、１２３５ｓｃｃｍの流量で導入する。アッシングチャンバの電極に印加する周波数２．４５６５Ｈｚの高周波電力を１２００Ｗに設定し、内部の真空度を１ｍＴｏｒｒ（０．１３３Ｐａ）に設定してプラズマを発生させる。
【００７０】
そのような条件によれば、シリコン基板１１の温度が高温にならないので、ＺｎＩｎ合金層３２は溶解しない。
次に、図８Ｅに示すように、最上の配線２７と電極パッド３０及び最上の層間絶縁膜２６の上に第１のカバー絶縁膜３５としてシリコン酸化膜を約１００ｎｍの厚さに形成する。第１のカバー絶縁膜３５は例えば次の２ステップで形成される。
【００７１】
第１ステップとして、プラズマＣＶＤ装置を使用してシリコン酸化膜を形成する。この場合、チャンバ内に反応ガスとしてシラン（ＳｉＨ４）とＨ２Ｏを導入し、さらに反応圧力を３０Ｐａ〜５００Ｐａに設定する。また、基板温度を２００℃以下に設定する。
【００７２】
第２ステップとして、シリコン基板１を減圧ＣＶＤ装置に移し、そのチャンバ内にオルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）ガスを導入し、内部の圧力を２０Ｐａ〜２００Ｐａに設定する。さらに、成長温度を６５０℃〜７５０℃の範囲内、またはそれ以下に設定する。
【００７３】
第２ステップの条件では、電極パッド３０に２００℃以上の温度が加わるために低融点金属であるＺｎＩｎ合金層３２が溶解してしまう。しかし、第２ステップにおいては、配線２７と電極パッド３０が既にシリコン酸化膜に覆われるので、ＺｎＩｎ合金層３２は流れ出ず、その形状は崩れない。また、第１ステップで形成されたシリコン酸化膜は膜の特性が良くないが、第２ステップのシリコン膜の特性が良好になるので、カバー絶縁膜としての機能は十分確保される。
【００７４】
また、第１のカバー絶縁膜３５に覆われたＺｎＩｎ合金層３２は、その後の熱処理により周辺に流れ出たり、形状が変化したりすることはない。
その後、図８Ｆに示すように、第１のカバー絶縁膜３５上に、第２のカバー絶縁膜３６としてシリコン窒化膜をＣＶＤ法により約３５０ｎｍの厚さに形成する。
【００７５】
次に、図８Ｇに示すように、第２のカバー絶縁膜３６上にフォトレジストを塗布し、これを露光、現像等することにより、電極パッド３０の上方に開口部６２ａを有するレジストパターン６２を形成する。開口部６２ａは、例えば一辺が７０μｍ〜１００μｍの四角の平面形状とする。
【００７６】
次に、図８Ｈに示すように、レジストパターン６２をマスクに使用して第１、第２のカバー絶縁膜３５、３６及びＴｉＮ層３４をエッチングし、電極パッド３０の上に開口部３６ａを形成し、ＡｌＣｕ層３３を露出させる。
この工程におけるＴｉＮ層３４のエッチングガスとして塩素系ガスを使用すると、その下のＡｌＣｕ合金層３３もエッチングされて大きく削られるおそれがある。
【００７７】
そこで、エッチング装置としてダウンフロー方式を使用し、第１、第２のカバー絶縁膜３５、３６とＴｉＮ層３４を等方性エッチングする。エッチング条件として、例えば、ＣＦ４を約９０９ｓｃｃｍ、Ｏ２を約１０２ｓｃｃｍの流量でチャンバ内に導入するとともに、ウェハステージ温度を２００℃、圧力を１００ｍＴｏｒｒに設定する。この場合のＴｉＮ層３４のエッチング時間を例えば約５秒とする。
【００７８】
レジストパターン６２をアッシング装置により除去した後に、パッシベーション膜６として例えば感光性のポリイミド膜を第２のカバー絶縁膜３６及び電極パッド３０の上に塗布する。さらに感光性ポリイミド膜を露光、現像、ベーク等をして図８Ｉに示すように電極パッド３０の上に開口部６ａを形成する。これにより、開口部６ａから電極パッド３０のＡｌＣｕ層３３が外に向けて表出する。
【００７９】
この後に、図４に例示した処理を含む試験を行うと、電極パッド３０のうちＡｌＣｕ層３３には凹凸が発生する。しかし、ＡｌＣｕ層３３の下のＺｎＩｎ合金層３２の上面は、試験後の熱処理により自己修復され、平坦な状態となるので、電極パッド３０表面の凹凸差は小さい。
【００８０】
次に、図８Ｊに示すように、パッシベーション膜６の上にＴｉ膜３７ａ、Ｐｄ膜３７ｂをスパッタ法により順に形成する。この場合、電極パッド３０の表面は自己修復されるので、電極パッド３０上のＴｉ膜３７ａ、Ｐｄ膜３７ｂには亀裂が生じない。
【００８１】
続いて、Ｐｄ膜３７ｂの上にフォトレジストを塗布し、これを露光、現像等することにより、電極パッド３０の上とその周辺を覆うレジストパターン３８を形成する。
次に、レジストパターン３８をマスクにしてＴｉ膜３７ａ、Ｐｄ膜３７ｂをエッチングし、その後に、レジストパターン３８を除去する。
【００８２】
これにより、図８Ｋに示すように、Ｔｉ膜３７ａ、Ｐｄ膜３７ｂは、電極パッド３０の上とその周辺の上に残される。
その後に、図８Ｌに示すように電極パッド３０を覆うＴｉ膜３７ａ、Ｐｄ膜３７ｂの上に金バンプ３９を形成する。
【００８３】
なお、金バンプ３９は、Ｔｉ膜３７ａ、Ｐｄ膜３７ｂのパターニング前にＴｉ膜３７ａ、Ｐｄ膜３７ｂを電極として電解メッキにより形成し、その後にＴｉ膜３７ａ、Ｐｄ膜３７ｂをパターニングしてもよい。また、金バンプ３９の代わりに、ワイヤボンディングにより金ワイヤ（不図示）をＰｄ膜３７ｂに接続してもよい。
以上により、表面の凹凸差が小さい電極パッド３０と金バンプ３９の間にボイドが生じることが防止される。
【００８４】
これに対して、図７Ｂの比較例に示すように、電極パッド１０２の深い凹部１０３を修復することはできないので、電極パッド１０２の上にＴｉ／Ｐｄ膜１０４を形成すると、Ｔｉ／Ｐｄ膜１０４に亀裂が生じる。この結果、電極パッド１０２の上に金バンプを形成すると、図７Ｂの破線で囲んだ領域にボイドが生じ、電極パッド１０２と金バンプの接触抵抗が高くなるとともに、それらの接合力が低下する。
【００８５】
（第２の実施の形態）
図９Ａ〜図９Ｅは、本発明の第２実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、最上の層間絶縁膜２６等を形成する。
【００８６】
さらに、第１実施形態の図８Ａ〜図８Ｄに示した工程に従って、最上の層間絶縁膜２６の上に最上の配線２７と電極パッド３０を形成する。なお、電極パッド３０の上にはＴｉＮ層３４が形成された状態となる。
【００８７】
次に、図９Ａに示すように、最上の配線２７と電極パッド３０と最上の層間絶縁膜２６の上に、ＺｎＩｎ合金層３２よりも融点温度の高いＴｉＮ膜２９をスパッタ法により５０ｎｍ〜１００ｎｍの厚さに形成する。ＴｉＮ膜２９を形成する際の基板温度を２００℃以下にする。
【００８８】
さらに、図９Ｂに示すように、ＴｉＮ膜０６をエッチバックすることにより、最上の層間絶縁膜２６の上面の一部を露出させるとともに、ＴｉＮ膜２９を最上の配線２７の側面と電極パッド３０の側面に導電性サイドウォール２９ｓとして残す。
【００８９】
続いて、図９Ｃに示すように、配線２７、電極パッド３０の上のＴｉＮ膜３４、および導電性サイドウォール２９ｓを覆う第１、第２のカバー絶縁膜３５、３６を最上の層間絶縁膜２６の上に形成する。
【００９０】
第１のカバー絶縁膜３５は、例えば、減圧ＣＶＤ法により１ステップで形成される。その形成条件として、成長ガスとしてＳｉ（ＯＣ２Ｈ５）をチャンバ内に導入し。基板温度を６５０℃〜７５０℃又はそれよりも低く設定し、チャンバ内の圧力を２０Ｐａ〜２００Ｐａに設定する。
なお、第２のカバー絶縁膜３６の形成条件は、例えば第１実施形態と同様に設定する。
【００９１】
次に、図９Ｄに示すように、第１、第２のカバー絶縁膜３５、３６及びＴｉＮ膜３４を第１実施形態と同様な方法によりパターニングし、これにより電極パッド３０の上に開口部３６ａを形成する。
【００９２】
その後に、図９Ｅに示すように、第２のカバー絶縁膜３６の上にパッシベーション膜６を形成し、さらに第１実施形態と同様な方法によりパッシベーション膜６をパターニングして電極パッド３０を表出する開口部６ａを形成する。
【００９３】
以上のように本実施形態によれば、第１実施形態と同様に、電極パッド３０のＡｌＣｕ層３３の下にＺｎＩｎ合金層３２を形成しているので、電極パッド３０がプローブ針により損傷を受けても、低温の熱処理によりＺｎＩｎ合金層３２の上面を平坦化して凹凸を小さくすることができる。従って、その後の電極パッド３０上に金バンプを接合し、或いは金ワイヤを接続する際に、それらの接合を良好にすることができる。
【００９４】
また、最上の配線２７と電極パッド３０の中のＺｎＩｎ合金膜３２の上面及び側面は、それよりも融点の高いＴｉＮ膜３４、３７及びＡｌＣｕ層３３によって囲まれる。これにより、溶解したＺｎＩｎ合金膜３２は外部に流出せず、第１のカバー絶縁膜３５を高い温度で形成することができる。
【００９５】
（第３の実施の形態）
図１０Ａ〜図１０Ｌは、本発明の第３実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、最上の層間絶縁膜２６等を形成する。
【００９６】
次に、図１０Ａに示すように、最上の層間絶縁膜２６及び最上のビア２８の上にエッチングストップ絶縁膜６５、埋込絶縁膜６６をＣＶＤ法により順に形成する。エッチングストップ絶縁膜６５としてシリコン窒化膜をＣＶＤ法により約１００ｎｍ〜１５０ｎｍの厚さに形成する。また、埋込絶縁膜６６として、ＴＥＯＳを使用してＣＶＤ法によりＮＳＧ膜を約３５０ｎｍ〜４５０ｎｍの厚さに形成する。
【００９７】
続いて、図１０Ｂに示すように、埋込絶縁膜６６上にフォトレジストを塗布し、これを露光、現像等することによりレジストパターン６７を形成する。レジストパターン６７は、半導体装置１の周縁領域の最上のビア２８の上にパッド形状の開口部６７ａを有するとともに、配線形状の開口部６７ｂを有する。
【００９８】
次に、図１０Ｃに示すように、レジストパターン６７ａ、６７ｂをマスクに使用して、埋込絶縁膜６６を例えばＲＩＥ法によりエッチングすることによりパッド形状の開口部６７ａと配線形状の開口部６７ｂのそれぞれの下に溝６６ａ、６６ｂを形成する。続いて、エッチングストップ絶縁層６５をエッチングすることにより、最上のビア２８を露出させる。ついで、レジストパターン６７ａ、６７ｂを除去する。
【００９９】
その後に、図１０Ｄに示すように、埋込絶縁膜６６の上面と溝６６ａ、６６ｂの内周面及び底面の上に、ＺｎＩｎ合金よりも融点の高い材料膜であるＴａ層６８をスパッタ法により５０ｎｍ〜１００ｎｍの厚さに形成する。これにより、Ｔａ層６８は、溝６６ａ、６６ｂの下の最上のビア２８に接続する。
【０１００】
次に、図１０Ｅに示すように、Ｔａ層６８を電極として使用し、その上に電解メッキによりＺｎＩｎ合金層６９を形成する。ＺｎＩｎ合金層６９は、溝６６ａ、６６ｂを完全に埋め込む厚さに形成される。ＺｎＩｎ合金層６９として、第１実施形態に示したＺｎＩｎ層３２と同じ材料を形成する。
【０１０１】
続いて、図１０Ｆに示すように、ＺｎＩｎ合金層６９、Ｔａ層６８をＣＭＰ法により研
磨し、これにより埋込絶縁膜６６の上面からＺｎＩｎ合金層６９、Ｔａ層６８を除去する。これにより、溝６６ａ、６６ｂにＺｎＩｎ合金層６９、Ｔａ層６８が埋め込まれた状態となる。
【０１０２】
その後に、図１０Ｇに示すように、埋込絶縁膜６６、ＺｎＩｎ合金層６９及びＴａ層６８の上に、ＺｎＩｎ合金よりも融点の高い材料層であるＡｌＣｕ層７０、ＴｉＮ層７１をスパッタ法によりそれぞれ約２００ｎｍ、約１５０ｎｍ厚さに形成する。
続いて、図１０Ｈに示すように、ＴｉＮ層７１上にフォトレジストを塗布し、これを露光、現像等することにより、溝６６ａ、６６ｂの上に重なる同一平面形状のレジストパターン７２を形成する。
【０１０３】
さらに、図１０Ｉに示すように、レジストパターン７２をマスクにしてＡｌＣｕ層７０とＴｉＮ層７１をエッチングし、レジストパターン７２の下に残す。エッチングの際の基板温度は、第１実施形態と異なり、ＺｎＩｎ合金層６９の溶解温度よりも高くてもよい。既に、ＺｎＩｎ合金層６９は、側面と上面がＴａ層６８、ＡｌＣｕ層７０により囲まれるので溶解しても実質的に形状が変化しないからである。
【０１０４】
これにより、最上の層間絶縁膜２６上のＺｎＩｎ合金層６９は、Ｔａ層６８とＡｌＣｕ層７０により囲まれた形状を有し、その上にＴｉＮ層７１が重なる導電パターンが形成される。配線形状の導電パターンは最上の配線７３となる。また、パッド形状の導電パターンのうちＴａ層６８、ＺｎＩｎ合金層６９、ＡｌＣｕ層７０は電極パッド７４となる。
【０１０５】
レジストパターン７２を除去した後に、図１０Ｊに示すように、最上の配線７３と電極パッド７４及び埋込絶縁膜６６の上に、第１実施形態と同様に第１、第２のカバー絶縁膜３５、３６を形成する。
【０１０６】
次に、図１０Ｋに示すように、電極パッド７４の上方に開口部７５ａを有するレジストパターン７５を第２のカバー絶縁膜３６上に形成した後に、開口部７５ａを通して第１、第２のカバー絶縁膜３５、３６及びＴｉＮ層７１をエッチングする。これにより、電極パッド７４のＡｌＣｕ層７０を露出する開口部３６ａを形成する。そのエッチング条件は、第１実施形態と同様に設定する。続いて、レジストパターン７５を除去する。
【０１０７】
その後に、図１０Ｌに示すように、パッシベーション膜６を第２のカバー絶縁膜３６と電極パッド７３の上に形成し、さらにパッシベーション膜６を第１実施形態と同様にパターニングして電極パッド７４のＡｌＣｕ層７０を表出する開口部６ａを形成する。
【０１０８】
以上のような工程により形成された電極パッド７４には、第１実施形態に示したようにプローブ針Ｐが当てられ、各種の試験が行われる。その試験の際に、電極パッド７４には凹凸が形成されるが、電極パッド７４の内部にはＺｎＩｎ合金層６９が形成されるので、試験後の低温度、例えば１５０℃〜２００℃で加熱することによりその上面は平坦化する。
【０１０９】
この結果、試験後に電極パッド７３の上に金バンプ、金ワイヤを接続する際に、電極パッド７３とそれらの間に空洞の発生を防止できる。
また、上記した方法により電極パッド７３を形成すると、断面Ｕ字状のＴａ層６８の中にＺｎＩｎ合金層６９を形成した後に、その上をＡｌＣｕ層７０で蓋をした状態になる。これにより、ＺｎＩｎ合金層６９を形成し、これを研磨した後には、ＺｎＩｎの融点よりも高い温度の処理が可能になるので、その後の処理については通常の温度に設定することができる。
【０１１０】
（第４の実施の形態）
図１１Ａ〜図１１Ｈは、本発明の第４実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、最上の層間絶縁膜２６等を形成する。
【０１１１】
その後に、第３実施形態の図１０Ａ〜図１０Ｆに示したように、最上の層間絶縁膜２６及び最上のビア２８の上にエッチングストップ絶縁層６５、埋込絶縁膜６６を形成し、さらに、それらの層６５、６６に溝６６ａ、６６ｂを形成した後に、その中にＴａ膜６８、ＺｎＩｎ合金層７０を形成する。続いて、ＣＭＰ法により、埋込絶縁膜６６の上面上からＴａ膜６８、ＺｎＩｎ合金層６９を除去する。
【０１１２】
次に、図１１Ａに示すように、フッ素系ガスを使用して埋込絶縁膜６６を５０ｎｍの深さにエッチバックし、Ｔａ膜６８、ＺｎＩｎ合金層７０を突出させる。このエッチング時には、露出するＺｎＩｎ合金層７０の溶融とエッチングを防止するために、基板温度を２００℃以下に設定する。
【０１１３】
続いて、図１１Ｂに示すように、Ｔａ膜６８、ＺｎＩｎ合金層６９及び埋込絶縁膜６６の上に、ＺｎＩｎ合金よりも融点の高い材料層であるＴｉＮ層７６、ＡｌＣｕ層７０、ＴｉＮ層７１をスパッタ法により約１５０ｎｍ、約２００ｎｍ、約１５０ｎｍの厚さに形成する。
【０１１４】
さらに、図１１Ｃに示すように、ＴｉＮ層７１上にフォトレジストを塗布し、これを露光、現像等することにより、溝６６ａ、６６ｂの上に重なり且つそれらと略同一平面形状のレジストパターン７２を形成する。
【０１１５】
さらに、図１１Ｄに示すように、レジストパターン７２をマスクにして、ＴｉＮ層７１、ＡｌＣｕ層７０及びＴｉＮ層７５をエッチングしてレジストパターン７２の下に残す。これにより、Ｔａ層６８とＴｉＮ層７５によりＺｎＩｎ合金層６９の上と側面を囲み、その上にＡｌＣｕ層７０及びＴｉＮ層７１を重ねた導電パターンが形成される。導電パターンのうち半導体装置１の周縁領域のＴａ層６８、ＺｎＩｎ合金層６９、ＴｉＮ層７５及びＡｌＣｕ層７０は電極パッド７７となる。また、内部領域の導電パターンは最上の配線７８となる。
【０１１６】
レジストパターン７２を除去した後に、図１１Ｅに示すように、最上の配線７６と電極パッド７７及び埋込絶縁膜６６の上に、第１実施形態と同様に第１、第２のカバー絶縁膜３５、３６を形成する。
【０１１７】
次に、図１１Ｆに示すように、電極パッド７３の上方に開口部８０ａを有するフォトレジスト８０を第２のカバー絶縁膜３６上に形成する。続いて、図１１Ｇに示すように、開口８０ａを通して第１、第２のカバー絶縁膜３５、３６及び上側のＴｉＮ層７１をエッチングする。これにより、電極パッド７８のＡｌＣｕ層７０を露出する開口部３６ａを形成する。そのエッチング条件は、第１実施形態と同様に設定する。ついで、レジストパターン７４を除去する。
【０１１８】
その後に、図１１Ｈに示すように、パッシベーション膜６を第２のカバー絶縁膜３６と電極パッド７８の上に形成し、さらにパッシベーション膜６を第１実施形態と同様にパターニングして電極パッド７８のＡｌＣｕ層７０を表出する開口部６ａを形成する。
【０１１９】
以上のような工程により形成された電極パッド７８には、第１実施形態に示したように
プローブ針が当てられて各種の試験が行われる。その試験の際に、電極パッド７８には凹凸が形成されるが、電極パッド７８の内部にはＺｎＩｎ合金層６９が形成されるので、試験後の低温度、例えば１５０℃〜２００℃で加熱することによりその上面は平坦化する。
【０１２０】
この結果、試験後に電極パッド７８の上に金バンプ、金ワイヤを接続する際に、電極パッド７８とそれらの間に空洞の発生が防止されるので、それらの接合の劣化を防止することができる。
【０１２１】
また、上記した方法により電極パッド７８を形成すると、断面Ｕ字状のＴａ層６８の中にＺｎＩｎ合金層６９を形成した後に、その上をＴｉＮ層７５で蓋をした状態になる。これにより、ＺｎＩｎ合金層６９を形成し、これを研磨した後には、ＺｎＩｎの融点よりも高い温度の処理が可能になるので、その後の処理については通常の温度に設定することができる。
【０１２２】
（第５の実施の形態）
図１２Ａ〜図１２Ｍは、本発明の第５実施形態に係る半導体装置のうち電極パッド及び配線を形成する工程を示す断面図であり、図１に示した導電性パッド３０の形成領域を示す。
まず、第１実施形態に示したように、シリコン基板１１の上にＭＯＳトランジスタＴ１、Ｔ２、強誘電体キャパシタＱ、第３の層間絶縁膜１８等を形成する。
【０１２３】
次に、図１２Ａに示す第１の配線１９等の形成工程を説明する。
まず、第１実施形態と同様に、第１の配線１９を第３の層間絶縁膜１８の上に形成した後に、それらの上に第４の層間絶縁膜２０を形成する。さらに、第４の層間絶縁膜２０をＣＭＰ法により研磨し、その上面を平坦化するとともに第１の配線１９の上面を露出させる。
なお、第1の配線１９をＴａ膜、Ｃｕ膜の2層構造で形成してもよい。この場合のＴａ膜は、Ｃｕ膜の底面と側面を外から覆う。
【０１２４】
さらに、第１の配線１９と第４の層間絶縁膜２０の上に第５の層間絶縁膜８１を形成する。第５の層間絶縁膜８１として、ＴＥＯＳを用いてＣＶＤ法によりＮＳＧ膜を形成し、その後に、ＣＭＰ法により第５の層間絶縁膜８１の表面を平坦化する。さらに、基板温度を３５０℃に設定し、第５の層間絶縁膜８１の表面をＮ２Ｏプラズマに４分間、曝してプラズマ処理を行う。
【０１２５】
続いて、第５の層間絶縁膜８１をフォトリソグラフィ法によりパターニングし、これにより、第１の配線１９の一部の上にホール８１ａを形成する。さらに、第５の層間絶縁膜８１の上とホール８１ａの内周面及び底面の上に、Ｔａ膜８２ａをスパッタ法により約１０ｎｍ〜２０ｎｍの厚さに形成し、ついで銅シード膜をスパッタ法により形成する。その後に、電解メッキにより銅シード膜の上にＣｕ膜８２ｂを形成してホール８１ａに充填する。
【０１２６】
次に、図１２Ｂに示すように、第５の層間絶縁膜８１の上面上のＴａ膜８２ａ及びＣｕ膜８２ｂをＣＭＰ法により除去する。これによりホール８１ａ内に残されたＴａ膜８２ａ及びＣｕ膜８２ｂを第１のビア８２とする。
【０１２７】
続いて、図１２Ｃに示すように、第１のビア８２及び第５の層間絶縁膜８１の上に、第１シリコン窒化膜８３、第６の層間絶縁膜８４をＣＶＤ法により形成した後に、その上にＳＯＧ膜８５を形成し、さらに第７の層間絶縁膜８６と第２シリコン窒化膜８７をＣＶＤ法により順に形成する。
【０１２８】
第１のシリコン窒化膜８３は約５０ｎｍ〜１００ｎｍの厚さに形成され、第２のシリコン窒化膜８７は約１００ｎｍの厚さに形成される。第６、第７の層間絶縁膜８４、８６として、例えばＴＥＯＳガスを使用してＮＳＧ膜を形成する。
【０１２９】
次に、図１２Ｄに示すように、第２のシリコン窒化膜８７の上にフォトレジストを塗布し、これを露光、現像等することにより、配線形状の開口部８８ａを有するレジストパターン８８を形成する。この場合、開口部８８ａの下方に第１のビア８２が位置する。
【０１３０】
その後に、レジストパターン８８の開口部８８ａを通して第２のシリコン窒化膜８７をエッチングし、これにより第２のシリコン窒化膜８７に配線形状の開口部８７ａを形成する。その後に、レジストパターン８８を除去する。
【０１３１】
次に、図１２Ｅに示すように、第２のシリコン窒化膜８７の上と開口部８７ａ内に反射防止膜（ＢＡＲＣ膜）８９を形成した後に、その上にフォトレジストを塗布する。さらに、フォトレジストを露光、現像等することにより、ビア形状の開口部９０ａを有するレジストパターン９０を形成する。
【０１３２】
続いて、図１２Ｆに示すように、レジストパターン９０の開口部９０ａを通して反射防止膜８９、第７の層間絶縁膜８６、ＳＯＧ膜８５をエッチングし、ビア形状の開口部８６ａ、８５ａを形成する。その後、図１２Ｇに示すように、反射防止膜８９及びレジストパターン９０を除去する。
【０１３３】
次に、図１２Ｈに示すように、第２のシリコン窒化膜８７をマスクに使用し、第６、第７の層間絶縁膜８４、８６を例えばフッ素系ガスを使用してＲＩＥ法によりエッチングする。これにより、第７の層間絶縁膜８６には、第２のシリコン窒化膜８７の開口部８６ａと同じ配線形状の溝８６ｂが形成される。同時に、第６の層間絶縁膜８４には、ＳＯＧ膜９５のビア形状の開口部８５ａと同じ径のホール８４ａが形成される。
【０１３４】
続いて、図１２Ｉに示すように、第６の層間絶縁膜８４のホール８４ａを通して第１のシリコン窒化膜８３をエッチングしてホール８４ａを深くするとともに、第１のビア８２の上端を露出させる。同時に、第１のシリコン窒化膜８７をマスクにしてＳＯＧ膜８５をエッチングし、配線形状の溝８６ｂを深くする。この場合、第２のシリコン窒化膜８７がエッチバックされて薄層化する。
その後に、プラズマを発生させずに、アンモニア雰囲気にシリコン基板１１を置いて基板温度を４００℃に設定して約３００秒間、アニールする。
【０１３５】
次に、図１２Ｊに示すように、ホール８４ａ、配線形状の溝８６ｂの内面と第７の層間絶縁膜８６の上にＴａ膜９１ａをスパッタ法により１０ｎｍ〜２０ｎｍの厚さに形成し、さらにＣｕシード層９１ｂをスパッタ法により１３０ｎｍの厚さに形成する。
続いて、Ｃｕシード層９１ｂの上にＣｕ膜９１ｃを電解メッキにより形成し、これにより、ホール８４ａ及び配線形状の溝８６ｂの中をＣｕ膜９１ｃにより充填する。Ｃｕシード層９１ｂはＣｕ膜９１ｃと一体化する。
【０１３６】
その後に、図１２Ｋに示すように、ＣＭＰ法により、Ｃｕ膜９１ｃ、Ｔａ膜９１ａを研磨することにより第２のシリコン窒化膜８７上から除去し、さらに第７の層間絶縁膜８６の上部まで研磨する。
これにより、ホール８４ａ内に残されたＣｕ膜９１ａはビア９２ａとなり、配線形状の溝８６ｂ内に残されたＣｕ膜９１ａは第２の配線９２ｂとして使用される。
【０１３７】
次に、図１２Ｌに示すように、第２の配線９２ｂの上に第３のシリコン窒化膜９３、第８の層間絶縁膜９４、ＳＯＧ膜９５、第９の層間絶縁膜９６を順に形成し、図１２Ｃ〜図１２Ｋに示したと同じ方法により、それらの膜９４、９５、９６の中にビア９７ａ、第３の配線９７ｂを形成する。さらに、第９の層間絶縁膜９６の上に、最上の層間絶縁膜２６を形成し、さらに第２の配線９２ｂに接続される最上のビア２８を最上の層間絶縁膜２６内に形成する。
【０１３８】
その後に、図１２Ｍに示すように、第１実施形態に示す方法により電極パッド３０を最上の層間絶縁膜２６の上に形成する。その後に、第１実施形態と同様に。第１、第２のカバー絶縁膜３５、３６とパッシベーション膜６を形成し、さらに開口部３６ａ、６ａを形成する。
なお、図１２Ｍに示す電極パッド３０の代わりに、第２、第３又は第４実施形態で説明した電極パッド２７、７３、７７を形成してもよい。
【０１３９】
以上のように本実施形態によれば、Ｃｕ層９１ｃを有するダマシン、デュアルダマシンの配線構造であっても、最上の層間絶縁膜２６上に第１〜第４実施形態のいずれかの電極パッド３０、７３、７７を形成することにより、プローブ針を当てた後の形状変化を抑制できる。これにより、上記実施形態と同様に、電極パッド３０とワイヤ接続又はバンプの接合を強固にすることができる。
【０１４０】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【０１４１】
次に、本発明の実施形態について特徴を付記する。
（付記１）
半導体基板と、前記半導体基板の上方に形成された電極パッドとを有し、前記電極パッドは、第１の融点温度を有する材料から形成される第１の層と、前記第１の層上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料から形成される第２の層とを含むことを特徴とする半導体装置。
（付記２）
前記電極パッドは、前記基板上に積層された複数の配線層のうち最も表面に位置する配線層と同じ層を含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記電極パッドの第１の層の側面には、前記第１の融点温度よりも高い第３の融点温度を有する第３の層が形成されることを特徴とする付記１又は付記２に記載の半導体装置。（付記４）
前記電極パッドの第１の層の底面及び側面で、前記第１の融点温度よりも高い第４の融点温度を有する第４の層が形成されることを特徴とする付記１又は付記２に記載の半導体装置。
（付記５）
前記第２の層と前記第１の層の間に、前記第１の融点温度よりも高い第５の融点温度を有する第５の層が形成されることを特徴とする付記４に記載の半導体装置。
（付記６）
半導体基板の上方に、第１の融点温度を有する第１の層を形成する工程と、前記第１の層上に、第１の融点温度よりも高い第２の融点温度を有する第２の層を形成する工程と、前記第１の層及び前記第２の層をパターニングし、前記第２の層が表出する電極パッドを
形成する工程と、次いで、前記第１の融点温度よりも高い第１温度で前記半導体基板を加熱処理する工程とを有することを特徴とする半導体装置の製造方法。
（付記７）
前記第１の温度は、前記第２の融点温度よりも低いことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記半導体基板上の最表層に位置する配線を、前記電極パッドと同時にパターニングする工程を有することを特徴とする付記６または付記７に記載の半導体装置の製造方法。
（付記９）
前記前記第１の融点温度より低い第１形成温度で前記電極パッドの表面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第１の融点温度より高い第２形成温度で第２絶縁膜を形成する工程と、を有することを特徴とする付記６乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記電極パッドの側面に、前記第１の融点温度よりも高い第２の融点を有する第３の層を形成する工程を有することを特徴とする付記６乃至付記９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１４２】
Ｔ１、Ｔ２ ＭＯＳトランジスタ
Ｑ 強誘電体キャパシタ
１ 半導体装置
６ パッシベーション膜
６ａ 開口部
１１ シリコン基板
１２ 素子分離絶縁層
２６ 層間絶縁膜
２７ 配線
２８ ビア
２９ｓ 導電性サイドウォール
３０ 電極パッド
３１、３４ ＴｉＮ層
３２ ＺｎＩｎ合金層
３３ ＡｌＣｕ層
３５、３６ カバー絶縁膜
３６ 開口部
３８ 金バンプ
４１ ｐウェル
４２ ゲート絶縁膜
４３、４４ ゲート電極
４５、４６、４７ ソース／ドレイン領域
４９ 下部電極
５０ 強誘電体膜
５１ 上部電極
５３、５４、５５、５６、５７ 導電性プラグ
６５ エッチングストップ絶縁膜
６６ 埋込絶縁膜
６６ａ、６６ｂ 溝
６８ ＴｉＮ膜
６９ ＺｎＩｎ合金層
７０ ＺｎＩｎ膜
７１ ＴｉＮ膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された電極パッドと
を有し、
前記電極パッドは、
第１の融点温度を有する材料からなる第１の層と、
前記第１の層上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層とを含む
ことを特徴とする半導体装置。
【請求項２】
前記電極パッドは、前記基板上に積層された複数の配線層のうち最も表面に位置する配線層と同じ層を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に、第１の融点温度を有する材料からなる第１の層を形成する工程と、
前記第１の層上に、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層を形成する工程と、
前記第１の層及び前記第２の層をパターニングし、前記第２の層が表出する電極パッドを形成する工程と、
次いで、前記第１の融点温度よりも高い温度で前記半導体基板を加熱するエージング処理を行う工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
エージング処理の加熱温度は、前記第２の融点温度よりも低い
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上の最表層に位置する配線を、前記電極パッドと同時にパターニングする工程を有する
ことを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された電極パッドと
を有し、
前記電極パッドは、
第１の融点温度を有する材料からなる第１の層と、
前記第１の層上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層とを含む
ことを特徴とする半導体装置。
【請求項２】
前記電極パッドは、前記基板上に積層された複数の配線層のうち最も表面に位置する配線層と同じ層を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に、第１の融点温度を有する材料からなる第１の層を形成する工程と、
前記第１の層上に、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層を形成する工程と、
前記第１の層及び前記第２の層をパターニングし、前記第２の層が表出する電極パッドを形成する工程と、
次いで、前記第１の融点温度よりも高い温度で前記半導体基板を加熱するエージング処理を行う工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
エージング処理の加熱温度は、前記第２の融点温度よりも低い
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上の最表層に位置する配線を、前記電極パッドと同時にパターニングする工程を有する
ことを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｆ】
【図８Ｊ】
【図９】
【図１０Ａ】
【図１０Ｅ】
【図１０Ｉ】
【図１１Ａ】
【図１１Ｅ】
【図１２Ａ】
【図１２Ｄ】
【図１２Ｆ】
【図１２Ｉ】
【図１２Ｌ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｆ】
【図８Ｊ】
【図９】
【図１０Ａ】
【図１０Ｅ】
【図１０Ｉ】
【図１１Ａ】
【図１１Ｅ】
【図１２Ａ】
【図１２Ｄ】
【図１２Ｆ】
【図１２Ｉ】
【図１２Ｌ】
【公開番号】特開２０１０−２７８３１０（Ｐ２０１０−２７８３１０Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１３０６５５（Ｐ２００９−１３０６５５）
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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