【課題】電気的特性が良好で信頼性の高い強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された層間絶縁膜４０と、層間絶縁膜４０に埋め込まれた導体プラグ４６と、導体プラグ４６上及び層間絶縁膜４０上に形成された上面が平坦な第１の下地導電膜５２と、第１の下地導電膜５２上に形成された強誘電体キャパシタ７２と、を有し、第１の下地導電膜５２中の窒素濃度は、少なくとも導体プラグ４６上の領域において、上面側から内部に向けて徐々に低くなっている。 （もっと読む）

【課題】ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。
【解決手段】複数のビット線拡散層と、複数のワード線と、一対のビット線拡散層、ゲート絶縁膜、及びゲート電極によって構成された複数のメモリ素子と、を含むメモリ領域を有する半導体記憶装置であって、各列における複数に分割された複数のビット線拡散層同士は、ビット線コンタクト拡散層を介して電気的に接続されており、ビット線コンタクト拡散層に隣り合って配置されたワード線に形成されたビット線コンタクト拡散層側の側壁絶縁膜の幅は、ビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い。 （もっと読む）

【課題】SRAMを備えた半導体装置とその製造方法において、当該SRAMの占有面積を低減すること。
【解決手段】SRAMが形成された第１の領域Iとそれ以外の第２の領域IIとを有するシリコン基板１０と、第１の領域Iに形成され、第１のゲート電極１９ａを備えたSRAMの第１のトランジスタTR_n1と、第２の領域IIに形成され、第２のゲート電極１９ｂを備えた第２のトランジスタTR_n0とを有し、第１のゲート電極１９ａの高さが、第２のゲート電極１９ｂの高さよりも低い半導体装置による。 （もっと読む）

半導体デバイスを作成する方法は、下位層上に第１のフォトレジスト層を形成することと、第１のフォトレジスト層を第１のフォトレジストパターンとなるようにパターニングすることであって、第１のフォトレジストパターンが下位層上に位置する複数の相隔たる第１のフォトレジストフィーチャをなすことと、複数の第１の相隔たるフィーチャを形成するため、第１のフォトレジストパターンをマスクとして使用して下位層をエッチングすることと、を含む。この方法はさらに、第１のフォトレジストパターンを除去することと、複数の第１の相隔たるフィーチャ上に第２のフォトレジスト層を形成することと、第２のフォトレジスト層を第２のフォトレジストパターンとなるようにパターニングすることであって、第２のフォトレジストパターンが複数の第１の相隔たるフィーチャの端部を覆う複数の第２のフォトレジストフィーチャをなすことと、を含む。この方法はまた、複数の第１の相隔たるフィーチャの複数の相隔たる端部が残るように、第２のフォトレジストパターンをマスクとして使用して複数の第１の相隔たるフィーチャの露出部分をエッチングすることと、第２のフォトレジストパターンを除去することと、を含む。
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【課題】自己整合的なコンタクト構造を適用した場合に、保護用絶縁膜によるゲート絶縁膜の保護性能を保持して信頼性を向上できるようにする。
【解決手段】
積層膜６〜１０をラジカル酸化処理することでシリコン窒化膜１０の上面、積層膜６〜１０の各側面に沿ってシリコン酸化膜１１を形成し、その後、異方性エッチング処理することでシリコン酸化膜１１の上端１１ａをシリサイド層９の上面位置に調整してシリコン窒化膜１０の上面および側面を露出させ、シリコン窒化膜１０の上面および側面、シリコン酸化膜１１の上端１１ａおよび側面を被覆するようにシリコン窒化膜１３を形成し、自己整合的にコンタクトホールＤＨを形成する。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。その後、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍを形成する。その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。本工程では、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】セル間干渉効果を抑制できる不揮発性メモリ及びその製造方法を提供する。
【解決手段】半導体基板１１の主表面に素子分離用の溝が形成され、この溝内に素子分離領域１２−１，１２−２，１２−３，…が埋め込まれている。半導体基板の素子分離領域で区画された主表面上に第１の絶縁膜１３−１，１３−２，１３−３，…、電荷蓄積層１４−１，１４−２，１４−３，…、第２の絶縁膜１５、コントロールゲート１６が形成されている。上記素子分離領域内には、下部がチャネル領域よりも低く、上部が少なくとも半導体基板の主表面よりも高い位置に形成され、隣接するメモリセルの電荷蓄積層とチャネル部分との間を電気的及び磁気的に遮蔽するシールド層１７−１，１７−２，１７−３，…が設けられている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、互いに隣り合って配置する制御ゲート電極ＣＧとメモリゲート電極ＭＧとを有し、シリコン基板１と制御ゲート電極ＣＧとの間には制御ゲート絶縁膜ＩＧが配置され、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、第１絶縁膜ＩＭ１、トラップ性絶縁膜ＩＳ、および、第２絶縁膜ＩＭ２が配置され、シリコン基板１とメモリゲート電極ＭＧとの間にも、第１絶縁膜ＩＭ１および第２絶縁膜ＩＭ２が一体的に配置さている。一方、トラップ性絶縁膜ＩＳは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には形成されているが、メモリゲート電極ＭＧとシリコン基板１との間には配置されていない。 （もっと読む）

【課題】動作電流を低減し、高速動作を実現する不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１の電極と、前記第１の電極に対して非平行に設けられた第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、記録層を含む積層構造体と、を有する要素メモリ層を複数積み重ねた不揮発性記憶装置であって、前記第１の電極と前記第２の電極の少なくともいずれかは、前記記録層に対向する部分に設けられ、前記記録層側に突出した突出部を有していることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】メモリセル領域の外部から内部への還元性元素の侵入を抑制するための半導体装置を提供する。
【解決手段】下部電極２６、第１誘電体膜２７、上部電極３１の積層構造からなるキャパシタＱを有するメモリセル領域Ａの周囲に形成され、下側導電膜２４〜２６、第２誘電体膜２７、上側導電膜２８〜３０を含む積層構造を有する環状パターン３３を半導体基板１の上方に有し、さらに、環状パターン３３の上下には、メモリセル領域Ａをさらに囲む導電性パターン、導電プラグを有している。 （もっと読む）

【課題】セルの間の間隔が狭くなっても干渉現象を改善することができ、トンネル絶縁膜とコントロールゲートの距離を確保することができるフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板の素子分離領域に形成された素子分離膜と、半導体基板の活性領域に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１導電膜と、第１導電膜及び前記素子分離膜上に形成され、素子分離膜を露出させる溝が形成された誘電体膜と、溝を介して露出して前記素子分離膜に形成されたトレンチと、トレンチを含む前記誘電体膜上に形成された第２導電膜と、を含む。 （もっと読む）

【課題】本発明は、たとえばメモリセルの数が増大し、ワード線の長さが長くなったとしても、動作速度の高速化を図ることができる、半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、ＳＲＡＭセル１０１とワード線ドライバー１０２とを備えている。さらに、ＳＲＡＭセル１０１において、第一のコンタクト４５，４６を介して、アクセストランジスタＱ５，Ｑ６の第一のボディー領域およびドライバートランジスタの第二のボディー領域と、アクセストランジスタＱ５，Ｑ６のゲート電極とを電気的に接続する。さらに、第二のコンタクト１４８，１８０を介して、ＰＭＯＳトランジスタＱ５１の第三のボディー領域と、ＰＭＯＳトランジスタＱ５１のゲート電極とを電気的に接続する。 （もっと読む）

【課題】 各種半導体装置の製造過程で、プラズマ窒化処理によって形成された窒素含有層を不必要な部位に残存させない半導体装置の製造方法を提供する。
【解決手段】 プラズマ窒化処理工程の後に、選択エッチング処理工程を設け、電極層１０７に形成された窒化珪素膜１０９を残しつつ、素子分離膜１０３および絶縁膜１０５の表面に形成された窒化酸化珪素膜１１１を除去する。選択エッチング工程により、素子分離膜１０３および絶縁膜１０５の表面に形成された窒化酸化珪素膜１１１が除去される。 （もっと読む）

【課題】絶縁膜を介して隣接する複数のＳｉ系結晶上に、絶縁膜上での短絡のおそれを回避しつつ、それぞれ十分かつほぼ等しい厚さを有するシリサイド層を形成する半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して隣接し、前記絶縁膜よりも上面の高さが低い複数のＳｉ系結晶部を形成する工程と、前記複数のＳｉ系結晶部の上面、ならびに前記絶縁膜の上面および露出した側面に金属膜を形成する工程と、前記金属膜をシード膜として金属層を形成する工程と、熱処理により前記複数のＳｉ系結晶部と、前記金属膜および前記金属層とを反応させてシリサイド層を形成する工程と、を含む。 （もっと読む）

【課題】 プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭを実現すること。
【解決手段】 メモリ部４０において、ワード線ならびにビット線を多層配線で構成する。メモリ部４０とロウブロック２０との間に層変換部７０ａを設ける。メモリ部４０とカラムブロック５０との間に層変換部７０ｂを設ける。層変換部７０ａ，７０ｂは、異なるレイヤの配線層間を電気的に接続するための多層配線構造体である。 （もっと読む）

【課題】シリンダ孔の側面が外側に膨らむ現象（ボーイング）をより抑制して、高アスペクト比の深孔を形成できると共に、深孔の外抜き工程で電極が倒壊しないＤＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の表面部分に拡散層を形成し、その上部に第１絶縁膜１３，１７を形成する工程と、第１絶縁膜１３，１７を貫通し、拡散層以外の半導体基板１１の表面部分及び拡散層の表面部分にそれぞれ接する放電プラグ２２及び導体プラグ１５，１８を形成する工程と、第１絶縁膜１７、放電プラグ２２及び導体プラグ１８を覆う導電性を有するアモルファスカーボン等の炭素含有膜２３を形成する工程と、炭素含有膜２３を貫通し、導体プラグ１８に接する第１導電膜２９を形成する工程と、炭素含有膜２３を除去して第１導電膜２９を露出させる工程と、有する。 （もっと読む）

【課題】 フローティングボディーメモリーを、ＳＯＩウェハーを使わないで具現することで、製造原価を低減する。
【解決手段】 半導体素子は、多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーに、バーティカルピラートランジスターが形成されて具現される。前記バーティカルピラートランジスターのゲートは、前記シリコンピラーの底部一側面に選択的に形成され、前記バーティカルピラートランジスターのドレイン領域は、隣合うドレイン領域の間に相互連結されるように形成される。 （もっと読む）

【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 （もっと読む）